JPH05299656A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05299656A JPH05299656A JP12536392A JP12536392A JPH05299656A JP H05299656 A JPH05299656 A JP H05299656A JP 12536392 A JP12536392 A JP 12536392A JP 12536392 A JP12536392 A JP 12536392A JP H05299656 A JPH05299656 A JP H05299656A
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Abstract
(57)【要約】
【目的】 半導体装置の製造方法において、低温処理の
みで半導体層とシリコン酸化膜との界面特性を良好とす
ることができる。 【構成】 ガラス基板１上に半導体層２を着膜する第１
の工程と、該半導体膜２上にシリコン酸化膜３１を堆積
する第２の工程と、該シリコン酸化膜３１上から電子サ
イクロトロンの共鳴による酸化プラズマを照射し前記シ
リコン酸化膜３１と前記半導体膜２との界面部分の半導
体層２を酸化してストイキオメトリックな酸化シリコン
層３２を形成する第３の工程と、を具備することによ
り、シリコン酸化膜３１及び酸化シリコン層３２の形成
を低温で行なうことができるとともに、酸化シリコン層
３２を介在させることにより界面特性を良好とすること
ができる。
みで半導体層とシリコン酸化膜との界面特性を良好とす
ることができる。 【構成】 ガラス基板１上に半導体層２を着膜する第１
の工程と、該半導体膜２上にシリコン酸化膜３１を堆積
する第２の工程と、該シリコン酸化膜３１上から電子サ
イクロトロンの共鳴による酸化プラズマを照射し前記シ
リコン酸化膜３１と前記半導体膜２との界面部分の半導
体層２を酸化してストイキオメトリックな酸化シリコン
層３２を形成する第３の工程と、を具備することによ
り、シリコン酸化膜３１及び酸化シリコン層３２の形成
を低温で行なうことができるとともに、酸化シリコン層
３２を介在させることにより界面特性を良好とすること
ができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、例えば、液晶ディスプレイや密着型イメージセン
サの駆動回路等に用いられる薄膜トランジスタの製造方
法に関する。
係り、例えば、液晶ディスプレイや密着型イメージセン
サの駆動回路等に用いられる薄膜トランジスタの製造方
法に関する。
【０００２】
【従来の技術】従来、アクテイブ型の液晶ディスプレイ
やマトリックス駆動型の密着型イメージセンサの駆動回
路のスイッチング素子としては、薄膜積層構造の薄膜ト
ランジスタ（ＴＦＴ）が用いられている。薄膜トランジ
スタは、例えば図２に示すように、絶縁性基板１１上に
堆積された半導体膜をパターニングして島状の半導体層
１２を形成し、該半導体層１２上にゲート絶縁膜１３及
び島状のゲート電極１４を形成し、ゲート電極１４の下
方に位置する半導体層１２をトランジスタのチャネルと
なる活性層領域１２ａとし、ゲート電極１４をマスクと
してイオン注入を行なうことにより、前記活性層領域１
２ａを挟むようにソース領域１２ｂ及びドレイン領域１
２ｃを形成し、ソース領域１２ｂ及びドレイン領域１２
ｃは前記ゲート絶縁膜１３及び層間絶縁膜１５に穿孔さ
れたコンタクト孔１６を介して配線電極１７，１７に接
続して成る電界効果型のトランジスタから構成されてい
る。前記薄膜トランジスタの活性層としては、非晶質シ
リコン（ａ−Ｓｉ）や多結晶シリコン(Poly-Si)が用い
られるが、駆動回路を一体化する場合、動作速度の速い
多結晶シリコン膜で形成する必要がある。
やマトリックス駆動型の密着型イメージセンサの駆動回
路のスイッチング素子としては、薄膜積層構造の薄膜ト
ランジスタ（ＴＦＴ）が用いられている。薄膜トランジ
スタは、例えば図２に示すように、絶縁性基板１１上に
堆積された半導体膜をパターニングして島状の半導体層
１２を形成し、該半導体層１２上にゲート絶縁膜１３及
び島状のゲート電極１４を形成し、ゲート電極１４の下
方に位置する半導体層１２をトランジスタのチャネルと
なる活性層領域１２ａとし、ゲート電極１４をマスクと
してイオン注入を行なうことにより、前記活性層領域１
２ａを挟むようにソース領域１２ｂ及びドレイン領域１
２ｃを形成し、ソース領域１２ｂ及びドレイン領域１２
ｃは前記ゲート絶縁膜１３及び層間絶縁膜１５に穿孔さ
れたコンタクト孔１６を介して配線電極１７，１７に接
続して成る電界効果型のトランジスタから構成されてい
る。前記薄膜トランジスタの活性層としては、非晶質シ
リコン（ａ−Ｓｉ）や多結晶シリコン(Poly-Si)が用い
られるが、駆動回路を一体化する場合、動作速度の速い
多結晶シリコン膜で形成する必要がある。
【０００４】前記ゲート絶縁膜１３は、１０００℃前後
の酸素雰囲気による熱酸化により半導体層１２の表面に
熱酸化膜を成長させて形成される。従って、処理温度が
高いために前記絶縁性基板１１としてガラス基板を使用
することができず、溶解石英で形成された絶縁性基板を
用いるため薄膜トランジスタのコストの上昇を招くとい
う欠点があった。
の酸素雰囲気による熱酸化により半導体層１２の表面に
熱酸化膜を成長させて形成される。従って、処理温度が
高いために前記絶縁性基板１１としてガラス基板を使用
することができず、溶解石英で形成された絶縁性基板を
用いるため薄膜トランジスタのコストの上昇を招くとい
う欠点があった。
【０００５】安価なガラス基板を用いるためには、その
歪点温度が６００℃前後であるため、少なくとも６００
℃以下、熱収縮を考慮すると更に低い温度で製造プロセ
スを行なわなければならない（「OPTRONICS」,1991,No.
8,P53〜P56）。
歪点温度が６００℃前後であるため、少なくとも６００
℃以下、熱収縮を考慮すると更に低い温度で製造プロセ
スを行なわなければならない（「OPTRONICS」,1991,No.
8,P53〜P56）。
【０００６】低温でゲート絶縁膜１３が形成できる技術
としては、減圧ＣＶＤ法，常圧ＣＶＤ法，プラズマＣＶ
Ｄ法等の化学的気相成長法により、半導体層１２上にゲ
ート絶縁膜１３を堆積する方法が存在する。
としては、減圧ＣＶＤ法，常圧ＣＶＤ法，プラズマＣＶ
Ｄ法等の化学的気相成長法により、半導体層１２上にゲ
ート絶縁膜１３を堆積する方法が存在する。
【０００７】
【発明が解決しようとする課題】しかしながら、前記各
ＣＶＤ法でゲート絶縁膜１３を堆積した場合、ゲート絶
縁膜１３と半導体層１２との間の界面におけて欠陥準位
が増加することにより、前記した熱酸化膜に比較して界
面特性が劣化し、薄膜トランジスタとして充分なトラン
ジスタ特性を得ることができないという問題点があっ
た。そこで、前記各ＣＶＤ法でゲート絶縁膜を成膜した
後、６００℃前後の窒素雰囲気中で熱処理を施す方法
や、ゲート絶縁膜を成膜前に、６００℃前後の窒素雰囲
気中にて活性層領域となる半導体層（多結晶シリコン
膜）の表面を僅かに酸化した後、前記ＣＶＤ法によるゲ
ート絶縁膜を成膜する方法が提案されているが、前記ト
ランジスタ特性を改善するに充分でなかった。また、６
００℃前後の熱処理工程はガラス基板の熱収縮をもたら
すので、ガラス基板上に形成された薄膜トランジスタに
上記処理を行なうことは適当でない。
ＣＶＤ法でゲート絶縁膜１３を堆積した場合、ゲート絶
縁膜１３と半導体層１２との間の界面におけて欠陥準位
が増加することにより、前記した熱酸化膜に比較して界
面特性が劣化し、薄膜トランジスタとして充分なトラン
ジスタ特性を得ることができないという問題点があっ
た。そこで、前記各ＣＶＤ法でゲート絶縁膜を成膜した
後、６００℃前後の窒素雰囲気中で熱処理を施す方法
や、ゲート絶縁膜を成膜前に、６００℃前後の窒素雰囲
気中にて活性層領域となる半導体層（多結晶シリコン
膜）の表面を僅かに酸化した後、前記ＣＶＤ法によるゲ
ート絶縁膜を成膜する方法が提案されているが、前記ト
ランジスタ特性を改善するに充分でなかった。また、６
００℃前後の熱処理工程はガラス基板の熱収縮をもたら
すので、ガラス基板上に形成された薄膜トランジスタに
上記処理を行なうことは適当でない。
【０００８】更に、多結晶シリコンで形成された半導体
層の表面を、グロー放電によるＲＳプラズマにより低温
で酸化させる方法（プラズマ酸化法）が提案されている
（例えば、J.Elec. Soc. 110 (1963) 1240）。しかし、
この方法では、(1)成膜速度が遅い、(2)プラズマによる
半導体層の損傷が生じる、(3)プロセス制御が困難であ
る、との欠点があり実用化に問題がある。
層の表面を、グロー放電によるＲＳプラズマにより低温
で酸化させる方法（プラズマ酸化法）が提案されている
（例えば、J.Elec. Soc. 110 (1963) 1240）。しかし、
この方法では、(1)成膜速度が遅い、(2)プラズマによる
半導体層の損傷が生じる、(3)プロセス制御が困難であ
る、との欠点があり実用化に問題がある。
【０００９】本発明は上記実情に鑑みてなされたもの
で、ガラス基板上にトランジスタ特性が良好な薄膜トラ
ンジスタを形成でき、且つガラス基板を劣化させない半
導体装置の製造方法を提供することを目的とする。
で、ガラス基板上にトランジスタ特性が良好な薄膜トラ
ンジスタを形成でき、且つガラス基板を劣化させない半
導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明方法は、半導体装
置の製造方法において、次の各工程を具備することを特
徴としている。第１の工程として、絶縁性基板上にシリ
コンを主体とした半導体層を形成する。第２の工程とし
て、該半導体層上に化学的気相成長法によりシリコン酸
化膜を堆積する。第３の工程として、該第１の酸化シリ
コン膜上から電子サイクロトロンの共鳴による酸化プラ
ズマを照射し、前記シリコン酸化膜と前記半導体層との
界面部分の半導体部分を酸化してストイキオメトリック
な酸化シリコン層を形成する。
置の製造方法において、次の各工程を具備することを特
徴としている。第１の工程として、絶縁性基板上にシリ
コンを主体とした半導体層を形成する。第２の工程とし
て、該半導体層上に化学的気相成長法によりシリコン酸
化膜を堆積する。第３の工程として、該第１の酸化シリ
コン膜上から電子サイクロトロンの共鳴による酸化プラ
ズマを照射し、前記シリコン酸化膜と前記半導体層との
界面部分の半導体部分を酸化してストイキオメトリック
な酸化シリコン層を形成する。
【００１１】
【作用】本発明によれば、電子サイクロトロンの共鳴に
よる酸化プラズマを照射することにより半導体層を酸化
させ、堆積により成膜したシリコン酸化膜と半導体層と
の界面に酸化シリコン層を形成したので、シリコン酸化
膜及び酸化シリコン層の形成を低温で行なうことがで
き、絶縁性基板としてガラス基板を使用してもこれを劣
化させることがない。また、半導体層とシリコン酸化膜
との間に酸化シリコン層を介在させることにより、界面
特性を良好とすることができる。
よる酸化プラズマを照射することにより半導体層を酸化
させ、堆積により成膜したシリコン酸化膜と半導体層と
の界面に酸化シリコン層を形成したので、シリコン酸化
膜及び酸化シリコン層の形成を低温で行なうことがで
き、絶縁性基板としてガラス基板を使用してもこれを劣
化させることがない。また、半導体層とシリコン酸化膜
との間に酸化シリコン層を介在させることにより、界面
特性を良好とすることができる。
【００１２】
【実施例】本発明に係る半導体装置の製造方法の一実施
例について、図面を参照しながら説明する。図１（ａ）
〜図１（ｆ）は、本発明方法を適用した薄膜トランジス
タの製造方法の各工程における断面説明図である。ガラ
ス基板１上に、ＬＰＣＶＤ法やプラズマＣＶＤ法により
アモルファスシリコンを３００〜１０００オングストロ
ームの膜厚に堆積し、６００℃以下の低温アニールによ
る固相成長法やＫｒＦエキシマレーザ光（λ＝２４８ｎ
ｍ）を３００〜４００ｍＪ／ｃｍ2の密度で照射するレ
ーザ結晶化法によりポリシリコン膜を形成する。次い
で、フォトリソグラフィー及びエッチング法により前記
ポリシリコン膜を島状にパターニングして半導体層２を
形成する（図１（ａ））。
例について、図面を参照しながら説明する。図１（ａ）
〜図１（ｆ）は、本発明方法を適用した薄膜トランジス
タの製造方法の各工程における断面説明図である。ガラ
ス基板１上に、ＬＰＣＶＤ法やプラズマＣＶＤ法により
アモルファスシリコンを３００〜１０００オングストロ
ームの膜厚に堆積し、６００℃以下の低温アニールによ
る固相成長法やＫｒＦエキシマレーザ光（λ＝２４８ｎ
ｍ）を３００〜４００ｍＪ／ｃｍ2の密度で照射するレ
ーザ結晶化法によりポリシリコン膜を形成する。次い
で、フォトリソグラフィー及びエッチング法により前記
ポリシリコン膜を島状にパターニングして半導体層２を
形成する（図１（ａ））。
【００１２】続いて、ＬＰＣＶＤ法により４３０℃でＳ
ｉＯ2 膜を堆積し、膜厚１０００オングストロームのシ
リコン酸化膜３１を化学的気相成長法により形成する。
その後、ガラス基板１の温度を５００℃として電子サイ
クロトロンの共鳴による酸化プラズマの照射を行なう。
すなわち、有磁場に於けるμ波により励磁されたＯ2を
発散磁界により引き出し、ガラス基板１上を２〜４時間
照射する。照射された活性酸素は、堆積されたシリコン
酸化膜３１中を通過し、シリコン酸化膜３１と半導体層
２との界面に於いて酸化種として作用し、界面近傍のポ
リシリコンが酸化されることにより酸化シリコン膜を成
長させ、半導体層２のシリコン酸化膜３１側に酸化シリ
コン層３２を形成し、シリコン酸化膜３１及び酸化シリ
コン層３２から成るゲート酸化膜３を形成する（図１
（ｂ））。本実施例による酸化プラズマの照射は、有磁
場に於けるμ波により励磁されたＯ2を発散磁界により
引き出すことにより行なわれるので、半導体層２に損傷
を与えることなく、最も組成的に安定な結合状態である
ストイキオメトリックな酸化シリコン膜３２を成長させ
易い。
ｉＯ2 膜を堆積し、膜厚１０００オングストロームのシ
リコン酸化膜３１を化学的気相成長法により形成する。
その後、ガラス基板１の温度を５００℃として電子サイ
クロトロンの共鳴による酸化プラズマの照射を行なう。
すなわち、有磁場に於けるμ波により励磁されたＯ2を
発散磁界により引き出し、ガラス基板１上を２〜４時間
照射する。照射された活性酸素は、堆積されたシリコン
酸化膜３１中を通過し、シリコン酸化膜３１と半導体層
２との界面に於いて酸化種として作用し、界面近傍のポ
リシリコンが酸化されることにより酸化シリコン膜を成
長させ、半導体層２のシリコン酸化膜３１側に酸化シリ
コン層３２を形成し、シリコン酸化膜３１及び酸化シリ
コン層３２から成るゲート酸化膜３を形成する（図１
（ｂ））。本実施例による酸化プラズマの照射は、有磁
場に於けるμ波により励磁されたＯ2を発散磁界により
引き出すことにより行なわれるので、半導体層２に損傷
を与えることなく、最も組成的に安定な結合状態である
ストイキオメトリックな酸化シリコン膜３２を成長させ
易い。
【００１３】前記シリコン酸化膜３１は化学的気相成長
法により成膜されているので、５％フッ酸溶液に対する
エッチングレートは５０オングストローム／sec以上の
値であるのに対して、前記酸化シリコン層３２は活性な
酸化種によりポリシリコン膜が酸化されて形成されるの
で、非常に緻密な膜となり酸化シリコン膜３１と半導体
層２との界面に於ける欠陥準位を低減させるとともに、
そのエッチングレートは２０オングストローム／sec以
下の値となる。
法により成膜されているので、５％フッ酸溶液に対する
エッチングレートは５０オングストローム／sec以上の
値であるのに対して、前記酸化シリコン層３２は活性な
酸化種によりポリシリコン膜が酸化されて形成されるの
で、非常に緻密な膜となり酸化シリコン膜３１と半導体
層２との界面に於ける欠陥準位を低減させるとともに、
そのエッチングレートは２０オングストローム／sec以
下の値となる。
【００１４】次いで、ＬＰＣＶＤ法によりポリシリコン
膜を成膜し、このポリシリコン膜をフォトリソ法により
パターニングしてゲート電極４を形成する（図１
（ｃ））。続いて、ゲート電極４をマスクとして前記シ
リコン酸化膜３１及び酸化シリコン膜３２をパターニン
グする（図１（ｄ））。
膜を成膜し、このポリシリコン膜をフォトリソ法により
パターニングしてゲート電極４を形成する（図１
（ｃ））。続いて、ゲート電極４をマスクとして前記シ
リコン酸化膜３１及び酸化シリコン膜３２をパターニン
グする（図１（ｄ））。
【００１５】ゲート電極４をマスクとして前記半導体層
２にイオンシャワー法により不純物のドーピングを行な
い、ゲート電極を挟んで対峙する半導体層２にソース領
域２ｂ及びドレイン領域２ｃを形成し、基板温度５００
℃で２時間の熱処理を行なってソース領域２ｂ・ドレイ
ン領域２ｃに導入されたドーパントを活性化する。ソー
ス領域２ｂとドレイン領域２ｃとの間の半導体層２部分
は、薄膜トランジスタのチャネル部分となる活性領域２
ａが形成されている（図１（ｅ））。
２にイオンシャワー法により不純物のドーピングを行な
い、ゲート電極を挟んで対峙する半導体層２にソース領
域２ｂ及びドレイン領域２ｃを形成し、基板温度５００
℃で２時間の熱処理を行なってソース領域２ｂ・ドレイ
ン領域２ｃに導入されたドーパントを活性化する。ソー
ス領域２ｂとドレイン領域２ｃとの間の半導体層２部分
は、薄膜トランジスタのチャネル部分となる活性領域２
ａが形成されている（図１（ｅ））。
【００１６】ポリシリコン膜を用いた薄膜トランジスタ
の場合、粒界のシリコン・ダングリングボンド（シリコ
ンの未結合手）に水素を結合させることにより不活性化
させ、電気的に中性化してトラップ密度を低減させる水
素化処理を、基板温度３５０℃の水素プラズマ雰囲気中
で行なう。ＰＥＣＶＤ法によりシリコン酸化膜を堆積し
て層間絶縁膜５を形成する。そして、ソース領域２ｂ及
びドレイン領域２ｃ上に位置する層間絶縁膜５にコンタ
クト孔６を穿孔し、アルミニウム等の金属膜を着膜及び
パターニングして配線電極７を形成する（図１
（ｆ））。
の場合、粒界のシリコン・ダングリングボンド（シリコ
ンの未結合手）に水素を結合させることにより不活性化
させ、電気的に中性化してトラップ密度を低減させる水
素化処理を、基板温度３５０℃の水素プラズマ雰囲気中
で行なう。ＰＥＣＶＤ法によりシリコン酸化膜を堆積し
て層間絶縁膜５を形成する。そして、ソース領域２ｂ及
びドレイン領域２ｃ上に位置する層間絶縁膜５にコンタ
クト孔６を穿孔し、アルミニウム等の金属膜を着膜及び
パターニングして配線電極７を形成する（図１
（ｆ））。
【００１７】上記した実施例の製造方法によれば、薄膜
積層プロセスを５００℃以下の低温処理で行なうことが
できるので、熱によるガラス基板１の劣化を防止するこ
とができる。また、上記製造方法による薄膜トランジス
タによれば、電子サイクロトロンの共鳴による酸化プラ
ズマを照射することにより半導体層２を酸化させ、堆積
により成膜したシリコン酸化膜３１と半導体層２との界
面に酸化シリコン層３２を成長させて形成したので、化
学的気相成長法によるシリコン酸化膜３１を成膜した場
合に於いても、酸化シリコン層３２を介在させて界面特
性を良好にするので、欠陥準位を低減させることにより
移動度及びしきい値電圧のトランジスタ特性を向上する
ことができる。また、酸化シリコン層３２のエッチング
レートは、前記したように、２０オングストローム／se
c以下の値となるので、緻密性が向上することによりリ
ーク電流を減少させることがでいる。
積層プロセスを５００℃以下の低温処理で行なうことが
できるので、熱によるガラス基板１の劣化を防止するこ
とができる。また、上記製造方法による薄膜トランジス
タによれば、電子サイクロトロンの共鳴による酸化プラ
ズマを照射することにより半導体層２を酸化させ、堆積
により成膜したシリコン酸化膜３１と半導体層２との界
面に酸化シリコン層３２を成長させて形成したので、化
学的気相成長法によるシリコン酸化膜３１を成膜した場
合に於いても、酸化シリコン層３２を介在させて界面特
性を良好にするので、欠陥準位を低減させることにより
移動度及びしきい値電圧のトランジスタ特性を向上する
ことができる。また、酸化シリコン層３２のエッチング
レートは、前記したように、２０オングストローム／se
c以下の値となるので、緻密性が向上することによりリ
ーク電流を減少させることがでいる。
【００１８】前記実施例における半導体層２は、ポリシ
リコン膜に限らずアモルファスシリコン膜や単結晶シリ
コン膜で形成してもよい。また、ゲート電極４はポリシ
リコン膜の他に、アルミニウム（Ａｌ），モリブデン
（Ｍｏ），クロム（Ｃｒ），チタン（Ｔｉ）等の金属
膜、或いは、ＰｔＳｉ，ＴｉＳｉ，ＭｏＳｉ等のシリサ
イド膜で形成してもよい。
リコン膜に限らずアモルファスシリコン膜や単結晶シリ
コン膜で形成してもよい。また、ゲート電極４はポリシ
リコン膜の他に、アルミニウム（Ａｌ），モリブデン
（Ｍｏ），クロム（Ｃｒ），チタン（Ｔｉ）等の金属
膜、或いは、ＰｔＳｉ，ＴｉＳｉ，ＭｏＳｉ等のシリサ
イド膜で形成してもよい。
【００１９】次に、具体的な数値を示してトランジスタ
特性の向上について説明する。表１は、単結晶シリコン
上でのＭＯＳキャパシタ評価を行なったもので、ｎ型シ
リコンウエハ上にＬＰＣＶＤ法により４３０℃の温度で
酸化シリコン膜３１を堆積後、有磁場に於けるμ波で励
磁された酸化プラズマによる照射処理の有無での固定電
荷密度Ｑss（cm-2）と界面準位Ｎss（cm-2eV-1）を比較
したものである。表１から明らかなように、固定電荷密
度Ｑss及び界面準位Ｎssとも酸化プラズナ処理を行なう
ことで特性の向上がみられる。
特性の向上について説明する。表１は、単結晶シリコン
上でのＭＯＳキャパシタ評価を行なったもので、ｎ型シ
リコンウエハ上にＬＰＣＶＤ法により４３０℃の温度で
酸化シリコン膜３１を堆積後、有磁場に於けるμ波で励
磁された酸化プラズマによる照射処理の有無での固定電
荷密度Ｑss（cm-2）と界面準位Ｎss（cm-2eV-1）を比較
したものである。表１から明らかなように、固定電荷密
度Ｑss及び界面準位Ｎssとも酸化プラズナ処理を行なう
ことで特性の向上がみられる。
【００２０】
【表１】 酸化プラズマ処理の有無 有 無 固定電荷密度Ｑss （cm-2） ９．０×１０10 ３．５×１０11 界面準位Ｎss （cm-2eV-1） ７．９×１０10 ３．０×１０11
【００２１】表２は、前記実施例の製造方法で製造され
た薄膜トランジスタのトランジスタ特性について、有磁
場に於けるμ波で励磁された酸化プラズマによる照射処
理の有無での比較を示したものである。尚、薄膜トラン
ジスタのサイズは、ゲート幅Ｗ／Ｌが５０／１０として
形成した。表２によれば、移動度，しきい値電圧，最小
リーク電流のいずれについても酸化プラズマ処理を行な
うことで特性の向上がみられる。
た薄膜トランジスタのトランジスタ特性について、有磁
場に於けるμ波で励磁された酸化プラズマによる照射処
理の有無での比較を示したものである。尚、薄膜トラン
ジスタのサイズは、ゲート幅Ｗ／Ｌが５０／１０として
形成した。表２によれば、移動度，しきい値電圧，最小
リーク電流のいずれについても酸化プラズマ処理を行な
うことで特性の向上がみられる。
【００２２】
【表２】 酸化プラズマ処理の有無 有 無 移動度μ（cm2／VS） ５０．６ ４５．０ しきい値電圧Ｖth（Ｖ） ０．７８ ２．８ 最小リーク電流Ｉmin（pA） ２８０ ３４０
【００２３】
【発明の効果】本発明方法によれば、電子サイクロトロ
ンの共鳴による酸化プラズマを照射することにより半導
体層を酸化させ、堆積により成膜したシリコン酸化膜と
半導体層との界面に酸化シリコン層を形成したので、シ
リコン酸化膜及び酸化シリコン層の形成を低温処理で行
なうことができるので、絶縁性基板としてガラス基板を
使用してすることができる。また、電子サイクロトロン
の共鳴による酸化プラズマを照射することにより半導体
層を酸化させて酸化シリコン層を形成するので、半導体
層と酸化シリコン膜との間の界面特性を良好とすること
ができ、薄膜トランジスタを製造する場合のトランジス
タ特性を向上させることができる。
ンの共鳴による酸化プラズマを照射することにより半導
体層を酸化させ、堆積により成膜したシリコン酸化膜と
半導体層との界面に酸化シリコン層を形成したので、シ
リコン酸化膜及び酸化シリコン層の形成を低温処理で行
なうことができるので、絶縁性基板としてガラス基板を
使用してすることができる。また、電子サイクロトロン
の共鳴による酸化プラズマを照射することにより半導体
層を酸化させて酸化シリコン層を形成するので、半導体
層と酸化シリコン膜との間の界面特性を良好とすること
ができ、薄膜トランジスタを製造する場合のトランジス
タ特性を向上させることができる。
【図１】 （ａ）ないし（ｆ）は、本発明の一実施例に
よる薄膜トランジスタの製造方法を示す製造工程図であ
る。
よる薄膜トランジスタの製造方法を示す製造工程図であ
る。
【図２】 従来の薄膜トランジスタの断面説明図であ
る。
る。
１…ガラス基板、 ２…半導体層、 ２ａ…活性領域、
２ｂ…ソース領域、２ｃ…ドレイン領域、 ３…ゲー
ト絶縁膜、 ３１…シリコン酸化膜、 ３２…酸化シリ
コン層、 ４…ゲート電極、 ５…層間絶縁膜、 ６…
コンタクト孔、 ７…配線電極
２ｂ…ソース領域、２ｃ…ドレイン領域、 ３…ゲー
ト絶縁膜、 ３１…シリコン酸化膜、 ３２…酸化シリ
コン層、 ４…ゲート電極、 ５…層間絶縁膜、 ６…
コンタクト孔、 ７…配線電極
Claims (1)
- 【請求項１】 絶縁性基板上にシリコンを主体とする半
導体層を形成する第１の工程と、該半導体層上に化学的
気相成長法によりシリコン酸化膜を堆積する第２の工程
と、該シリコン酸化膜上から電子サイクロトロンの共鳴
による酸化プラズマを照射し前記シリコン酸化膜と前記
半導体層との界面部分の半導体部分を酸化してストイキ
オメトリックな酸化シリコン層を形成する第３の工程
と、を具備することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12536392A JPH05299656A (ja) | 1992-04-20 | 1992-04-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12536392A JPH05299656A (ja) | 1992-04-20 | 1992-04-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05299656A true JPH05299656A (ja) | 1993-11-12 |
Family
ID=14908284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12536392A Pending JPH05299656A (ja) | 1992-04-20 | 1992-04-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05299656A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008004929A (ja) * | 2006-05-26 | 2008-01-10 | Semiconductor Energy Lab Co Ltd | 不揮発性半導体記憶装置及びその作製方法、半導体装置及びその作製方法、並びに絶縁膜の作製方法 |
| US9231070B2 (en) | 2006-05-26 | 2016-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor memory device and manufacturing method thereof, semiconductor device and manufacturing method thereof, and manufacturing method of insulating film |
-
1992
- 1992-04-20 JP JP12536392A patent/JPH05299656A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008004929A (ja) * | 2006-05-26 | 2008-01-10 | Semiconductor Energy Lab Co Ltd | 不揮発性半導体記憶装置及びその作製方法、半導体装置及びその作製方法、並びに絶縁膜の作製方法 |
| US9231070B2 (en) | 2006-05-26 | 2016-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor memory device and manufacturing method thereof, semiconductor device and manufacturing method thereof, and manufacturing method of insulating film |
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