JPS58142654A - Transmitting system - Google Patents
Transmitting systemInfo
- Publication number
- JPS58142654A JPS58142654A JP57025211A JP2521182A JPS58142654A JP S58142654 A JPS58142654 A JP S58142654A JP 57025211 A JP57025211 A JP 57025211A JP 2521182 A JP2521182 A JP 2521182A JP S58142654 A JPS58142654 A JP S58142654A
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- JP
- Japan
- Prior art keywords
- frame
- transmission
- control
- bits
- signal
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/048—Speed or phase control by synchronisation signals using the properties of error detecting or error correcting codes, e.g. parity as synchronisation signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Small-Scale Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
この発明は、１本の伝送路に仲数の局とこれらの局を制
御する１つの制御局が接続された伝送システム、特にそ
の伝送フレームの同ル１をとる手段に関するものである
。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a transmission system in which a number of stations and one control station that controls these stations are connected to one transmission path, and in particular, a means for keeping the same number of transmission frames. It is related to.
第１図は従来の伝送システムにおける伝送フレームの構
成の一例を示す詣明図である。FIG. 1 is a diagram showing an example of the structure of a transmission frame in a conventional transmission system.
１フレームはそれぞれｎビットよりなる複数のタイムス
ロットによって構成され、フレームの先頭Ｖｃｉｄ ｎ
ビットの連続する“０″よりなるタイムスロットがある
。普通、このタイムスロットｋ 同期スロットと呼ぶ。One frame consists of multiple time slots each consisting of n bits, and the beginning of the frame Vcid n
There is a time slot consisting of consecutive "0" bits. This time slot k is usually called a synchronous slot.
この同期スロットの？＆ ［先頭の”１″のビットと任
意データのｎ−１ビツトより々るタイムスロットが続い
ている。通常、同期スロットの直後のタイムスロットは
制御局からの制御信号伝送のために用いられる。その他
のタイムスロットは各局間の通信信号伝送のために用い
られる。Of this sync slot? & [A time slot consisting of the leading "1" bit and n-1 bits of arbitrary data follows. Usually, the time slot immediately after the synchronization slot is used for transmitting control signals from the control station. Other time slots are used for transmitting communication signals between stations.
制４１１局以外の局はそれぞれｎビットの連トｎ・する
”０″と、それｖｃＷ？、＜“１ ″を検出することに
よＱＩ
リ、伝送フレームの同期をとっていた。Each station other than the control 411 station sends a series of n bits "0" and vcW? , <“1”, the QI re-synchronizes the transmission frame.
従来の伝送システムにおける伝送フレームは以上のよう
に構成されているので、１つのタイムスロット内のデー
タ長が短いと、タイムスロットの先頗の”１″のフレー
ム中に占める割合が無視できなくなり、伝送路利用効率
の低下をきたすという欠点があった。Transmission frames in conventional transmission systems are configured as described above, so if the data length in one time slot is short, the proportion of the first "1" in the time slot in the frame cannot be ignored. This has the disadvantage of reducing the efficiency of using the transmission path.
この発明は、上記のような従来のものの欠点を除去する
ため［３されたもので、制御信号の各ビットに同期信号
が重畳するように構成した伝送路利用効率のよい伝送シ
ステムを提供することを目的としている。The present invention has been made in order to eliminate the above-mentioned drawbacks of the conventional system.It is an object of the present invention to provide a transmission system that is configured to superimpose a synchronization signal on each bit of a control signal and has good transmission path utilization efficiency. It is an object.
以下、この発明の一実施例を図について説明するＯ
第２図はこの発明の一実施例における伝送フレームの構
成の一例を示す説明図である。Ａｔ ＋ Ｂｉは制御信
号および同期信号用の１ピツト長のタイムスロット、Ｔ
ｏ 、Ｔｔ 、 Ｔ２ 、 ＝−Ｔｋ−１，Ｔｋは１ビ
ツト長のタイムスロットを示す。Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 2 is an explanatory diagram showing an example of the structure of a transmission frame in an embodiment of the present invention. At + Bi is a one-pit long time slot for control and synchronization signals, T
o, Tt, T2, =-Tk-1, Tk indicates a 1-bit length time slot.
第３図は第２図に示す構成のｍ＋１個の伝送フレームの
一例を示す説明図、第４図は第３図に示す伝送フレーム
での制御信号を示す説明図である。FIG. 3 is an explanatory diagram showing an example of m+1 transmission frames having the configuration shown in FIG. 2, and FIG. 4 is an explanatory diagram showing control signals in the transmission frames shown in FIG. 3.
伝送路にはＳ。、 Ｓｏ、 Ｔｏｏ、 Ｔ、。、・・・
鑵、 Ｓｍ。S in the transmission line. , So, Too, T. ,...
Kui, Sm.
・・・＋ １ ｋｍの順に送出される。制御何月はＳ。...+1 km. The control month is S.
、Ｓｌ。, Sl.
・・・Ｓｍである。...Sm.
制御局は、伝送フレームケ送出するとき、Ｔｏ。When the control station sends out a transmission frame, the control station sets To.
Ｔ、’ｒ、・・・、Ｔ 、Ｔ では受信した信号音
そ２Ｒ−ＩＲ
のまま送出し、Ａｉでは制御信号の各ビットの１に号Ｂ
６ ＋ ８１ ＊ ８２ 、＝・、Ｓｍを送出し、Ｂｉ
では第３図に示すようＫｍ番目までのフレームでＦ
ｉＡｉ の内容の１の補数、ｍ＋１番目のフレームで
ＦｉＡｉの内容と同じ信号を送出する。他の局は、あら
かじめ１フレームの長さを知っており、連続する２ビツ
トの排他的論理和がｍフレーム連続して１であり、ｍ＋
１番目のフレームにおいて０であることを検出し、７１
／−ム同期をとる。更に、ｍ＋１番目のフレームにおけ
る上記排他的論５１ｉ和が０であることを利用して、Ａ
ｉで伝送されてくる制御信号を容易に確認することがで
きる。At T, 'r,..., T, T, the received signal tone 2R-IR is sent as is, and at Ai, the signal B is set to 1 of each bit of the control signal.
6 + 81 * 82 ,=・, send Sm, Bi
Then, as shown in Figure 3, F in frames up to the Kmth
The one's complement of the contents of iAi is the m+1th frame, and the same signal as the contents of FiAi is transmitted. The other stations know the length of one frame in advance, and the exclusive OR of consecutive 2 bits is 1 for m consecutive frames, and m+
It is detected that it is 0 in the first frame, and 71
/- synchronize. Furthermore, by using the fact that the above exclusive theory 51i sum in the m+1th frame is 0, A
The control signal transmitted by i can be easily confirmed.
上記実施例では、Ａｔ ＊ Ｂｉタイムスロットｅｌｌ
ｊｌｌ接配置としたが、間隔さえ一定であれば、フレー
ム中のどこに配置してもかまわない。In the above embodiment, At*Bi time slot ell
However, as long as the spacing is constant, it does not matter where they are placed in the frame.
以上のように、この発明によれば、タイムスロット長が
短い場合、同期制御のだめのタイムスロットが少ｈ〈な
り、伝送路の利用効率が向上するという効果がある。As described above, according to the present invention, when the time slot length is short, the number of time slots available for synchronization control is reduced, and the efficiency of use of the transmission path is improved.
第１図は従来の伝送システムにおける伝送フレームの構
成の一例を示す贈４明図、第２図はこの発明の一実施例
における伝送フレームの構成の一例を示す説明図、第３
図は第２図に示す構成のｍ＋１個の伝送フレームの一例
を示す説明図、第４図は第３図に示す伝送フレームでの
制御信号を示す説明図である。
代理人 葛 野 信 一FIG. 1 is a diagram showing an example of the configuration of a transmission frame in a conventional transmission system, FIG. 2 is an explanatory diagram showing an example of the configuration of a transmission frame in an embodiment of the present invention, and FIG.
This figure is an explanatory diagram showing an example of m+1 transmission frames having the configuration shown in FIG. 2, and FIG. 4 is an explanatory diagram showing control signals in the transmission frame shown in FIG. 3. Agent Shinichi Kuzuno
Claims (1)
制御局が接続された伝送システムにおいて、制御局が各
伝送フレームの定められた位置の各ビットと上記定めら
れた位置から定められた順番目の各ビットによって制御
信号を構成し、上記定められた位置のビットとこのビッ
トから上記定められた順番目のビットとけｍ（ｍは任意
の整数）フレーム連続して互に反対論理の信号を送出し
ｍ＋１番目のフレームにおいて同−論理の信号を送出す
る手段と、複数の局がそれぞれ上虻制御局から送出され
る各伝送フレームの上記定められた位置の各ビットの信
号と上配定められた位置から定められた順番目の位置の
対応する各ビットの信号との排他的論理和を検出して伝
送フレーム同期をとる手段とを備えたことを特徴とする
伝送システム、 １ｔ１In a transmission system in which multiple stations and one control station that controls these stations are connected to one transmission path, the control station performs a Each bit in the specified order constitutes a control signal, and the bits in the specified position and the bits in the specified order are connected for m consecutive frames (m is any integer) and have opposite logics to each other. means for transmitting a signal of the same logic in the m+1th frame; A transmission system comprising means for synchronizing a transmission frame by detecting an exclusive OR with a signal of each bit corresponding to a predetermined sequential position from a predetermined position, 1t1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57025211A JPS58142654A (en) | 1982-02-18 | 1982-02-18 | Transmitting system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57025211A JPS58142654A (en) | 1982-02-18 | 1982-02-18 | Transmitting system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58142654A true JPS58142654A (en) | 1983-08-24 |
Family
ID=12159621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57025211A Pending JPS58142654A (en) | 1982-02-18 | 1982-02-18 | Transmitting system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58142654A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154932A (en) * | 1985-12-27 | 1987-07-09 | Omron Tateisi Electronics Co | Data transmission system among plural equipments |
| JPS6412639A (en) * | 1987-07-06 | 1989-01-17 | Omron Tateisi Electronics Co | Digital data transmission exchange system |
-
1982
- 1982-02-18 JP JP57025211A patent/JPS58142654A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154932A (en) * | 1985-12-27 | 1987-07-09 | Omron Tateisi Electronics Co | Data transmission system among plural equipments |
| JPS6412639A (en) * | 1987-07-06 | 1989-01-17 | Omron Tateisi Electronics Co | Digital data transmission exchange system |
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