JPS58139233A - プログラマブル・コントロ−ラの入出力装置 - Google Patents
プログラマブル・コントロ−ラの入出力装置Info
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- JPS58139233A JPS58139233A JP2147282A JP2147282A JPS58139233A JP S58139233 A JPS58139233 A JP S58139233A JP 2147282 A JP2147282 A JP 2147282A JP 2147282 A JP2147282 A JP 2147282A JP S58139233 A JPS58139233 A JP S58139233A
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はプログラマブル−コントローラの入出力装置
に関し、特に、コントローラ本体との間で直列データ伝
送により入出力データを交換できるようにした入出力装
置に関する。
に関し、特に、コントローラ本体との間で直列データ伝
送により入出力データを交換できるようにした入出力装
置に関する。
最近では、一般の機械プラント等の制御システムにおい
て、プログラマブル・コントローラを用いた比較的大規
模な集中制御システムがよぐ見′られる。このような集
中制御システムにおいては、多くの場、合、例、えばり
ミツトスイッチ、温度スイッチ、近接スイッチ、光、電
スイッチ等の各種入力機器やモータ、プ、ランジャ、電
磁弁等の各種出力機器がそれぞれ別、個の信号線で中央
の制御装置に接続されている。この場合、これらの入出
力機器の数が多くて、しかも各入出力機器が比較的広い
空間に分散しているシステムでは、各1人出力機器と中
央制御装置を結ぶ配線スペースや配線コストが大きな問
題となっており、この間の信号伝送を適宜な多重伝送を
応用して簡便化したいとの要望が強い。
て、プログラマブル・コントローラを用いた比較的大規
模な集中制御システムがよぐ見′られる。このような集
中制御システムにおいては、多くの場、合、例、えばり
ミツトスイッチ、温度スイッチ、近接スイッチ、光、電
スイッチ等の各種入力機器やモータ、プ、ランジャ、電
磁弁等の各種出力機器がそれぞれ別、個の信号線で中央
の制御装置に接続されている。この場合、これらの入出
力機器の数が多くて、しかも各入出力機器が比較的広い
空間に分散しているシステムでは、各1人出力機器と中
央制御装置を結ぶ配線スペースや配線コストが大きな問
題となっており、この間の信号伝送を適宜な多重伝送を
応用して簡便化したいとの要望が強い。
従来から各種の多重伝送システムが知られており、これ
をプログラマブル・コントローラにおける入出力データ
の伝送に利用したものもある。しかし、従来の多重伝送
システムは、各端末に固有のアドレスを割り当て、各端
末にはそのアドレスを判断する回路を有し、このアドレ
ス判別回路を含む伝送制御手順が非常に複雑かつ高度で
あり、従って高価な装置となっている。勿論、そのよう
な高度な回路方式とする意義はある訳であるが、プログ
ラマブル・コントローラにおける入出力データ伝送シス
テムに不必要な機能が多く、そのため上述の要望に適切
に応え得るものではなかった。
をプログラマブル・コントローラにおける入出力データ
の伝送に利用したものもある。しかし、従来の多重伝送
システムは、各端末に固有のアドレスを割り当て、各端
末にはそのアドレスを判断する回路を有し、このアドレ
ス判別回路を含む伝送制御手順が非常に複雑かつ高度で
あり、従って高価な装置となっている。勿論、そのよう
な高度な回路方式とする意義はある訳であるが、プログ
ラマブル・コントローラにおける入出力データ伝送シス
テムに不必要な機能が多く、そのため上述の要望に適切
に応え得るものではなかった。
この発明は上述した従来の問題点に鑑みなされたもので
あり、その目的は、入出力装置をコントローラ本体と別
体に構成し、5こ゛の入出力装置を必要数だけコントロ
ーラ本体に対□゛して直列データ線とクロック信号線の
2系統の信号線で接続するだけで、入出力装置側にはア
ドレス判別回路が不要で、しかも面倒な伝送制御手順を
介することなくコントローラ本体から入出力装置への出
力データの転送および入出力IAw1からコントローラ
本体への入力データの伝送を行なえるようにしたプログ
ラマブル・コントローラの入出力装置を提供することに
ある。
あり、その目的は、入出力装置をコントローラ本体と別
体に構成し、5こ゛の入出力装置を必要数だけコントロ
ーラ本体に対□゛して直列データ線とクロック信号線の
2系統の信号線で接続するだけで、入出力装置側にはア
ドレス判別回路が不要で、しかも面倒な伝送制御手順を
介することなくコントローラ本体から入出力装置への出
力データの転送および入出力IAw1からコントローラ
本体への入力データの伝送を行なえるようにしたプログ
ラマブル・コントローラの入出力装置を提供することに
ある。
以下、この発明の実施例を図面に基づいて詳細に説明す
る。
る。
第1図はこの発明を適用したプログラマブル・コントロ
ーラ・システムの全体の概略構成を示寸ブロック図であ
る。このプログラマブル・コントローラは、コントロー
ラ本体1と複数台の入出力装置12.2.・・・・・・
とに分割構成されている。この実施例における複数台の
入出力装置f2.2.・・・・・・は全く同一構成であ
る。各入出力装置2には、リミットスイッチ等の各種入
力機器が接続される4つの入力端子と、モータやプラン
ジャ等の各種出力機器が接続され゛る4つの出力端子を
備える。各 □入力端子に印加される信号を外部
入力信号と称し、この信号にIN1〜IN4.IN5〜
IN8.1N9〜lNl2という各別の番号を付ける。
ーラ・システムの全体の概略構成を示寸ブロック図であ
る。このプログラマブル・コントローラは、コントロー
ラ本体1と複数台の入出力装置12.2.・・・・・・
とに分割構成されている。この実施例における複数台の
入出力装置f2.2.・・・・・・は全く同一構成であ
る。各入出力装置2には、リミットスイッチ等の各種入
力機器が接続される4つの入力端子と、モータやプラン
ジャ等の各種出力機器が接続され゛る4つの出力端子を
備える。各 □入力端子に印加される信号を外部
入力信号と称し、この信号にIN1〜IN4.IN5〜
IN8.1N9〜lNl2という各別の番号を付ける。
同様に、入出力装置2の出力端子がら出力される信号を
外部出力信号と称し、この信号に0UT1〜0UT4,
0UT5〜0UT8.0UT9〜0LJT12という各
別の識別番号を付ける。
外部出力信号と称し、この信号に0UT1〜0UT4,
0UT5〜0UT8.0UT9〜0LJT12という各
別の識別番号を付ける。
コントローラ本体1は、全体の制御の中枢となるCPU
3 (中央処理ユニット)と、CPu3によって実行さ
れるシスデムプログラムを格納したシステムプログラム
メモリ4と、CPU3によって各種可変データの一時格
納エリアと使われるシステムデータメモリ5と、使用者
が任意に設定したシーケンス制御プログラムが格納され
るユーザプログラムメモリ6と、上記入出力装置2にお
ける外部入出力信号と対応した入出力データのバッフ1
−メモリとなる入出カメモリ7と、コントローラ本体1
から入出力装置2に出力データを与えるとともに、入出
力装置2からの入力データをコント0−ラ本体1に取込
むためのインターフェイスとなる入出力ボート8を備え
て□いる。
3 (中央処理ユニット)と、CPu3によって実行さ
れるシスデムプログラムを格納したシステムプログラム
メモリ4と、CPU3によって各種可変データの一時格
納エリアと使われるシステムデータメモリ5と、使用者
が任意に設定したシーケンス制御プログラムが格納され
るユーザプログラムメモリ6と、上記入出力装置2にお
ける外部入出力信号と対応した入出力データのバッフ1
−メモリとなる入出カメモリ7と、コントローラ本体1
から入出力装置2に出力データを与えるとともに、入出
力装置2からの入力データをコント0−ラ本体1に取込
むためのインターフェイスとなる入出力ボート8を備え
て□いる。
周知のように、この積のプログラマブル・コントローラ
におけるユーザプログラムの実行動作は、基本的に、ユ
ーザプログラムメモリ6がらユーザ命令を順次読出し、
各ユーザ命令に従って入出カメモリ7に格納されている
入出力データ間の演御処理をし、かつその演禅結果に“
よ□って入出カメモす7中の出力データを更新すること
であり、またユーザプログラムの実行と同期して人出1
力装Wt2からの入力データを入出カメモリ7の所定エ
リアに書込む入力更新動作と、入出カメモリ7の所定エ
リアの出力データを入出力装置2に転送する出力更新動
作が行なわれ、これにより入出力装−2に与えられる入
力データと入出力@w2から出力する出力データとの関
係において、ニーザブログ−ラムにて指定されたシーケ
ンス状態が作り出される訳である。この発明に係る入出
力データの伝送は、上記入力更新動作および出力更新動
作を行雇うために、コントローラ本体1と入出力装置f
2との閣で行なわれる入出力データの伝送である。
におけるユーザプログラムの実行動作は、基本的に、ユ
ーザプログラムメモリ6がらユーザ命令を順次読出し、
各ユーザ命令に従って入出カメモリ7に格納されている
入出力データ間の演御処理をし、かつその演禅結果に“
よ□って入出カメモす7中の出力データを更新すること
であり、またユーザプログラムの実行と同期して人出1
力装Wt2からの入力データを入出カメモリ7の所定エ
リアに書込む入力更新動作と、入出カメモリ7の所定エ
リアの出力データを入出力装置2に転送する出力更新動
作が行なわれ、これにより入出力装−2に与えられる入
力データと入出力@w2から出力する出力データとの関
係において、ニーザブログ−ラムにて指定されたシーケ
ンス状態が作り出される訳である。この発明に係る入出
力データの伝送は、上記入力更新動作および出力更新動
作を行雇うために、コントローラ本体1と入出力装置f
2との閣で行なわれる入出力データの伝送である。
コントローラ本体1はデータ伝送のための端子として、
直列データ入出力端子SDTとクロック信号出力端子C
KTとを備えている。直列データ入出力端子SDTに印
加される信号はレシーバ9を介して入力ポートP1に印
加される。出力ポートP2からの信号はドライバ1oを
介して直列データ入出力端子SDTに出力される。この
ドライバ10は出力ポートP3からの信号によって禁止
される。クロック信号出力端子CKTには出力ポートP
4から出力されるクロック信号がドライバ11を介して
出力される。
直列データ入出力端子SDTとクロック信号出力端子C
KTとを備えている。直列データ入出力端子SDTに印
加される信号はレシーバ9を介して入力ポートP1に印
加される。出力ポートP2からの信号はドライバ1oを
介して直列データ入出力端子SDTに出力される。この
ドライバ10は出力ポートP3からの信号によって禁止
される。クロック信号出力端子CKTには出力ポートP
4から出力されるクロック信号がドライバ11を介して
出力される。
入出力装置2はデータ伝送を行なうための端子として、
左直列データ入出力端子SDLと右直列データ入出力端
子SDR,クロック信号入力端子CKLを有している。
左直列データ入出力端子SDLと右直列データ入出力端
子SDR,クロック信号入力端子CKLを有している。
3台の入出力装置2は、互いの右直列データ入出力端子
SDRと左直列データ入出力端子SQLが直列データ線
12で接続され、互いのクロック信号入力端子CKLが
クロック信号線13で接続され、この両、伝送線12.
13によって3台が直列的に接続されている。また左端
の入出力装置f2の左直列データ入出力端子SDLはコ
ントロー)本体1の直列データ入出力端子SDTと直列
データ線12でもって接続され、またそのクロック信号
入力端子CKLはコントローラ本体1のクロック信号出
力端子CKTとクロック信号線13でもって接続されて
いる。すなわち、3台の入出力装ff2はコントローラ
本体1と直列データ線12を介して直列に接続されてお
り、クロック信号線13には並列に接続されている。
SDRと左直列データ入出力端子SQLが直列データ線
12で接続され、互いのクロック信号入力端子CKLが
クロック信号線13で接続され、この両、伝送線12.
13によって3台が直列的に接続されている。また左端
の入出力装置f2の左直列データ入出力端子SDLはコ
ントロー)本体1の直列データ入出力端子SDTと直列
データ線12でもって接続され、またそのクロック信号
入力端子CKLはコントローラ本体1のクロック信号出
力端子CKTとクロック信号線13でもって接続されて
いる。すなわち、3台の入出力装ff2はコントローラ
本体1と直列データ線12を介して直列に接続されてお
り、クロック信号線13には並列に接続されている。
また、右端の入出力装置2の右直列データ入出力端子S
DRは開放され、この開放されている右直列データ入出
力端子SDRに更に直列に他の入出力装置2を接続する
ことができる。
DRは開放され、この開放されている右直列データ入出
力端子SDRに更に直列に他の入出力装置2を接続する
ことができる。
第2図は1台の入出力VRII!2の詳細な回路図を示
している。同図に示すように、この入出力装置2は、4
ピツトの一方向シフトレジスタ14と、このシフトレジ
スタ14の並列出力端Q1〜Q4に接続されたラッチ回
路15と、このラッチ回路15の出力を外部出力、4号
0UT1〜0UT4として並列に出力するドライバ16
と、外部入力信号IN1〜IN4を並列に受けて上記シ
フトレジスタ14の並列入力端D1〜D4に印加するレ
シーバ17と、左直列データ入出力端子SQLに印加さ
れる信号を受けるレシーバ19と、左直列データ入出力
端子SQLに信号を送出するゲート付きドライバ20と
、右直列データ入出力端子SDRに印加される信号を受
けるレシーバ21と、右直列データ入出力端子SDRに
信号を送出するゲート付きドライバ22と、クロック信
号入力端子CKLに印加される信号を受けるレシーバ2
3と、上記シフトレジスタ14の直列入力端81および
直列出力端Q4に対する左直列データ入出力端子SDL
と右直列データ入出力端子SDRの接続関係を反転させ
る切換回路(上記ゲート付きドライバ20.22および
論理ゲートG1.G2.G3によって構成される)と、
クロック信号入力端子CKLに印加される信号のレベル
が一定時間以上固定されたのを検出し、上記ラッチ回路
15のラッチ信号、上記シフトレジスタ14の並列入力
読込み信号および切換回路の反転信号を作る制御回路1
8とを備える。
している。同図に示すように、この入出力装置2は、4
ピツトの一方向シフトレジスタ14と、このシフトレジ
スタ14の並列出力端Q1〜Q4に接続されたラッチ回
路15と、このラッチ回路15の出力を外部出力、4号
0UT1〜0UT4として並列に出力するドライバ16
と、外部入力信号IN1〜IN4を並列に受けて上記シ
フトレジスタ14の並列入力端D1〜D4に印加するレ
シーバ17と、左直列データ入出力端子SQLに印加さ
れる信号を受けるレシーバ19と、左直列データ入出力
端子SQLに信号を送出するゲート付きドライバ20と
、右直列データ入出力端子SDRに印加される信号を受
けるレシーバ21と、右直列データ入出力端子SDRに
信号を送出するゲート付きドライバ22と、クロック信
号入力端子CKLに印加される信号を受けるレシーバ2
3と、上記シフトレジスタ14の直列入力端81および
直列出力端Q4に対する左直列データ入出力端子SDL
と右直列データ入出力端子SDRの接続関係を反転させ
る切換回路(上記ゲート付きドライバ20.22および
論理ゲートG1.G2.G3によって構成される)と、
クロック信号入力端子CKLに印加される信号のレベル
が一定時間以上固定されたのを検出し、上記ラッチ回路
15のラッチ信号、上記シフトレジスタ14の並列入力
読込み信号および切換回路の反転信号を作る制御回路1
8とを備える。
クロック信号入力端子CKLに印加される信号はレシー
バ23を介して受信され、シフトレジスタ14のシフト
クロック信号OKとして入力されるとともに、制御回路
18に入力される。
バ23を介して受信され、シフトレジスタ14のシフト
クロック信号OKとして入力されるとともに、制御回路
18に入力される。
制御回路18は、コントローラ本体1からクロック信号
線13に出力されるクロック信号の周期をTOとすると
、そのクロック信号が休止されて信号1113の信号レ
ベルがHレベルまたはLレベルに固定され、上記クロッ
ク周期TOより充分大きな一定時flT1以上連続した
ことを検出するものである。この検出は、FOR回路2
5とタイマ回路26と7リツプ70ツブ27とによって
行なわれる。フリップ70ツブ27は電源投入時にパワ
ーオンリセット回路50によって初期リセットされる。
線13に出力されるクロック信号の周期をTOとすると
、そのクロック信号が休止されて信号1113の信号レ
ベルがHレベルまたはLレベルに固定され、上記クロッ
ク周期TOより充分大きな一定時flT1以上連続した
ことを検出するものである。この検出は、FOR回路2
5とタイマ回路26と7リツプ70ツブ27とによって
行なわれる。フリップ70ツブ27は電源投入時にパワ
ーオンリセット回路50によって初期リセットされる。
フリップ70ツブ27の出力Qとレシーバ23の出力信
号a (クロック翰13の信号)とがFOR回路25に
入力され、その出力信号すがタイマ回路26に入力され
、その出力信号Cによってフリップ70ツブ27が反転
制御されるようになっている。
号a (クロック翰13の信号)とがFOR回路25に
入力され、その出力信号すがタイマ回路26に入力され
、その出力信号Cによってフリップ70ツブ27が反転
制御されるようになっている。
タイマ回路26はその入力信号すがLレベルになり、上
述した一定時間T1だけ連□続してLレベルになったと
きに出力信号Cを出力し、フリップ70ツブ27を反転
させる。従ってこのタイマ回路26は、フリップフロー
ツブ27がセットされてQ−Hとなっているときは、ク
ロック信号線13の信号aがT1時間以以上レベルにな
ったのを検出するように作用し、またフリップ70ツブ
27がリセットされてQ−1となった場合は、クロック
゛信号線13の信号aが時間11以以上レベルに固定さ
れたのを検出するように作用゛する。
述した一定時間T1だけ連□続してLレベルになったと
きに出力信号Cを出力し、フリップ70ツブ27を反転
させる。従ってこのタイマ回路26は、フリップフロー
ツブ27がセットされてQ−Hとなっているときは、ク
ロック信号線13の信号aがT1時間以以上レベルにな
ったのを検出するように作用し、またフリップ70ツブ
27がリセットされてQ−1となった場合は、クロック
゛信号線13の信号aが時間11以以上レベルに固定さ
れたのを検出するように作用゛する。
フリップ70ツブ27の出力は上記切換回路の制御信号
となる。つまり、フリップフロップ27がリセットされ
ていて、Q −’L 、◇−Hの場合、もに、ドライバ
22ど論理ゲートG1が能動となりLに印加される信号
がシフトレジスタ14の直列入力端81に入力されると
”ともに、シフトレジスタ14の直列出力端Q4からの
信号が右直列データ入出力端子SDRに導出される。反
対にフリップ70ツブ27がセットされ、Q=H,Q=
Lとなった場合、右直列データ入出力端子SDRに印加
される信号がシフトレジスタ14の直列入力端81に入
力され、シフトレジスタ14の直列出力端Q4からの信
号が左直列データ入出力端子、SDLに導出される。
となる。つまり、フリップフロップ27がリセットされ
ていて、Q −’L 、◇−Hの場合、もに、ドライバ
22ど論理ゲートG1が能動となりLに印加される信号
がシフトレジスタ14の直列入力端81に入力されると
”ともに、シフトレジスタ14の直列出力端Q4からの
信号が右直列データ入出力端子SDRに導出される。反
対にフリップ70ツブ27がセットされ、Q=H,Q=
Lとなった場合、右直列データ入出力端子SDRに印加
される信号がシフトレジスタ14の直列入力端81に入
力され、シフトレジスタ14の直列出力端Q4からの信
号が左直列データ入出力端子、SDLに導出される。
また、フリップ70ツブ27のQ出力がHレベルに立上
ったのが立上り検出用の微分回路28で検出され、この
微分回路28の出力パルスが上記ラッチ回路15のラッ
チ信号Tとして印加される。
ったのが立上り検出用の微分回路28で検出され、この
微分回路28の出力パルスが上記ラッチ回路15のラッ
チ信号Tとして印加される。
フリップフロップ27のQ出力は遅延回路29で僅かに
遅延され、その遅延出力は立′上り検出用の微分回路3
0に入力され、この微分回路30からの出力パルスが上
記シフトレジスタ14の並列人力読込信号LDとして印
加される。
遅延され、その遅延出力は立′上り検出用の微分回路3
0に入力され、この微分回路30からの出力パルスが上
記シフトレジスタ14の並列人力読込信号LDとして印
加される。
次にコントローラ本体1側の入出力データの伝送動作に
ついて説明する。コントローラ本体1は、 1入出
力ポート8あボートP4からドライバ11を介してクロ
ック信号轢13に所定数のクロック信号を送出して上記
シフトレジスタ14をシフトすると同時に、これに同期
してボートP2からドライバ10を介して直列データ線
12に出力データを順次直列に出力することにより、゛
これら出力データを上記シフトレジスタ14にセットし
、その後クロック信号線13のレベルを一定時[口以上
固定することにより上記シフトレジスタ14にセットさ
れた上記出力データを上記ラッチ回路15にラッチさせ
るとともに、上記レシーバ17からの入力データを上記
シフトレジスタ14に読込ませ、また上記切換回路を反
転させ、その後クロック信号線13に所定数のクロック
信号を送出してシフトレジスタ14を再びシフトさせ、
シフトレジスタ14にセットされた入力データを直列デ
ータ糠12.レシーバ9を介して入出力ボート8のボー
トP1から順次コントローラ本体1に取込むように動作
する。この動作はCPU3//システモリ4に格納され
た入出力データ 転送ルーチンを実行することによって行なわれる。
ついて説明する。コントローラ本体1は、 1入出
力ポート8あボートP4からドライバ11を介してクロ
ック信号轢13に所定数のクロック信号を送出して上記
シフトレジスタ14をシフトすると同時に、これに同期
してボートP2からドライバ10を介して直列データ線
12に出力データを順次直列に出力することにより、゛
これら出力データを上記シフトレジスタ14にセットし
、その後クロック信号線13のレベルを一定時[口以上
固定することにより上記シフトレジスタ14にセットさ
れた上記出力データを上記ラッチ回路15にラッチさせ
るとともに、上記レシーバ17からの入力データを上記
シフトレジスタ14に読込ませ、また上記切換回路を反
転させ、その後クロック信号線13に所定数のクロック
信号を送出してシフトレジスタ14を再びシフトさせ、
シフトレジスタ14にセットされた入力データを直列デ
ータ糠12.レシーバ9を介して入出力ボート8のボー
トP1から順次コントローラ本体1に取込むように動作
する。この動作はCPU3//システモリ4に格納され
た入出力データ 転送ルーチンを実行することによって行なわれる。
第3図はその入出力データ伝送ルーチンの概要を示す7
0−チャートである。このフローチャートに従ってデー
タ伝送動作を詳細に説明すると、最初のステップ301
で出力ポートP4をLレベルにする。次のステップ30
2では1−最後の出力データ0UT12のアドレスを設
定する。次のステップ303では設定されたアドレスの
uB]データ0UT12を出力ポートP2から出力する
。
0−チャートである。このフローチャートに従ってデー
タ伝送動作を詳細に説明すると、最初のステップ301
で出力ポートP4をLレベルにする。次のステップ30
2では1−最後の出力データ0UT12のアドレスを設
定する。次のステップ303では設定されたアドレスの
uB]データ0UT12を出力ポートP2から出力する
。
なお、このとき出力ポートP3からの信号によってドラ
イバ10を働かすのは勿論である。
イバ10を働かすのは勿論である。
次のステップ304では出力ポートP4の信号をHレベ
ルにする。次のステップ305ではクロック信号の周期
TOより多少短い1時間だけカウントする。1時間経過
後のステップ306では出力ポートP4の信号をしレベ
ルにする。次のステップ307では出力データ0LIT
1までの伝送を終了したか否かを判断する。伝送を終了
していない場合はステップ308に進み、出力データの
アドレスを1だけ減算し、出力データ0UT11のアド
レスを設定する。そして、先のステップΔ03に戻る。
ルにする。次のステップ305ではクロック信号の周期
TOより多少短い1時間だけカウントする。1時間経過
後のステップ306では出力ポートP4の信号をしレベ
ルにする。次のステップ307では出力データ0LIT
1までの伝送を終了したか否かを判断する。伝送を終了
していない場合はステップ308に進み、出力データの
アドレスを1だけ減算し、出力データ0UT11のアド
レスを設定する。そして、先のステップΔ03に戻る。
以上のステップ303→304→305→306−+3
07→308が出力データoU■12〜。
07→308が出力データoU■12〜。
UTlについて繰り返されることにより、各出力データ
がり0ツク信号に同期してコントローラ本体1から出力
される。
がり0ツク信号に同期してコントローラ本体1から出力
される。
上述の出力データ伝送動作が終了するとステップ307
からステップ309に進み、出力ボートP4の信号をH
レベルにする。次のステップ310では上記制御回路1
8を働かすのに必要なT1時間をカウントする。これに
よってり0ツク信号線13の信号レベルがT1時間以以
上−ベルに固定されることとなり、制御回路18が動作
し、シフトレジスタ14にセットされた出力データがラ
ッチ回路15にラッチされてドライバ16を介して出力
されるとともに、レシーバ17からの入力データがシフ
トレジスタ14に読込まれ、また上記切換回路の接続関
係が反転される。
からステップ309に進み、出力ボートP4の信号をH
レベルにする。次のステップ310では上記制御回路1
8を働かすのに必要なT1時間をカウントする。これに
よってり0ツク信号線13の信号レベルがT1時間以以
上−ベルに固定されることとなり、制御回路18が動作
し、シフトレジスタ14にセットされた出力データがラ
ッチ回路15にラッチされてドライバ16を介して出力
されるとともに、レシーバ17からの入力データがシフ
トレジスタ14に読込まれ、また上記切換回路の接続関
係が反転される。
コントローラ本体1側では次、のステップ311で11
目の入力データIN1のアドレスを設定する。次のステ
ップ312では上記遅延回路29の遅延時fllT2だ
け待機する。また出力ボートP3からの信号によりドラ
イバ10を禁止する。次のステップ313では入力ボー
トP1に印加される入力データを読込み、設定されたア
ドレスに格納する。次のステップ314では出力ボート
P4の信号をLレベルにする。次のステップ315では
上記時間Tをカウントする。次のステップ316では出
力ボートP4の信号をHレベルにる。次のステップ31
7では入力データlNl2までのデータ取込みが終了し
たか否かを判断する。終了していない場合はステップ3
18に進み、入力データのアドレスを歩進し、2番目の
入力信号IN2のアドレスを設定する。その後先のステ
ップ313に戻る。なお、第2図に示すようにシフトレ
ジスタ14の並列入力端D1〜D4と入力端子IN1〜
IN4の番号の対応は逆になっている。
目の入力データIN1のアドレスを設定する。次のステ
ップ312では上記遅延回路29の遅延時fllT2だ
け待機する。また出力ボートP3からの信号によりドラ
イバ10を禁止する。次のステップ313では入力ボー
トP1に印加される入力データを読込み、設定されたア
ドレスに格納する。次のステップ314では出力ボート
P4の信号をLレベルにする。次のステップ315では
上記時間Tをカウントする。次のステップ316では出
力ボートP4の信号をHレベルにる。次のステップ31
7では入力データlNl2までのデータ取込みが終了し
たか否かを判断する。終了していない場合はステップ3
18に進み、入力データのアドレスを歩進し、2番目の
入力信号IN2のアドレスを設定する。その後先のステ
ップ313に戻る。なお、第2図に示すようにシフトレ
ジスタ14の並列入力端D1〜D4と入力端子IN1〜
IN4の番号の対応は逆になっている。
以上のステップ313→314→315→316→31
7→318が入力データIN1〜lNl2分だけ繰り返
されることにより、シフトレジスタ14にセットされた
各入力信号が順番に入力ボートP1に取込まれ、入出カ
メモリ7の所定Jリアに順次−込まれる。この入力デー
タの取込み動作が終了すると、ステップ317から′ス
テープ319に進み、出力ボートP4の信号をHレベル
にする。次のステップ320で制御回路18を動作させ
るのに必要な時間T1をカウントする。これにより制御
回路18および上記切換回路は初期状態に復帰する。以
上の動作をユーザプログラムの実行動作と並行して行な
うものである。
7→318が入力データIN1〜lNl2分だけ繰り返
されることにより、シフトレジスタ14にセットされた
各入力信号が順番に入力ボートP1に取込まれ、入出カ
メモリ7の所定Jリアに順次−込まれる。この入力デー
タの取込み動作が終了すると、ステップ317から′ス
テープ319に進み、出力ボートP4の信号をHレベル
にする。次のステップ320で制御回路18を動作させ
るのに必要な時間T1をカウントする。これにより制御
回路18および上記切換回路は初期状態に復帰する。以
上の動作をユーザプログラムの実行動作と並行して行な
うものである。
以上詳細に説明したように、この発明に係るプログラマ
ブル・コントローラの入出力装置によれば、コントロー
ラ本体と必要数の入出力装置とを直列データ線とクロッ
ク信号線の2系統の信号線で結ぶだけで、入力データの
取込みおよび出力データの送出という双方向の信号伝送
が行なえ、伝送線の布設が非常に簡単でかつ安価となる
。また入出力装置には、アドレスを判定する回路を設け
る必要がなく、面倒な伝送制御手順を取り扱う制御回路
も必要なく、単にクロック信号が休止されてクロック信
号線レベルが一定以上固定されたのを検出するためのタ
イマ回路やフリップ70ツブ等からなる極く簡単な制御
回路を設けるだけで良く、入出力装置における伝送側一
部分の構成は極めて簡単となり、これを安価に製作する
ことができる。特に、この発明のものでは、双方向シフ
トレジスタより相当安価な一方向シフトレジスタを用い
て構成しているので、安価となる。
ブル・コントローラの入出力装置によれば、コントロー
ラ本体と必要数の入出力装置とを直列データ線とクロッ
ク信号線の2系統の信号線で結ぶだけで、入力データの
取込みおよび出力データの送出という双方向の信号伝送
が行なえ、伝送線の布設が非常に簡単でかつ安価となる
。また入出力装置には、アドレスを判定する回路を設け
る必要がなく、面倒な伝送制御手順を取り扱う制御回路
も必要なく、単にクロック信号が休止されてクロック信
号線レベルが一定以上固定されたのを検出するためのタ
イマ回路やフリップ70ツブ等からなる極く簡単な制御
回路を設けるだけで良く、入出力装置における伝送側一
部分の構成は極めて簡単となり、これを安価に製作する
ことができる。特に、この発明のものでは、双方向シフ
トレジスタより相当安価な一方向シフトレジスタを用い
て構成しているので、安価となる。
第1図はこの発明を適用したプログラマブル・コントロ
ーラ・システムの概略構成を示すブロック図、第2図は
入出力装置の具体的構成を示すブロック図、第3図はコ
ントローラ本体側が実行する入出力データ伝送ルーチン
の概要を示すフD、−チャートである。 1・・・・・・コントローラ本体 2・・・・・・入出力装置 12・・・・・・直列データ線 13・・・・・・クロック信号線 14・・・・・・シフトレジスタ 15・・・・・・ラッチ回路 16・・・・・・ドライバ 17・・・・・・レシーバ 18・・・・・・制御回路 SDL・・・・・・左直列データ入出力端子SDR・・
・・・・右直列データ入出力端子CKL・・・・・・ク
ロック信号入力端子S■・・・・・・・・・直列入力端 Q4・・・・・・・・・直列出力端 01〜Q4・・・並列データ出力端 D1〜D4・・・・・・並列データ入力端LD・・・・
・・並列データ読込信号 特許出願人 立石電機株式会社
ーラ・システムの概略構成を示すブロック図、第2図は
入出力装置の具体的構成を示すブロック図、第3図はコ
ントローラ本体側が実行する入出力データ伝送ルーチン
の概要を示すフD、−チャートである。 1・・・・・・コントローラ本体 2・・・・・・入出力装置 12・・・・・・直列データ線 13・・・・・・クロック信号線 14・・・・・・シフトレジスタ 15・・・・・・ラッチ回路 16・・・・・・ドライバ 17・・・・・・レシーバ 18・・・・・・制御回路 SDL・・・・・・左直列データ入出力端子SDR・・
・・・・右直列データ入出力端子CKL・・・・・・ク
ロック信号入力端子S■・・・・・・・・・直列入力端 Q4・・・・・・・・・直列出力端 01〜Q4・・・並列データ出力端 D1〜D4・・・・・・並列データ入力端LD・・・・
・・並列データ読込信号 特許出願人 立石電機株式会社
Claims (1)
- (−1)2つの直列データ入出力端子と、クロック信号
入力端子と、このクロック信号入力端子に印加されるク
ロック信号によって一方向にのみシフトされるシフトレ
ジスタと、このシフトレジスタの並列出力−に接続され
たラッチ回路と、このラッチ回路の出力を外部出力信号
として並列に導出するドライバと1、外部入力信号を並
列に受けて・上・記シフトレジスタの並列入力端に印加
するレシーバと、上記シフトレジスタの直列入力端およ
び直列出力端に対する上記2つの1列データ入出力端子
゛の接続間−係を反転させる切換回路と、上記クロック
信号入力端子に印加される信号のレベルが一定時間以上
固定されたのを検出し、上記ラッチ回路のラッチ信号、
上記シフトレジスタの並列人力読込信号および上記切換
回路の反転信号を作る制御回路とを備えたプログラマブ
ル・コントローラの入出力装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2147282A JPS58139233A (ja) | 1982-02-13 | 1982-02-13 | プログラマブル・コントロ−ラの入出力装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2147282A JPS58139233A (ja) | 1982-02-13 | 1982-02-13 | プログラマブル・コントロ−ラの入出力装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58139233A true JPS58139233A (ja) | 1983-08-18 |
JPH037985B2 JPH037985B2 (ja) | 1991-02-04 |
Family
ID=12055912
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2147282A Granted JPS58139233A (ja) | 1982-02-13 | 1982-02-13 | プログラマブル・コントロ−ラの入出力装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58139233A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60100207A (ja) * | 1983-11-02 | 1985-06-04 | Mitsubishi Electric Corp | プラント制御システム |
JPS61118802A (ja) * | 1984-11-15 | 1986-06-06 | Fuji Electric Co Ltd | シ−ケンスコントロ−ラのプロセス入出力装置 |
EP0271168A2 (en) * | 1986-12-12 | 1988-06-15 | Philips Electronics Uk Limited | Data port selection |
CN102495555A (zh) * | 2011-11-29 | 2012-06-13 | 台达电子企业管理(上海)有限公司 | 多功能信号输出装置 |
-
1982
- 1982-02-13 JP JP2147282A patent/JPS58139233A/ja active Granted
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60100207A (ja) * | 1983-11-02 | 1985-06-04 | Mitsubishi Electric Corp | プラント制御システム |
JPS61118802A (ja) * | 1984-11-15 | 1986-06-06 | Fuji Electric Co Ltd | シ−ケンスコントロ−ラのプロセス入出力装置 |
JPH0525124B2 (ja) * | 1984-11-15 | 1993-04-12 | Fuji Denki Kk | |
EP0271168A2 (en) * | 1986-12-12 | 1988-06-15 | Philips Electronics Uk Limited | Data port selection |
CN102495555A (zh) * | 2011-11-29 | 2012-06-13 | 台达电子企业管理(上海)有限公司 | 多功能信号输出装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH037985B2 (ja) | 1991-02-04 |
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