JPS5835602A

JPS5835602A - プログラマブル・コントロ−ラ

Info

Publication number: JPS5835602A
Application number: JP13307181A
Authority: JP
Inventors: Kenji Nishikido; 憲治錦戸
Original assignee: Tateisi Electronics Co; Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1981-08-25
Filing date: 1981-08-25
Publication date: 1983-03-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明はプログラマブル・コントローラに閤し、特に
、複数台をリンクバスで互いに結合して全体を１台のコ
ントローラの如く機能させる並列リンク方式のコントロ
ーラシステムを一築できるようにしたプログラマブル・
コントローラに関する。

従来、大規模な制御対象には大規模なプログラマブル・
コントローラを使用しなければならなかったのに対し、
並列リンク方式のプログラマブル・コントローラシステ
ムというのは、比較的小肩模なプログラマブル・コント
ローラを複数台使用することによって大規模な制御対象
にも対応できるように考えられたものである。つまり、
各プログラマブル・コントローラには自機の入出力端子
数より、充分大きな容量の込出カメモリを設ける。

例えば１台のプログラマブル・コントローラの入出力端
子数は６４点で、かつ並列リンク方式のシステムとして
最大４台のプログラマブル・コントローラを結合できる
ようにするものとすると、各プログラマブル・コントロ
ーラの入出カメモリは入出力データエリアとして少くと
も６４×４ピツトの容−を持たせる。そして、このプロ
グラマブル・コントローラを１台のみで使用する場合に
は、入出力点数が６４の通常のコントローラとして動作
する訳だが複数台のプログラマブル・コントローラをリ
ンクバスによって結合したとき、互いのユーザプログラ
ムの実行動作（同期して互いの入出カメモリのデータを
交換し合うように、各プログラマブル・コント０−うに
入出力データ交換手段およびユーザプログラム同期実行
手段を設けるのである。これにより、入出力状Ｉｆｔ他
機に伝え、また倫−の入出力状態を自機に受取り、それ
ら全体の入出力状態に基づいて各機においてそれぞれの
ユーザプログラムを実行し、その実行結果を再び各−に
伝え合うという制御動作を行なうものである。従って、
上記の例のプログラマブル・コントローラを４台リンク
したシステムでは、入出力点数が６４×４の１台のプロ
グラマブル・コントローラでもって１系統の大規模な制
御対象を制御するのと同等なりＪｗ機能を、そのための
制御プログラムを４台のプログラマブル・コントローラ
で分担実行することによって実現できるのである。

上述した並列リンク方式のシステムの場合、リンクされ
た複数台のプログラマブル・コントローラを１台のプロ
グラマブル・コントローラの如く機能させるのであるか
ら、リンクされた複数のプログラマブル・コントローラ
の内の１台でも異常を生じて正常な制御が行なえない場
合、システム全体の制御動作を停止させないと、−一対
象機器を全くブタラメな制御状態に陥らせてしまうこと
になり、極めて危険である。

この発明は上述した従来のｗｍ点に鑑みなされたもので
あり、その目的は、上記の並列リンク方式のプログラマ
ブル・コントローラシステムを構成した場合において、
リンクされた複数台のプログラマブル・コントローラの
内の１台でも異常が生じたとき、遣ヤかに全システムの
ｍ−動作を停止させることができるようにしたプログラ
マブル・コントローラを提供することにある。

上記の目的を連成するために、この発明は、自機の入出
力端子数より充分大きな容量の入出カメモリを有し、リ
ンクバスによって他−と接、映されたとき、互いのユー
ザプログラムの実行動作に同期して互いの入出カメモリ
のデータを交換し合う゛　　入出力データ交換手段およ
びユーザプログラム同期実行手段を備えるプログラマブ
ル・コントローラにおいて、′＠胃内部の異常診断手段
によって異常が検出されたとき、これを他機に伝える異
常信＠送信手段と、他機から発せられる異常信号を受信
する異常信号受信手段と、自機にて異常が検出されたと
きおよび他機から異常信号が供給されたときに制御出力
動作を禁止して所定の出力状態にする出力禁止手段とを
備えたことを特徴とする。

以下、この発明の実施例を図面に基づ０て詳細に説明す
る。

第１図において、＃１および＃２はそれぞれ本発明に係
るプログラマブル・コントローラであり２台の同一構成
のプログラマブル・コントローラをリンクバスＣＢと異
常信号ラインＳ８でもって結合し、上述した並列リンク
方式のコントローラシステムを構成している図である。

プログラマプ５− ル・コントローラ＃１．＃２は、基本構成として、ユー
ザプログラムが格納されるユーザプログラムメモリＰＭ
と、外部入力信号が与えられる入力回路ＩＵと、外部出
力信号を送出する出力回ＳＯＵと、１記入力回路ＩＵお
よび出力Ｉ１ｍｏｕに対応した入出力データのバッファ
メモリとなる入出カメモリＩＭと、上記ユーザプログラ
ムメモリＰＭの各命令を順次高速に実行し、上記入出カ
メモリＩＭのデータに基づいて論ｌ！演算処理を行なう
とともに、その処理結果で上記入出カメモリｆＭの出力
データを書換える命令実行手段と、上記入力１１１１ｔ
Ｊの入ｈデータ上記入出カメモリＩＭの所定エリアに書
込む入力更新手段と、上記入出カメモリＩＭの所定エリ
アの出力データを上記出力回路ＯＵにセットする出力更
新手段とを有し、この・　　プログラマブル・コントロ
ーラを１台のみで使用する場合には従来からのプログラ
マブル・コントローラと全く同様に動作する。

この発明に係るプログラマブル・コントローラでは、上
述した並列リンク方式のコントローラシ６− ステムを構築できるようにするために、２台のプログラ
マブル・コントローラ＃１．＃２を信号線ＣＢ、８Ｂで
結合するリンクユニットＬＬＩと、２台のプログラマブ
ル・コントローラ＃１．＃２閣の入出力データ転送時の
優先順位を決定するための機番設定器ＳＬとを備える他
、入出カメモリ１Ｍの容量は自−の入力回路ＩＵおよび
出力回路ＯＵの端子数分のエリアに加えて、他機の入力
回路ＩＵおよび出力回路ＯＵの端子数に対応したエリア
を有している。更に、プログラマブル・コントローラ＃
１．＃２をリンクバスＣ８によって接続したとき、互い
のユーザプログラムの実行動作に同期して互いの入出カ
メモリＩＭのデータを交換し合う入出力データ交換手段
およびユーザプログラム同期実行手段を備えている。

上述した命令実行手段、入力更新手段、出力更新手段、
入出力データ交換手段、ユーザプログラム同期実行手段
等のプログラマブル・コント０−ラの主要な信号処理動
作はいわゆるマイクロプロセッサで構成される中央処理
ユニットＣＰＵによって行なわれる。

両−＃１．＃２におけるそれぞれの入出カメモリｆＭの
アドレス空■は同一のものであり、第２図に入出カメモ
リ！Ｍのアドレスエリア区分を示しているように、エリ
ア＃１１は＃１＠機の入力回路１ｕに対応し、エリア＃
１１および＃１２は＃１号機の出力＠ｌｌｌ０Ｕに対応
している。特に、＃１１は＃１＠機のユーザプログラム
によって出力データが書換えられるエリアであり、エリ
ア＃１２は＃２＠機のユーザプログラムによって出カニ
リアが書換えられるエリアである。同様に、＃２１は＃
２Ｑ機の入力ａｓ　ｒ　ｕに対応したエリアであり、＃
２１および＃２２は＃２号機の出力回路ＯＵに対応した
エリアである。特に、＃２１は＃１号機によって出力デ
ータが書換えられるエリアで、＃２２は＃２号機によっ
て出力データが書換えられるエリアである。

上述した入出力データ交換手段というのは＃１号機にお
いて入力回路ｔＵから入出カメモリＩＭのエリア＃１１
に取込まれた入力データを＃２ｊ！−における入出カメ
モリＩＭの＃１１に転送し、また＃１号機において書換
えられた入出カメモリＩＭのエリア＃１１の出力データ
な＃２Ｎ機のエリア＃１１に転送し、＃２号機において
書換えたエリア＃１２の出力データを＃１号機に転送し
、＃２＠機において入力回路ＩＵから＃２ｊ＆−読取っ
た入力データを＃１＠機における＃２１に転送し、＃１
号機において書換えた＃２１の出力データな＃２号−の
エリア＃２１に転送し、＃２＠機において書換えた＃２
２の出力データを＃１号機におけるエリア＃２２に転送
する制御である。これら入出力データの転送順番と各機
における入出力更新動作とユーザプログラムの実行動作
の順番については後で説明する。

第３１１はリンクバスＣＤおよび異常信号ラインＳ８に
係わる上記リンクユニット［Ｕの構成を示している。第
３図において、ＢＴＲはリンクバスＣＢと中央処理ユニ
ットＣＰＵを結ぶバストランシーバ／レシーバであって
、これによって上述した入出力データの交換がなされる
。異常信号ライ９− ンＳＢはオープンコレクタバスで構成され、両線１１．
１２−の異常信号の送受をこの一本の信号４１１８Ｂを
介して行なうようになっている。つまり、リンクユニッ
トＬＵ中のライン８Ｂが接続される出力素子はオープン
コレクタ・トランジスタ３゜からなる。中央処理ユニッ
トｃＰＵから異常信号５ＴＳＨレベルとなり、トランジ
スタ３ｏが駆動されると、異常信号ライン８Ｂが７クテ
イプ（しレベル）となる、また異常信号ラインｓ８の状
態を中央処理ユニットＣＰＵに取込むためにインバータ
３１．アンドゲート３２．スイッチＳＷＳ設けられてい
る。スイッチＳｗをオンにした場合、アンドゲート３２
の出力口＠（これが異常受信信号である）は常時Ｌレベ
ルとなり、異常信号ラインＳＢの状態は取込まれない。

スイッチｓＷをオフにしておくと、異常信号ライン８Ｂ
が７クテイプ（Ｌレベル）になると異常受信信号Ｅ−８
ＴがＨレベルとなり、中央処理ユニットｃＰＵに異常信
号が受信されることとなる。

なお、中央処理ユニットＣＰＵは装曽内部の興１０− 常を検出する異常診断機能（パリティ−チェック。

入出力バスのデータチェック等を行ない、その異常を検
出する機能）を有しており、そのような異常診断機能に
より異常が検出されたときに上述した異常信号５ＴＩ）
−ルベルにし、トランジスタ３０をアクティブにするよ
うになっている。

次に、２台の上記プログラマブル・コントローラ＃１．
＃２によって並列リンク方式のコントローラシステムを
構成した場合の両様の中央処理ユニットＣＰＵによる処
理手順を第４図のフローチャートに従って説明する。自
機＃１．＃２においてイニシャル処理が終了すると最初
のステップ１０１でそれぞれ自機の入力回路ＩＬＪに、
印加されている入力データを入出カメモリＩＭの所定エ
リア（＃１＠機ではエリア＃１１　、＃２号−では＃２
１）に取込む。この入力更新動作が終了したら、その終
了したことをそれぞれ他機に伝え合う。次のステップ１
０２でそれぞれ他機から入力更新動作の終了が伝えられ
るのを持つ。自機＃１．　＃２共に入力更新動作が終了
すると、次のステップ１０３．１０４に進み、＃１号−
の入出カメモリＩＭのエリア＃１１の入力データを＃２
号機に転送する。次のステップ１０５．１０６で、＃２
＠機における入出カメモリＩＭのエリア＃２１の入力デ
ータな＃１ｇ４機に転送する。以上により自機＃１、＃
２閤で互いの入力データを交換しあったことになる。

続いて各−＃１．＄２においてステップ１０７゜１０８
に進み、それぞれのユーザプログラムメモリＰＭに格納
されているユーザプログラムを一巡実行する。両様＃１
．＃２はユーザプログラムの実行が終了したらそれを互
いに伝え合う、ステップ１０９はそれぞれ他機がユーザ
プログラムの実行を終了したかどうかをチェックしなが
ら持つ。

自機＃１．＃２が共にユーザプログラムの実行を終了す
ると、次のステップ１１０．１１１に進み、＃１号機の
入出カメモリＰＭにおけるエリア＃１１および＃２１の
出力データな＃２号機に転送する。続いてステップ１１
２，１１３に進み、＃２＠機の入出カメモリＩＭにおけ
るエリア＃１２および＃２２の出力データを＃１ｊ８機
に転送する。これで各機１１．＃２がそれぞれのユーザ
プログラムを実行することによって書換えた出力データ
を互いに交換しあったことになる。

次のステップ１１４ではそれぞれ上述した異常診断を行
ない、その結果異常が有ったか否かを判定する。異常が
無く正常の場合、ステップ１１５に進み異常信号ＳＴを
Ｌレベルにし、リンクユニットＬＵのトランジスタ３０
を非能動にする。次のステップ１１６では輿常受信信＠
Ｅ−８ＴがＨレベルになっているか否か、すなわら異常
信号ラインＳ８を介して他機からの異常信号が供給され
ているか否かを判定する。他機からの異常信号も供給さ
れておらず、信号Ｅ−８Ｔがしレベルである場合、ステ
ップ１１７の出力更新動作を行なう。

すなわち＃１号機においては入出カメモリＩＭにお＄プ
るエリア＃１１および＃１２の出力データを出力回路Ｏ
Ｕに転送する。また＃２号機においてはエリア＃２１お
よび＃２２の出力データを出力回路ＯＵに転送する。こ
のステップ１１７の出力１３− 更新動作を終了すると、再びステップ１０１の入力更新
動作に戻る。以上の動作を繰り返すことにより２台のプ
ログラマブル・コントローラ＃１゜＃２が並列リンク方
式のコントローラシステムとして機能する。

ここで、上記の動作中においτ＃１号機において異常が
検出されたとする。その場合＃１号機のステップ１１４
でＹＥＳと判定され、ステップ１１８に進み、異常信号
ＳＴをＨレベルにし、トランジスタ３０を駆動し、□異
常信号ラインＳＢをアクティブ（Ｌレベル）にする。続
いてステップ１１９に進み、自−の出力回路ＯＵの全出
力をオフにする（出力禁止）。そして、上記ステップ１
１７の出力更新動作を行なうことなく入力更新動作に戻
る。これにより＃１号−においてはその出力回路ＯＵか
ら制御出力が発せられなくなり、出力禁止状瑠となる。

一方、＃１＠機によって異常信号ライン８Ｂがアクティ
ブにされているので＃２号機側においては、ステップ１
１６を実行したとき、異常受信信１４− ＭＥ−８ＴｔｆｉＨレベルになプていることが検出され
、ＹＥＳと判定されてステップ１１９に進む。

すなわち、ステップ１１７の出力更新動作を行なわずに
ステップ１１９にて自−の出力回路ＯＵの出力信号を全
てオフにするのである。このように、＃１号−にて異常
が検出されたとき、＃１＠機の制御出力動作が禁止され
るだけでなく、速やかにその異常が＃２＠機に伝えられ
、＃２Ｊ！機側においても制御出力動作が禁止されるの
−である。

なお、上記の実施例では２台のプログラマブル・コント
ローラで並列リンク方式のシステムを構成する例につい
て述べたが、本発明はこれに限定されるものではなく、
更に多くのプログラマブル・コントローラでもって並列
リンク方式のシステムを構秦するようなものにも全く同
様に適用できる。ｔた各プログラマブル・コント０−ラ
における異常診断機能としては、先にあげた例だけでは
なく、バッテリー電圧の異常や、回路内部の濃度の異常
等検出するものも含まれる。

以上詳細に駅明したように、この発明に係るプログラマ
ブル・コントローラによれば、複数台によって並列リン
ク方式のコントローラシステムを構成したとき、各機に
おいて異常が検出されればその異常がシステムを構成す
る全一に伝えられ、システム全体のｗ−出力動作を速や
かに禁止させることができ、従来のように部分的な停止
によってｍ一対象を危険な状態に陥らせるようなことが
なくなる。

【図面の簡単な説明】

第１図は本発明に係るプログラマブル・コントローラを
２台用いて並列リンク方式のコントローラシステムを一
虞した状態のブロック図、第２図は同上システムにおけ
る各機の出力メモリＩＭのアドレスエリアの割当状況を
示す図、第３図はリンクユニットＬＬＩの回路例を示す
図、第４図は同上システムを構成する各機の処理手順を
示すフローチャートである。ＣＰＵ・・・・・・・・・中央処理ユニット■Ｕ・・・
・・・・・・入力ａ路ＯＵ・・・・・・・・・出力回路ＰＭ・・・・・・・・・ユーザプログラムメモリＩＭ−
・・・・・・・・入出カメモリ［Ｕ・・・・・・・・・リンクユニットＳＬ・・・・・
・・・・機番設定器ＣＢ・・・・・・・・・リンクバス８Ｂ・・・・・・・・・異常信号ライン特許出願人立石電機株式会社１７−

Claims

【特許請求の範囲】

（１）　自機の入出力端子数より充分大きな容量の入出
カメモリを有し、リンクバスによって他機と接続された
とき、互いのユーザプログラムの実行動作に同期して互
いの入出カメモリのデータを交換し合う入出力データ交
換手段およびユーザプログラム−期実行手段を備えるプ
ログラマブル・コントローラにおいて、装置内部の異常
診断手段によって異常が検出されたとき、これを他機に
伝える異常信号送信手段と、他−から発せられる異常信
号を受信する異常信号受信手段と、自−にて異常が検出
されたときおよび他機から異常信号が供給されたときに
＃ＪＩｌｌ出力動作を禁止して所定の出力状態にする出
力禁止手段とを備えたことを特徴とするプログラマブル
・コントローラ。