JPS5835602A - プログラマブル・コントロ−ラ - Google Patents
プログラマブル・コントロ−ラInfo
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- JPS5835602A JPS5835602A JP13307181A JP13307181A JPS5835602A JP S5835602 A JPS5835602 A JP S5835602A JP 13307181 A JP13307181 A JP 13307181A JP 13307181 A JP13307181 A JP 13307181A JP S5835602 A JPS5835602 A JP S5835602A
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- JP
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- output
- input
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- machine
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- Prior art date
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/048—Monitoring; Safety
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はプログラマブル・コントローラに閤し、特に
、複数台をリンクバスで互いに結合して全体を1台のコ
ントローラの如く機能させる並列リンク方式のコントロ
ーラシステムを一築できるようにしたプログラマブル・
コントローラに関する。
、複数台をリンクバスで互いに結合して全体を1台のコ
ントローラの如く機能させる並列リンク方式のコントロ
ーラシステムを一築できるようにしたプログラマブル・
コントローラに関する。
従来、大規模な制御対象には大規模なプログラマブル・
コントローラを使用しなければならなかったのに対し、
並列リンク方式のプログラマブル・コントローラシステ
ムというのは、比較的小肩模なプログラマブル・コント
ローラを複数台使用することによって大規模な制御対象
にも対応できるように考えられたものである。つまり、
各プログラマブル・コントローラには自機の入出力端子
数より、充分大きな容量の込出カメモリを設ける。
コントローラを使用しなければならなかったのに対し、
並列リンク方式のプログラマブル・コントローラシステ
ムというのは、比較的小肩模なプログラマブル・コント
ローラを複数台使用することによって大規模な制御対象
にも対応できるように考えられたものである。つまり、
各プログラマブル・コントローラには自機の入出力端子
数より、充分大きな容量の込出カメモリを設ける。
例えば1台のプログラマブル・コントローラの入出力端
子数は64点で、かつ並列リンク方式のシステムとして
最大4台のプログラマブル・コントローラを結合できる
ようにするものとすると、各プログラマブル・コントロ
ーラの入出カメモリは入出力データエリアとして少くと
も64×4ピツトの容−を持たせる。そして、このプロ
グラマブル・コントローラを1台のみで使用する場合に
は、入出力点数が64の通常のコントローラとして動作
する訳だが複数台のプログラマブル・コントローラをリ
ンクバスによって結合したとき、互いのユーザプログラ
ムの実行動作(同期して互いの入出カメモリのデータを
交換し合うように、各プログラマブル・コント0−うに
入出力データ交換手段およびユーザプログラム同期実行
手段を設けるのである。これにより、入出力状Ift他
機に伝え、また倫−の入出力状態を自機に受取り、それ
ら全体の入出力状態に基づいて各機においてそれぞれの
ユーザプログラムを実行し、その実行結果を再び各−に
伝え合うという制御動作を行なうものである。従って、
上記の例のプログラマブル・コントローラを4台リンク
したシステムでは、入出力点数が64×4の1台のプロ
グラマブル・コントローラでもって1系統の大規模な制
御対象を制御するのと同等なりJw機能を、そのための
制御プログラムを4台のプログラマブル・コントローラ
で分担実行することによって実現できるのである。
子数は64点で、かつ並列リンク方式のシステムとして
最大4台のプログラマブル・コントローラを結合できる
ようにするものとすると、各プログラマブル・コントロ
ーラの入出カメモリは入出力データエリアとして少くと
も64×4ピツトの容−を持たせる。そして、このプロ
グラマブル・コントローラを1台のみで使用する場合に
は、入出力点数が64の通常のコントローラとして動作
する訳だが複数台のプログラマブル・コントローラをリ
ンクバスによって結合したとき、互いのユーザプログラ
ムの実行動作(同期して互いの入出カメモリのデータを
交換し合うように、各プログラマブル・コント0−うに
入出力データ交換手段およびユーザプログラム同期実行
手段を設けるのである。これにより、入出力状Ift他
機に伝え、また倫−の入出力状態を自機に受取り、それ
ら全体の入出力状態に基づいて各機においてそれぞれの
ユーザプログラムを実行し、その実行結果を再び各−に
伝え合うという制御動作を行なうものである。従って、
上記の例のプログラマブル・コントローラを4台リンク
したシステムでは、入出力点数が64×4の1台のプロ
グラマブル・コントローラでもって1系統の大規模な制
御対象を制御するのと同等なりJw機能を、そのための
制御プログラムを4台のプログラマブル・コントローラ
で分担実行することによって実現できるのである。
上述した並列リンク方式のシステムの場合、リンクされ
た複数台のプログラマブル・コントローラを1台のプロ
グラマブル・コントローラの如く機能させるのであるか
ら、リンクされた複数のプログラマブル・コントローラ
の内の1台でも異常を生じて正常な制御が行なえない場
合、システム全体の制御動作を停止させないと、−一対
象機器を全くブタラメな制御状態に陥らせてしまうこと
になり、極めて危険である。
た複数台のプログラマブル・コントローラを1台のプロ
グラマブル・コントローラの如く機能させるのであるか
ら、リンクされた複数のプログラマブル・コントローラ
の内の1台でも異常を生じて正常な制御が行なえない場
合、システム全体の制御動作を停止させないと、−一対
象機器を全くブタラメな制御状態に陥らせてしまうこと
になり、極めて危険である。
この発明は上述した従来のwm点に鑑みなされたもので
あり、その目的は、上記の並列リンク方式のプログラマ
ブル・コントローラシステムを構成した場合において、
リンクされた複数台のプログラマブル・コントローラの
内の1台でも異常が生じたとき、遣ヤかに全システムの
m−動作を停止させることができるようにしたプログラ
マブル・コントローラを提供することにある。
あり、その目的は、上記の並列リンク方式のプログラマ
ブル・コントローラシステムを構成した場合において、
リンクされた複数台のプログラマブル・コントローラの
内の1台でも異常が生じたとき、遣ヤかに全システムの
m−動作を停止させることができるようにしたプログラ
マブル・コントローラを提供することにある。
上記の目的を連成するために、この発明は、自機の入出
力端子数より充分大きな容量の入出カメモリを有し、リ
ンクバスによって他−と接、映されたとき、互いのユー
ザプログラムの実行動作に同期して互いの入出カメモリ
のデータを交換し合う゛ 入出力データ交換手段およ
びユーザプログラム同期実行手段を備えるプログラマブ
ル・コントローラにおいて、′@胃内部の異常診断手段
によって異常が検出されたとき、これを他機に伝える異
常信@送信手段と、他機から発せられる異常信号を受信
する異常信号受信手段と、自機にて異常が検出されたと
きおよび他機から異常信号が供給されたときに制御出力
動作を禁止して所定の出力状態にする出力禁止手段とを
備えたことを特徴とする。
力端子数より充分大きな容量の入出カメモリを有し、リ
ンクバスによって他−と接、映されたとき、互いのユー
ザプログラムの実行動作に同期して互いの入出カメモリ
のデータを交換し合う゛ 入出力データ交換手段およ
びユーザプログラム同期実行手段を備えるプログラマブ
ル・コントローラにおいて、′@胃内部の異常診断手段
によって異常が検出されたとき、これを他機に伝える異
常信@送信手段と、他機から発せられる異常信号を受信
する異常信号受信手段と、自機にて異常が検出されたと
きおよび他機から異常信号が供給されたときに制御出力
動作を禁止して所定の出力状態にする出力禁止手段とを
備えたことを特徴とする。
以下、この発明の実施例を図面に基づ0て詳細に説明す
る。
る。
第1図において、#1および#2はそれぞれ本発明に係
るプログラマブル・コントローラであり2台の同一構成
のプログラマブル・コントローラをリンクバスCBと異
常信号ラインS8でもって結合し、上述した並列リンク
方式のコントローラシステムを構成している図である。
るプログラマブル・コントローラであり2台の同一構成
のプログラマブル・コントローラをリンクバスCBと異
常信号ラインS8でもって結合し、上述した並列リンク
方式のコントローラシステムを構成している図である。
プログラマプ5−
ル・コントローラ#1.#2は、基本構成として、ユー
ザプログラムが格納されるユーザプログラムメモリPM
と、外部入力信号が与えられる入力回路IUと、外部出
力信号を送出する出力回SOUと、1記入力回路IUお
よび出力I1mouに対応した入出力データのバッファ
メモリとなる入出カメモリIMと、上記ユーザプログラ
ムメモリPMの各命令を順次高速に実行し、上記入出カ
メモリIMのデータに基づいて論l!演算処理を行なう
とともに、その処理結果で上記入出カメモリfMの出力
データを書換える命令実行手段と、上記入力1111t
Jの入hデータ上記入出カメモリIMの所定エリアに書
込む入力更新手段と、上記入出カメモリIMの所定エリ
アの出力データを上記出力回路OUにセットする出力更
新手段とを有し、この・ プログラマブル・コントロ
ーラを1台のみで使用する場合には従来からのプログラ
マブル・コントローラと全く同様に動作する。
ザプログラムが格納されるユーザプログラムメモリPM
と、外部入力信号が与えられる入力回路IUと、外部出
力信号を送出する出力回SOUと、1記入力回路IUお
よび出力I1mouに対応した入出力データのバッファ
メモリとなる入出カメモリIMと、上記ユーザプログラ
ムメモリPMの各命令を順次高速に実行し、上記入出カ
メモリIMのデータに基づいて論l!演算処理を行なう
とともに、その処理結果で上記入出カメモリfMの出力
データを書換える命令実行手段と、上記入力1111t
Jの入hデータ上記入出カメモリIMの所定エリアに書
込む入力更新手段と、上記入出カメモリIMの所定エリ
アの出力データを上記出力回路OUにセットする出力更
新手段とを有し、この・ プログラマブル・コントロ
ーラを1台のみで使用する場合には従来からのプログラ
マブル・コントローラと全く同様に動作する。
この発明に係るプログラマブル・コントローラでは、上
述した並列リンク方式のコントローラシ6− ステムを構築できるようにするために、2台のプログラ
マブル・コントローラ#1.#2を信号線CB、8Bで
結合するリンクユニットLLIと、2台のプログラマブ
ル・コントローラ#1.#2閣の入出力データ転送時の
優先順位を決定するための機番設定器SLとを備える他
、入出カメモリ1Mの容量は自−の入力回路IUおよび
出力回路OUの端子数分のエリアに加えて、他機の入力
回路IUおよび出力回路OUの端子数に対応したエリア
を有している。更に、プログラマブル・コントローラ#
1.#2をリンクバスC8によって接続したとき、互い
のユーザプログラムの実行動作に同期して互いの入出カ
メモリIMのデータを交換し合う入出力データ交換手段
およびユーザプログラム同期実行手段を備えている。
述した並列リンク方式のコントローラシ6− ステムを構築できるようにするために、2台のプログラ
マブル・コントローラ#1.#2を信号線CB、8Bで
結合するリンクユニットLLIと、2台のプログラマブ
ル・コントローラ#1.#2閣の入出力データ転送時の
優先順位を決定するための機番設定器SLとを備える他
、入出カメモリ1Mの容量は自−の入力回路IUおよび
出力回路OUの端子数分のエリアに加えて、他機の入力
回路IUおよび出力回路OUの端子数に対応したエリア
を有している。更に、プログラマブル・コントローラ#
1.#2をリンクバスC8によって接続したとき、互い
のユーザプログラムの実行動作に同期して互いの入出カ
メモリIMのデータを交換し合う入出力データ交換手段
およびユーザプログラム同期実行手段を備えている。
上述した命令実行手段、入力更新手段、出力更新手段、
入出力データ交換手段、ユーザプログラム同期実行手段
等のプログラマブル・コント0−ラの主要な信号処理動
作はいわゆるマイクロプロセッサで構成される中央処理
ユニットCPUによって行なわれる。
入出力データ交換手段、ユーザプログラム同期実行手段
等のプログラマブル・コント0−ラの主要な信号処理動
作はいわゆるマイクロプロセッサで構成される中央処理
ユニットCPUによって行なわれる。
両−#1.#2におけるそれぞれの入出カメモリfMの
アドレス空■は同一のものであり、第2図に入出カメモ
リ!Mのアドレスエリア区分を示しているように、エリ
ア#11は#1@機の入力回路1uに対応し、エリア#
11および#12は#1号機の出力@lll0Uに対応
している。特に、#11は#1@機のユーザプログラム
によって出力データが書換えられるエリアであり、エリ
ア#12は#2@機のユーザプログラムによって出カニ
リアが書換えられるエリアである。同様に、#21は#
2Q機の入力as r uに対応したエリアであり、#
21および#22は#2号機の出力回路OUに対応した
エリアである。特に、#21は#1号機によって出力デ
ータが書換えられるエリアで、#22は#2号機によっ
て出力データが書換えられるエリアである。
アドレス空■は同一のものであり、第2図に入出カメモ
リ!Mのアドレスエリア区分を示しているように、エリ
ア#11は#1@機の入力回路1uに対応し、エリア#
11および#12は#1号機の出力@lll0Uに対応
している。特に、#11は#1@機のユーザプログラム
によって出力データが書換えられるエリアであり、エリ
ア#12は#2@機のユーザプログラムによって出カニ
リアが書換えられるエリアである。同様に、#21は#
2Q機の入力as r uに対応したエリアであり、#
21および#22は#2号機の出力回路OUに対応した
エリアである。特に、#21は#1号機によって出力デ
ータが書換えられるエリアで、#22は#2号機によっ
て出力データが書換えられるエリアである。
上述した入出力データ交換手段というのは#1号機にお
いて入力回路tUから入出カメモリIMのエリア#11
に取込まれた入力データを#2j!−における入出カメ
モリIMの#11に転送し、また#1号機において書換
えられた入出カメモリIMのエリア#11の出力データ
な#2N機のエリア#11に転送し、#2号機において
書換えたエリア#12の出力データを#1号機に転送し
、#2@機において入力回路IUから#2j&−読取っ
た入力データを#1@機における#21に転送し、#1
号機において書換えた#21の出力データな#2号−の
エリア#21に転送し、#2@機において書換えた#2
2の出力データを#1号機におけるエリア#22に転送
する制御である。これら入出力データの転送順番と各機
における入出力更新動作とユーザプログラムの実行動作
の順番については後で説明する。
いて入力回路tUから入出カメモリIMのエリア#11
に取込まれた入力データを#2j!−における入出カメ
モリIMの#11に転送し、また#1号機において書換
えられた入出カメモリIMのエリア#11の出力データ
な#2N機のエリア#11に転送し、#2号機において
書換えたエリア#12の出力データを#1号機に転送し
、#2@機において入力回路IUから#2j&−読取っ
た入力データを#1@機における#21に転送し、#1
号機において書換えた#21の出力データな#2号−の
エリア#21に転送し、#2@機において書換えた#2
2の出力データを#1号機におけるエリア#22に転送
する制御である。これら入出力データの転送順番と各機
における入出力更新動作とユーザプログラムの実行動作
の順番については後で説明する。
第311はリンクバスCDおよび異常信号ラインS8に
係わる上記リンクユニット[Uの構成を示している。第
3図において、BTRはリンクバスCBと中央処理ユニ
ットCPUを結ぶバストランシーバ/レシーバであって
、これによって上述した入出力データの交換がなされる
。異常信号ライ9− ンSBはオープンコレクタバスで構成され、両線11.
12−の異常信号の送受をこの一本の信号4118Bを
介して行なうようになっている。つまり、リンクユニッ
トLU中のライン8Bが接続される出力素子はオープン
コレクタ・トランジスタ3゜からなる。中央処理ユニッ
トcPUから異常信号5TSHレベルとなり、トランジ
スタ3oが駆動されると、異常信号ライン8Bが7クテ
イプ(しレベル)となる、また異常信号ラインs8の状
態を中央処理ユニットCPUに取込むためにインバータ
31.アンドゲート32.スイッチSWS設けられてい
る。スイッチSwをオンにした場合、アンドゲート32
の出力口@(これが異常受信信号である)は常時Lレベ
ルとなり、異常信号ラインSBの状態は取込まれない。
係わる上記リンクユニット[Uの構成を示している。第
3図において、BTRはリンクバスCBと中央処理ユニ
ットCPUを結ぶバストランシーバ/レシーバであって
、これによって上述した入出力データの交換がなされる
。異常信号ライ9− ンSBはオープンコレクタバスで構成され、両線11.
12−の異常信号の送受をこの一本の信号4118Bを
介して行なうようになっている。つまり、リンクユニッ
トLU中のライン8Bが接続される出力素子はオープン
コレクタ・トランジスタ3゜からなる。中央処理ユニッ
トcPUから異常信号5TSHレベルとなり、トランジ
スタ3oが駆動されると、異常信号ライン8Bが7クテ
イプ(しレベル)となる、また異常信号ラインs8の状
態を中央処理ユニットCPUに取込むためにインバータ
31.アンドゲート32.スイッチSWS設けられてい
る。スイッチSwをオンにした場合、アンドゲート32
の出力口@(これが異常受信信号である)は常時Lレベ
ルとなり、異常信号ラインSBの状態は取込まれない。
スイッチsWをオフにしておくと、異常信号ライン8B
が7クテイプ(Lレベル)になると異常受信信号E−8
TがHレベルとなり、中央処理ユニットcPUに異常信
号が受信されることとなる。
が7クテイプ(Lレベル)になると異常受信信号E−8
TがHレベルとなり、中央処理ユニットcPUに異常信
号が受信されることとなる。
なお、中央処理ユニットCPUは装曽内部の興10−
常を検出する異常診断機能(パリティ−チェック。
入出力バスのデータチェック等を行ない、その異常を検
出する機能)を有しており、そのような異常診断機能に
より異常が検出されたときに上述した異常信号5TI)
−ルベルにし、トランジスタ30をアクティブにするよ
うになっている。
出する機能)を有しており、そのような異常診断機能に
より異常が検出されたときに上述した異常信号5TI)
−ルベルにし、トランジスタ30をアクティブにするよ
うになっている。
次に、2台の上記プログラマブル・コントローラ#1.
#2によって並列リンク方式のコントローラシステムを
構成した場合の両様の中央処理ユニットCPUによる処
理手順を第4図のフローチャートに従って説明する。自
機#1.#2においてイニシャル処理が終了すると最初
のステップ101でそれぞれ自機の入力回路ILJに、
印加されている入力データを入出カメモリIMの所定エ
リア(#1@機ではエリア#11 、#2号−では#2
1)に取込む。この入力更新動作が終了したら、その終
了したことをそれぞれ他機に伝え合う。次のステップ1
02でそれぞれ他機から入力更新動作の終了が伝えられ
るのを持つ。自機#1. #2共に入力更新動作が終了
すると、次のステップ103.104に進み、#1号−
の入出カメモリIMのエリア#11の入力データを#2
号機に転送する。次のステップ105.106で、#2
@機における入出カメモリIMのエリア#21の入力デ
ータな#1g4機に転送する。以上により自機#1、#
2閤で互いの入力データを交換しあったことになる。
#2によって並列リンク方式のコントローラシステムを
構成した場合の両様の中央処理ユニットCPUによる処
理手順を第4図のフローチャートに従って説明する。自
機#1.#2においてイニシャル処理が終了すると最初
のステップ101でそれぞれ自機の入力回路ILJに、
印加されている入力データを入出カメモリIMの所定エ
リア(#1@機ではエリア#11 、#2号−では#2
1)に取込む。この入力更新動作が終了したら、その終
了したことをそれぞれ他機に伝え合う。次のステップ1
02でそれぞれ他機から入力更新動作の終了が伝えられ
るのを持つ。自機#1. #2共に入力更新動作が終了
すると、次のステップ103.104に進み、#1号−
の入出カメモリIMのエリア#11の入力データを#2
号機に転送する。次のステップ105.106で、#2
@機における入出カメモリIMのエリア#21の入力デ
ータな#1g4機に転送する。以上により自機#1、#
2閤で互いの入力データを交換しあったことになる。
続いて各−#1.$2においてステップ107゜108
に進み、それぞれのユーザプログラムメモリPMに格納
されているユーザプログラムを一巡実行する。両様#1
.#2はユーザプログラムの実行が終了したらそれを互
いに伝え合う、ステップ109はそれぞれ他機がユーザ
プログラムの実行を終了したかどうかをチェックしなが
ら持つ。
に進み、それぞれのユーザプログラムメモリPMに格納
されているユーザプログラムを一巡実行する。両様#1
.#2はユーザプログラムの実行が終了したらそれを互
いに伝え合う、ステップ109はそれぞれ他機がユーザ
プログラムの実行を終了したかどうかをチェックしなが
ら持つ。
自機#1.#2が共にユーザプログラムの実行を終了す
ると、次のステップ110.111に進み、#1号機の
入出カメモリPMにおけるエリア#11および#21の
出力データな#2号機に転送する。続いてステップ11
2,113に進み、#2@機の入出カメモリIMにおけ
るエリア#12および#22の出力データを#1j8機
に転送する。これで各機11.#2がそれぞれのユーザ
プログラムを実行することによって書換えた出力データ
を互いに交換しあったことになる。
ると、次のステップ110.111に進み、#1号機の
入出カメモリPMにおけるエリア#11および#21の
出力データな#2号機に転送する。続いてステップ11
2,113に進み、#2@機の入出カメモリIMにおけ
るエリア#12および#22の出力データを#1j8機
に転送する。これで各機11.#2がそれぞれのユーザ
プログラムを実行することによって書換えた出力データ
を互いに交換しあったことになる。
次のステップ114ではそれぞれ上述した異常診断を行
ない、その結果異常が有ったか否かを判定する。異常が
無く正常の場合、ステップ115に進み異常信号STを
Lレベルにし、リンクユニットLUのトランジスタ30
を非能動にする。次のステップ116では輿常受信信@
E−8TがHレベルになっているか否か、すなわら異常
信号ラインS8を介して他機からの異常信号が供給され
ているか否かを判定する。他機からの異常信号も供給さ
れておらず、信号E−8Tがしレベルである場合、ステ
ップ117の出力更新動作を行なう。
ない、その結果異常が有ったか否かを判定する。異常が
無く正常の場合、ステップ115に進み異常信号STを
Lレベルにし、リンクユニットLUのトランジスタ30
を非能動にする。次のステップ116では輿常受信信@
E−8TがHレベルになっているか否か、すなわら異常
信号ラインS8を介して他機からの異常信号が供給され
ているか否かを判定する。他機からの異常信号も供給さ
れておらず、信号E−8Tがしレベルである場合、ステ
ップ117の出力更新動作を行なう。
すなわち#1号機においては入出カメモリIMにお$プ
るエリア#11および#12の出力データを出力回路O
Uに転送する。また#2号機においてはエリア#21お
よび#22の出力データを出力回路OUに転送する。こ
のステップ117の出力13− 更新動作を終了すると、再びステップ101の入力更新
動作に戻る。以上の動作を繰り返すことにより2台のプ
ログラマブル・コントローラ#1゜#2が並列リンク方
式のコントローラシステムとして機能する。
るエリア#11および#12の出力データを出力回路O
Uに転送する。また#2号機においてはエリア#21お
よび#22の出力データを出力回路OUに転送する。こ
のステップ117の出力13− 更新動作を終了すると、再びステップ101の入力更新
動作に戻る。以上の動作を繰り返すことにより2台のプ
ログラマブル・コントローラ#1゜#2が並列リンク方
式のコントローラシステムとして機能する。
ここで、上記の動作中においτ#1号機において異常が
検出されたとする。その場合#1号機のステップ114
でYESと判定され、ステップ118に進み、異常信号
STをHレベルにし、トランジスタ30を駆動し、□異
常信号ラインSBをアクティブ(Lレベル)にする。続
いてステップ119に進み、自−の出力回路OUの全出
力をオフにする(出力禁止)。そして、上記ステップ1
17の出力更新動作を行なうことなく入力更新動作に戻
る。これにより#1号−においてはその出力回路OUか
ら制御出力が発せられなくなり、出力禁止状瑠となる。
検出されたとする。その場合#1号機のステップ114
でYESと判定され、ステップ118に進み、異常信号
STをHレベルにし、トランジスタ30を駆動し、□異
常信号ラインSBをアクティブ(Lレベル)にする。続
いてステップ119に進み、自−の出力回路OUの全出
力をオフにする(出力禁止)。そして、上記ステップ1
17の出力更新動作を行なうことなく入力更新動作に戻
る。これにより#1号−においてはその出力回路OUか
ら制御出力が発せられなくなり、出力禁止状瑠となる。
一方、#1@機によって異常信号ライン8Bがアクティ
ブにされているので#2号機側においては、ステップ1
16を実行したとき、異常受信信14− ME−8TtfiHレベルになプていることが検出され
、YESと判定されてステップ119に進む。
ブにされているので#2号機側においては、ステップ1
16を実行したとき、異常受信信14− ME−8TtfiHレベルになプていることが検出され
、YESと判定されてステップ119に進む。
すなわち、ステップ117の出力更新動作を行なわずに
ステップ119にて自−の出力回路OUの出力信号を全
てオフにするのである。このように、#1号−にて異常
が検出されたとき、#1@機の制御出力動作が禁止され
るだけでなく、速やかにその異常が#2@機に伝えられ
、#2J!機側においても制御出力動作が禁止されるの
−である。
ステップ119にて自−の出力回路OUの出力信号を全
てオフにするのである。このように、#1号−にて異常
が検出されたとき、#1@機の制御出力動作が禁止され
るだけでなく、速やかにその異常が#2@機に伝えられ
、#2J!機側においても制御出力動作が禁止されるの
−である。
なお、上記の実施例では2台のプログラマブル・コント
ローラで並列リンク方式のシステムを構成する例につい
て述べたが、本発明はこれに限定されるものではなく、
更に多くのプログラマブル・コントローラでもって並列
リンク方式のシステムを構秦するようなものにも全く同
様に適用できる。tた各プログラマブル・コント0−ラ
における異常診断機能としては、先にあげた例だけでは
なく、バッテリー電圧の異常や、回路内部の濃度の異常
等検出するものも含まれる。
ローラで並列リンク方式のシステムを構成する例につい
て述べたが、本発明はこれに限定されるものではなく、
更に多くのプログラマブル・コントローラでもって並列
リンク方式のシステムを構秦するようなものにも全く同
様に適用できる。tた各プログラマブル・コント0−ラ
における異常診断機能としては、先にあげた例だけでは
なく、バッテリー電圧の異常や、回路内部の濃度の異常
等検出するものも含まれる。
以上詳細に駅明したように、この発明に係るプログラマ
ブル・コントローラによれば、複数台によって並列リン
ク方式のコントローラシステムを構成したとき、各機に
おいて異常が検出されればその異常がシステムを構成す
る全一に伝えられ、システム全体のw−出力動作を速や
かに禁止させることができ、従来のように部分的な停止
によってm一対象を危険な状態に陥らせるようなことが
なくなる。
ブル・コントローラによれば、複数台によって並列リン
ク方式のコントローラシステムを構成したとき、各機に
おいて異常が検出されればその異常がシステムを構成す
る全一に伝えられ、システム全体のw−出力動作を速や
かに禁止させることができ、従来のように部分的な停止
によってm一対象を危険な状態に陥らせるようなことが
なくなる。
第1図は本発明に係るプログラマブル・コントローラを
2台用いて並列リンク方式のコントローラシステムを一
虞した状態のブロック図、第2図は同上システムにおけ
る各機の出力メモリIMのアドレスエリアの割当状況を
示す図、第3図はリンクユニットLLIの回路例を示す
図、第4図は同上システムを構成する各機の処理手順を
示すフローチャートである。 CPU・・・・・・・・・中央処理ユニット■U・・・
・・・・・・入力a路 OU・・・・・・・・・出力回路 PM・・・・・・・・・ユーザプログラムメモリIM−
・・・・・・・・入出カメモリ [U・・・・・・・・・リンクユニットSL・・・・・
・・・・機番設定器 CB・・・・・・・・・リンクバス 8B・・・・・・・・・異常信号ライン特許出願人 立石電機株式会社 17−
2台用いて並列リンク方式のコントローラシステムを一
虞した状態のブロック図、第2図は同上システムにおけ
る各機の出力メモリIMのアドレスエリアの割当状況を
示す図、第3図はリンクユニットLLIの回路例を示す
図、第4図は同上システムを構成する各機の処理手順を
示すフローチャートである。 CPU・・・・・・・・・中央処理ユニット■U・・・
・・・・・・入力a路 OU・・・・・・・・・出力回路 PM・・・・・・・・・ユーザプログラムメモリIM−
・・・・・・・・入出カメモリ [U・・・・・・・・・リンクユニットSL・・・・・
・・・・機番設定器 CB・・・・・・・・・リンクバス 8B・・・・・・・・・異常信号ライン特許出願人 立石電機株式会社 17−
Claims (1)
- (1) 自機の入出力端子数より充分大きな容量の入出
カメモリを有し、リンクバスによって他機と接続された
とき、互いのユーザプログラムの実行動作に同期して互
いの入出カメモリのデータを交換し合う入出力データ交
換手段およびユーザプログラム−期実行手段を備えるプ
ログラマブル・コントローラにおいて、装置内部の異常
診断手段によって異常が検出されたとき、これを他機に
伝える異常信号送信手段と、他−から発せられる異常信
号を受信する異常信号受信手段と、自−にて異常が検出
されたときおよび他機から異常信号が供給されたときに
#JIll出力動作を禁止して所定の出力状態にする出
力禁止手段とを備えたことを特徴とするプログラマブル
・コントローラ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13307181A JPS5835602A (ja) | 1981-08-25 | 1981-08-25 | プログラマブル・コントロ−ラ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13307181A JPS5835602A (ja) | 1981-08-25 | 1981-08-25 | プログラマブル・コントロ−ラ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5835602A true JPS5835602A (ja) | 1983-03-02 |
Family
ID=15096159
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13307181A Pending JPS5835602A (ja) | 1981-08-25 | 1981-08-25 | プログラマブル・コントロ−ラ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5835602A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62104818A (ja) * | 1985-07-29 | 1987-05-15 | Idemitsu Kosan Co Ltd | スチレン系重合体 |
JPS62187708A (ja) * | 1985-11-11 | 1987-08-17 | Idemitsu Kosan Co Ltd | スチレン系重合体の製造法 |
US5202402A (en) * | 1987-10-08 | 1993-04-13 | Idemitsu Kosan Co., Ltd. | Styrene copolymer and process for producing said copolymer |
US5212232A (en) * | 1987-09-28 | 1993-05-18 | Idemitsu Kosan Co., Ltd. | Process for production of styrene-based polymers |
US5502133A (en) * | 1985-07-29 | 1996-03-26 | Idemitsu Kosan Company Limited | Syndiotactic styrene polymers |
-
1981
- 1981-08-25 JP JP13307181A patent/JPS5835602A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62104818A (ja) * | 1985-07-29 | 1987-05-15 | Idemitsu Kosan Co Ltd | スチレン系重合体 |
JPH037685B2 (ja) * | 1985-07-29 | 1991-02-04 | Idemitsu Kosan Co | |
US5502133A (en) * | 1985-07-29 | 1996-03-26 | Idemitsu Kosan Company Limited | Syndiotactic styrene polymers |
JPS62187708A (ja) * | 1985-11-11 | 1987-08-17 | Idemitsu Kosan Co Ltd | スチレン系重合体の製造法 |
JPH0137403B2 (ja) * | 1985-11-11 | 1989-08-07 | Idemitsu Kosan Co | |
US5212232A (en) * | 1987-09-28 | 1993-05-18 | Idemitsu Kosan Co., Ltd. | Process for production of styrene-based polymers |
US5202402A (en) * | 1987-10-08 | 1993-04-13 | Idemitsu Kosan Co., Ltd. | Styrene copolymer and process for producing said copolymer |
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