JPS58137182A - メモリアクセス制御方式 - Google Patents

メモリアクセス制御方式

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Publication number
JPS58137182A
JPS58137182A JP1990282A JP1990282A JPS58137182A JP S58137182 A JPS58137182 A JP S58137182A JP 1990282 A JP1990282 A JP 1990282A JP 1990282 A JP1990282 A JP 1990282A JP S58137182 A JPS58137182 A JP S58137182A
Authority
JP
Japan
Prior art keywords
puncture
access request
register
circuit
access
Prior art date
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Pending
Application number
JP1990282A
Other languages
English (en)
Inventor
Tokunori Okuya
奥谷 徳典
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP1990282A priority Critical patent/JPS58137182A/ja
Publication of JPS58137182A publication Critical patent/JPS58137182A/ja
Pending legal-status Critical Current

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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C8/00Arrangements for selecting an address in a digital store
    • G11C8/12Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はメモリアクセス制御方式に関する。
特に、相互に並行して動作可能な複数個のパンクを有す
る記憶装置におけるメモリアクセス制御方式に関する。
記憶装置の動作速度と稼動率を向上させる丸めの方策の
一つとして、周知のように、多重バンク構成がある。こ
れは記憶装置を、相互に並行して動作可能な複数のモジ
エール(パンクという)で構成し、異なるパンクにはソ
同時に始動指令信号を出せるようにしたへのである。パ
ンクが並行してはソ同時に動作し九場合には、等価的に
記憶装置の動作速度を向上させることができる。また。
特定のパンクに故障が発生すると、そのパンクだけを取
p除いて記憶装置を再構成することにより、ひき続いて
記憶la置を使用することができる。
従来のこの禰の記憶装置におけるメモリアクセス制御方
式は、パンクのアクセス要求信号を保持する受付はレジ
スタと、該受付はレジスタが保持する前記パンp%アク
セス要求信号を解読してアクセス要求されたパンクを割
り出すデコーダと、該デコーダが割り出し九パンクは動
作中であるか否かを検査しかつ動作中でないことが判明
する−と前記割り出したパンクに始動指令信号を出力す
る検査回路と、該検査19]#が出力する前記始動指令
信号に応答して前記受付はレジスタへのセット信号を出
力するストローブ制御回路とを含んでいる。
このような従来構成においては受付はレジスタが1つし
かなく、この受付はレジスタが受は付は九順番にしかア
クセス要求を処理できないため、動作中のバ/りへのア
クセス要求があってこのアクセス要求が受付はレジスタ
において待たされているときに、誼バ/り以外の動作中
でないノ(ンクへのアクセス要求があっても受付はレジ
スタに受は付けられず、アクセスタイムが長くなるとい
う欠点がある。
本発明の目的はアクセスタイムを短罐するメモリアクセ
ス方式を提供することにある。
本発明の方式は相互に並行して動作可能な複数個のパン
クを有する記憶装置1において、各々が前記任意のパン
クへのアクセス要求信号を保持できる縦続接続された複
alllの受付はレジスタと、これら受付はレジスタが
保持する前記)(ンクへのアクセス要求信号を解読して
アクセス要求され九パンクを決定するための前記受付は
レジスタ対応のデコーダと、 これら各デコーダのそれぞれにより決定され九バンクと
同じパンクのうちから予め定められ九優先順位に基づい
て一つのパンクを選択する前記)(ンク個数と同数の第
1選択回路と、 これら第1選択回路が選択したパンクは動作中であるか
否かを検査する検査回路と、   □鍍検査回路におけ
る検査の結果により動作中でないことが判明し九パンク
のうちから予め定められた優先順位に基づいて一つのパ
ンクを選択しかつ該パンクに対する始動指令信号を出力
する第2選択回路と、 該第2選択回路が出力する前記始動指令信号および前記
各受付はレジスタが保持する前記アクセス要求信号に応
答して前記受付はレジスタへのセット信号を生成するス
トローブ制御回路とを設けたことを特徴とする。
次に本発明について図面を参照して詳細に説明・すゐ・ 第1図は本発明の一実施例を示すブロック図である。
本実施例は3個の受付はレジスタ1,2.3と、3債の
デコーダ4,5.6と、441fの第1選択回路?、8
,9.10と、検査回路11と、第2遇択回路12と、
ストローブ制御回路13と、ビジー制御回路14と、タ
イ建ング制偶回路15と、    −中央処理装置11
i100とh111tvパンク201,202゜203
.204とで構成されている。
中央処理装置100は受付はレジスタ対応対してパンク
201〜204のうちのいずれか1つを動作させるため
のアクセス要求信号を出力して、このアクセス要求信号
が指定するパンクを動作させようとする0バンク201
〜204の動作はそれぞれ4T(Tは基本時間)の時間
を賛するが、中央処理値11100はT間隔でアクセス
要求信号を出力することができる。したがって、等傭的
には4個のバ/り201〜204が塗付して動作するこ
とが可能である。
各受付はレジスタ1〜3はストローブ制御回路13から
のセット信号t31,132,133の有無に応答して
それぞれの入力信号を受は付けるか否か會決定する。各
受付はレジスタ1〜3の保持内容はそれぞれデコーダ4
〜6において解読され、その結果として割り出されたパ
ンク番号に応じてJIEI選択回路7〜lOのうちのい
ずれか1つにデコーダ出力(実体はアクセス要求信号)
を出力する。
Il1選択回路7〜lOそれぞれはパンク201〜2G
4に対ろしており、上記のようにして最大3個のデコー
ダ出力を入力させることができる。
これら最大3個のデコーダ出力は先入れ先出し法にし九
がって選択され、検査回路11に出力されるようになっ
ている。
検査回路11は第1選択回路7〜lOから出力される最
大41mの第1選択回路出カフ′〜10’それぞれを、
対応するビジー制御回路14からの最大4個のビジー信
号141,142,143,144と照合することによ
プ、アクセス要求されているパンクが動作中であるか否
かを検査する。検査の結果により、アクセス要求されて
おプかつ動作中でないパンクに対する第1選択回路出力
だけを検査回路出力として第2選択回路12に出力する
第2選択回路12は検査回路11から入力される最大4
11の検査回路出力111−114を先人れ先出し法に
したがりて選択し、当該パンクに対する始動指令信号1
2’を出力する。この始動指令信号12’はストローブ
制御回路13、ビジー制御回路14およびタイ(ング制
御回路15に送付される。
ストローブ制御回路13は、始−指令信号12’と各受
付はレジスタ1〜3が保持するアクセス要求信号とに応
答して各受付はレジスタ1〜3に対するセット信号13
1〜133を生成して出力するが、その生成論理は次の
とおりである。
受付はレジスタlに対しては、受付はレジスタlが空で
あるときか、または受付はレジスタlが保持するアクセ
ス要求信号が指定しているパンクに対して始動指令信号
12/が出力され九ときか、または受付はレジスタ2に
対してセット信号132が出力されたとき、セット信号
131を出力する。
受付はレジスタ2に対しては、受付はレジスタlが保持
しているアクセス要求信号が指定しているパンクに対し
て始動指令信号12’が出力されなかったときか、また
は受付はレジスタ2が保持しているアクセス要求信号が
指定しているパンクに対して始動指令信号12’が出力
されたとき、セット信号132を出力する。
受付はレジスタ3に対しては、受付はレジスタ五と2が
アクセス要求信号を保持してお9かつこのいずれのアク
セス要求信号に対応する始動指令信号12’も出力され
なかったときか、ま九は受付はレジスタ3がアクセス要
求信号を保持しておpかつ該アクセス要求信号に対応す
る始動指令信号12’が出力されたと11.セット信号
133を出力する。
ビジー制御回路14は、始動指令信号12’が出力され
九バンクはそれ以後3Tの間は動作中t(ビジー)であ
る旨の信号141〜144を検査回路11に出力する。
タイ電ング制御回路15は始動指令信号12’に応答し
て、対応するパンクに対してメモリ動作に必要な各種の
信号を発生して出力する。
第2図は本実施例の動作をより具体的に明示するための
タインフグ図であり、中央処理装置1100がパンク2
01,201,201,202,203の願にそれぞれ
のパンクにアクセス要求信号IA。
I B = lCt zA * 3 Aを出力したとき
の要所の波形を示している@ タイiングt3〜t3とタイξングt4〜t=の間にお
いて、それぞれflE1選択回路7と第2選択回路12
はそれぞれ2個の入力、すなわちデコーダ出力41.5
1と検査回路出力111,113を受けとるが、いずれ
も先入れ先出し法により、それぞれデコーダ出力51と
検査回路出力illを受は付けている。
2個目と3個目のアクセス要求信号1aとICは1個目
のアクセス要求信号IAと同じパンク〆201を指定し
ているため、それぞれアクセス要求信号IAとIBに基
づくパンク201の動作中は、検査回路11から出力さ
れない。この結果により、それぞれパンク202と20
3に対応する411目のアクセス要求信号2人と5個目
のアクセス要求信号3人とに基づくメモリ動作が、それ
ぞれ2個目のアクセス要求信号IBと3鯛目のアクセス
要求信号1cに先行して実行されていることがわかる。
なお、本実施例においては第1選択回路7〜lOと第2
選択回路12はともに先入れ先出し法により、入力を選
択して出力しているが1本発明はこれK11l定される
ものではなく、予め優先順位を定めておくことにより、
その順位に基づいて入力を逃場するようにしてもよい。
本発明によれば、アクセス要求を着順に実行に移す代り
に、以上のような構成の採用により、動作中のパンクと
同じパンクへのアクセス要求が保留されている間に、他
の動作中でないパンクへのアクセス要求が発生すると咳
アクセス要求を保留中のアクセス要求に先行して実行す
ることができるため、等価的なアクセスタイムを短縮で
きるようになろ。
【図面の簡単な説明】
第1図は本発明の一実施例を示す図シよび第2図は本実
施例を説明するための図である。 図において、1,2.3・・・・・・受付はレジスタ、
4.5.6・・・・・・デコーダ、7,8,9.10・
・・・・・第1選択回路、11・・・・・・検査回路、
12・・・・・・第2選択回路、13・・・・・・スト
ローブ制御回路、14・・・・・・ビジー制御回路、1
5・・・・・・タインング制御回路、100・・・・・
・中央処理装置、201,202,203゜204・・
・・・・パンク 1 /、 2 /、 @ /・・・・
・・受付はレジスタ出力s  41,42,43,5t
、53.6t・・・・・・デコーダ出力、7’、8’、
9’、IO’・・・・・・第1選択回路出カー 111
.112,113,114・・・・・・検査回路出力、
12′・・・・・・始動指令信号、131,132゜1
33・・・・・・セット信号、141,142,143
゜144・・・・・・ビジー信号、201’ 、202
’ 、203’・・・・・・パンク動作波形、T・・・
・・・基本時間。 、′−〜・

Claims (1)

  1. 【特許請求の範囲】 相互に並行して動作可能な複数個のパンクを有する記憶
    装置において、各々が前記任意のパンクへのアクセス要
    求信号を保持できかつ縦続接続され九複数個の受付はレ
    ジスタと、 これら受付はレジスタが保持する前記パンクへのアクセ
    ス要求信号を解読してアクセス要求されたパンクを決定
    するための前記受付はレジスタ対応のデコーダと、 これら各デプーダのそれぞれにより決定されたパンクと
    同じパンクのうちから予め定められた優先順位に基づい
    て一つのパンクを選択する前記バンク個数と同数の第1
    選択回路と、 これら第1選択回路が選択したパンクは動作中であるか
    否かを検査する検査回路と。 優先順位に基づいて一つのパンクを選択しかつ該パンク
    に対する始動指令信号を出力する第2選択回路と、 該第2選択回路が出力する前記始動指令信号および前記
    各受付はレジスタが保持する前記アクセス要求信号に応
    答して前記各受付はレジスタへのセット信号を生成する
    ストローブ制御回路とを設けたことを%黴とするメモリ
    アクセス制御方式。
JP1990282A 1982-02-10 1982-02-10 メモリアクセス制御方式 Pending JPS58137182A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1990282A JPS58137182A (ja) 1982-02-10 1982-02-10 メモリアクセス制御方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1990282A JPS58137182A (ja) 1982-02-10 1982-02-10 メモリアクセス制御方式

Publications (1)

Publication Number Publication Date
JPS58137182A true JPS58137182A (ja) 1983-08-15

Family

ID=12012132

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Application Number Title Priority Date Filing Date
JP1990282A Pending JPS58137182A (ja) 1982-02-10 1982-02-10 メモリアクセス制御方式

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JP (1) JPS58137182A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03263242A (ja) * 1990-03-14 1991-11-22 Nec Corp データ処理装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03263242A (ja) * 1990-03-14 1991-11-22 Nec Corp データ処理装置

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