JPH05108500A - メモリ回路 - Google Patents
メモリ回路Info
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- JPH05108500A JPH05108500A JP3268062A JP26806291A JPH05108500A JP H05108500 A JPH05108500 A JP H05108500A JP 3268062 A JP3268062 A JP 3268062A JP 26806291 A JP26806291 A JP 26806291A JP H05108500 A JPH05108500 A JP H05108500A
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- memories
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Abstract
(57)【要約】
【目的】 メモリ1〜Nと、該メモリ夫々のアドレスを
記憶するレジスタ1ー2〜Nー2とを有し、且つ該メモ
リ夫々の出力が入力し該メモリ1〜N夫々の出力を選択
する信号が入力すると選択されたメモリの出力データを
出力するセレクタ60を有するメモリ部51と、アドレ
スレジスタ1ー1〜(N−1)ー1を有し、テストアド
レスを入力すると、アドレスレジスタ1ー1に入力する
と共にレジスタ1ー2に入力させる制御部50とを有す
るメモリ回路に関し、メモリをテストするテスターに格
納して置くテストデータは1種類でよいメモリ回路の提
供を目的とする。 【構成】 制御部50よりレジスタ1ー2へのテストア
ドレス送出部分に、テストアドレス及びアドレスレジス
タ夫々の出力を入力し、メモリ1〜N夫々のテストを行
う場合はアドレスレジスタ〔(N−1)ー1〕,〔(N
−2)ー1〕,・・・(2ー1),(1ー1)夫々の出
力,テストアドレスを夫々選択して出力するセレクタ6
1を設けた構成とする。
記憶するレジスタ1ー2〜Nー2とを有し、且つ該メモ
リ夫々の出力が入力し該メモリ1〜N夫々の出力を選択
する信号が入力すると選択されたメモリの出力データを
出力するセレクタ60を有するメモリ部51と、アドレ
スレジスタ1ー1〜(N−1)ー1を有し、テストアド
レスを入力すると、アドレスレジスタ1ー1に入力する
と共にレジスタ1ー2に入力させる制御部50とを有す
るメモリ回路に関し、メモリをテストするテスターに格
納して置くテストデータは1種類でよいメモリ回路の提
供を目的とする。 【構成】 制御部50よりレジスタ1ー2へのテストア
ドレス送出部分に、テストアドレス及びアドレスレジス
タ夫々の出力を入力し、メモリ1〜N夫々のテストを行
う場合はアドレスレジスタ〔(N−1)ー1〕,〔(N
−2)ー1〕,・・・(2ー1),(1ー1)夫々の出
力,テストアドレスを夫々選択して出力するセレクタ6
1を設けた構成とする。
Description
【0001】
【産業上の利用分野】本発明は、ベクトルプロセッサ等
に使用する、第1〜第Nのメモリと、該第1〜第Nのメ
モリ夫々のアドレスを記憶する直列に接続された第1〜
第Nのレジスタとを有し且つ該第1〜第Nのメモリの出
力が入力し該第1〜第Nのメモリ夫々の出力を選択する
信号が入力すると選択されたメモリの出力データを出力
する第1のセレクタを有するメモリ部と、直列に接続さ
れた第1〜第(N−1)のアドレスレジスタを有し、該
第1〜第Nのメモリに共通なテストアドレスを入力する
と、該第1のアドレスレジスタに入力すると共に該第1
のレジスタに入力させる制御部とを有するメモリ回路の
改良に関する。
に使用する、第1〜第Nのメモリと、該第1〜第Nのメ
モリ夫々のアドレスを記憶する直列に接続された第1〜
第Nのレジスタとを有し且つ該第1〜第Nのメモリの出
力が入力し該第1〜第Nのメモリ夫々の出力を選択する
信号が入力すると選択されたメモリの出力データを出力
する第1のセレクタを有するメモリ部と、直列に接続さ
れた第1〜第(N−1)のアドレスレジスタを有し、該
第1〜第Nのメモリに共通なテストアドレスを入力する
と、該第1のアドレスレジスタに入力すると共に該第1
のレジスタに入力させる制御部とを有するメモリ回路の
改良に関する。
【0002】
【従来の技術】図6は従来例の4並列演算メモリ回路の
ブロック図、図7は図6のメモリテスト時の各部のタイ
ムチャート、図8は図6の場合のメモリテストデータを
示す図、図9は図6の4並列演算時の各部のタイムチャ
ートである。
ブロック図、図7は図6のメモリテスト時の各部のタイ
ムチャート、図8は図6の場合のメモリテストデータを
示す図、図9は図6の4並列演算時の各部のタイムチャ
ートである。
【0003】図6の回路では、4並列演算を行う場合制
御部52とメモリ部51間の信号を減らす為に、制御部
52には、アドレスを4クロックサイクル毎にインクリ
メントする為の直列に接続したアドレスレジスタ1ー1
〜4ー1及び加算部31を直列に接続した回路を持た
せ、メモリ部51にはメモリ1〜4のアドレスを記憶す
るレジスタ1ー2〜4ー2を直列に接続した回路を持た
せている。
御部52とメモリ部51間の信号を減らす為に、制御部
52には、アドレスを4クロックサイクル毎にインクリ
メントする為の直列に接続したアドレスレジスタ1ー1
〜4ー1及び加算部31を直列に接続した回路を持た
せ、メモリ部51にはメモリ1〜4のアドレスを記憶す
るレジスタ1ー2〜4ー2を直列に接続した回路を持た
せている。
【0004】4並列演算を行う場合は、選択信号SE
は、図9のSEに示す如く4クロック間は、図9LAD
Rに示す、先頭データのアドレスa,次のデータのアド
レスb,その次のデータのアドレスc,又その次のデー
タのアドレスdのロードアドレスを選択し、以下は加算
部31の出力を選択するようにする。
は、図9のSEに示す如く4クロック間は、図9LAD
Rに示す、先頭データのアドレスa,次のデータのアド
レスb,その次のデータのアドレスc,又その次のデー
タのアドレスdのロードアドレスを選択し、以下は加算
部31の出力を選択するようにする。
【0005】すると、ロードアドレスは図9Reg1ー
2,1ー1、Reg2ー2,2ー1、Reg3ー2,3
ー1、Reg4ー2,4ー1に示す如く、アドレスレジ
スタ1ー1,2ー1,3ー1,4ー1に順次送られると
共にレジスタ1ー2,2ー2,3ー2,4ー2にも順次
送られ、レジスタ1ー2,2ー2,3ー2,4ー2夫々
よりメモリ1,2,3,4のアドレスとして出力され
る。
2,1ー1、Reg2ー2,2ー1、Reg3ー2,3
ー1、Reg4ー2,4ー1に示す如く、アドレスレジ
スタ1ー1,2ー1,3ー1,4ー1に順次送られると
共にレジスタ1ー2,2ー2,3ー2,4ー2にも順次
送られ、レジスタ1ー2,2ー2,3ー2,4ー2夫々
よりメモリ1,2,3,4のアドレスとして出力され
る。
【0006】このロードアドレスa,b,c,dが加算
部31に順次入力すると、加算部31には図9INCに
示す如き、アドレスa,b,c,dに加え、dの次のア
ドレス,その次のアドレス,その次の次のアドレス,又
その次のアドレスとする為の1a , 1b ,1c ,1d を
入力してアドレスa,b,c,dに加えセレクタ30に
入力する。
部31に順次入力すると、加算部31には図9INCに
示す如き、アドレスa,b,c,dに加え、dの次のア
ドレス,その次のアドレス,その次の次のアドレス,又
その次のアドレスとする為の1a , 1b ,1c ,1d を
入力してアドレスa,b,c,dに加えセレクタ30に
入力する。
【0007】するとアドレスは図9Reg1ー2,1ー
1、Reg2ー2,2ー1、Reg3ー2,3ー1、R
eg4ー2,4ー1に示すアドレスとなりレジスタ1ー
2,2ー2,3ー2,4ー2にも順次送られ、レジスタ
1ー2,2ー2,3ー2,4ー2夫々よりメモリ1,
2,3,4のアドレスとして出力される。
1、Reg2ー2,2ー1、Reg3ー2,3ー1、R
eg4ー2,4ー1に示すアドレスとなりレジスタ1ー
2,2ー2,3ー2,4ー2にも順次送られ、レジスタ
1ー2,2ー2,3ー2,4ー2夫々よりメモリ1,
2,3,4のアドレスとして出力される。
【0008】一方セレクタ11,12,13,14の選
択信号SA,SB,SC,SDは図9のSA,SB,S
C,SDに示す如く、メモリ4,1,2,3,4・・、
メモリ3,4,1,2,3,・・、メモリ2,3,4,
1,2・・、メモリ1,2,3,4,1,・・の出力デ
ータを選択し、セレクタ11,12,13,14より
は、図9SEL11、SEL12、SEL13、SEL
14に示す如く、メモリ1,2,3,4よりアドレス
a,b,c,d,a+1a ,b+1b ,c+1c ,d+
1d に対する出力データを選択して出力し、演算器2
1,22,23,外部インタフェース24の先に接続し
た演算器にて4並列演算を行う。
択信号SA,SB,SC,SDは図9のSA,SB,S
C,SDに示す如く、メモリ4,1,2,3,4・・、
メモリ3,4,1,2,3,・・、メモリ2,3,4,
1,2・・、メモリ1,2,3,4,1,・・の出力デ
ータを選択し、セレクタ11,12,13,14より
は、図9SEL11、SEL12、SEL13、SEL
14に示す如く、メモリ1,2,3,4よりアドレス
a,b,c,d,a+1a ,b+1b ,c+1c ,d+
1d に対する出力データを選択して出力し、演算器2
1,22,23,外部インタフェース24の先に接続し
た演算器にて4並列演算を行う。
【0009】図6のメモリ1〜4のテストを行う時は、
テスター70に外部インタフェース24の出力と、選択
信号SE,SDを入力するようにし、選択信号SEは図
7TADRに示すテストする部分の全アドレスa1〜a
8のテストアドレスを選択するようにする。
テスター70に外部インタフェース24の出力と、選択
信号SE,SDを入力するようにし、選択信号SEは図
7TADRに示すテストする部分の全アドレスa1〜a
8のテストアドレスを選択するようにする。
【0010】すると、テストアドレスa1〜a8は順次
アドレスレジスタ1ー1〜4ー1及びレジスタ1ー2〜
4ー2に入力し、出力は図7Reg1ー2,1ー1、R
eg2ー2,2ー1、Reg3ー2,3ー1、Reg4
ー2,4ー1に示す如くなり、レジスタ1ー2〜4ー2
の出力は夫々メモリ1〜4に送られ、夫々のアドレスに
対応するデータを出力する。
アドレスレジスタ1ー1〜4ー1及びレジスタ1ー2〜
4ー2に入力し、出力は図7Reg1ー2,1ー1、R
eg2ー2,2ー1、Reg3ー2,3ー1、Reg4
ー2,4ー1に示す如くなり、レジスタ1ー2〜4ー2
の出力は夫々メモリ1〜4に送られ、夫々のアドレスに
対応するデータを出力する。
【0011】この時選択信号SDを図7イのSDに示す
如くメモリ1セレクトとしておくと、セレクタ14より
はイのSEL14(a1)〜(a8)に示す如く、メモ
リ1セレクトとした1クロック後よりテストアドレスa
1〜a8に対応したデータを出力しテスター70に入力
する。
如くメモリ1セレクトとしておくと、セレクタ14より
はイのSEL14(a1)〜(a8)に示す如く、メモ
リ1セレクトとした1クロック後よりテストアドレスa
1〜a8に対応したデータを出力しテスター70に入力
する。
【0012】又図7ロ,ハ,ニのSDに示す如く、メモ
リ2,メモリ3,メモリ4セレクトとしておくと、セレ
クタ14よりはロ,ハ,ニのSEL14に示す如く、メ
モリ2,3,4セレクトとした夫々2クロック,3クロ
ック,4クロック後よりテストアドレスa1〜a8に対
応したデータ(a1)〜(a8)を出力しテスター70
に入力する。
リ2,メモリ3,メモリ4セレクトとしておくと、セレ
クタ14よりはロ,ハ,ニのSEL14に示す如く、メ
モリ2,3,4セレクトとした夫々2クロック,3クロ
ック,4クロック後よりテストアドレスa1〜a8に対
応したデータ(a1)〜(a8)を出力しテスター70
に入力する。
【0013】テスター70には図8(A)(B)(C)
(D)に示す如き、メモリ1テストの場合は(A)に示
す如く、選択信号SEの欄はテストアドレス選択の1、
テストアドレスの欄は、テストアドレスa1,〜a8
を、選択信号SDの欄はメモリ1を選択する1を、セレ
クタ14出力の欄は、1クロック遅れた部分よりテスト
アドレスa1,〜a8に対応したデータ(a1)〜(a
8)を書き込んだテストデータが格納されている。
(D)に示す如き、メモリ1テストの場合は(A)に示
す如く、選択信号SEの欄はテストアドレス選択の1、
テストアドレスの欄は、テストアドレスa1,〜a8
を、選択信号SDの欄はメモリ1を選択する1を、セレ
クタ14出力の欄は、1クロック遅れた部分よりテスト
アドレスa1,〜a8に対応したデータ(a1)〜(a
8)を書き込んだテストデータが格納されている。
【0014】そして、メモリ1に、レジスタ1ー2を介
してテストアドレスa1,〜a8が入力する度にセレク
タ14を介して1クロック遅れて出力されるデータ(a
1)〜(a8)を、テスター70では図8のテストデー
タのセレクタ14出力の欄のデータ(a1)〜(a8)
と比較し、同じであるかどうかを見ることで、メモリ1
の正常異常をテストしている。
してテストアドレスa1,〜a8が入力する度にセレク
タ14を介して1クロック遅れて出力されるデータ(a
1)〜(a8)を、テスター70では図8のテストデー
タのセレクタ14出力の欄のデータ(a1)〜(a8)
と比較し、同じであるかどうかを見ることで、メモリ1
の正常異常をテストしている。
【0015】メモリ2,3,4のテストの場合は、テス
トデータとしては、SE,テストアドレスの欄は(A)
の場合と同じで、図8(B)(C)(D)に示す如く、
SDの欄は、夫々メモリ2,3,4を選択する2,3,
4を書込み、セレクタ14出力の欄は夫々、2クロック
遅れ,3クロック遅れ,4クロック遅れで、テストアド
レスa1,〜a8に対応したデータ(a1)〜(a8)
を書き込んであり、このテストデータが夫々テスター7
0に格納されている。
トデータとしては、SE,テストアドレスの欄は(A)
の場合と同じで、図8(B)(C)(D)に示す如く、
SDの欄は、夫々メモリ2,3,4を選択する2,3,
4を書込み、セレクタ14出力の欄は夫々、2クロック
遅れ,3クロック遅れ,4クロック遅れで、テストアド
レスa1,〜a8に対応したデータ(a1)〜(a8)
を書き込んであり、このテストデータが夫々テスター7
0に格納されている。
【0016】そして、メモリ2,3,4夫々のテストを
する場合、メモリ2,3,4に,レジスタ2ー2,3ー
2,4ー2を介してテストアドレスa1〜a8が夫々入
力する度に、セレクタ14を介して2クロック,3クロ
ック,4クロック遅れて出力されるデータ(a1)〜
(a8)を、テスター70では図8(B)(C)(D)
のテストデータのセレクタ14出力の欄のデータ(a
1)〜(a8)と比較し、同じであるかどうかを見るこ
とで、メモリ2,3,4の正常異常をテストしている。
する場合、メモリ2,3,4に,レジスタ2ー2,3ー
2,4ー2を介してテストアドレスa1〜a8が夫々入
力する度に、セレクタ14を介して2クロック,3クロ
ック,4クロック遅れて出力されるデータ(a1)〜
(a8)を、テスター70では図8(B)(C)(D)
のテストデータのセレクタ14出力の欄のデータ(a
1)〜(a8)と比較し、同じであるかどうかを見るこ
とで、メモリ2,3,4の正常異常をテストしている。
【0017】
【発明が解決しようとする課題】しかしながら、従来の
メモリ回路では、テスターに格納する、テストデータの
セレクタ14出力データの欄の、テストアドレスa1,
〜a8に対応したデータ(a1)〜(a8)を書き込む
のにテストするメモリ毎に遅延量を変えて書き込む必要
があり、テストデータがメモリの数の種類となり、作る
のに手間がかかる問題点がある。
メモリ回路では、テスターに格納する、テストデータの
セレクタ14出力データの欄の、テストアドレスa1,
〜a8に対応したデータ(a1)〜(a8)を書き込む
のにテストするメモリ毎に遅延量を変えて書き込む必要
があり、テストデータがメモリの数の種類となり、作る
のに手間がかかる問題点がある。
【0018】本発明は、テスターに格納して置くテスト
データはメモリの数に関わらず1種類でよいメモリ回路
の提供を目的としている。
データはメモリの数に関わらず1種類でよいメモリ回路
の提供を目的としている。
【0019】
【課題を解決するための手段】図1は本発明の原理ブロ
ック図である。図1に示す如く、第1〜第Nのメモリ
1,2,・・・(N−1),Nと、該第1〜第Nのメモ
リ夫々のアドレスを記憶する直列に接続された第1〜第
Nのレジスタ1ー2,2ー2,・・(N−1)ー2,N
ー2とを有し、且つ該第1〜第Nのメモリの出力が入力
し該該第1〜第Nのメモリ夫々の出力を選択する信号が
入力すると選択されたメモリの出力データを出力する第
1のセレクタ60を有するメモリ部51と、直列に接続
された第1〜第(N−1)のアドレスレジスタ1ー1,
2ー1,・・(N−1)ー1を有し、該第1〜第Nのメ
モリに共通なテストアドレスを入力すると、該第1のア
ドレスレジスタ1ー1に入力すると共に該第1のレジス
タ1ー2に入力させる制御部50とを有するメモリ回路
において、該制御部50より該メモリ部51の第1のレ
ジスタ1ー2へのテストアドレス送出部分に、テストア
ドレス及び該制御部50の該第1〜第(N−1)のアド
レスレジスタ夫々の出力を入力し、該第1〜第Nのメモ
リ夫々のテストを行う場合は該アドレスレジスタ(N−
1)ー1,・・・2ー1,1ー1夫々の出力,テストア
ドレスを夫々選択して出力する第2のセレクタを設けた
構成とする。
ック図である。図1に示す如く、第1〜第Nのメモリ
1,2,・・・(N−1),Nと、該第1〜第Nのメモ
リ夫々のアドレスを記憶する直列に接続された第1〜第
Nのレジスタ1ー2,2ー2,・・(N−1)ー2,N
ー2とを有し、且つ該第1〜第Nのメモリの出力が入力
し該該第1〜第Nのメモリ夫々の出力を選択する信号が
入力すると選択されたメモリの出力データを出力する第
1のセレクタ60を有するメモリ部51と、直列に接続
された第1〜第(N−1)のアドレスレジスタ1ー1,
2ー1,・・(N−1)ー1を有し、該第1〜第Nのメ
モリに共通なテストアドレスを入力すると、該第1のア
ドレスレジスタ1ー1に入力すると共に該第1のレジス
タ1ー2に入力させる制御部50とを有するメモリ回路
において、該制御部50より該メモリ部51の第1のレ
ジスタ1ー2へのテストアドレス送出部分に、テストア
ドレス及び該制御部50の該第1〜第(N−1)のアド
レスレジスタ夫々の出力を入力し、該第1〜第Nのメモ
リ夫々のテストを行う場合は該アドレスレジスタ(N−
1)ー1,・・・2ー1,1ー1夫々の出力,テストア
ドレスを夫々選択して出力する第2のセレクタを設けた
構成とする。
【0020】
【作用】本発明によれば、テストアドレスを入力する
と、アドレスレジスタ1ー1,2ー1,・・・(N−
1)ー1に順次送られる。
と、アドレスレジスタ1ー1,2ー1,・・・(N−
1)ー1に順次送られる。
【0021】第1〜第Nのメモリ1,2,・・・(N−
1),N夫々のテストを行う場合は、セレクタ61にて
夫々該アドレスレジスタ(N−1)ー1,・・・2ー
1,1ー1夫々の出力,テストアドレスを夫々選択して
レジスタ1ー2に送られる。
1),N夫々のテストを行う場合は、セレクタ61にて
夫々該アドレスレジスタ(N−1)ー1,・・・2ー
1,1ー1夫々の出力,テストアドレスを夫々選択して
レジスタ1ー2に送られる。
【0022】即ち、テストアドレスが入力してから、メ
モリ1〜Nのアドレスを記憶するレジスタ1ー2〜Nー
2に到達する迄の時間は同じになるので、テストアドレ
スを入力してから第1のセレクタ60より出力する、メ
モリ1〜Nのテストアドレスに対応するデータのタイミ
ングは同じになるので、テスターにてメモリ1〜Nのテ
ストをする場合のテストデータは同じでよくなりテスト
データ作成の手間を省くことが出来る。
モリ1〜Nのアドレスを記憶するレジスタ1ー2〜Nー
2に到達する迄の時間は同じになるので、テストアドレ
スを入力してから第1のセレクタ60より出力する、メ
モリ1〜Nのテストアドレスに対応するデータのタイミ
ングは同じになるので、テスターにてメモリ1〜Nのテ
ストをする場合のテストデータは同じでよくなりテスト
データ作成の手間を省くことが出来る。
【0023】
【実施例】図2は本発明の実施例の4並列演算メモリ回
路のブロック図、図3は図2のメモリテスト時の各部の
タイムチャート、図4は1例の図2のデコーダの入出力
を示す図、図5は図2の場合のメモリテストデータを示
す図である。
路のブロック図、図3は図2のメモリテスト時の各部の
タイムチャート、図4は1例の図2のデコーダの入出力
を示す図、図5は図2の場合のメモリテストデータを示
す図である。
【0024】図2の4並列演算メモリ回路にて図6の従
来例と異なる点は、制御部50に、セレクタ30の出
力,アドレスレジスタ1ー1,2ー1,3ー1の出力を
選択するセレクタ61を設け、又テスト用としてデコー
ダ71を設けることでメモリテスト時使用するテスター
70のメモリテストデータを一種類とした点であるの
で、この異なる点を中心に以下説明する。
来例と異なる点は、制御部50に、セレクタ30の出
力,アドレスレジスタ1ー1,2ー1,3ー1の出力を
選択するセレクタ61を設け、又テスト用としてデコー
ダ71を設けることでメモリテスト時使用するテスター
70のメモリテストデータを一種類とした点であるの
で、この異なる点を中心に以下説明する。
【0025】デコーダ71は、セレクタ61の選択信号
SFを目的に合致するようにする為の1つの方法として
設けたもので、メモリテストをする時は図4(A)に示
す如く、選択信号SEをテストアドレス選択を示す1と
し、選択信号SDを、メモリ1,2,3,4の出力選択
の1,2,3,4とすると、夫々に応じ選択信号SF
を、アドレスレジスタ3ー1の出力選択,アドレスレジ
スタ2ー1の出力選択,アドレスレジスタ1ー1の出力
選択,テストアドレス選択とするようになっている。
SFを目的に合致するようにする為の1つの方法として
設けたもので、メモリテストをする時は図4(A)に示
す如く、選択信号SEをテストアドレス選択を示す1と
し、選択信号SDを、メモリ1,2,3,4の出力選択
の1,2,3,4とすると、夫々に応じ選択信号SF
を、アドレスレジスタ3ー1の出力選択,アドレスレジ
スタ2ー1の出力選択,アドレスレジスタ1ー1の出力
選択,テストアドレス選択とするようになっている。
【0026】4並列演算をさせる時は、図4(B)に示
す如く、選択信号SEを、従来例の如くロードアドレス
次に加算部31の出力を選択する0とすると、選択信号
SFはセレクタ30の出力のロードアドレス次に加算部
31の出力を選択するようになっており、図6の場合と
同じ動作をし4並列演算を行う。
す如く、選択信号SEを、従来例の如くロードアドレス
次に加算部31の出力を選択する0とすると、選択信号
SFはセレクタ30の出力のロードアドレス次に加算部
31の出力を選択するようになっており、図6の場合と
同じ動作をし4並列演算を行う。
【0027】又テスター70のメモリテストデータとし
ては、図5に示す如く、選択信号SEの欄は、テストア
ドレス選択の1が書き込まれ、選択信号SDの欄はメモ
リ1〜4の何れかを選択する1〜4の何れかの値が書き
込まれ、テストアドレスの欄にはテストアドレスa1〜
a8が書き込まれ、セレクタ14出力の欄にはテストア
ドレスより4クロックサイクル遅れで、テストアドレス
a1〜a8に対応したメモリのデータ(a1)〜(a
8)が順次書き込まれており、このメモリテストデータ
をテスター70に格納している。
ては、図5に示す如く、選択信号SEの欄は、テストア
ドレス選択の1が書き込まれ、選択信号SDの欄はメモ
リ1〜4の何れかを選択する1〜4の何れかの値が書き
込まれ、テストアドレスの欄にはテストアドレスa1〜
a8が書き込まれ、セレクタ14出力の欄にはテストア
ドレスより4クロックサイクル遅れで、テストアドレス
a1〜a8に対応したメモリのデータ(a1)〜(a
8)が順次書き込まれており、このメモリテストデータ
をテスター70に格納している。
【0028】図2のメモリ1〜4のテストを行う時は、
テスター70に外部インタフェース24の出力と選択信
号SE,SDを入力するようにし、選択信号SEは、図
3TADRに示すメモリ1〜4のテストする部分の全ア
ドレスa1〜a8のテストアドレスを選択するようにす
る。
テスター70に外部インタフェース24の出力と選択信
号SE,SDを入力するようにし、選択信号SEは、図
3TADRに示すメモリ1〜4のテストする部分の全ア
ドレスa1〜a8のテストアドレスを選択するようにす
る。
【0029】するとテストアドレスa1〜a8は図3R
eg1ー1,Reg2ー1,Reg3ー1,Reg4ー
1に示す如く順次アドレスレジスタ1ー1〜4ー1に入
力する。
eg1ー1,Reg2ー1,Reg3ー1,Reg4ー
1に示す如く順次アドレスレジスタ1ー1〜4ー1に入
力する。
【0030】選択信号SEをテストアドレス選択とし、
選択信号SDをメモリ1〜4の何れかの選択とすると、
デコーダ71にて選択信号SFは図3ホ,ヘ,ト,チに
示す如く、アドレスレジスタ3ー1の出力,アドレスレ
ジスタ2ー1の出力,アドレスレジスタ1ー1の出力,
セレクタ30の出力のテストアドレス選択となり、メモ
リ1〜4のアドレスを記憶するレジスタ1ー2,2ー
2,3ー2,4ー2には図3ホ,ヘ,ト,チのReg1
ー2,Reg2ー2,Reg3ー2,Reg4ー2に示
す如く、同じタイミングの4クロックサイクル遅れで記
憶出力され、セレクタ14の出力よりは図3ホ,ヘ,
ト,チのSEL14に示す如く同じタイミングで、テス
トアドレスa1〜a8に対応するメモリ1〜4の何れか
のデータ(a1)〜(a8)が出力されテスター70に
入力する。
選択信号SDをメモリ1〜4の何れかの選択とすると、
デコーダ71にて選択信号SFは図3ホ,ヘ,ト,チに
示す如く、アドレスレジスタ3ー1の出力,アドレスレ
ジスタ2ー1の出力,アドレスレジスタ1ー1の出力,
セレクタ30の出力のテストアドレス選択となり、メモ
リ1〜4のアドレスを記憶するレジスタ1ー2,2ー
2,3ー2,4ー2には図3ホ,ヘ,ト,チのReg1
ー2,Reg2ー2,Reg3ー2,Reg4ー2に示
す如く、同じタイミングの4クロックサイクル遅れで記
憶出力され、セレクタ14の出力よりは図3ホ,ヘ,
ト,チのSEL14に示す如く同じタイミングで、テス
トアドレスa1〜a8に対応するメモリ1〜4の何れか
のデータ(a1)〜(a8)が出力されテスター70に
入力する。
【0031】テスター70には、先に説明せる図5に示
すメモリテストデータが格納されており、入力データ
は、メモリテストデータのセレクタ14出力のデータ
(a1)〜(a8)と比較され、同じであるかどうかを
見ることでメモリ1〜4の正常異常をテストしている。
すメモリテストデータが格納されており、入力データ
は、メモリテストデータのセレクタ14出力のデータ
(a1)〜(a8)と比較され、同じであるかどうかを
見ることでメモリ1〜4の正常異常をテストしている。
【0032】このようにすれば、テスター70に格納す
るメモリテストデータは一種類でよいので、メモリテス
トデータを作成する手間が省ける。
るメモリテストデータは一種類でよいので、メモリテス
トデータを作成する手間が省ける。
【0033】
【発明の効果】以上詳細に説明せる如く本発明によれ
ば、メモリをテスターでテストする場合、メモリテスト
データ作成の手間が省ける効果がある。
ば、メモリをテスターでテストする場合、メモリテスト
データ作成の手間が省ける効果がある。
【図1】は本発明の原理ブロック図、
【図2】は本発明の実施例の4並列演算メモリ回路のブ
ロック図、
ロック図、
【図3】は図2のメモリテスト時の各部のタイムチャー
ト、
ト、
【図4】は1例の図2のデコーダの入出力を示す図、
【図5】は図2の場合のメモリテストデータを示す図、
【図6】は従来例の4並列演算メモリ回路のブロック
図、
図、
【図7】は図6のメモリテスト時の各部のタイムチャー
ト、
ト、
【図8】は図6の場合のメモリテストデータを示す図、
【図9】は図6の4並列演算時の各部のタイムチャート
である。
である。
1〜Nはメモリ、 1ー1〜(N−1)ー1はアドレスレジスタ、 1ー2〜Nー2はレジスタ、 11〜14,30,60,61,はセレクタ、 21〜23は演算器、 24は外部インタフェース、 31は加算部、 50,52は制御部、 51はメモリ部、 70はテスター、 71はデコーダを示す。
Claims (1)
- 【請求項1】 第1〜第Nのメモリ〔1,2,・・・
(N−1),N〕と、該第1〜第Nのメモリ夫々のアド
レスを記憶する直列に接続された第1〜第Nのレジスタ
〔1ー2,2ー2,・・,(N−1)ー2,Nー2〕と
を有し、且つ該第1〜第Nのメモリの出力が入力し該第
1〜第Nのメモリ夫々の出力を選択する信号が入力する
と選択されたメモリの出力データを出力する第1のセレ
クタ(60)を有するメモリ部(51)と、直列に接続
された第1〜第(N−1)のアドレスレジスタ〔1ー
1,2ー1,・・(N−1)ー1〕を有し、該第1〜第
Nのメモリに共通なテストアドレスを入力すると、該第
1のアドレスレジスタ〔1ー1〕に入力すると共に該メ
モリ部(51)の第1のレジスタ〔1ー2〕に入力させ
る制御部(50)とを有するメモリ回路において、該制
御部(50)より該メモリ部(51)の第1のレジスタ
〔1ー2〕へのテストアドレス送出部分に、テストアド
レス及び該第1〜第(N−1)のアドレスレジスタ夫々
の出力を入力し、該第1〜第Nのメモリ夫々のテストを
行う場合は該(N−1)のアドレスレジスタ〔(N−
1)ー1〕,・・・第2のアドレスレジスタ(2ー
1),第1のアドレスレジスタ(1ー1)夫々の出力,
テストアドレスを夫々選択して出力する第2のセレクタ
(61)を設けたことを特徴とするメモリ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3268062A JPH05108500A (ja) | 1991-10-17 | 1991-10-17 | メモリ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3268062A JPH05108500A (ja) | 1991-10-17 | 1991-10-17 | メモリ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05108500A true JPH05108500A (ja) | 1993-04-30 |
Family
ID=17453363
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3268062A Withdrawn JPH05108500A (ja) | 1991-10-17 | 1991-10-17 | メモリ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05108500A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5118436A (en) * | 1989-12-15 | 1992-06-02 | Kao Corporation | Liquid oxygenic bleaching composition |
-
1991
- 1991-10-17 JP JP3268062A patent/JPH05108500A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5118436A (en) * | 1989-12-15 | 1992-06-02 | Kao Corporation | Liquid oxygenic bleaching composition |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |