JPS58137064A - アドレス拡張方式 - Google Patents
アドレス拡張方式Info
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- JPS58137064A JPS58137064A JP1866482A JP1866482A JPS58137064A JP S58137064 A JPS58137064 A JP S58137064A JP 1866482 A JP1866482 A JP 1866482A JP 1866482 A JP1866482 A JP 1866482A JP S58137064 A JPS58137064 A JP S58137064A
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- JP
- Japan
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- address
- memory
- area
- word
- bits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）゛発明の技術分野
本発明は１イクＵコンピユータ（以下マイコンと略称す
る）の主記憶装置を拡張する場合セグメントブロック（
以下８Ｂと略称する）領域の大きさに関係なく該主記憶
装置の物理アドレスを連続してアクセス出来るアドレス
拡張方式に関する。
る）の主記憶装置を拡張する場合セグメントブロック（
以下８Ｂと略称する）領域の大きさに関係なく該主記憶
装置の物理アドレスを連続してアクセス出来るアドレス
拡張方式に関する。
Φ） 技術の背景
マイコンはアドレスバスが１６ビツトであるので主記憶
装置は最大６４にワードである。しかし処理能力の高度
化に対する要求にともない主配憶装置（以下メモリと略
称する）が６４にワード以上を必要とする場合が生ずる
。
装置は最大６４にワードである。しかし処理能力の高度
化に対する要求にともない主配憶装置（以下メモリと略
称する）が６４にワード以上を必要とする場合が生ずる
。
（Ｃ） 従来技術と問題点
第１図は従来例のアドレス拡張方式の物理アドレスの内
容を示し、第２図はメモリアドレス指定の場合の論理ア
ドレスと物塩アドレスの対応を示し囚は論理アドレス、
■は物理アドレスを示す。
容を示し、第２図はメモリアドレス指定の場合の論理ア
ドレスと物塩アドレスの対応を示し囚は論理アドレス、
■は物理アドレスを示す。
図中１は拡張メモリアドレス指定領域、２は論理アドレ
ス領域、３はアドレスが共通ブロック（以下ＯＢと略称
する）内かＳＢ内かの判断をする領域である。
ス領域、３はアドレスが共通ブロック（以下ＯＢと略称
する）内かＳＢ内かの判断をする領域である。
メモリを拡張する場合第２１囚に示す如くマイコンがメ
モリアドレスを指定する論理アドレスをＯＢと８Ｂに分
割し、第１図の１６ビツトの論理アドレス領域ｚ内の上
位ビットのＯＢか８Ｂかを判断する領域３内の符号によ
りＯＢから８Ｂかを判断させるようにし、ＳＢ内であれ
ば複数の８Ｂを切り換えるため、拡張メモリアドレスレ
ジスタにて第１図の拡張メモリ指定領域１内に８Ｂのペ
ージ（８Ｂ１，８８２．−にページ番号を付しである。
モリアドレスを指定する論理アドレスをＯＢと８Ｂに分
割し、第１図の１６ビツトの論理アドレス領域ｚ内の上
位ビットのＯＢか８Ｂかを判断する領域３内の符号によ
りＯＢから８Ｂかを判断させるようにし、ＳＢ内であれ
ば複数の８Ｂを切り換えるため、拡張メモリアドレスレ
ジスタにて第１図の拡張メモリ指定領域１内に８Ｂのペ
ージ（８Ｂ１，８８２．−にページ番号を付しである。
）指定符号を入れメモリの物理アドレスとして６４にワ
ードより大きなメモリのアドレスを指定出来るようにし
ている。しかしこの場合は第２図（ハ）の” Ｉ ｂｌ
’ Ｉ・・・に示す如く物理アドレスとしてはＯＢ領
領域等しい領域が抜けてしまう。このため８Ｂ領域の大
きさを小さくすると拡張出来るメモリの容量が減少して
しまう欠点がある。
ードより大きなメモリのアドレスを指定出来るようにし
ている。しかしこの場合は第２図（ハ）の” Ｉ ｂｌ
’ Ｉ・・・に示す如く物理アドレスとしてはＯＢ領
領域等しい領域が抜けてしまう。このため８Ｂ領域の大
きさを小さくすると拡張出来るメモリの容量が減少して
しまう欠点がある。
（ｄ） 発明の目的
本発明の目的は上記の欠点をなくしＳＢ領領域大きさに
関係なく、メモリの物理アドレスを連続してアクセス出
来るアドレス拡張方式の提供にある。
関係なく、メモリの物理アドレスを連続してアクセス出
来るアドレス拡張方式の提供にある。
（ｅ） 発明の構成
本発明は上記の目的を達成するために主記憶装置を共通
部と所定の大きさの複数のセグメントブロックに分割し
、且つ各セグメントブロックｉこページ値を付し、プロ
セッサよりアドレスバスを介して論理アドレスを、デー
タバスを介して該ページ値を表はすに必要な最小ビット
数ｍビットのデータを出力し、アドレス拡張手段すこて
、骸論理アドレスが共通部のアドレスを指定している場
合は、そのまま該主記憶装置の一理アドレスとし、セグ
メントブロックを指定している場合は各セグメントブロ
ック領域のアドレスを指定する擾こ必賛な最小ビット数
ｎビットの上位に骸ｍビットを加えて該主記憶装置の物
理アドレスとすることを特徴とするアドレス拡張方式で
ある。
部と所定の大きさの複数のセグメントブロックに分割し
、且つ各セグメントブロックｉこページ値を付し、プロ
セッサよりアドレスバスを介して論理アドレスを、デー
タバスを介して該ページ値を表はすに必要な最小ビット
数ｍビットのデータを出力し、アドレス拡張手段すこて
、骸論理アドレスが共通部のアドレスを指定している場
合は、そのまま該主記憶装置の一理アドレスとし、セグ
メントブロックを指定している場合は各セグメントブロ
ック領域のアドレスを指定する擾こ必賛な最小ビット数
ｎビットの上位に骸ｍビットを加えて該主記憶装置の物
理アドレスとすることを特徴とするアドレス拡張方式で
ある。
（ｆ） 発明の実施例
以下方発明の１実施例でメモリを１メガワードとした時
ｌこついて図に従って説明する。納３図は本発明の概念
図、Ｍ４１ａは本発明の実施例の物理アドレス２０ビツ
トの自答、第５図は本発明の実施例の拡張機構の概念図
、第６図は本発明の実施例のアドレス拡張回路の回路図
、第７図、第８図、第９図は夫々れ８Ｂが３２にワード
、１６にワードド、８にワードの場合の論理アドレスに
）と物理アドレス■の対応図である。
ｌこついて図に従って説明する。納３図は本発明の概念
図、Ｍ４１ａは本発明の実施例の物理アドレス２０ビツ
トの自答、第５図は本発明の実施例の拡張機構の概念図
、第６図は本発明の実施例のアドレス拡張回路の回路図
、第７図、第８図、第９図は夫々れ８Ｂが３２にワード
、１６にワードド、８にワードの場合の論理アドレスに
）と物理アドレス■の対応図である。
図中４はマイクロプロセッサ（以下μプルセッサと略称
する）、５はアドレス拡張回路、６は１Ｍワードのメモ
リ、７，８，９．１７−１．１７−２゜１７−３．１９
−１〜１９−７．２１−１〜２１−３はアンド回路、１
０．１８−１．１８７２．２０−１ヤ２０−３はオア回
路、１６−１〜１６−３はノット回路、１１はページレ
ジスタの読込み部、１２は八〇 Ｉ−ジレジスタの書込み部、１３〜１５は８Ｂ領域の大
きさに応じての設定抱子で１３は３２にワードの時、１
４は１６にワードの時、１５は８にワードの時に短絡す
る。Ｒ８−Ｒ３は抵抗である。
する）、５はアドレス拡張回路、６は１Ｍワードのメモ
リ、７，８，９．１７−１．１７−２゜１７−３．１９
−１〜１９−７．２１−１〜２１−３はアンド回路、１
０．１８−１．１８７２．２０−１ヤ２０−３はオア回
路、１６−１〜１６−３はノット回路、１１はページレ
ジスタの読込み部、１２は八〇 Ｉ−ジレジスタの書込み部、１３〜１５は８Ｂ領域の大
きさに応じての設定抱子で１３は３２にワードの時、１
４は１６にワードの時、１５は８にワードの時に短絡す
る。Ｒ８−Ｒ３は抵抗である。
第３図において＾プロセッサ４から１６ビツトアドレス
でアクセスされた論理アドレス空間６４にワードは第７
図〜第９図の（イ）に示す如く各８Ｂ領域の大きさに応
じて、ＯＢが３２にワード、８Ｂは３２にワードからａ
４Ｋｍ−ドの３２にワード、ＯＢが４８にワードＳＢが
４８にワードから６４にワードの１６にワード、ＯＢが
５６にワード、８Ｂが５６にワードから６４にワードに
分割され論理アドレスがＯＢ内にあった場合はそのまま
メモリのアドレスを指定する物理アドレスとなり論理ア
ドレスがＳＢ内にあった場合には第４図に示す如く、ペ
ージ値と論理アドレスによって２０ビツトの物理アドレ
スが作成される。これは第５図に示す１６ビツトの論理
アドレスの上位の０．１゜２の位置の０位置は３２にワ
ードから６４にワードの間であれば１１”となり、４８
にワードから６４にワードの間では０及び１の位置が＠
１．１１となり５６にワードから６４にワードの間では
０゜１．２の位置が”１ 、１ 、１”となる。従って
設定されたＳＢ領領域大きさに応じて、この０．１゜２
の位置の符号を見ればこの論理アドレスはＯＢ領域内を
示しているかＳＢ領域内を示しているか判明する。ここ
でページ値として８にワードを１ペ一ジ分とすると、第
７図〜第９図（５）■に示す如（８Ｂが３２にワードの
時は８Ｂ１を４ページ８Ｂ２を８ページ８Ｂ３０を１２
４ページとし８Ｂが１６にワードの時は８Ｂ１を６ペー
ジ８Ｂ２を８ページ、８Ｂ６０を１２６ページ、ＳＢが
８にワードの時は８Ｂ１を７ページ８Ｂ２を８ページ８
Ｂ１２Ｇを１２７ページとして、ページ指定とページ内
のアドレスを指定すれば１メガワードのメモリのアドレ
スを指定出来る。このページ値を指定するのには第５図
のページ値７ビツトの内、８Ｂが３２にワードの時は、
ページ値が４ページ飛びであるので上位の５ビツトで指
定出来、８Ｂが１６にワードの時は、ページ値が２ペー
ジ飛びであるので上位の６ビツトで指定出来、ＳＢが８
にワードの時は１ペ一ジ単位で連続しているので７ビツ
ト必要とする。−万３２にワードのアドレスを指定スる
のには１５ビツト必要であり１６にワードのアドレスを
指定するのには１４ビツト、８にワー゛ドのアドレスを
指定する９、には１３ビツトあればよい。故に８Ｂ領域
内の物理アドレスを指定するのには２０ビツトの内、Ｓ
Ｂが３２にワードの時はページ値指足として上位の５ビ
ツトを使用し、以下の１５ビツトで各８Ｂ内のアドレス
を指定すればよ＜、８Ｂが１６にワードの時はページ値
指定として上位の６ビツトを使用し、以下の１４ビツト
で各ＳＢ内のアドレスを指定すればよく、又８Ｂが８に
ワードの時はページ値指定として上位の７ビツトを使用
し、以下の１３ビツトで各８Ｂ内のアドレスを指定すれ
ばよい。このようにして２０ビツトの物理アドレスを作
成する。従ってページ値を切換えることにより１メガワ
ードのメモリの物理アドレスを自由にアクセスすること
が出来る。
でアクセスされた論理アドレス空間６４にワードは第７
図〜第９図の（イ）に示す如く各８Ｂ領域の大きさに応
じて、ＯＢが３２にワード、８Ｂは３２にワードからａ
４Ｋｍ−ドの３２にワード、ＯＢが４８にワードＳＢが
４８にワードから６４にワードの１６にワード、ＯＢが
５６にワード、８Ｂが５６にワードから６４にワードに
分割され論理アドレスがＯＢ内にあった場合はそのまま
メモリのアドレスを指定する物理アドレスとなり論理ア
ドレスがＳＢ内にあった場合には第４図に示す如く、ペ
ージ値と論理アドレスによって２０ビツトの物理アドレ
スが作成される。これは第５図に示す１６ビツトの論理
アドレスの上位の０．１゜２の位置の０位置は３２にワ
ードから６４にワードの間であれば１１”となり、４８
にワードから６４にワードの間では０及び１の位置が＠
１．１１となり５６にワードから６４にワードの間では
０゜１．２の位置が”１ 、１ 、１”となる。従って
設定されたＳＢ領領域大きさに応じて、この０．１゜２
の位置の符号を見ればこの論理アドレスはＯＢ領域内を
示しているかＳＢ領域内を示しているか判明する。ここ
でページ値として８にワードを１ペ一ジ分とすると、第
７図〜第９図（５）■に示す如（８Ｂが３２にワードの
時は８Ｂ１を４ページ８Ｂ２を８ページ８Ｂ３０を１２
４ページとし８Ｂが１６にワードの時は８Ｂ１を６ペー
ジ８Ｂ２を８ページ、８Ｂ６０を１２６ページ、ＳＢが
８にワードの時は８Ｂ１を７ページ８Ｂ２を８ページ８
Ｂ１２Ｇを１２７ページとして、ページ指定とページ内
のアドレスを指定すれば１メガワードのメモリのアドレ
スを指定出来る。このページ値を指定するのには第５図
のページ値７ビツトの内、８Ｂが３２にワードの時は、
ページ値が４ページ飛びであるので上位の５ビツトで指
定出来、８Ｂが１６にワードの時は、ページ値が２ペー
ジ飛びであるので上位の６ビツトで指定出来、ＳＢが８
にワードの時は１ペ一ジ単位で連続しているので７ビツ
ト必要とする。−万３２にワードのアドレスを指定スる
のには１５ビツト必要であり１６にワードのアドレスを
指定するのには１４ビツト、８にワー゛ドのアドレスを
指定する９、には１３ビツトあればよい。故に８Ｂ領域
内の物理アドレスを指定するのには２０ビツトの内、Ｓ
Ｂが３２にワードの時はページ値指足として上位の５ビ
ツトを使用し、以下の１５ビツトで各８Ｂ内のアドレス
を指定すればよ＜、８Ｂが１６にワードの時はページ値
指定として上位の６ビツトを使用し、以下の１４ビツト
で各ＳＢ内のアドレスを指定すればよく、又８Ｂが８に
ワードの時はページ値指定として上位の７ビツトを使用
し、以下の１３ビツトで各８Ｂ内のアドレスを指定すれ
ばよい。このようにして２０ビツトの物理アドレスを作
成する。従ってページ値を切換えることにより１メガワ
ードのメモリの物理アドレスを自由にアクセスすること
が出来る。
以上を実現する回路である第６図のアドレス拡張回路に
つき説明する。第３図のμプロセッサ４よりの１６ビツ
トの論理アドレスＡＤＯ〜ＡＤＺ ５の内上位３ビット
ＡＤＯ〜ＡＤ２はアンド回路２１−１〜２１−．３及び
１７−１〜１７−３４こ入力するようにしておく。又Ｓ
Ｂ領領域３２にワード、１６にワード、８にワード４こ
応じて設定端子１３゜１４．１５を短絡しておく。これ
により、ＳＢ領領域３２にワードの時で説明すると論理
アドレスムＤＯが０の時はＯＢ領域内のアドレス指定で
あるので論理アドレスＡＤＯ〜ＡＤ１５は其のままメモ
リの物理アドレスＡＯＯ〜Ａ１５となる・１の時は８Ｂ
領域内であるのでμプロセッサ４よりの７ビツトのデー
タＤＯ９〜Ｄ１５の内上位の５ビツトＤＯ９〜Ｄ１Ｂに
て８Ｂのページ値を指定してページレジスタ１２に入力
すると、これが８Ｂのページ値を指定する物理アドレス
ＢＡＯＯ〜ＢＡＯ３及びＡＯＯになり８Ｂ内のアドレス
を指定する論理アドレスＡＤＺ−ＡＤ１５の上位−こ加
えられ２０ビツトとなりメモリのＳＢの物理アドレスを
自由に指定出来る。８Ｂが１６にワード又は８にワード
の時は論理アドレスＡＤＯ，ＡＤＩ又はＡＤＯ。
つき説明する。第３図のμプロセッサ４よりの１６ビツ
トの論理アドレスＡＤＯ〜ＡＤＺ ５の内上位３ビット
ＡＤＯ〜ＡＤ２はアンド回路２１−１〜２１−．３及び
１７−１〜１７−３４こ入力するようにしておく。又Ｓ
Ｂ領領域３２にワード、１６にワード、８にワード４こ
応じて設定端子１３゜１４．１５を短絡しておく。これ
により、ＳＢ領領域３２にワードの時で説明すると論理
アドレスムＤＯが０の時はＯＢ領域内のアドレス指定で
あるので論理アドレスＡＤＯ〜ＡＤ１５は其のままメモ
リの物理アドレスＡＯＯ〜Ａ１５となる・１の時は８Ｂ
領域内であるのでμプロセッサ４よりの７ビツトのデー
タＤＯ９〜Ｄ１５の内上位の５ビツトＤＯ９〜Ｄ１Ｂに
て８Ｂのページ値を指定してページレジスタ１２に入力
すると、これが８Ｂのページ値を指定する物理アドレス
ＢＡＯＯ〜ＢＡＯ３及びＡＯＯになり８Ｂ内のアドレス
を指定する論理アドレスＡＤＺ−ＡＤ１５の上位−こ加
えられ２０ビツトとなりメモリのＳＢの物理アドレスを
自由に指定出来る。８Ｂが１６にワード又は８にワード
の時は論理アドレスＡＤＯ，ＡＤＩ又はＡＤＯ。
ＡＤＩ、ＡＤ２が＠１，１″又は＠１ 、１ 、１”で
あればＳＢ領域内でありそうでなければＯＢ領域内であ
る。ＯＢ領域内であれば王妃の如く論理アドレスは其の
ま才物理アドレスとなる。８Ｂ領域内であればμプロセ
ッサ４よりの７ビツトのデータＤ０９〜Ｄ１５の内上位
の６ビツト又は７ビツトで８Ｂのページ値を指定してペ
ージレジスタ１２に入力すると、この出力が物理アドレ
スＡＯ２〜Ａ１５又はＡＯ３〜Ａ１５の上位にたされ２
０ビツトの物理アドレスとなりメモリのＳＢの物理アド
レスを自由に指定出来る。伺ページレジスタ１１゜１２
はソフトウェアで管理され割込み発生時等の場合退避が
出来るよう読取り用又は書込み用の符号ＲＤＰＡＧ、Ｗ
ＴＰＡＧにて計み書き可能となっている。
あればＳＢ領域内でありそうでなければＯＢ領域内であ
る。ＯＢ領域内であれば王妃の如く論理アドレスは其の
ま才物理アドレスとなる。８Ｂ領域内であればμプロセ
ッサ４よりの７ビツトのデータＤ０９〜Ｄ１５の内上位
の６ビツト又は７ビツトで８Ｂのページ値を指定してペ
ージレジスタ１２に入力すると、この出力が物理アドレ
スＡＯ２〜Ａ１５又はＡＯ３〜Ａ１５の上位にたされ２
０ビツトの物理アドレスとなりメモリのＳＢの物理アド
レスを自由に指定出来る。伺ページレジスタ１１゜１２
はソフトウェアで管理され割込み発生時等の場合退避が
出来るよう読取り用又は書込み用の符号ＲＤＰＡＧ、Ｗ
ＴＰＡＧにて計み書き可能となっている。
以上の如くμプロセッサ４のアドレスバスヨリのメモリ
のアドレスを指定する１６ビツトの論理アドレスと、デ
ータバスよりのＳＢのページ値を指定するデータをアド
レス拡張回路５に入力すれば、必要な部分を合計して２
０ビツトのメモリのアドレスを指定する物理アドレスと
なり、１メガワードのメモリ６の物理アドレス空間を自
由にアクセスすることが出来る〇 以上はアドレス拡張回路を用いた例を示したが、第１０
図、第１１図によりプログラムを用いたアドレス拡張を
行なう場合について説明する。第１０図の場合メインメ
モリ６の領域６ｍにアドレス拡張グ胃グラムを格納して
おき、第１１図の７０−チャートに従ってアドレスの拡
張を行なう。すなわち、！イク四プロセッサ４により、
メモリ６の領域６ｍからアドレス拡張プログラムを読み
出す。
のアドレスを指定する１６ビツトの論理アドレスと、デ
ータバスよりのＳＢのページ値を指定するデータをアド
レス拡張回路５に入力すれば、必要な部分を合計して２
０ビツトのメモリのアドレスを指定する物理アドレスと
なり、１メガワードのメモリ６の物理アドレス空間を自
由にアクセスすることが出来る〇 以上はアドレス拡張回路を用いた例を示したが、第１０
図、第１１図によりプログラムを用いたアドレス拡張を
行なう場合について説明する。第１０図の場合メインメ
モリ６の領域６ｍにアドレス拡張グ胃グラムを格納して
おき、第１１図の７０−チャートに従ってアドレスの拡
張を行なう。すなわち、！イク四プロセッサ４により、
メモリ６の領域６ｍからアドレス拡張プログラムを読み
出す。
そして論理アドレスが、０８部にあるか、８Ｂ部にある
が判断する。０８部にある場合は論理アドレスを物理ア
ドレスとして、アドレスバスＢ、に出力する。一方８Ｂ
部にある場合は、８Ｂ領域の単位ブロックの大きさの設
定値を読みとり、３２にワードか１６にワードか８にワ
ードかの判断を行ない、設定値別に演算を行ないページ
値を求める。すなわち３２にワードの場合セグメント番
号を４倍し、１６にワードの場合セグメント番号を２倍
して４を加算し、８にワードの場合セグメント番号に６
を加えてページ値とする。そして、このページ値と論理
アドレスから前述の如く物理アドレスバスめアドレスバ
スＢ、に出力し、最初のステップに戻る。
が判断する。０８部にある場合は論理アドレスを物理ア
ドレスとして、アドレスバスＢ、に出力する。一方８Ｂ
部にある場合は、８Ｂ領域の単位ブロックの大きさの設
定値を読みとり、３２にワードか１６にワードか８にワ
ードかの判断を行ない、設定値別に演算を行ないページ
値を求める。すなわち３２にワードの場合セグメント番
号を４倍し、１６にワードの場合セグメント番号を２倍
して４を加算し、８にワードの場合セグメント番号に６
を加えてページ値とする。そして、このページ値と論理
アドレスから前述の如く物理アドレスバスめアドレスバ
スＢ、に出力し、最初のステップに戻る。
（２）発明の効果
以上詳細に説明した如く本発明によればメモリを拡張し
た場合ＳＢ領領域大きさによりメモリの拡張出来る容量
が変化しないので特に８Ｂの大きさを意識する必要もな
く又メモリの物理アドレスを連続してアクセス出来る効
果がある。
た場合ＳＢ領領域大きさによりメモリの拡張出来る容量
が変化しないので特に８Ｂの大きさを意識する必要もな
く又メモリの物理アドレスを連続してアクセス出来る効
果がある。
第１図は従来例のアドレス拡張方式の物理アドレスの内
容を示す図、第２図はメモリアドレス指足の場合の、論
理アドレスと物理アドレスの対応を示す図、第３図は本
発明の概念図、筒４内は本発明の実施例の物理アドレス
２０ビツトの内容を示す図、第５図は本発明の実施例の
アドレス拡張機構の概念図、第６図は本発明の実施例の
アドレス拡張回路の回路図、第７図第８図第９図は夫々
れ８Ｂが３２にワード、１６にワード、８にワードの場
合の論理アドレスと物理アドレスの対応図、第１０図は
本発明をグ彎グラムを用いて実施する場合の概念図、第
１１図は第１０図の動作フローチャートである。 一中１は拡張メモリアドレス指足領域、２は論理アドレ
ス領域、３はアドレスがＯＢ内か８Ｂ内かを判断する領
域、４はμプロセッサ、５はアドレス拡張回路、６は１
メガワードのメモリ、７゜８．９．１７−１．１７−２
．１７−３．１９−１〜１９−７．２１−１〜２１−３
はアンド回路、１０゜１８−１ 、１８−２ 、２０−
１〜２０−３はオア回路、１６−１〜１６−３はノット
回路、１１はページレジスジの読み込み部、１２はペー
ジレジスタの書込み部、１３〜１５は８Ｂ領域の大きさ
に応じての設定亀子、垢〜Ｒ１は抵抗である。 ！／勿 う Ｐｚ口 ！
容を示す図、第２図はメモリアドレス指足の場合の、論
理アドレスと物理アドレスの対応を示す図、第３図は本
発明の概念図、筒４内は本発明の実施例の物理アドレス
２０ビツトの内容を示す図、第５図は本発明の実施例の
アドレス拡張機構の概念図、第６図は本発明の実施例の
アドレス拡張回路の回路図、第７図第８図第９図は夫々
れ８Ｂが３２にワード、１６にワード、８にワードの場
合の論理アドレスと物理アドレスの対応図、第１０図は
本発明をグ彎グラムを用いて実施する場合の概念図、第
１１図は第１０図の動作フローチャートである。 一中１は拡張メモリアドレス指足領域、２は論理アドレ
ス領域、３はアドレスがＯＢ内か８Ｂ内かを判断する領
域、４はμプロセッサ、５はアドレス拡張回路、６は１
メガワードのメモリ、７゜８．９．１７−１．１７−２
．１７−３．１９−１〜１９−７．２１−１〜２１−３
はアンド回路、１０゜１８−１ 、１８−２ 、２０−
１〜２０−３はオア回路、１６−１〜１６−３はノット
回路、１１はページレジスジの読み込み部、１２はペー
ジレジスタの書込み部、１３〜１５は８Ｂ領域の大きさ
に応じての設定亀子、垢〜Ｒ１は抵抗である。 ！／勿 う Ｐｚ口 ！
Claims (1)
- 主記憶装置を共通部と所定の大きさの複数のセグメント
ブロックに分割し、且つセグメントブロックにページ値
を付し、プロセッサよりアドレスバスを介して論理アド
レスを、データＩ（スを介して該ページ値を表はすに必
要な′最小ビット数ｍビットのデータを出力し、アドレ
ス拡張手段にて、骸論理アドレスが共通部のアドレスを
指定している場合は、そのまま該主記憶装置の物理アド
レスとし、セグメントブロックを指定している場合は各
セグメントブロック領域のアドレスを指定するに必要な
最小ビット数ｎビットの上位に該ｍビットを加えて該主
記憶装置の物理アドレスとすることを特徴とするアドレ
ス拡張方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1866482A JPS58137064A (ja) | 1982-02-08 | 1982-02-08 | アドレス拡張方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1866482A JPS58137064A (ja) | 1982-02-08 | 1982-02-08 | アドレス拡張方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58137064A true JPS58137064A (ja) | 1983-08-15 |
Family
ID=11977874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1866482A Pending JPS58137064A (ja) | 1982-02-08 | 1982-02-08 | アドレス拡張方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58137064A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6068440A (ja) * | 1983-09-22 | 1985-04-19 | Fujitsu Ltd | バンク制御方法 |
| JPS61148548A (ja) * | 1984-12-21 | 1986-07-07 | Nec Corp | メモリアクセス方式 |
| JPH01185750A (ja) * | 1988-01-21 | 1989-07-25 | Nec Corp | メモリアドレス拡張装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52153628A (en) * | 1976-06-16 | 1977-12-20 | Nec Corp | Memory bus selector |
| JPS55118165A (en) * | 1979-03-06 | 1980-09-10 | Fujitsu Ltd | Data processor possessing extended memory |
| JPS5645946B2 (ja) * | 1978-11-09 | 1981-10-29 |
-
1982
- 1982-02-08 JP JP1866482A patent/JPS58137064A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52153628A (en) * | 1976-06-16 | 1977-12-20 | Nec Corp | Memory bus selector |
| JPS5645946B2 (ja) * | 1978-11-09 | 1981-10-29 | ||
| JPS55118165A (en) * | 1979-03-06 | 1980-09-10 | Fujitsu Ltd | Data processor possessing extended memory |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS61148548A (ja) * | 1984-12-21 | 1986-07-07 | Nec Corp | メモリアクセス方式 |
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