JPS58137051A - Error controller - Google Patents

Abstract

PURPOSE:To correct a shift due to synchronizing error automatically, by taking the number of bits required for the restoration of self-synchronism to a value not exceeding one-bit length. CONSTITUTION:A code polynomial division circuit 3 inputs a bit train supplied from a gate circuit 5 and that supplied to a buffer register 2. Whether or not the bit pattern outputted in parallel from the circuit 3 is a prescribed bit pattern is discriminated and an out-of-synchronism detection signal is outputted in response to the result of discrimination at an out-of-synchronism detection circuit. The bit error of the bit train read out from the register 2 is corrected depending on the bit pattern outputted in parallel with the circuit 3 and the predetermined bit pattern, and the bit at the specific order predetermined of the bit train read out from the register 2 is inverted at a bit inverter 13 and outputted.

Description

【発明の詳細な説明】 本発明はディジタルデータの伝送、あるいは蓄積などに
よって生じた娯りを自動的に訂正する装置に関し、特に
ブロック伝送されたデータ列の同期誤りによるずれを自
動的に訂正する誤り制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a device that automatically corrects errors caused by digital data transmission or storage, and in particular automatically corrects deviations due to synchronization errors in block-transmitted data strings. Error control device.

以下、説明の便宜上、データ伝送の場合について説明す
る。Hereinafter, for convenience of explanation, a case of data transmission will be explained.

データ伝送における誤りは、伝送路上の雑音によるもの
が多いことが認められている。従来、そのような雑音の
影響からのがれるために、送信側では情報ビット列をい
くつかのブロックに区切り、各ブロックに対し、一定の
規則でもって、冗長ビット列を付加してから、伝送路上
に送り出し、受信側では、この送られてきたデータ列の
前記冗長性をもとにして、各ブロックの誤りを検出し訂
正するという方式を採用している。It is recognized that errors in data transmission are often caused by noise on the transmission path. Conventionally, in order to avoid the influence of such noise, the transmitting side divides the information bit string into several blocks, adds redundant bit strings to each block according to a certain rule, and then sends it onto the transmission path. On the sending and receiving sides, a system is adopted in which errors in each block are detected and corrected based on the redundancy of the transmitted data string.

この冗長ビット列を付加する方法として従来一般によく
知られ利用されているものに、巡回符号を用いる方法が
ある。巡回符号についての詳細は例えば、（株）昭晃堂
から１９７３年に発行された刊行物「符号理論」のＰ、
　１９０〜Ｆ、　２４３に詳しく述べられている。以下
、この方法について例でもって説明する。A well-known and widely used method for adding this redundant bit string is a method using a cyclic code. For details about cyclic codes, see, for example, P. of the publication "Coding Theory" published by Shokodo Co., Ltd. in 1973.
190-F, 243. This method will be explained below using an example.

例えば、情報ビット系列を４ビツトごとに区切り、各４
ビツトの情報ビット系列に３ビツトからなる冗長ピッ）
！列を付加し、１ブロツクが７ビツトから成るビット系
列に変換された系列を伝送路上へ送り出す場合について
述べる。この場合まず多項式ｘ７＋１を割り切るＯまた
は１のみを係数とする多項式なあらかじめ定める。（た
だし割算は２を法として、つまり０＋０＝１＋１＝０．
０＋１＝１＋０＝１として行なう。） このような多項式は、生成多項式とよばれ、例えばＸ３
＋Ｘ＋１がその一例である。この生成多項式ｘ３＋ｘ＋
１を用いて、冗長ビット系列は、次のように定められる
。例えば情報ビット系列１１０１に対しては、このビッ
ト系列に対応する多項式１式％ ＋ｘ３を年数多項式ｘ３＋ｘ＋１　で割ったときの剰余
多項式０・Ｘ２＋０・ｘ−１−１の各係数ビットに対応
する系列００１を冗長ビット系列として付加するわけで
ある。そして１１０１００１なる系列が１ブロツクとし
て、伝送路上に送り出される。このことから、それぞれ
７ビツトから成る各ブロックに対応する多項式は、伝送
路上でビット誤りが起らない限り必ず生成多項式ｘ３＋
ｘ＋１で割り切れるように構成されていることになり、
受信側では各ブロックに対応する多項式を生成多項式で
割りその剰余多項式の係数ビットがすべて０であるか否
かを調べることによって誤りのない許容できる系列であ
るか否かを判定している。For example, if the information bit sequence is divided into 4 bits, each 4
Redundant bits consisting of 3 bits in the information bit sequence of bits)
! A case will be described in which a sequence is added and the sequence is converted into a bit sequence in which one block consists of 7 bits and is sent out onto a transmission path. In this case, first, a polynomial whose coefficients are only O or 1 that divides the polynomial x7+1 is determined in advance. (However, division is done modulo 2, that is, 0+0=1+1=0.
This is done as 0+1=1+0=1. ) Such a polynomial is called a generator polynomial, for example,
+X+1 is one example. This generator polynomial x3+x+
1, the redundant bit sequence is defined as follows. For example, for the information bit sequence 1101, the sequence 001 corresponds to each coefficient bit of the residual polynomial 0, is added as a redundant bit sequence. Then, the series 1101001 is sent out onto the transmission path as one block. From this, the polynomial corresponding to each block consisting of 7 bits is always the generator polynomial x3+ unless a bit error occurs on the transmission path.
It is constructed so that it is divisible by x+1,
On the receiving side, the polynomial corresponding to each block is divided by the generator polynomial, and by checking whether all the coefficient bits of the remainder polynomial are 0, it is determined whether the sequence is error-free and acceptable.

そして、誤りがあると判定した場合には、その剰余多項
式の各係数ビットをもとにして、受信データビット中の
誤りビットの訂正を行なっている。If it is determined that there is an error, the error bit in the received data bits is corrected based on each coefficient bit of the remainder polynomial.

しかしながら、このままでは、たとえは、前記１１０１
００１なる系列を巡回シフトした系列１１１０１００．
０１１１０１０，００１１１０１，１００１１１０．０
１００１１１，１０１００１１は、それぞれ情報ビット
列１１１０．０１１１，００１１，１００１．０１００
，１０１０を上記方法でもって７ビツトの系列へ変換し
たものとなっている。従って、データ送信中に、ビット
が失なわれたり追加されたりして、例えば１ビツト分だ
け各ブロックの区切りがずれてしまった場合、つまり１
ビツト分だけ同期はずれを起した場合、その同期はずれ
を起した各７ビノトの系列は、１／２の確率でもってま
た２ビツト、３ビツト、４ビツト、５ビツト。However, as it is, the example 1101
The sequence 1110100.001 is cyclically shifted from the sequence 001.
0111010,0011101,1001110.0
100111, 1010011 are information bit strings 1110.0111, 0011, 1001.0100, respectively
, 1010 are converted into a 7-bit series using the above method. Therefore, if bits are lost or added during data transmission, and the delimiter of each block is shifted by, for example, 1 bit, that is, 1
If the synchronization occurs by a bit, each 7-bit sequence that caused the synchronization will become 2 bits, 3 bits, 4 bits, and 5 bits again with a probability of 1/2.

６ビツト分だけ同期がはずれた場合には、それぞれ１／
２２．１／２３．１／２３．１／　２２．１／２の確率
でもって、誤っているにもかかわらず、正しい許容でき
る系列として受は取られる。そして、その受は取った系
列から間違った情報ビット系列へ変換されて受は収られ
ることになる。If the synchronization is lost by 6 bits, each 1/
22.1/23.1/23.1/ With probability of 22.1/2, Uke is taken as a correct and acceptable sequence even though it is incorrect. Then, the received sequence is converted into an incorrect information bit sequence, and the received sequence is resolved.

そのため、従来、巡回符号を送る場合には、そのままの
形でなく、各ブロックの前もって定められたいくつかの
特定番目のビットを反転してから伝送路上へ送り出し、
受信側ではこの送られてきたデータ列の前記特定番目の
ビットを再度反転して、もとの巡回符号に戻してから、
誤りの検出・訂正を行なっている。Therefore, conventionally, when transmitting a cyclic code, instead of sending it as is, a number of predetermined specific bits of each block are inverted before being sent onto the transmission path.
On the receiving side, the specified bit of the transmitted data string is inverted again to return it to the original cyclic code, and then
Errors are detected and corrected.

この場合には同期はずれを起しても正しい許容できる系
列となる確率は極めて小さくなるということが知られて
おり、このことから数ブロック間連続して、許容できな
い系列であると判定された時には、単なるビット誤りで
なく同期はずれによる誤りが生じていると判定している
。そして同期はずれと判定したあとは、各ブロックの区
切りを１ビツトずらし、新しいプロ２りに対応する多項
１１１十 式を生成多項式で割ったときの剰余多項式の係数ビット
がすべて０であったら、同期が回復したとみなし、０で
なかったらさらに各ブロックの区切りをもう１ビツトず
らし、同様の検査を行ない、同期が回−復したか否かを
判定している。同様の操作は、同期が回復されるまで続
行され、同期が回復されたとみなされた時点から、通常
のビット誤り検出・訂正の動作に復帰するように構成さ
れている。In this case, it is known that even if synchronization occurs, the probability that the sequence will be correct and acceptable is extremely small. Therefore, if the sequence is determined to be unacceptable for several blocks in a row, , it is determined that the error is not a simple bit error but is due to loss of synchronization. After determining that the synchronization is out of synchronization, the delimiter of each block is shifted by 1 bit, and if the coefficient bits of the remainder polynomial when dividing the polynomial 1110 equation corresponding to the new pro 2 by the generator polynomial are all 0, then the synchronization is It is assumed that synchronization has been recovered, and if it is not 0, the delimiter of each block is further shifted by one bit, and a similar check is performed to determine whether synchronization has been recovered. Similar operations are continued until synchronization is restored, and normal bit error detection and correction operations are resumed from the point at which synchronization is deemed to have been restored.

しかしながら、このような従来の方式に於ては同期はず
れと判定してから、前記特定番目のビットの誤反転の影
響を取り除くために、少なくとも１ブロツク長（ｌブロ
ックに含まれるビット数）分を要し、従って同期回復に
要するビット数が１ブロツク長分のビット数以上となり
、同期回復時間が長いという欠点を有していた。However, in such a conventional method, after determining that synchronization has been lost, in order to remove the influence of the erroneous inversion of the specific bit, at least one block length (the number of bits included in l block) is Therefore, the number of bits required for synchronization recovery is greater than the number of bits for one block length, resulting in a drawback that the synchronization recovery time is long.

本発明の目的は、上述の同期回復に袈するビット数が、
１ブロツク長をＮとしたとき、高々（Ｎ−１）となるよ
うな、従って、同期回復時間がより小さくなるような同
期誤り制御装置を提供することにある。The object of the present invention is to reduce the number of bits required for the above-mentioned synchronization recovery.
The object of the present invention is to provide a synchronization error control device in which the synchronization recovery time is at most (N-1) when one block length is N, and therefore the synchronization recovery time is shorter.

本発明によれば、このような同期誤り制御装置は、冗長
ビット列が付加され、さらＫあらかじめ定められた特定
番目のビットが反転′されてなるビット列を受信して、
ビット誤り並びに同期誤りを訂正する装置において、該
受信ビット列を格納するバッファレジスタと該バッファ
レジスタから読み出されるビット列を後述する同期はず
れ検出信号の有無によってゲートするゲート回路と、該
ゲ−）ＩＪ路から供給されるビット列および前記バッフ
ァレジスタへ供給されるビット列を入力とする符号多項
式割算回路と、該符号多項式割算回路より並列に出力さ
れるビットパターンが、あらかじめ定められたビットパ
ターンであるか否かを判定し、該判定結果に応じて前記
同期はずれ検出信号を出力する手段と、前記符号多項式
割算回路かち並列に出力されるビットパターンと前記あ
らかじめ定められたビットパターンとに依存して、前記
バッファレジスタから読み出されるビット列のビット誤
りを訂正すると共に前記バッファレジスタから読み出さ
れる該ビット列の前記あらかじめ定められた特定番目の
ビットを反転して出力する手段とを構成要素としてもつ
ことを特徴とする誤り制御装置として実現される。更に
また、本発明による同期誤り制御装置は、冗長ビット列
が付刃口され、さらに該冗長ビット列のあらかじめ定め
られた特定番目のビットが反転されてなるビット列を受
信してビット誤り並びに同期誤りを訂正する装置におい
て、該受信ビット列を格納するバッファレジスタと、該
バッファレジスタから読み出ぢれるビット列を後述する
同期はずれ検出信号の有無によってゲートするゲート回
路と、該ゲート回路から供給されるビット列および前記
バッファレジスタへ供給されるビット列を入力とする符
号多項式割算回路と、該符号多項式割算１ｇ回路より並
列に出力されるビットパターンが、あらかじめ定められ
たビットパターンであるか否かを判定し、該判定結果に
応じて、繭記同期紘ずれ検出信号を出力する手段と、前
記符号多項式割算回路から並列に出力されるビットパタ
ーンと前記あらかじめ定められたビットパターンとに依
存して、前記バッファレジスタから読み出されるビット
列のビット誤りを訂正して出力する手段とを構成要素と
して−也つごとを特徴とする誤り制御装置として実現さ
れる０ 次に本発明による誤り制御装置について実施例を示し、
図面を参照して詳細に説明する。According to the present invention, such a synchronization error control device receives a bit string in which a redundant bit string is added and a predetermined specific bit is inverted,
A device for correcting bit errors and synchronization errors includes a buffer register that stores the received bit string, a gate circuit that gates the bit string read from the buffer register depending on the presence or absence of an out-of-synchronization detection signal, which will be described later, and an IJ path. A coded polynomial division circuit which inputs the supplied bit string and the bit string supplied to the buffer register, and whether or not the bit pattern output in parallel from the coded polynomial division circuit is a predetermined bit pattern. means for determining whether the synchronization is the same and outputting the out-of-synchronization detection signal according to the determination result, depending on the bit pattern output in parallel from the code polynomial division circuit and the predetermined bit pattern, It is characterized by having as a component a means for correcting bit errors in the bit string read from the buffer register and inverting and outputting the predetermined specific bit of the bit string read from the buffer register. It is realized as an error control device. Furthermore, the synchronization error control device according to the present invention corrects bit errors and synchronization errors by receiving a bit string in which a redundant bit string is added and a predetermined specific bit of the redundant bit string is inverted. A buffer register that stores the received bit string, a gate circuit that gates the bit string read from the buffer register depending on the presence or absence of an out-of-synchronization detection signal, which will be described later, and a bit string supplied from the gate circuit and the buffer. A coded polynomial division circuit that inputs the bit string supplied to the register and a bit pattern output in parallel from the coded polynomial division 1g circuit are determined to determine whether or not they are predetermined bit patterns. Depending on the determination result, a means for outputting a synchronization detection signal, a bit pattern output in parallel from the code polynomial division circuit, and the predetermined bit pattern, the buffer register The error control device according to the present invention is realized as an error control device including means for correcting and outputting bit errors in a bit string read out as a component.
This will be explained in detail with reference to the drawings.

第１図は、本発明の一実施例を示すブロック図バッファ
レジスタ２および符号多項式割算回路３へ供給される。FIG. 1 is a block diagram showing one embodiment of the present invention, which is supplied to a buffer register 2 and a code polynomial divider circuit 3.

この受信ビット列は、前述した様に前もって定められた
特定番目のピッ°トが反転されたままの系列である。This received bit string is a sequence in which the predetermined specific numbered pit is inverted as described above.

なお、各制御パルスの説明は、第４図および第５図を用
いて後述するが、受信ビット列に同期したマスタークロ
ックＭＯＬＥ、並びにプシツク長Ｎにあわせた周期Ｎの
制御パルスＷＯＬＫ、および、前記あらかじめ定められ
た特定番目のビット位置にあわせた制御パルス８０ＬＫ
が少なくとも用意されているものとする。これらの制御
パルスは第４図の参照数字４で示された制御パルス生成
回路において生成される。The explanation of each control pulse will be given later with reference to FIGS. 4 and 5, but the master clock MOLE synchronized with the received bit string, the control pulse WOLK with a period N in accordance with the push length N, and the Control pulse 80LK according to the determined specific bit position
shall be provided at least. These control pulses are generated in a control pulse generation circuit indicated by reference numeral 4 in FIG.

さて、第１図において、ゲート回路５は、前記バッファ
レジスタ２から読み出された１ブロック長分前の受信ビ
ットを前記符号多項式割算回路３へ送り込むか白かを制
御するゲート回路であり、そのための制御信号が、ライ
ン６を介して供給される。つまり、ライン６を介して供
給される制御信号は、プルツク同期がはずれているとき
に扛。Now, in FIG. 1, the gate circuit 5 is a gate circuit that controls whether the received bits read out from the buffer register 2 by one block length before are sent to the code polynomial division circuit 3 or not. A control signal for this purpose is supplied via line 6. That is, the control signal supplied via line 6 will not be activated when the pull lock is out of synchronization.

１ブロック長分前の該受信ビットを、前記符号多項式割
算回路へ送り込み、そうでないときには、ライン７を”
　　（Ｌｏｗ）レベル状態にする信号である。ゲート回
路５は、例えばアンド（ＡＮＤ）回路で構成できる。The received bits from one block length ago are sent to the code polynomial division circuit, and if not, line 7 is
(Low) This is a signal that sets the level state. The gate circuit 5 can be configured with an AND circuit, for example.

ここで、同期はずれが起っていないものとしよう。この
とき、ライン７から紘入力が表いものと考えることがで
きるので、このラインの存在は無視できる。Let's assume that no synchronization has occurred. At this time, since the Hiro input from line 7 can be considered to be a representation, the existence of this line can be ignored.

そして符号多項式割算回路３は、−ブロック分のデータ
ピッ）＆Ｘｒ’＆：ｔ−・・　ｈａを受は取った時点で
、このデータビットに対応する受信符号多項式ＡＣｘ）
＝　ａｓ　ｘＮ−”十ａ２’　ｚＮ−２＋−＋ａ、ｊを
あらかじめ定められた生成多項式ｇ（ト）で割った時の
剰余多項式ｒ（ロ）の各係数ビットを、該符号多項式割
算回路内のレジスタに格納している。Then, the code polynomial division circuit 3 calculates the received code polynomial ACx) corresponding to this data bit at the time when it receives the data bits for -blocks)&Xr'&:t-...ha.
= as xN-"10a2' zN-2+-+a, each coefficient bit of the remainder polynomial r (b) when dividing j by a predetermined generator polynomial g (g) is stored in the code polynomial division circuit. is stored in the register.

第２図に、符号長Ｎ＝７．生成多項式ｇω＝ｘ３＋ｘ＋
１の場合の符号多項式割算回路の構成例を示す。第２図
に於て、２−１．２−２．２−３は排他的論理和回路で
、ＲＯ，ＴＬｌ、Ｒ２は１ビツトのレジスタでおる。今
の場合、ライン７からの入力はないとしているので、ラ
イン１からノ入力が直接排他的論理和回路２−２へ入力
されると考えてよい。レジスタＲＯ，Ｒ１，１２には、
１ブロック分つまり７ビツト分の受信ビットを受は取っ
た時点で前記剰余多項式ｒ。＋ｒ、　ｘ＋ｒｔ　ｘ”の
各係数ビット、。＋　ｒｌ＋　ｒ２がそれぞれ格納され
ている。なお割算の実行は、前記マスタークロックＭＯ
ＬＫに同期して行なわれるが、ＭＯＬＫは図２に於ては
省略しである。In FIG. 2, code length N=7. Generator polynomial gω=x3+x+
1 shows a configuration example of a code polynomial division circuit in the case of 1. In FIG. 2, 2-1.2-2.2-3 is an exclusive OR circuit, and RO, TL1, and R2 are 1-bit registers. In this case, since there is no input from line 7, it can be considered that the input from line 1 is directly input to the exclusive OR circuit 2-2. In registers RO, R1, 12,
The remainder polynomial r is obtained at the time when one block of received bits, that is, seven bits, is received. +r, x+rt
Although MOLK is performed in synchronization with LK, MOLK is omitted in FIG.

また、更に次のブロックの受信ビット列に対する割算を
実行するときには、前記ブロックの影響を打ち消すため
に、ブロックの先頭ビットを処理する直ＨＣ，第２図に
示される制御パルスＷＡＬＫを用いて、各レジスタをク
リアしている。Furthermore, when performing division on the received bit string of the next block, in order to cancel the influence of the previous block, the direct HC that processes the first bit of the block, and the control pulse WALK shown in FIG. Clearing registers.

なお、符号多項式割算回路３の動作並びに原理について
は、前記刊行物の１１６頁に記載されているので、ここ
では説明を省略する。Note that the operation and principle of the code polynomial division circuit 3 are described on page 116 of the aforementioned publication, so a description thereof will be omitted here.

ところであらかじめ定められた特定番目のビットを１１
＋１１＋・・・・・・＋　１１　番目のビットとし、反
転多項式Ｐ（２）を Ｐ　（ｘ）　＝　ｘＮ−”　＋　ｘト’　十・＝＋ｘ’
−”　トｔｈＧ：ｌ’、前記受信符号多項式Ａ（Ｘ）を
生成多項式ｇ（ト）で割ったときの剰余多項式ｒ−は、
伝送路上でビット誤りが生じない限り該反転多項式Ｐ（
至）をｇ（ロ）で割ったときの剰余多項式７（ト）に等
しい。なぜなら、前述したように、反転されたビットを
もとにもどして得られる多項式（Ａ（ト）−Ｐ（至））
は、前記巡回符号そのものであり、従って生成多項式ｇ
（ロ）で割り切れるように構成されているからである。By the way, the predetermined specific bit is 11
+11+・・・・・・+ Set the 11th bit as the inverted polynomial P(2) as P (x) = xN-” + xt'10・=+x'
-''thG:l', the remainder polynomial r- when the received code polynomial A(X) is divided by the generator polynomial g(g) is:
As long as no bit error occurs on the transmission path, the inverted polynomial P(
It is equivalent to the remainder polynomial 7 (g) when dividing (to) by g (b). This is because, as mentioned above, the polynomial (A (to) - P (to)) obtained by restoring the inverted bits
is the cyclic code itself, and therefore the generator polynomial g
This is because it is constructed so that it is divisible by (b).

また一方、ブロック同期が正しくとれていない場合、前
記多項式（Ａに）−Ｐ（ｘ））を前記生成多項式ｇ（ト
）で割り切れる確率は、きわめて小さいということも日
本国特許、特公昭４３−１１００６　（このなかには同
期誤り検出についてのみ述べられており、訂正について
は触れていない）において知られている。On the other hand, if block synchronization is not achieved correctly, the probability that the polynomial (A)-P(x)) is divisible by the generator polynomial g(g) is extremely small. 11006 (which only mentions synchronization error detection and does not mention correction).

従って、前記剰余多項式ｒ（ロ）とｒ（ロ）とが、等し
くなかった場合、同期誤りが生じているか、伝送路誤り
が生じているかのどちら′かであると判断することがで
きる。Therefore, if the remainder polynomials r(b) and r(b) are not equal, it can be determined that either a synchronization error or a transmission path error has occurred.

ビット誤りが数プｐククにわたって起る確率は小さいの
で、例えば、８ブｐツクとも連続して前記剰余多項式ｒ
ωと７（ロ）とが等しくなかったら、その時点で、同期
はずれ検出パルスを発生させ、該パルスをライン６上に
前記制御信号として供給する。Since the probability that a bit error will occur over several blocks is small, for example, the remainder polynomial r
If ω and 7 (b) are not equal, at that point an out-of-synchronization detection pulse is generated and this pulse is supplied on line 6 as the control signal.

この同期はずれ検出パルス拡、同期はずれ検出回路１１
によって得られる。この回路は、ビットパターン修正回
路９と、同期はずれ検出パルスを発生する回路１２より
成る。ビットパターン修正回路９は符号多項式割算回路
３より並列に出力されるビットパターンを、前記剰余多
項式７ωの係数ビットパターンで修正する回路であって
、修正されたビットパターンは％１ブロックの受信ビッ
トが受信され終った時点でみれば、前記剰余多項式ｒ（
ロ）および７（ト）間の差つまり（ｒ（ト）−７（至）
）の係数ビットを与えるパターンである。This out-of-synchronization detection pulse expansion, out-of-synchronization detection circuit 11
obtained by. This circuit consists of a bit pattern correction circuit 9 and a circuit 12 for generating an out-of-synchronization detection pulse. The bit pattern modification circuit 9 is a circuit that modifies the bit pattern output in parallel from the code polynomial division circuit 3 with the coefficient bit pattern of the remainder polynomial 7ω, and the modified bit pattern is the received bit of %1 block. When the remainder polynomial r(
The difference between (b) and 7 (g) is (r(g) - 7(to))
) is the pattern that gives the coefficient bits.

このような回路は上記符号多項式割算回路３から並列に
出力されるビットパターン並びにｒ（ト）の係数ビット
パターンの各対応するビット毎の排他的論理和をとる回
路として実現できる。Such a circuit can be realized as a circuit that takes the exclusive OR of each corresponding bit of the bit pattern output in parallel from the code polynomial division circuit 3 and the coefficient bit pattern of r(g).

従って１プ四ツクの受信ビットが受信され終った時点で
ビットパターン修正回路９の出力ビツトパターンが、す
べて零のビットパターンか否かでもって、同期が正しく
とれているかあるいは同期誤りもしくは伝送路エラーが
生じているかを判定できる。Therefore, when one cycle of received bits has been received, the output bit pattern of the bit pattern correction circuit 9 is a bit pattern of all zeros, which indicates whether synchronization is correct, synchronization error, or transmission line error. It can be determined whether this is occurring.

回路１２は、すべて零のビットパターンが、何ブｐツク
分連続して続いたかをカウントし、あらかじめ定められ
たカウ／ト数を越えたら同期誤り検出パルスを発生する
回路であり、カウンタとビットパターン判定器とゲート
回路で、容易に構成できることは明らかである。The circuit 12 is a circuit that counts the number of consecutive blocks of a bit pattern of all zeros and generates a synchronization error detection pulse when a predetermined number of counts is exceeded. It is clear that it can be easily constructed using a pattern judger and a gate circuit.

回路１２により発生した同期誤検出パルスは、り出力さ
れる各種制御信号を１ビット分ずらせる役割を果たす。The synchronization error detection pulse generated by the circuit 12 serves to shift the various control signals output by one bit.

一方ビット誤り検出パルス発生回路１０は、前記修正回
路９からの出力ビツトパターンを入力としており、誼修
正回路９と合わせてビット誤りの位置検出回路８を構成
している。On the other hand, the bit error detection pulse generation circuit 10 receives the output bit pattern from the correction circuit 9 as input, and together with the error correction circuit 9 constitutes a bit error position detection circuit 8.

前記１ブｐツク分の受信ビットを受信し終った時点で回
路１０へ供給されるビットパターンは、前記多項式（ｒ
（ロ）−７（ロ））の係数ビットパターンでおり、伝送
路上に誤りがなく、同期誤りもなければ、すべて零のビ
ットパターンとなるものである。そして、もしすべで零
のビットパターンでなかったならば、そのビットパター
ンに応じた誤り位置が回路ｌＯで検出され、対応するビ
ットが前記バッファレジスタ２から出力されるのど、岬
期して誤り検出パルスが回路１０より出力される、ビッ
ト反転器１３は排他的論理和回路にキリ構成されており
、誤りビットを前記誤り検出パルスによって反転すると
共に、前記制御パルス発生器４より出力される制御信号
８ＣＬＫに従って、前記前もって定められた特定番目の
ビットをも再度反転する回路である。The bit pattern supplied to the circuit 10 at the time when the received bits for one book p have been received is determined by the polynomial (r
This is a coefficient bit pattern of (b)-7(b)), and if there is no error on the transmission path and no synchronization error, the bit pattern will be all zeros. If the bit pattern is not all zeros, the error position corresponding to the bit pattern is detected by the circuit 10, and the corresponding bit is output from the buffer register 2. is output from the circuit 10. The bit inverter 13 is configured as an exclusive OR circuit, and inverts the error bit by the error detection pulse, and also outputs the control signal 8CLK from the control pulse generator 4. Accordingly, the circuit also inverts the predetermined specific bit.

なおビット誤り検出パルス発生回路ｌＯの具体的な構成
法についてはすでに前記刊行物のＰ。Note that the specific configuration method of the bit error detection pulse generation circuit IO has already been described in P of the above-mentioned publication.

２１９や３１０あるいは、ＰＰ、２５４〜２６４に記さ
れているので説明を省略する。219, 310, or PP, 254 to 264, so the explanation will be omitted.

また、前記前もって定められた特定番目のビットがすべ
て冗長ビットの場合には、ビット反転器１３において、
わざわざ該特定番目のビットを反転する必要社ない。な
ぜなら、受信端１４に於て必要なのは情“報ビットのみ
であるからである。従って、前記前もって定められた特
定番目のビットがすべて冗長ビットの場合には、前記制
御信号８０ＬＫを入力させる必要杜ない。従ってその分
だ単となる。Further, if all of the predetermined specific bits are redundant bits, the bit inverter 13
There is no need to go to the trouble of inverting the specific bit. This is because only the information bits are necessary at the receiving end 14. Therefore, if all the predetermined specific bits are redundant bits, there is no need to input the control signal 80LK. No. Therefore, it is only that much.

次に−、ライン６を介して前記同期状ずれ検出パルスが
供給されたとき、同期回復動作がどのようＫして行なわ
れるかについて述べる。まず、同期はずれと判定された
とき、受信ビット列のブロックの区切りを１ビツトだけ
ずらす必要があるが、ライン６を介して供給された同期
はずれ検出パルスによって、前記制御パルス発生器４円
のカウンタを制御することにより、プルツク長Ｎに合わ
せたＩＩ期Ｎの制御パルスＷＯＬＫおよび、前記制御パ
ルス８０ＬＫを１ビツト分だけ遅れて皺発生器４より出
力させられることは、当業者には自明のことである。Next, it will be described how the synchronization recovery operation is carried out when the synchronization detection pulse is supplied via line 6. First, when it is determined that the synchronization is out of synchronization, it is necessary to shift the block delimiter of the received bit string by one bit. It is obvious to those skilled in the art that by controlling, the control pulse WOLK of the II period N corresponding to the pull length N and the control pulse 80LK can be outputted from the wrinkle generator 4 with a delay of one bit. be.

また、クロックの区切りを１ビツト分のみずらしたとき
、前記符号多項式割算回路３のレジスタ内には、新しい
ブロックに対する剰余多項式の係数ビットが格納される
必要がある。そのためには古いブロックの先頭ビットの
影響を打消し、新しいブロックの最後のビットを取り入
れる必要がある０ 例えば、符号長Ｎ＝７．生成多項式ｇ（ロ）＝＝　ｚａ
＋　ｘ　＋　１とし、受信ビット列として％ｊＬｒｗＪ
Ｌｔ’＋・・・ａ　、／を１ブロツクとして受は取り、
同期はずれ検出のために＆　＊’　ｔ　ＩＬ　ｍ’　＋
・・・、ａ、′を新しいクロックとして考える場合につ
いて述べる。Furthermore, when the clock break is shifted by one bit, the coefficient bits of the remainder polynomial for the new block must be stored in the register of the code polynomial division circuit 3. To do this, it is necessary to cancel the influence of the first bit of the old block and incorporate the last bit of the new block. For example, code length N=7. Generator polynomial g(b) == za
+ x + 1, and the received bit string is %jLrwJ
Lt'+...a, / is taken as one block,
To detect out of synchronization &*' t IL m' +
. . , a,' will be considered as a new clock.

受信ピッ）ａｙ’を受は取った時点で、前記符号多項式
割算回路３内に紘、ａ、’ｘ’十ａ２’ｘ’＋・・・十
ａ７を生成多項式ｇ（ト）＝ｘ”＋ｚ＋１で割ったとき
の剰余多項式の係数ビットが格納されている。At the time when the reception pick) ay' is received, the code polynomial division circuit 3 generates the polynomial g(g)=x''. Coefficient bits of the remainder polynomial when divided by +z+1 are stored.

受信ビット＆１′の影響を打消さないで、そのまま次の
クロックに進めば、前記符号多項式割算回路３内には ａ、／　ｘ’＋ａｌ’　ｘ’＋・・・＋ａｔ’ｚ＋ａ＠
’　　を生成多項式ｇωで割ったときの剰余多項式の係
数ビットが格納される。但し、前述したように制御パル
スＷＯＬＫは１ビツト分のみずれるので、前に述べたよ
うに、符号多項式割算Ｕ路３内のレジスタはクリアされ
ないで、そのまま次の受信ピッ）ａ＠’の処理に移る点
に留意する必要がある。If we proceed to the next clock without canceling the influence of the received bit &1', the code polynomial division circuit 3 will contain a, / x'+al'x'+...+at'z+a@
The coefficient bits of the remainder polynomial when ' is divided by the generator polynomial gω are stored. However, as mentioned above, since the control pulse WOLK is shifted by one bit, the register in the code polynomial division U path 3 is not cleared and the next received signal a@' is processed as is. It is necessary to keep in mind that the transition to

従って、受信ピッ□□）ａｍ’の影響を除くためＫａの
ために、第１図のライン７を介して、グー４回路５を”
通り抜けてきた古′いブロックの先頭ビットが、前記符
号多項式割算回路内へ入力される。より具体的には、第
２図に示す通り、ライン７を介してきた古いクロックの
先頭ビットａ１′の分だけ差し引かれるように、排他的
論理和回路２−１が設けられている。Therefore, in order to remove the influence of the receiving pitch □□)am', the Goo 4 circuit 5 is connected to Ka through the line 7 in FIG.
The leading bit of the old block passed through is input into the code polynomial division circuit. More specifically, as shown in FIG. 2, an exclusive OR circuit 2-1 is provided so that the first bit a1' of the old clock transmitted via line 7 is subtracted.

なお、一般に符号長Ｎとしては１色々前えられ上述のよ
うにａｔ’　ｘＮ（Ｎ　＝　７　）が生成多項式ｇ（ロ
）で割り切れるようになっているとは限らない。例えば
上述の例で％Ｎ＝６とした場合、受信ビットａ　１／の
影響を取り除くためには１．ａｌ’ｘ’を生成多項式ｇ
（ロ）＝ｘ”＋ｘ＋１で割ったときの剰余多項式ａｌ’
ｘ”＋ａ、’の係数ビット（＆１’ｔ　Ｏ＊　ａ１／　
）を、次の受信ピッ）’ａ、’を処理する時点で、前記
符号多項式割算回路３内に入力し差し引いてやる必要が
ある。Note that the code length N is generally set in advance by one number, and as described above, at' x N (N = 7) is not necessarily divisible by the generator polynomial g (b). For example, if %N=6 in the above example, 1. al'x' is generated by the polynomial g
(b) Remainder polynomial al' when divided by = x''+x+1
Coefficient bits of x''+a,'(&1't O* a1/
) must be input into the code polynomial division circuit 3 and subtracted at the time of processing the next received signal 'a,'.

第３図は、上記符号長Ｎ＝６の場合の符号多項式割算回
路３の具体的な構成例である。第３図に於て、３−１〜
３−４は排他的論理和回路、ＲＯ〜Ｒ２は１ビツトのレ
ジスタである。ライン７を介してきた古いブロックの先
頭ピッ）ａｍ’の分がレジスタＲＯおよびＲ２へ差し引
かれて入力されるように、ライン７は排他的論理和回路
３−１および３−４に接続しており、前述したようにａ
　、／ｘ”＋ａｌ’の係数ビット（’１′＋　０＊　ｊ
’ｌ’　）が、次の受信ピッ）ａ、’を処理する時点で
、差し引かれて入力されるような構成となっている。FIG. 3 shows a specific example of the configuration of the code polynomial division circuit 3 when the code length N=6. In Figure 3, 3-1~
3-4 is an exclusive OR circuit, and RO to R2 are 1-bit registers. Line 7 is connected to exclusive OR circuits 3-1 and 3-4 so that the leading bit (am') of the old block that has come through line 7 is subtracted and input to registers RO and R2. As mentioned above, a
, /x"+al' coefficient bit ('1'+ 0* j
'l') is subtracted and inputted at the time of processing the next received pip) a,'.

従って１本発明に従えば同期はずれ状態を検出したとき
、１ビツトずつずらしながら新しい各クロックに対する
剰余多項式の各係数を調べることにより同期状態か否か
を調べて行くことができる。Therefore, according to the present invention, when an out-of-synchronization state is detected, it is possible to check whether or not the synchronization state is present by checking each coefficient of the remainder polynomial for each new clock while shifting one bit at a time.

前述の同期はずれ検出パルス発生回路１０には誤りブロ
ックが連続して続かないと、つまり一回でも、誤りブロ
ックなしと判定したら同期誤り検出パルスは発生しない
ので、その時点で、同期はｐツクされ、上記同期はずれ
検出パルス発生回路ｌＯ内にある連続した誤りブロック
数をカウントするカウンタはクリアされるように構成さ
れている。The aforementioned out-of-synchronization detection pulse generation circuit 10 will not generate a synchronization error detection pulse unless there are consecutive error blocks, that is, if it determines that there are no error blocks even once, the synchronization error detection pulse will not be generated at that point. , a counter for counting the number of consecutive error blocks in the out-of-synchronization detection pulse generation circuit IO is configured to be cleared.

一方、伝送路上にビット誤りが生じたときにはビット誤
りの影響が、前記符号多項式割算回路３のレジスタ内に
ずっと残ることになる。そこで、ｌブロック分ずらして
も同期が回復しないときには、−たん上記連続した誤り
≠骨デナブロック数をカウントするカウンタはクリアさ
れるように構成されているものとする。このとき、クリ
アされた時点で、同期誤り検出パルスは発生されず、従
ってまた同期がロックされることＫより、前記制御信号
ＷＯＬＫでもって前記符号多項式割算回路３内のレジス
タは前述したようにクリアされ、あらたに最初からＮビ
ット分の割算を実行し直すことに表る。従ってビット誤
りの影響はとり除かれることになる。On the other hand, when a bit error occurs on the transmission path, the influence of the bit error remains in the register of the code polynomial division circuit 3 forever. Therefore, if synchronization is not restored even after shifting by l blocks, the counter for counting the number of continuous errors≠bone blocks is configured to be cleared. At this time, when the synchronization error detection pulse is cleared, the synchronization error detection pulse is not generated and the synchronization is locked again. It is cleared and the division for N bits is executed again from the beginning. Therefore, the influence of bit errors is removed.

しかし、ビット誤りが多数ブロックにわたって起る確率
は極めて低いと考えられるので、このような操作を何回
も行なう確率Ｃまた極めて低いと考えられる。更に、同
期回復モードの時点とビット誤り発生の時点とが重なる
ことも確率的には低いと考えられる。従って同期回復に
要するビット数も殆んどの場合高々（Ｎ−１）であると
考えることができる。However, since the probability that bit errors will occur over a large number of blocks is considered to be extremely low, the probability C of performing such an operation many times is also considered to be extremely low. Furthermore, it is considered that the probability that the time point of synchronization recovery mode and the time point of bit error occurrence overlap is low. Therefore, the number of bits required for synchronization recovery can be considered to be at most (N-1) in most cases.

なお、上記説明においては、符号長７０巡回符号を主に
例にとって説明したが、他の符号長をもつ符号について
も、また巡回符号の先願の数ビットを０に固定して、送
信しないようにすることによって全体の符号長を短かく
した短縮巡回符号についても、本発明が有効であること
は明らかであり、本発明の範囲内に含まれる。In the above explanation, we mainly took the code length 70 cyclic code as an example, but codes with other code lengths can also be used. It is clear that the present invention is effective also for a shortened cyclic code in which the overall code length is shortened by shortening the code length, and is included within the scope of the present invention.

更に、上記実施例に於ては、符号長Ｎのブロックがすき
間なく連続して受信される場合を例にして説明したが、
各ブロック間にいくつかのダ１−ビットがはさまった形
で受信される場合にも適用できることは言うまでもない
。Furthermore, in the above embodiment, the case where blocks of code length N are received consecutively without any gaps was explained as an example.
Needless to say, the present invention can also be applied to a case where several data bits are received between each block.

以上の説明により明らかなように本実１ｊｌｉＫよれば
、簡単な構成によって、自己同期回復に要するビット数
を高々１プ胃ツク長を越えない程度の値にすることがで
きこれにより、同期はずれによる回復時間が極めて縮少
され、誤り制御の性能向上に対して得られる効果状大き
い。As is clear from the above explanation, according to Honjitsu 1jliK, with a simple configuration, the number of bits required for self-synchronization recovery can be reduced to a value that does not exceed at most one block length. The recovery time is extremely reduced and the effect of improving error control performance is significant.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明による実施例の構成例を示すプリッタ図
、第２図およびＩＮ３図はｊｉ！ＩＩＩに於る符号多項
式割算回路の更に具体的な１例を示す因である。 図において、１は入力ライン、２はバッファレジスタ、
３は符号多項式割算回路、４は制御パルス発生器、５は
ゲート回路、６は同期はずれ検出パルスを運ぶライン、
７は前記バッファレジスタの出力ビットをゲート回路５
でゲートして得たビットを運ぶライン、８はピッ）誤り
位置検出回路、９はビットパターン修正回路、１０はビ
ット誤り検出パルス発生回路、１１は同期はずれ検出回
路、１２は同期はずれ検出パルス発生回路、Ｒ３はビッ
ト反転器、１４社受信端、２−１．２−２．２−３．３
−１．３−２．３−３および３−４は排他的論理和回路
、ＫＯ，Ｒ１および’８２ｄｌビットのレジスタである
。 第１図 Ｍ　２　図 第３図FIG. 1 is a splitter diagram showing a configuration example of an embodiment according to the present invention, and FIG. 2 and IN3 diagram are ji! This is a more specific example of the code polynomial division circuit in III. In the figure, 1 is an input line, 2 is a buffer register,
3 is a code polynomial division circuit, 4 is a control pulse generator, 5 is a gate circuit, 6 is a line carrying an out-of-synchronization detection pulse,
7 connects the output bit of the buffer register to the gate circuit 5
8 is a pip) error position detection circuit, 9 is a bit pattern correction circuit, 10 is a bit error detection pulse generation circuit, 11 is an out-of-synchronization detection circuit, and 12 is an out-of-synchronization detection pulse generation circuit. Circuit, R3 is a bit inverter, 14 company receiving end, 2-1.2-2.2-3.3
-1.3-2.3-3 and 3-4 are exclusive OR circuits, KO, R1 and '82dl bit registers. Figure 1M 2 Figure 3

Claims (1)

【特許請求の範囲】 １１、冗長ビット列が付加され、さらにあらかじめ定め
られた特定番目のビットが反転されてなるビット列を受
信して、ビット誤り並びに同期誤りを訂正する装置にお
いて、該受信ビット列を格納するバッファレジスタと、
該バッファレジスターから読み出されるビット列を後述
する同期はずれ検出信号の有無によってゲートするゲー
ト回路と、該ゲート回路から供給されるビット列および
前記バッファレジスタへ供給されるビット列を入力とす
る符号多項式割算回路と、骸符号多項式割算回路より並
列に出力されるビットパターンが、あらかじめ定められ
たビットパターンであるが否かを判定し、該判定結果に
応じて前記同期はずれ検出信号を出力する手段と、前記
符号多項式割算回路から並列に出力されるビットパター
ンと前記あらかじめ定めらねたビットパターンとに依存
して％前記バッファレジスタから読み出されるビット列
のビット誤りを訂正すると共に、前記バッファレジスタ
から読み出される該ビット列の前記あらかじめ定められ
た特定番目のビットを反転して出力する手段とを構成要
素としてもつことを特徴とする誤り制御装置。 ２、冗長ビット列が付加され、さらに該冗長ビット列の
あらかじめ定められた特定番目のビットが反転されてな
るビット列を受信して、ビット誤り並びに同期誤りを訂
正する装置において、該受信ビット列を格納するバッフ
ァレジスタと、該バッファレジスタから読み出され゛る
ビット列を後述する同期はずれ検出信号の有無によって
ゲートするゲート回路と、該ゲート回路から供給される
ビット列および前記バッファレジスタへ供給されるビッ
ト列を入力とする符号多項式割算回路と、該符号多項式
割算回路より並列に出力されるビットパターンが、あら
かじめ定められたビットパターンであるか否かを判定し
、該判定結果に応じて、前記同期はずれ検出信号を出力
する手段と、前記符号多項式割算回路から並列に出力さ
れるビットパターンと前記あらかじめ定められたビット
パターンとに依存して、前記バンファレジスタから読み
出されるビット列のビット誤りを訂正して出力する手段
とを構成要素としてもつことを特徴とする誤り制御装置
。[Claims] 11. In an apparatus for receiving a bit string in which a redundant bit string is added and further inverting a predetermined specific bit, and correcting bit errors and synchronization errors, the received bit string is stored. a buffer register to
a gate circuit that gates a bit string read from the buffer register depending on the presence or absence of an out-of-synchronization detection signal, which will be described later; and a code polynomial division circuit that receives the bit string supplied from the gate circuit and the bit string supplied to the buffer register. , means for determining whether or not the bit patterns output in parallel from the skeleton code polynomial division circuit are predetermined bit patterns, and outputting the out-of-synchronization detection signal in accordance with the determination result; Corrects bit errors in the bit string read from the buffer register depending on the bit pattern output in parallel from the code polynomial division circuit and the predetermined bit pattern, and corrects the bit error in the bit string read from the buffer register. An error control device comprising as a component a means for inverting and outputting the predetermined specific numbered bit of a bit string. 2. A buffer for storing the received bit string in a device that receives a bit string to which a redundant bit string is added and in which a predetermined specific bit of the redundant bit string is inverted, and corrects bit errors and synchronization errors. A register, a gate circuit that gates a bit string read from the buffer register depending on the presence or absence of an out-of-synchronization detection signal, which will be described later, and inputs the bit string supplied from the gate circuit and the bit string supplied to the buffer register. A code polynomial division circuit and a bit pattern output in parallel from the code polynomial division circuit determine whether or not they are predetermined bit patterns, and according to the determination result, the out-of-synchronization detection signal is output. correcting bit errors in the bit string read from the bumper register depending on the bit pattern output in parallel from the code polynomial division circuit and the predetermined bit pattern and outputting the corrected bit error. An error control device characterized in that it has as a component a means for controlling.