JPH01274248A - Code synchronizing circuit - Google Patents

Abstract

PURPOSE:To set a pull-in time in proportion to code length and to prevent it from being extended quickly by initializing a syndrome computing element when both the computed output of the computing element and a signal in which the computed output is delayed by one code length coincide. CONSTITUTION:The computed output of an arithmetic circuit 1 that is the syndrome computing element in which the control of initialization is realized and the signal in which the computed output is delayed by one code length at a delay circuit 2 are inputted to a decision circuit 3. The decision circuit 3 decides the coincidence and discrepancy of both input, and inputs a decision result to a selector 6, and also, inputs it to the selector 6 via a NOT circuit 4 and a counter 5. The selector 6 supplies either the decision result 13 from the decision circuit 3 or a carry 14 from the counter 5 to the arithmetic circuit 1 as a reset signal 15.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は符号同期回路に関し、特にブロック符号の誤り
訂正復号化回路における符号同期回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a code synchronization circuit, and particularly to a code synchronization circuit in an error correction decoding circuit for block codes.

〔従来の技術〕[Conventional technology]

ブロック符号化したデータ信号の誤り訂正復号化回路は
、入力したデータ信号の各符号語ごとにシンドロームを
計算し、その符号語中のデータビットの誤りをシンドロ
ームに基づいて訂正する。An error correction decoding circuit for a block-coded data signal calculates a syndrome for each code word of an input data signal, and corrects errors in data bits in the code word based on the syndrome.

シンドロームは、符号語の各ビットを係数とする多項式
を生成多項式で割った剰余の多項式の係数であり、その
符号語に誤りがなければ０になる。A syndrome is a coefficient of a residual polynomial obtained by dividing a polynomial whose coefficients are each bit of a code word by a generator polynomial, and becomes 0 if there is no error in the code word.

情報ビット数に、符号長ｎのブロック符号の場合、シン
ドローム演算器は帰還絡付の（ｎ　−ｋ）段のシフトレ
ジスタで構成され、帰還路は生成多項式によって決定さ
れる。シフトレジスタをクリアした後１符号語の全ビッ
トを１ビットずつシフトレジスタに読込ませたとき、シ
フトレジスタの状態（内部状態）からシンドロームが得
られる。In the case of a block code where the number of information bits is n and the code length is n, the syndrome arithmetic unit is composed of (nk) stage shift registers with feedback, and the feedback path is determined by a generator polynomial. When all bits of one code word are read into the shift register bit by bit after clearing the shift register, a syndrome is obtained from the state (internal state) of the shift register.

かかる誤り訂正復号化回路は、入力するデータ信号に符
号同期して正しいタイミングでシンドローム演算器のシ
フトレジスタをクリア（初期化）する必要がある。この
符号同期を行う従来の符号同期回路は、以下述べるよう
にして、符号同期を行っていた。Such an error correction decoding circuit needs to clear (initialize) the shift register of the syndrome calculator at the correct timing in code synchronization with the input data signal. A conventional code synchronization circuit that performs this code synchronization performs code synchronization as described below.

まず任意のタイミングでシンドローム演算器を初期化し
、続いて、入力データ信号をｎビット読込ませる。この
ｎビットに誤りはないものとして、符号同期がとれてい
れば出力するシンドロームは０となる。シンドロームが
０でなければ、前回読込んだｎビットから１ビットおい
てシンドローム演算器を初期化し、続いてｎビットを読
込ませる。First, the syndrome arithmetic unit is initialized at an arbitrary timing, and then an n-bit input data signal is read. Assuming that there is no error in these n bits, if code synchronization is achieved, the syndrome to be output will be 0. If the syndrome is not 0, the syndrome arithmetic unit is initialized by adding one bit from the previously read n bits, and then the n bits are read.

このような試行を最大（ｎ−１）回行えば、必ず符号同
期がとれる。データ信号のクロック周期をＴとすれば、
１回の試行にＴ　（ｎ＋１）の時間を要するので、符号
同期の（最長）引込み時間はＴ　（ｎ＋１）（ｎ−１）
＃Ｔｎ２となる。If such trials are performed a maximum of (n-1) times, code synchronization can be achieved without fail. If the clock period of the data signal is T, then
Since one trial takes T (n+1) time, the (maximum) code synchronization pull-in time is T (n+1)(n-1)
#Tn2.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上述した従来の符号同期回路は、符号同期の引込み時間
が符号長の２乗に比例するので、符号長が長くなるにつ
れて引込み時間が急速に長くなる欠点がある。The above-described conventional code synchronization circuit has a drawback that the code synchronization pull-in time is proportional to the square of the code length, so that the pull-in time increases rapidly as the code length increases.

本発明の目的は、符号長が長くなっても同期引込み時間
がそれほど急速には長くならない符号同期回路を提供す
ることにある。An object of the present invention is to provide a code synchronization circuit in which the synchronization pull-in time does not increase so rapidly even when the code length increases.

〔課題を解決するための手段〕[Means to solve the problem]

本発明の符号同期回路は、ブロック符号化したデータ信
号を１ビットずつ読込むごとに内部状態を変え新しい内
部状態に対応する演算結果を出力しあらかじめ前記内部
状態を初期化した後前記データ信号の１符号語の全ビッ
トを読込んだとき前記演算結果がシンドロームとなる演
算器と、前記演算結果を前記符号語の長さ遅延させる遅
延回路と、この遅延回路で遅延させる前の前記演算結果
及び遅延させた後の前記演算結果の一致・不一致を判定
する判定回路と、この判定回路の判定結果が一致である
とき前記演算器の前記内部状態を初期化する手段とを備
えている。The code synchronization circuit of the present invention changes its internal state each time it reads a block-encoded data signal one bit at a time, and outputs a calculation result corresponding to the new internal state, and after initializing the internal state in advance, an arithmetic unit in which the arithmetic result becomes a syndrome when all bits of one code word are read; a delay circuit that delays the arithmetic result by the length of the code word; and the arithmetic result before being delayed by the delay circuit; The computer includes a determination circuit that determines whether the delayed operation results match or do not match, and means that initializes the internal state of the arithmetic unit when the determination result of the determination circuit is a match.

〔実施例〕〔Example〕

次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.

第１図は本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.

第１図に示す実施例は、リセット信号１５及びデータ信
号１１を入力する演算回路１と、演算回路１の出力した
演算結果１２を入力する遅延回路２と、演算結果１２及
び遅延回路２の出力信号を入力する判定回路３と、判定
回路３の判定結果１３を入力するＮＯＴ回路４と、ＮＯ
Ｔ回路４の出力信号を入力するカウンタ５と、カウンタ
５の出力したキャリー１４又は判定結果１３のいずれか
一方を選択しリセット信号１５として出力するセレクタ
６とを備えて構成されている。The embodiment shown in FIG. 1 includes an arithmetic circuit 1 that receives a reset signal 15 and a data signal 11, a delay circuit 2 that receives an arithmetic result 12 output from the arithmetic circuit 1, and an output of the arithmetic result 12 and the delay circuit 2. A determination circuit 3 to which a signal is input, a NOT circuit 4 to which a determination result 13 of the determination circuit 3 is input, and a NO
It is comprised of a counter 5 that inputs the output signal of the T circuit 4, and a selector 6 that selects either the carry 14 or the determination result 13 output from the counter 5 and outputs it as a reset signal 15.

データ信号１１はブロック符号化したビット列であり、
ブロック符号の符号長をｎ、生成多項式をｇ　（ｘ）で
あるとする。演算回路１は、リセット信号１５が“１”
になることによって内部状態が初期化されることを除い
ては、従来のシンドローム演算器と同じ回路である。デ
ータ信号１１のクロック周期をＴとすると、遅延回路２
の遅延時間はｎＴである。判定回路３は、判定結果が一
致であるとき判定結果１３を“１″にし、不一致である
とき“０”にする。カウンタ４は（ｎ−１）進カウンタ
であり、′１”が（ｎ−１）凹入力するごとにキャリー
１４を“１”にする。The data signal 11 is a block encoded bit string,
Assume that the code length of the block code is n and the generator polynomial is g (x). In the arithmetic circuit 1, the reset signal 15 is “1”
This is the same circuit as a conventional syndrome calculator, except that the internal state is initialized by . If the clock period of the data signal 11 is T, then the delay circuit 2
The delay time of is nT. The judgment circuit 3 sets the judgment result 13 to "1" when the judgment result is a match, and sets it to "0" when the judgment result is a mismatch. The counter 4 is an (n-1) base counter, and the carry 14 is set to "1" every time '1' is inputted (n-1) in the negative direction.

起動後の同期引込み期間中、セレクタ６に判定結果１３
を選択出力させる。演算回路１は、データ信号１１を１
ビット読込むごとにシンドローム相当の演算結果１２を
出力する。演算回路１が起動後ｎビットを読込むと、遅
延回路２は１符号長（＝　ｎ　Ｔ）遅延した演算結果１
２を出力する。このときまで、判定回路３の２人力は（
きわめて高い確率で）一致せず、判定結果１３は“０”
となり、演算回路１は初期化されない。この後も、演算
回路ｌが１符号語の最後のビットを読込むまで、（同様
にきわめて高い確率で）演算回路１は初期化されない。During the synchronization pull-in period after startup, judgment result 13 is displayed in selector 6.
Selectively output. The arithmetic circuit 1 converts the data signal 11 into 1
Every time a bit is read, a calculation result 12 corresponding to the syndrome is output. When the arithmetic circuit 1 reads n bits after startup, the delay circuit 2 outputs the arithmetic result 1 delayed by one code length (= n T).
Outputs 2. Up to this point, the two-man power of judgment circuit 3 is (
(very high probability) does not match, and judgment result 13 is “0”
Therefore, the arithmetic circuit 1 is not initialized. Even after this, the arithmetic circuit 1 is not initialized until the arithmetic circuit 1 reads the last bit of one code word (with a very high probability as well).

演算回路１が起動後ｎビットを読込み、更に１符号語の
最後のビットを読込んだとき（この時刻なｔとする）か
らｎＴ以前のとき、すなわち、時刻（ｔ　−ｎ　Ｔ）に
おいて、演算結果１２の各ビットを係数とする多項式を
ａ　（ｘ）と表す。時刻（ｔ−ｎｔ）から時刻ｔまでに
読込んだ符号語の各ビット（この各ビットに誤りはない
ものとする）を係数とする多項式をｍ（ｘ）とすれば、
演算回路ｌは時刻（ｔ−ｎＴ）において初期化された後
時刻ｔまでに多項式ｍ（ｘ）十ｘ’ａ（ｘ）に相当する
各ビットを読込んだのと等価である。したがって、時刻
ｔにおける演算結果１２は、多項式ｍ（ｘ）＋ｘ’ａ（
ｘ）を生成多項式ｇ　（ｘ）で割った剰余になっている
。ところが、（ｘ”＋１）は生成多項式ｇ　（ｘ）で割
切れること（及び多項式ｍ（ｘ）が生成多項式ｇ（ｘ）
で割切れること）から、剰余はａ（Ｘ）になる。その結
果、時刻上において判定回路３０２人力が一致し、判定
結果１３及びリセット信号１５が“１”となり、演算回
路１は初期化される。このことは、演算回路１が正しく
符号同期したことを意味する。After starting, the arithmetic circuit 1 reads n bits and further reads the last bit of one code word (this time is assumed to be t) and before nT, that is, at time (t - n T), the arithmetic operation is performed. A polynomial whose coefficients are each bit of the result 12 is expressed as a (x). If m(x) is a polynomial whose coefficients are each bit of the code word read from time (t-nt) to time t (assuming that there is no error in each bit), then
This is equivalent to reading each bit corresponding to the polynomial m(x) x'a(x) by time t after the arithmetic circuit l is initialized at time (t-nT). Therefore, the calculation result 12 at time t is the polynomial m(x)+x'a(
x) by the generator polynomial g(x). However, (x”+1) is divisible by the generator polynomial g (x) (and the polynomial m(x) is divisible by the generator polynomial g(x)
), the remainder is a(X). As a result, the human power of the judgment circuit 302 coincides in time, the judgment result 13 and the reset signal 15 become "1", and the arithmetic circuit 1 is initialized. This means that the arithmetic circuit 1 has correctly synchronized its code.

符号同期がとれたと判断できれば、セレクタ５にキャリ
ー１４を選択出力させる。符号同期がとれて演算回路ｌ
が初期化された後、演算回路１が次の１符号語を全ビッ
ト読込むまで演算結果１２と遅延回路２の出力信号とは
一致しないと見做せるから、判定結果１３は０”となり
、カウンタ５はＮＯＴ回路４が出力する“１”を（ｎ−
１）凹入力してキャリー１４を“１”にする。このとき
、演算回路１は１符号語の最後のビットを読込んでおり
、演算回路１は演算結果１２としてシンドロームを出力
し初期化される。以後ｎＴごとに演算回路１はシンドロ
ームを出力し初期化される。If it is determined that code synchronization has been achieved, the selector 5 is caused to selectively output carry 14. Code synchronization is achieved and the arithmetic circuit l
After is initialized, it can be assumed that the calculation result 12 and the output signal of the delay circuit 2 do not match until the calculation circuit 1 reads all bits of the next code word, so the judgment result 13 becomes 0''. The counter 5 receives “1” output from the NOT circuit 4 (n-
1) Make a concave input to set carry 14 to "1". At this time, the arithmetic circuit 1 has read the last bit of one code word, and the arithmetic circuit 1 outputs the syndrome as the arithmetic result 12 and is initialized. Thereafter, the arithmetic circuit 1 outputs a syndrome every nT and is initialized.

演算回路１が起動後にまずｎビットを読込み、更に１符
号語の最後のビットを読込むまでの最長時間はＴ　（２
ｎ−１）＃２Ｔｎであり、この時間が第１図に示す実施
例の（最長）同期引込み時間である。The maximum time it takes for arithmetic circuit 1 to first read n bits after startup and then read the last bit of one code word is T (2
n-1) #2Tn, and this time is the (longest) synchronization pull-in time of the embodiment shown in FIG.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、初期化の制御を可能にし
たシンドローム演算器である演算器の演算出力及びこの
演算出力を１符号長遅延させた信号の両方が一致したと
き演算器を初期化することにより、同期引込み時間が符
号長に比例する符号同期回路を提供でき、符号長が長く
なっても同期引込み時間が急速には長くならないという
効果がある。As explained above, the present invention initializes the arithmetic unit when both the arithmetic output of the arithmetic unit, which is a syndrome arithmetic unit that enables initialization control, and a signal obtained by delaying this arithmetic output by one code length match. By doing so, it is possible to provide a code synchronization circuit in which the synchronization pull-in time is proportional to the code length, and there is an effect that the synchronization pull-in time does not increase rapidly even if the code length becomes long.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例を示すブロック図である。 １・・・・・・演算回路、２・・・・・・遅延回路、３
・・・・・・判定回路、４・・・・・・ＮＯＴ回路、５
・・・・・・カウンタ、６・・・・・・セレクタ。 代理人　弁理士　　内　原　　　音 第１図FIG. 1 is a block diagram showing one embodiment of the present invention. 1... Arithmetic circuit, 2... Delay circuit, 3
...Judgment circuit, 4...NOT circuit, 5
...Counter, 6...Selector. Agent Patent Attorney Oto Uchihara Figure 1

Claims (1)

【特許請求の範囲】[Claims] ブロック符号化したデータ信号を１ビットずつ読込むご
とに内部状態を変え新しい内部状態に対応する演算結果
を出力しあらかじめ前記内部状態を初期化した後前記デ
ータ信号の１符号語の全ビットを読込んだとき前記演算
結果がシンドロームとなる演算器と、前記演算結果を前
記符号語の長さ遅延させる遅延回路と、この遅延回路で
遅延させる前の前記演算結果及び遅延させた後の前記演
算結果の一致・不一致を判定する判定回路と、この判定
回路の判定結果が一致であるとき前記演算器の前記内部
状態を初期化する手段とを備えたことを特徴とする符号
同期回路。Each time a block-encoded data signal is read one bit at a time, the internal state is changed and a calculation result corresponding to the new internal state is output, and after initializing the internal state in advance, all bits of one code word of the data signal are read. an arithmetic unit in which the arithmetic result becomes a syndrome when the arithmetic operation result is delayed; a delay circuit that delays the arithmetic result by the length of the code word; the arithmetic result before being delayed by the delay circuit; and the arithmetic result after the delay. 1. A code synchronization circuit comprising: a determination circuit for determining coincidence/mismatch; and means for initializing the internal state of the arithmetic unit when the determination result of the determination circuit is a coincidence.