JPS58121683A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS58121683A JPS58121683A JP57003588A JP358882A JPS58121683A JP S58121683 A JPS58121683 A JP S58121683A JP 57003588 A JP57003588 A JP 57003588A JP 358882 A JP358882 A JP 358882A JP S58121683 A JPS58121683 A JP S58121683A
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- JP
- Japan
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- oxide film
- gate
- layer
- gate structure
- forming
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は７０一テイングゲート形不揮発性メモリに用
いる二重ゲートの電界効果トランジスタ構造の半導体索
子からなる集積回路装置の製造方法に関するものである
。
いる二重ゲートの電界効果トランジスタ構造の半導体索
子からなる集積回路装置の製造方法に関するものである
。
＃Ｉ１図（ａ）〜（０）は従来の製造方法の主要工種段
階における状態を示す断面図で、まず＃Ｉ１図ｋ）Ｋ示
すようにシリコン基板（１１０票子間分離酸化膜（７）
で分離された部分の表面上の所定部分にゲート酸化＠（
２）ｅ下層ポリシリコン層（８）９層間酸化１１１（４
）、および上層ポリシリコン層（旬が順次相重なって形
成され、これらをマスクとしてソース、ドレイン領域（
６）が拡散法またはイオン注入法で形成される。
階における状態を示す断面図で、まず＃Ｉ１図ｋ）Ｋ示
すようにシリコン基板（１１０票子間分離酸化膜（７）
で分離された部分の表面上の所定部分にゲート酸化＠（
２）ｅ下層ポリシリコン層（８）９層間酸化１１１（４
）、および上層ポリシリコン層（旬が順次相重なって形
成され、これらをマスクとしてソース、ドレイン領域（
６）が拡散法またはイオン注入法で形成される。
つづいてソース、ドレイン領域（６）および上層ポリシ
リコン層（制御ゲー））（５Ｊへのそれぞれ配線層を形
成するのであるが、そのために、第１図（１））に示す
ように配線絶縁層（８」を形成し、つづいて、その上に
第１図（Ｑ）に示すようにレジスト層（９）を形成した
後、配線層を形成すべきソース、ドレイン領域（６）お
よび制御ゲート（５）の直上部分に開孔−を形成し、こ
のレジスト層（９）をマスクとして開孔（７）に相当す
る部分の配線絶縁層（８）に選択エツチングを施してコ
ンタクトホールな形成し、その部分に配線層（川を形成
する。
リコン層（制御ゲー））（５Ｊへのそれぞれ配線層を形
成するのであるが、そのために、第１図（１））に示す
ように配線絶縁層（８」を形成し、つづいて、その上に
第１図（Ｑ）に示すようにレジスト層（９）を形成した
後、配線層を形成すべきソース、ドレイン領域（６）お
よび制御ゲート（５）の直上部分に開孔−を形成し、こ
のレジスト層（９）をマスクとして開孔（７）に相当す
る部分の配線絶縁層（８）に選択エツチングを施してコ
ンタクトホールな形成し、その部分に配線層（川を形成
する。
ところが、上記従来の方法では、開孔四を形成するため
のマスク合わせ作業がある丸め、開孔−すなわち配線層
（１υと素子間分離酸化膜（７）との距離Ａ、配線層（
ｌりの幅Ｂ、および配線層（ｌυと制御ゲート（５）と
の距＠Ｃの設定に十分配慮が必要であシ、通常人は１μ
ｍ、 Ｂは３μｍ、 ａは２μｍが必要である。
のマスク合わせ作業がある丸め、開孔−すなわち配線層
（１υと素子間分離酸化膜（７）との距離Ａ、配線層（
ｌりの幅Ｂ、および配線層（ｌυと制御ゲート（５）と
の距＠Ｃの設定に十分配慮が必要であシ、通常人は１μ
ｍ、 Ｂは３μｍ、 ａは２μｍが必要である。
従って、制御ゲート（５）と素子量分１１１＆化膜（７
）との間の必要距離は最小６μｍとなり、大集積化の丸
めのパターンの微細化の重大な障害となっている。
）との間の必要距離は最小６μｍとなり、大集積化の丸
めのパターンの微細化の重大な障害となっている。
この発明は以上のような点に鑑みてなされたもので２重
ゲート構造を形成後、マスクを用いることなく２重ゲー
ト部外面に酸化膜を形成して、自動的にソース、ドレイ
ンへのコンタクトホールを形成させるようにすることに
よって、ゲートと素子量分ｌｌＩ！＃化膜との閾の必要
距離を小ならしめ大集積化の容易な製造方法を提供する
ことを目的としている。
ゲート構造を形成後、マスクを用いることなく２重ゲー
ト部外面に酸化膜を形成して、自動的にソース、ドレイ
ンへのコンタクトホールを形成させるようにすることに
よって、ゲートと素子量分ｌｌＩ！＃化膜との閾の必要
距離を小ならしめ大集積化の容易な製造方法を提供する
ことを目的としている。
！！２図（ａ）〜（・）はこの発明の一実施例の主要上
根段階における状態を示す断面図である。まず、第２図
（、）に示すように、通常の選択酸化法によってシリコ
ン基板電１１上に素子関分離酸化展（７）を形成した後
に、膜厚７００Ａのゲート酸化膜＋２） Ｉ ＩＩ厚３
５００Ａの下層ポリシリコン層（３）、膜厚１２００人
の層ｒｉ４１ｍ化膜（４）および膜厚３５００Ａの上層
ポリシリコン層（６）を周知の熱酸化法および気相成長
法並びに周知のレジストマスクα匂を用いたエツチング
法によって形成する。両ポリシリコン層（３）および（
５）にはリンが拡散され、そのシート抵抗は２００１０
である。その後、酸素プラズマによるエツチングによっ
てレジストマスク（ｌ乃を除去し、第２図（ｂ）に示す
ように６００”Ｃの温度、水蒸気圧８ｋｇ１０ｍ”の雰
囲気中での高圧酸化法によって、シリコン基板１１１０
表面に５０ＯＡの厚さの酸化膜を形成させる。第３図は
このときの酸化温度とシート抵抗２０Ｑ１０のポリシリ
コン層上に形成される熱酸化膜の膜厚との関係を示す曲
線で、上記条件ではポリシリコン層上には約３２００Ａ
の厚さの酸化膜が形成される。従って、第２図（１））
に示し友ように、シリコン基板（１１の上には薄く（５
００Ａ）、両ポリシリコン層（３）および（５）の周辺
は厚＜ （３５００Ａ）酸化膜０１で被覆されることに
なる。
根段階における状態を示す断面図である。まず、第２図
（、）に示すように、通常の選択酸化法によってシリコ
ン基板電１１上に素子関分離酸化展（７）を形成した後
に、膜厚７００Ａのゲート酸化膜＋２） Ｉ ＩＩ厚３
５００Ａの下層ポリシリコン層（３）、膜厚１２００人
の層ｒｉ４１ｍ化膜（４）および膜厚３５００Ａの上層
ポリシリコン層（６）を周知の熱酸化法および気相成長
法並びに周知のレジストマスクα匂を用いたエツチング
法によって形成する。両ポリシリコン層（３）および（
５）にはリンが拡散され、そのシート抵抗は２００１０
である。その後、酸素プラズマによるエツチングによっ
てレジストマスク（ｌ乃を除去し、第２図（ｂ）に示す
ように６００”Ｃの温度、水蒸気圧８ｋｇ１０ｍ”の雰
囲気中での高圧酸化法によって、シリコン基板１１１０
表面に５０ＯＡの厚さの酸化膜を形成させる。第３図は
このときの酸化温度とシート抵抗２０Ｑ１０のポリシリ
コン層上に形成される熱酸化膜の膜厚との関係を示す曲
線で、上記条件ではポリシリコン層上には約３２００Ａ
の厚さの酸化膜が形成される。従って、第２図（１））
に示し友ように、シリコン基板（１１の上には薄く（５
００Ａ）、両ポリシリコン層（３）および（５）の周辺
は厚＜ （３５００Ａ）酸化膜０１で被覆されることに
なる。
つづいて、へ７ツ化三炭素（ａ３？８）ガスを用いて平
行平板形エツチング装置でプラズマエツチングを行なう
と、１分間に４５ＯＡの厚さだけ酸化膜−がエツチング
され、１分１５秒のエツチング盛ζよって、第２図（Ｃ
）に示すように、シリコン基板（１）上の酸化膜は除去
してポリシリコン層（３） 、 （５）力）らなる二層
ゲート周辺の酸化膜（１３ａ）は約２フＯＯＡの厚さに
残すことができ、ゲート周辺をうま（被覆することがで
きる。その後、 ５ＸＩＯ”／ａｍ”のａ度にヒ票をシ
リコン基板（１）にイオン注入法で注入し、１０５πの
温度で窒素（Ｎｌ）中で４０分アニールを行ない、ソー
ス、ドレイン領域（６）を形成する。次に、１に２図（
ｄ）に示すようにこの構成体の全上面にス／（ツタリン
グ法でアルミニウムシリコン（Ａｔ−８１３合金層−を
形成し、つづいて、＃Ｉ２図（・）に示すようにとのＡ
ｔ−８１合金層α彎にバターニングを施し、ゲート部で
分離してソースおよびドレイン配線層（１４ａ）！：ｔ
ル。以上のように、この実施例の方法ではソースおよび
ドレイン領域（６）への配線層（違）の形成に従来例の
場合のようなマスクを用いて開孔を形成する必要がなく
、素子間分離酸化膜（７）と制御ゲート（５）との距離
は素子間分離酸化［（７）形成時のマスクと制御ゲート
（５）形成時のマスクとのマスク合わせ精度２μｍに二
層ゲート周辺の酸化［（１３ａ）の厚さの精度を加えて
も３μｍにすることができる。
行平板形エツチング装置でプラズマエツチングを行なう
と、１分間に４５ＯＡの厚さだけ酸化膜−がエツチング
され、１分１５秒のエツチング盛ζよって、第２図（Ｃ
）に示すように、シリコン基板（１）上の酸化膜は除去
してポリシリコン層（３） 、 （５）力）らなる二層
ゲート周辺の酸化膜（１３ａ）は約２フＯＯＡの厚さに
残すことができ、ゲート周辺をうま（被覆することがで
きる。その後、 ５ＸＩＯ”／ａｍ”のａ度にヒ票をシ
リコン基板（１）にイオン注入法で注入し、１０５πの
温度で窒素（Ｎｌ）中で４０分アニールを行ない、ソー
ス、ドレイン領域（６）を形成する。次に、１に２図（
ｄ）に示すようにこの構成体の全上面にス／（ツタリン
グ法でアルミニウムシリコン（Ａｔ−８１３合金層−を
形成し、つづいて、＃Ｉ２図（・）に示すようにとのＡ
ｔ−８１合金層α彎にバターニングを施し、ゲート部で
分離してソースおよびドレイン配線層（１４ａ）！：ｔ
ル。以上のように、この実施例の方法ではソースおよび
ドレイン領域（６）への配線層（違）の形成に従来例の
場合のようなマスクを用いて開孔を形成する必要がなく
、素子間分離酸化膜（７）と制御ゲート（５）との距離
は素子間分離酸化［（７）形成時のマスクと制御ゲート
（５）形成時のマスクとのマスク合わせ精度２μｍに二
層ゲート周辺の酸化［（１３ａ）の厚さの精度を加えて
も３μｍにすることができる。
なお、上記実施例ではメモリ素子部分のみを図示してい
るが、制御ゲート（５）への配線層は、このメモリ素子
部分ではなく、上層ポリシリコン層（５）を引伸ばして
集積回路装置の周辺に形成した。このための周辺部での
ポリシリコン層（５）へ接続する念めの開孔はマスクを
用いたが、このマスク合わせはメモリ素子部には無関係
に行なえるので、素子の微細化に悪影響は与えない。更
に酸化膜−の形成には高圧酸化法を用いたが、この方法
に限らず他の方法で形成してもよい。
るが、制御ゲート（５）への配線層は、このメモリ素子
部分ではなく、上層ポリシリコン層（５）を引伸ばして
集積回路装置の周辺に形成した。このための周辺部での
ポリシリコン層（５）へ接続する念めの開孔はマスクを
用いたが、このマスク合わせはメモリ素子部には無関係
に行なえるので、素子の微細化に悪影響は与えない。更
に酸化膜−の形成には高圧酸化法を用いたが、この方法
に限らず他の方法で形成してもよい。
以上説明し念ように、この発明ではシリコン表面とポリ
シリコン表面との酸化膜の形成速度の差異を利用して二
重ゲート構成体の外面にマスクを用いることなく酸化膜
を形成して、自動的にソース領域およびドレイン領域へ
のコンタクトホールを形成させるようにしたので、マス
ク合わせのための寸法余裕を必要とせず、素子パターン
の微少化が＝Ｊ能にな９、大集積度が達成できる。
シリコン表面との酸化膜の形成速度の差異を利用して二
重ゲート構成体の外面にマスクを用いることなく酸化膜
を形成して、自動的にソース領域およびドレイン領域へ
のコンタクトホールを形成させるようにしたので、マス
ク合わせのための寸法余裕を必要とせず、素子パターン
の微少化が＝Ｊ能にな９、大集積度が達成できる。
第１図（ａ）〜（Ｑ）は従来の製造方法の主要工程段階
における状態を示す断面図、Ｉ！２図（ａ）〜（ｅ）は
この発明の一実施例の主要工ｔｍＲ階における状態を示
す断面図、第３図は高圧酸化法でシリコン基板上に５０
ＯＡの熱威化膜を形成したときのシート抵抗２０Ω／口
のポリシリコン上に形成される熱酸化膜の膜厚と酸化＠
度との関係を示す曲線図である。 図において、【１）はシリコン基板、（２）はゲート績
化膜、（３）は下層ポリシリコン層、（４）は層間酸化
膜、（５１は上層ポリシリコン層、（６）はドレインお
よびソース領域、（７１は菓子量分ｌｌ１１酸化膜、０
１ ＊ （１３”）は酸化膜、幀は導電層、（違）はソ
ースおよびドレイン配線層である。 なお、図中同一符号は同一ま次は相当部分を示す。 代理人 葛野信−（外１名） 第１図 第２図 裔妃警紗
における状態を示す断面図、Ｉ！２図（ａ）〜（ｅ）は
この発明の一実施例の主要工ｔｍＲ階における状態を示
す断面図、第３図は高圧酸化法でシリコン基板上に５０
ＯＡの熱威化膜を形成したときのシート抵抗２０Ω／口
のポリシリコン上に形成される熱酸化膜の膜厚と酸化＠
度との関係を示す曲線図である。 図において、【１）はシリコン基板、（２）はゲート績
化膜、（３）は下層ポリシリコン層、（４）は層間酸化
膜、（５１は上層ポリシリコン層、（６）はドレインお
よびソース領域、（７１は菓子量分ｌｌ１１酸化膜、０
１ ＊ （１３”）は酸化膜、幀は導電層、（違）はソ
ースおよびドレイン配線層である。 なお、図中同一符号は同一ま次は相当部分を示す。 代理人 葛野信−（外１名） 第１図 第２図 裔妃警紗
Claims (1)
- （１１シリコン基板上にそのシリコン基板の他の部分に
形成される素子との閏を分離する素子間分離酸化膜を形
成する＃１１の工程、上記シリコン基板の上記素子間分
離酸化膜で囲まれた素子形成領域上の一部にゲート酸化
膜と下層ポリシリコン層と層間酸化膜と上層ポリシリコ
ン層とが順次重なってなるゲート構成体を形成する第２
の工程、上記素子形成領域の上記シリコン基板と上記ゲ
ート構成体との表面を酸化させて上記シリコン基板上に
は薄い酸化膜を上記ゲート構成体表面には厚い酸化膜を
形成する第３の工程、上記第３の工程で形成された酸化
膜に上記シリコン基板上の薄い酸化膜が消失する１度の
グツズ！エツチングを總し上記ゲート構成体表面には酸
化膜を残す第４の工程、上記ゲート構成体をマスクとし
て上記第４の工程で痣出した上記シリコン基板に不純物
を導入して上記ゲート構成体の両側にそれぞれソース領
域およびドレイン領域を形成する第５の工程、上記素子
間分離酸化膜上と上記ソース領域上と上記ゲート構成体
上と上記ドレイン領域上とにわ九って導電層を形成する
＄６の工程、及び上記４１１層を上記ゲート構成体部分
で上記ソース領域側と上記ドレイン領域側とに分割して
それぞれソース配線層およびドレイン配線層とする第〒
の工程を備えたことを特徴とする半導体集積回路装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57003588A JPS58121683A (ja) | 1982-01-12 | 1982-01-12 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57003588A JPS58121683A (ja) | 1982-01-12 | 1982-01-12 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58121683A true JPS58121683A (ja) | 1983-07-20 |
Family
ID=11561615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57003588A Pending JPS58121683A (ja) | 1982-01-12 | 1982-01-12 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58121683A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5145797A (en) * | 1990-01-30 | 1992-09-08 | Seiko Instruments, Inc. | Method of making semiconductor devices having an implant damage protection film on the gate electrode sidewalls |
-
1982
- 1982-01-12 JP JP57003588A patent/JPS58121683A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5145797A (en) * | 1990-01-30 | 1992-09-08 | Seiko Instruments, Inc. | Method of making semiconductor devices having an implant damage protection film on the gate electrode sidewalls |
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