JPH1197613A - Ｉｃパッケージ - Google Patents
ＩｃパッケージInfo
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- JPH1197613A JPH1197613A JP25545997A JP25545997A JPH1197613A JP H1197613 A JPH1197613 A JP H1197613A JP 25545997 A JP25545997 A JP 25545997A JP 25545997 A JP25545997 A JP 25545997A JP H1197613 A JPH1197613 A JP H1197613A
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- Japan
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- signal group
- package
- noise
- signals
- driving unit
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
Landscapes
- Structure Of Printed Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＢＧＡをデジタル・アナログ混在のＩＣに採
用してもＢＧＡが本来もっている容量結合の多さによる
デメリットを排除し、クロストークによるノイズの発生
を防止する。 【解決手段】 デジタル・アナログ混在ＩＣ等の信号群
をノイズに弱い信号群、ノイズを放出し易い信号群、大
電流をやりとりする信号群等の複数の群に分割し且つ群
相互を隔離するように割付配設パターン化する。
用してもＢＧＡが本来もっている容量結合の多さによる
デメリットを排除し、クロストークによるノイズの発生
を防止する。 【解決手段】 デジタル・アナログ混在ＩＣ等の信号群
をノイズに弱い信号群、ノイズを放出し易い信号群、大
電流をやりとりする信号群等の複数の群に分割し且つ群
相互を隔離するように割付配設パターン化する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣパッケージに
係り、特にボールグリッドアレイパッケージ（以下ＢＧ
Ａパッケージと略称する）に関するものである。
係り、特にボールグリッドアレイパッケージ（以下ＢＧ
Ａパッケージと略称する）に関するものである。
【０００２】
【従来の技術】近年、ＩＣ等の多ピン化、小サイズ化の
流れの中で、ＳＳＯＰやＱＦＰ等の表面実装パッケージ
における狭ピッチ化がますます進んできている。
流れの中で、ＳＳＯＰやＱＦＰ等の表面実装パッケージ
における狭ピッチ化がますます進んできている。
【０００３】特に、狭ピッチ化の一つとして例えば０．
５ｍｍのクワッドフラットパッケージ（以下ＱＦＰと略
称する）がハンディ機器製品に多用されている。
５ｍｍのクワッドフラットパッケージ（以下ＱＦＰと略
称する）がハンディ機器製品に多用されている。
【０００４】しかしながら、実装コストを考えるとこれ
以上の狭ピッチ化には実装装置、実装材料、実装管理と
いった種々の面から限界がきており、多ピン化に対する
回答としてパッケージのボディサイズを大きくすること
なく解決する方法、すなわち従来の１次元的なピン配列
から２次元的なピン配列としてのピングリッドアレイ
（以下ＰＧＡと略称する）やボールグリッドアレイ（以
下ＢＧＡと略称する）が採用されている。特にＰＧＡは
大きさというよりは多ピン化に対する単純な回答として
早くからソケットが利用され、パソコンのＣＰＵやゲー
トアレイ等に多用されている。
以上の狭ピッチ化には実装装置、実装材料、実装管理と
いった種々の面から限界がきており、多ピン化に対する
回答としてパッケージのボディサイズを大きくすること
なく解決する方法、すなわち従来の１次元的なピン配列
から２次元的なピン配列としてのピングリッドアレイ
（以下ＰＧＡと略称する）やボールグリッドアレイ（以
下ＢＧＡと略称する）が採用されている。特にＰＧＡは
大きさというよりは多ピン化に対する単純な回答として
早くからソケットが利用され、パソコンのＣＰＵやゲー
トアレイ等に多用されている。
【０００５】一般にＰＧＡは多ピン、高速のデジタル信
号を扱うものが多く、そのパッケージは高価なものが多
い。一方、ＢＧＡはＰＧＡと異なり、まず表面実装用の
パッケージでしかもフレキシブルプリント基板を含むプ
リント基板等にチップを載せ、裏面にハンダボールを格
子状に比較的粗いピッチで配している。したがって、粗
いピッチにも拘らずパッケージサイズの割りに多ピンが
確保でき、またハンダボールによる自己位置修正効果所
謂セルフアライメント効果で比較的ローコストの実装が
可能である。
号を扱うものが多く、そのパッケージは高価なものが多
い。一方、ＢＧＡはＰＧＡと異なり、まず表面実装用の
パッケージでしかもフレキシブルプリント基板を含むプ
リント基板等にチップを載せ、裏面にハンダボールを格
子状に比較的粗いピッチで配している。したがって、粗
いピッチにも拘らずパッケージサイズの割りに多ピンが
確保でき、またハンダボールによる自己位置修正効果所
謂セルフアライメント効果で比較的ローコストの実装が
可能である。
【０００６】
【発明が解決しようとする課題】しかしながら、ＢＧＡ
は平面的（２次元的）なパッド配置であるため、多層基
板のマザーボードで受けることが前提になるが、それで
も狭い領域に高密度のパッドを配するため、互いの信号
間でのクロストークが増え、また配線をマザーボード内
で引き出す際にも引き出し線同士の立体交差による容量
結合により信号の電気的漏洩である所謂クロストークが
増大する。
は平面的（２次元的）なパッド配置であるため、多層基
板のマザーボードで受けることが前提になるが、それで
も狭い領域に高密度のパッドを配するため、互いの信号
間でのクロストークが増え、また配線をマザーボード内
で引き出す際にも引き出し線同士の立体交差による容量
結合により信号の電気的漏洩である所謂クロストークが
増大する。
【０００７】本出願に係る第１の発明の目的は、デジタ
ルとアナログ混在のＩＣを多ピンであるにも拘らず実装
コストの安価なＢＧＡパッケージに入れても、ノイズ等
で不具合が生じないようにすることにある。
ルとアナログ混在のＩＣを多ピンであるにも拘らず実装
コストの安価なＢＧＡパッケージに入れても、ノイズ等
で不具合が生じないようにすることにある。
【０００８】本出願に係る第２の発明の目的は、ノイズ
に弱い信号群が不具合となるのを防止することにある。
に弱い信号群が不具合となるのを防止することにある。
【０００９】本出願に係る第３の発明の目的は、ＡＤ変
換器、ＤＡ変換器、発振回路等の信号群が不具合となる
のを防止することにある。
換器、ＤＡ変換器、発振回路等の信号群が不具合となる
のを防止することにある。
【００１０】本出願に係る第４の発明の目的は、他の信
号群に対しノイズを放出し易い信号群による悪影響を防
止することにある。
号群に対しノイズを放出し易い信号群による悪影響を防
止することにある。
【００１１】本出願に係る第５の発明の目的は、高速ク
ロック、ＰＷＭ等の信号群による他の信号群の不具合を
防止することにある。
ロック、ＰＷＭ等の信号群による他の信号群の不具合を
防止することにある。
【００１２】本出願に係る第６の発明の目的は、高抵抗
部の電位差の出現に伴うノイズの発生等を防止すること
にある。
部の電位差の出現に伴うノイズの発生等を防止すること
にある。
【００１３】本出願に係る第７の発明の目的は、電源、
グランド、アクチュエータ駆動部、発光素子駆動部等の
信号群によるノイズの発生等を防止することにある。
グランド、アクチュエータ駆動部、発光素子駆動部等の
信号群によるノイズの発生等を防止することにある。
【００１４】本出願に係る第８の発明の目的は、両面基
板のマザーボードでの高抵抗部の電位差の出現に伴うノ
イズの発生等を防止することにある。
板のマザーボードでの高抵抗部の電位差の出現に伴うノ
イズの発生等を防止することにある。
【００１５】本出願に係る第９の発明の目的は、多層マ
ザーボードに実装した電源、グランド、アクチュエータ
駆動部、発光素子駆動部等の信号群によるノイズの発生
等を防止することにある。
ザーボードに実装した電源、グランド、アクチュエータ
駆動部、発光素子駆動部等の信号群によるノイズの発生
等を防止することにある。
【００１６】本出願に係る第１０の発明の目的は、ハン
ダボールによるセルフアライメント効果で比較的ローコ
ストの実装を可能とし、且つＢＧＡが本来もっている容
量結合の多さによるデメリットを排除し、クロストーク
によるノイズの発生を防止することにある。
ダボールによるセルフアライメント効果で比較的ローコ
ストの実装を可能とし、且つＢＧＡが本来もっている容
量結合の多さによるデメリットを排除し、クロストーク
によるノイズの発生を防止することにある。
【００１７】
【課題を解決するための手段】本出願に係る第１の発明
の目的を実現する構成としては、請求項１記載のよう
に、ＩＣ素子を内包し、前記ＩＣ素子に対する信号の入
出力を複数のパッドを介して行うＩＣパッケージにおい
て、信号群をノイズに弱い信号群、ノイズを放出し易い
信号群、大電流をやりとりする信号群等の複数の群に分
割し、且つ群相互を隔離するように割付配設パターン化
した。
の目的を実現する構成としては、請求項１記載のよう
に、ＩＣ素子を内包し、前記ＩＣ素子に対する信号の入
出力を複数のパッドを介して行うＩＣパッケージにおい
て、信号群をノイズに弱い信号群、ノイズを放出し易い
信号群、大電流をやりとりする信号群等の複数の群に分
割し、且つ群相互を隔離するように割付配設パターン化
した。
【００１８】上記した構成によれば、多ピン化に適合
し、実装コストも比較的安価なＢＧＡをデジタル・アナ
ログ混在のＩＣに採用しても、そのピン配置に工夫をこ
らすことによってＢＧＡが本来もっている容量結合の多
さによるデメリットを排除し、クロストークによるノイ
ズの発生を防止することができる。
し、実装コストも比較的安価なＢＧＡをデジタル・アナ
ログ混在のＩＣに採用しても、そのピン配置に工夫をこ
らすことによってＢＧＡが本来もっている容量結合の多
さによるデメリットを排除し、クロストークによるノイ
ズの発生を防止することができる。
【００１９】また、ＢＧＡ基板内での配線の置換が比較
的容易にできるため、この手法は一層現実的となる。
的容易にできるため、この手法は一層現実的となる。
【００２０】本出願に係る第２の発明の目的を実現する
構成としては、請求項２記載のように、前記ノイズに弱
い信号群をパッケージの外周部またはコーナー部のパッ
ドに割り付けることをとした。
構成としては、請求項２記載のように、前記ノイズに弱
い信号群をパッケージの外周部またはコーナー部のパッ
ドに割り付けることをとした。
【００２１】上記した構成によれば、例えばＢＧＡ内の
ＩＣのパッドレイアウトによって割付配設パターン化を
容易に実現することができ、ノイズに弱い信号群が不具
合となるのを未然に回避できる。
ＩＣのパッドレイアウトによって割付配設パターン化を
容易に実現することができ、ノイズに弱い信号群が不具
合となるのを未然に回避できる。
【００２２】本出願に係る第３の発明の目的を実現する
構成としては、請求項３記載のように、前記ノイズに弱
い信号群は、ＡＤ変換器、ＤＡ変換器、発振回路等の信
号群であることとした。
構成としては、請求項３記載のように、前記ノイズに弱
い信号群は、ＡＤ変換器、ＤＡ変換器、発振回路等の信
号群であることとした。
【００２３】上記した構成によれば、ＡＤ変換器、ＤＡ
変換器、発振回路等の信号群が不具合となるのを未然に
回避できる。
変換器、発振回路等の信号群が不具合となるのを未然に
回避できる。
【００２４】本出願に係る第４の発明の目的を実現する
構成としては、請求項４記載のように、前記ノイズを放
出し易い信号群をパッケージの外周部またはコーナー部
のパッドに割り付けることとした。
構成としては、請求項４記載のように、前記ノイズを放
出し易い信号群をパッケージの外周部またはコーナー部
のパッドに割り付けることとした。
【００２５】上記した構成によれば、他の信号群に対し
ノイズを放出し易い信号群による悪影響を未然に回避す
ることができる。
ノイズを放出し易い信号群による悪影響を未然に回避す
ることができる。
【００２６】本出願に係る第５の発明の目的を実現する
構成としては、請求項５記載のように、前記ノイズを放
出し易い信号群は、高速クロック、ＰＷＭ等の信号群で
あることを特徴とした。
構成としては、請求項５記載のように、前記ノイズを放
出し易い信号群は、高速クロック、ＰＷＭ等の信号群で
あることを特徴とした。
【００２７】上記した構成によれば、高速クロック、Ｐ
ＷＭ等の信号群による他の信号群の不具合を未然に回避
できる。
ＷＭ等の信号群による他の信号群の不具合を未然に回避
できる。
【００２８】本出願に係る第６の発明の目的を実現する
構成としては、請求項６記載のように、大電流をやりと
りする信号群をパッケージの外周部またはコーナー部の
パッドに割り付けることとした。
構成としては、請求項６記載のように、大電流をやりと
りする信号群をパッケージの外周部またはコーナー部の
パッドに割り付けることとした。
【００２９】上記した構成によれば、従来のスルーホー
ルを通過させた場合のように高抵抗部の電位差の出現に
伴うノイズの発生等を未然に回避できる。
ルを通過させた場合のように高抵抗部の電位差の出現に
伴うノイズの発生等を未然に回避できる。
【００３０】本出願に係る第７の発明の目的を実現する
構成としては、請求項７記載のように、前記大電流をや
りとりする信号群は、電源、グランド、アクチュエータ
駆動部、発光素子駆動部等の信号群であることとした。
構成としては、請求項７記載のように、前記大電流をや
りとりする信号群は、電源、グランド、アクチュエータ
駆動部、発光素子駆動部等の信号群であることとした。
【００３１】上記した構成によれば、電源、グランド、
アクチュエータ駆動部、発光素子駆動部等の信号群によ
るノイズの発生等を未然に回避できる。
アクチュエータ駆動部、発光素子駆動部等の信号群によ
るノイズの発生等を未然に回避できる。
【００３２】本出願に係る第８の発明の目的を実現する
構成としては、請求項８記載のように、前記大電流をや
りとりする信号群を割り付ける際に、多層マザーボード
に実装した時にマザーボードの第１層である部品実装面
から引き出せるパッドに割り付けることとした。
構成としては、請求項８記載のように、前記大電流をや
りとりする信号群を割り付ける際に、多層マザーボード
に実装した時にマザーボードの第１層である部品実装面
から引き出せるパッドに割り付けることとした。
【００３３】上記した構成によれば、両面基板のマザー
ボードでの大電流をやりとりする信号群のパッド割り付
けパターンを種々に工夫することで高抵抗部の電位差の
出現に伴うノイズの発生等を未然に回避することができ
る。
ボードでの大電流をやりとりする信号群のパッド割り付
けパターンを種々に工夫することで高抵抗部の電位差の
出現に伴うノイズの発生等を未然に回避することができ
る。
【００３４】本出願に係る第９の発明の目的を実現する
構成としては、請求項９記載のように、請求項８におけ
る大電流をやりとりする信号群としては、電源、グラン
ド、アクチュエータ駆動部、発光素子駆動部等の信号群
が含まれることとした。
構成としては、請求項９記載のように、請求項８におけ
る大電流をやりとりする信号群としては、電源、グラン
ド、アクチュエータ駆動部、発光素子駆動部等の信号群
が含まれることとした。
【００３５】上記した構成によれば、多層マザーボード
に実装した電源、グランド、アクチュエータ駆動部、発
光素子駆動部等の信号群によるノイズの発生等を未然に
回避できる。
に実装した電源、グランド、アクチュエータ駆動部、発
光素子駆動部等の信号群によるノイズの発生等を未然に
回避できる。
【００３６】本出願に係る第１０の発明の目的を実現す
る構成としては、請求項１０記載のように、請求項１乃
至９におけるＢＧＡとしては、全格子、中空方陣タイプ
を含み、ＣＰＳ等の小型タイプのＢＧＡサイズを含むこ
とを特徴とした。
る構成としては、請求項１０記載のように、請求項１乃
至９におけるＢＧＡとしては、全格子、中空方陣タイプ
を含み、ＣＰＳ等の小型タイプのＢＧＡサイズを含むこ
とを特徴とした。
【００３７】上記した構成によれば、粗いピッチでも多
ピンが確保できるハンダボールによるセルフアライメン
ト効果で比較的ローコストの実装が可能となると同時
に、ＢＧＡが本来もっている容量結合の多さによるデメ
リットを排除し、クロストークによるノイズの発生を防
止することができる。
ピンが確保できるハンダボールによるセルフアライメン
ト効果で比較的ローコストの実装が可能となると同時
に、ＢＧＡが本来もっている容量結合の多さによるデメ
リットを排除し、クロストークによるノイズの発生を防
止することができる。
【００３８】
（第１の実施の形態）図１乃至図８は本発明の第１の実
施の形態を示す。
施の形態を示す。
【００３９】図１は表面実装パッケージとして一般的な
ＳＳＯＰの平面図、図２は同様に表面実装パッケージと
して一般的なＱＦＰの平面図である。
ＳＳＯＰの平面図、図２は同様に表面実装パッケージと
して一般的なＱＦＰの平面図である。
【００４０】ＳＳＯＰはボディ１の両端側から複数のリ
ード２が突出している。そして、このＳＳＯＰはリード
２が図１に示すように配列しているので、その配線の引
き出しは矢印のように２方向である。一方、ＱＦＰはボ
ディ３の四辺から複数のリード２が突出しており、その
配線の引き出し線は図２の矢印のように４方向である。
したがって、ＳＳＯＰやＱＦＰは単に信号を引き出すだ
けなら素直に外に拡がるだけであり、各信号を交差させ
る必然性はない。現実には外部につく他のＩＣや回路等
の制約により信号の交差は発生するが、これらのパッケ
ージの本質としてはスムーズな配線引き出しが可能であ
る。一方、ＢＧＡは、図３に示すように、ボディ４にハ
ンダボール５が格子状に配置されている。
ード２が突出している。そして、このＳＳＯＰはリード
２が図１に示すように配列しているので、その配線の引
き出しは矢印のように２方向である。一方、ＱＦＰはボ
ディ３の四辺から複数のリード２が突出しており、その
配線の引き出し線は図２の矢印のように４方向である。
したがって、ＳＳＯＰやＱＦＰは単に信号を引き出すだ
けなら素直に外に拡がるだけであり、各信号を交差させ
る必然性はない。現実には外部につく他のＩＣや回路等
の制約により信号の交差は発生するが、これらのパッケ
ージの本質としてはスムーズな配線引き出しが可能であ
る。一方、ＢＧＡは、図３に示すように、ボディ４にハ
ンダボール５が格子状に配置されている。
【００４１】図４に実装状態の断面図が示されていて、
ＢＧＡ基板６上にボンディングワイヤー９で接続させた
ＩＣチップ８がモールド樹脂７で封止されている。そし
て、ＢＧＡ基板６の裏面にはハンダボール１０が格子状
あるいは中空方陣状に配設される。ＢＧＡ基板６として
はＦＲ−４やＢＴレジン等のハードなものもあるが、フ
レキシブルプリント基板等を使用することもある。ま
た、ＩＣチップ８はボンディングワイヤー９で接続され
るものの他、フリップチップといわれるバンプによる裏
向きの接続もある。
ＢＧＡ基板６上にボンディングワイヤー９で接続させた
ＩＣチップ８がモールド樹脂７で封止されている。そし
て、ＢＧＡ基板６の裏面にはハンダボール１０が格子状
あるいは中空方陣状に配設される。ＢＧＡ基板６として
はＦＲ−４やＢＴレジン等のハードなものもあるが、フ
レキシブルプリント基板等を使用することもある。ま
た、ＩＣチップ８はボンディングワイヤー９で接続され
るものの他、フリップチップといわれるバンプによる裏
向きの接続もある。
【００４２】さらには、ＣＳＰ（チップサイズパッケー
ジ）と呼ばれる狭ピッチのパッケージもある。一般に、
ボールピッチが０．８ｍｍ以下のＢＧＡはＣＳＰと呼ば
れることが多い。
ジ）と呼ばれる狭ピッチのパッケージもある。一般に、
ボールピッチが０．８ｍｍ以下のＢＧＡはＣＳＰと呼ば
れることが多い。
【００４３】これらのパッケージの特徴は、ピンが４辺
に設けられているＱＦＰ等の表面実装パッケージとは異
なり、パッケージの裏面に二次元全体にピンを設けてい
るために極めて高密度にピンが付設できるという特徴が
ある。その意味では、ピンの接続に半田ボールを使用し
ないＬＧＡ（ランドグリッドアレイ）といったデバイス
が最近開発されつつあるが、このタイプパッケージの裏
面全体を有効に使ったピン付設という意味で本発明の主
旨に合っており、本発明に応用することができる。
に設けられているＱＦＰ等の表面実装パッケージとは異
なり、パッケージの裏面に二次元全体にピンを設けてい
るために極めて高密度にピンが付設できるという特徴が
ある。その意味では、ピンの接続に半田ボールを使用し
ないＬＧＡ（ランドグリッドアレイ）といったデバイス
が最近開発されつつあるが、このタイプパッケージの裏
面全体を有効に使ったピン付設という意味で本発明の主
旨に合っており、本発明に応用することができる。
【００４４】１１はマザーボードで夫々のハンダボール
１０が該マザーボード１１に実装された後、Ｓ１，Ｓ
２，Ｓ３，Ｓ４といった各信号線の引き出しが行なわれ
ている。Ｓ１やＳ４は多層基板のＢＧＡ実装面側の引き
出しで、Ｓ２やＳ３はスルーホール１２を通して裏面引
き出しを行なっている。このとき、Ｓ３とＳ４の間には
容量結合１３がある。また、図５（Ａ）に示すように、
Ｓ５とＳ６の間にはスルーホール１４があるために抵抗
分１５が発生する。そのため、図５（Ｂ）に示すよう
に、スルーホール１４、容量結合１３により信号Ｓ７と
Ｓ８において信号のクロストーク１６が発生し易くな
る。
１０が該マザーボード１１に実装された後、Ｓ１，Ｓ
２，Ｓ３，Ｓ４といった各信号線の引き出しが行なわれ
ている。Ｓ１やＳ４は多層基板のＢＧＡ実装面側の引き
出しで、Ｓ２やＳ３はスルーホール１２を通して裏面引
き出しを行なっている。このとき、Ｓ３とＳ４の間には
容量結合１３がある。また、図５（Ａ）に示すように、
Ｓ５とＳ６の間にはスルーホール１４があるために抵抗
分１５が発生する。そのため、図５（Ｂ）に示すよう
に、スルーホール１４、容量結合１３により信号Ｓ７と
Ｓ８において信号のクロストーク１６が発生し易くな
る。
【００４５】ＳＳＯＰやＱＦＰでの配線引き出しでは隣
接ピンの引き出しによる容量結合は銅箔の厚み分が対抗
した分だけであるが、ＢＧＡの配線引き出しは引き出し
線幅の対抗した広い面積での容量結合があるため、クロ
ストークも大きくなり易い。図６は１３×１３の合計１
６９ピンのＢＧＡの配線引き出しを両面基板のマザーボ
ードで実施したもので、両層を通じて示してあり、１７
はハンダパッド、１８はスルーホール、１９は引き出し
線である。
接ピンの引き出しによる容量結合は銅箔の厚み分が対抗
した分だけであるが、ＢＧＡの配線引き出しは引き出し
線幅の対抗した広い面積での容量結合があるため、クロ
ストークも大きくなり易い。図６は１３×１３の合計１
６９ピンのＢＧＡの配線引き出しを両面基板のマザーボ
ードで実施したもので、両層を通じて示してあり、１７
はハンダパッド、１８はスルーホール、１９は引き出し
線である。
【００４６】図７（Ａ）は実装面の引き出し状態を示
し、図７（Ｂ）はスルーホールを通して裏面へ引き出し
たものである。図７（Ａ）で本体はハンダパッド１７と
スルーホール１８が存在するが、スルーホール１８の方
は見難さをなくすために意図的に省略してある。
し、図７（Ｂ）はスルーホールを通して裏面へ引き出し
たものである。図７（Ａ）で本体はハンダパッド１７と
スルーホール１８が存在するが、スルーホール１８の方
は見難さをなくすために意図的に省略してある。
【００４７】図７（Ｂ）に示すスルーホール１８は夫々
のすぐ隣接したハンダパッド１７からの信号を裏面に移
し、引き出してある。
のすぐ隣接したハンダパッド１７からの信号を裏面に移
し、引き出してある。
【００４８】図６〜図７（Ｂ）に示すように、ただ単に
引き出すだけでも通しで見るとかなりの部品面、裏面の
相互間の信号の重なりが見受けられる。すなわち、クロ
ストークがかなり発生しそうであることが考えられる。
引き出すだけでも通しで見るとかなりの部品面、裏面の
相互間の信号の重なりが見受けられる。すなわち、クロ
ストークがかなり発生しそうであることが考えられる。
【００４９】現在、ＢＧＡに搭載されるＩＣチップはメ
モリーやマイクロプロセッサーやデジタル信号処理ＩＣ
やゲートアレイ等のデジタルＩＣが殆どである。今後、
他ピン化や実装コストの安さを武器にしてデジタル・ア
ナログ混在ＩＣ等も搭載されていくと考えられるが、前
述したようなクロストークにはよほど気を付ける必要が
ある。
モリーやマイクロプロセッサーやデジタル信号処理ＩＣ
やゲートアレイ等のデジタルＩＣが殆どである。今後、
他ピン化や実装コストの安さを武器にしてデジタル・ア
ナログ混在ＩＣ等も搭載されていくと考えられるが、前
述したようなクロストークにはよほど気を付ける必要が
ある。
【００５０】図８はデジタル・アナログ混在ＩＣの一例
としてシングルチップマイコン２０を示した。２１はコ
アＣＰＵ、２２はＡＤ変換器、２３はＤＡ変換器、２４
は発振回路ＯＳＣ、２５は汎用ポートＰＢ、２６は汎用
ポートＰＡ、２７は通信ポートＣＯＭ、２８はクロック
端子ＣＬＫ、２９はＰＷＭ、３０はドライバーＤＲでモ
ータ３１や発光表示器３２のように比較的大電流を出し
入れしている。また、３３は電源ＰＳである。
としてシングルチップマイコン２０を示した。２１はコ
アＣＰＵ、２２はＡＤ変換器、２３はＤＡ変換器、２４
は発振回路ＯＳＣ、２５は汎用ポートＰＢ、２６は汎用
ポートＰＡ、２７は通信ポートＣＯＭ、２８はクロック
端子ＣＬＫ、２９はＰＷＭ、３０はドライバーＤＲでモ
ータ３１や発光表示器３２のように比較的大電流を出し
入れしている。また、３３は電源ＰＳである。
【００５１】前記ＡＤ変換器２２、ＤＡ変換器２３、発
振回路ＯＳＣ２４等はアナログブロックであり、高精度
が要求されたり、インピーダンスが高く、外部からのノ
イズに極めて弱い。
振回路ＯＳＣ２４等はアナログブロックであり、高精度
が要求されたり、インピーダンスが高く、外部からのノ
イズに極めて弱い。
【００５２】一方、通信ポートＣＯＭ２７や高速クロッ
クのクロック端子ＣＬＫ２８やＰＷＭ２９はデジタル信
号の中でも比較的周波数が高く、そのためノイズを放出
し易い信号群である。
クのクロック端子ＣＬＫ２８やＰＷＭ２９はデジタル信
号の中でも比較的周波数が高く、そのためノイズを放出
し易い信号群である。
【００５３】また、ドライバーＤＲ３０や電源ＰＳ３３
等は比較的大電流をやりとりする端子のため、その電流
パスに配線抵抗が含まれると電位差が発生しノイズを放
出し易い端子といえる。また、比較的大電流をやりとり
する信号群として上記したもの以外にグランド、アクチ
ュエータ駆動部、発光素子駆動部等がある。
等は比較的大電流をやりとりする端子のため、その電流
パスに配線抵抗が含まれると電位差が発生しノイズを放
出し易い端子といえる。また、比較的大電流をやりとり
する信号群として上記したもの以外にグランド、アクチ
ュエータ駆動部、発光素子駆動部等がある。
【００５４】したがって、ＡＤ変換器２２、ＤＡ変換器
２３、発振回路ＯＳＣ２４等のアナログブロック群は他
の部分と隔離して容量結合によるクロストークを減らす
必要があり、これらをＢＧＡのコーナー部３５や外周部
３６、３７に配設することでノイズによる不具合を防ぐ
ことができる。また、アナログブロック群とは逆に通信
ポートＣＯＭ２７やクロック端子ＣＬＫ２８やＰＷＭ２
９等のデジタル信号群をＢＧＡの別のコーナー部や外周
部に配設して隔離することでノイズによる不具合を防ぐ
ことができる。さらに、ドライバーＤＲ３０や電源ＰＳ
３３等は、スルーホール等の高抵抗部があると電位差が
発生してノイズ源になるため、スルーホールを通過しな
いパッドに配したり、他の信号から隔離するためにＢＧ
Ａの別のコーナー部や外周部に配設することでノイズに
よる不具合を回避できる。
２３、発振回路ＯＳＣ２４等のアナログブロック群は他
の部分と隔離して容量結合によるクロストークを減らす
必要があり、これらをＢＧＡのコーナー部３５や外周部
３６、３７に配設することでノイズによる不具合を防ぐ
ことができる。また、アナログブロック群とは逆に通信
ポートＣＯＭ２７やクロック端子ＣＬＫ２８やＰＷＭ２
９等のデジタル信号群をＢＧＡの別のコーナー部や外周
部に配設して隔離することでノイズによる不具合を防ぐ
ことができる。さらに、ドライバーＤＲ３０や電源ＰＳ
３３等は、スルーホール等の高抵抗部があると電位差が
発生してノイズ源になるため、スルーホールを通過しな
いパッドに配したり、他の信号から隔離するためにＢＧ
Ａの別のコーナー部や外周部に配設することでノイズに
よる不具合を回避できる。
【００５５】尚、ＢＧＡパッケージの実装面から直接配
線引き出しの可能なパッドに上記各ブロック信号群を割
り付けることで対応することもできる。
線引き出しの可能なパッドに上記各ブロック信号群を割
り付けることで対応することもできる。
【００５６】そしてまた、ＢＧＡ内のＩＣのパッドレイ
アウトによっても実現できるばかりでなく、一般に多層
基板によって構成されるＢＧＡ基板内においても引き回
し方法を任意に工夫することで実現できるのである。
アウトによっても実現できるばかりでなく、一般に多層
基板によって構成されるＢＧＡ基板内においても引き回
し方法を任意に工夫することで実現できるのである。
【００５７】
【発明の効果】請求項１に係る発明によれば、多ピン化
に適合し、実装コストも比較的安価なＢＧＡをデジタル
・アナログ混在のＩＣに採用しても、そのピン配置に工
夫をこらすことによってＢＧＡが本来もっている容量結
合の多さによるデメリットを排除し、クロストークによ
るノイズの発生を防止することができる。
に適合し、実装コストも比較的安価なＢＧＡをデジタル
・アナログ混在のＩＣに採用しても、そのピン配置に工
夫をこらすことによってＢＧＡが本来もっている容量結
合の多さによるデメリットを排除し、クロストークによ
るノイズの発生を防止することができる。
【００５８】また、ＢＧＡ基板内での配線の置換が比較
的容易にできるため、この手法は一層現実的となる。
的容易にできるため、この手法は一層現実的となる。
【００５９】請求項２に係る発明によれば、ＢＧＡ内の
ＩＣのパッドレイアウトによって割付配設パターン化を
容易に実現することができ、ノイズに弱い信号群が不具
合となるのを未然に回避できる。
ＩＣのパッドレイアウトによって割付配設パターン化を
容易に実現することができ、ノイズに弱い信号群が不具
合となるのを未然に回避できる。
【００６０】請求項３に係る発明によれば、ＡＤ変換
器、ＤＡ変換器、発振回路等の信号群が不具合となるの
を未然に回避できる。
器、ＤＡ変換器、発振回路等の信号群が不具合となるの
を未然に回避できる。
【００６１】請求項４に係る発明によれば、他の信号群
に対しノイズを放出し易い信号群による悪影響を未然に
回避することができる。
に対しノイズを放出し易い信号群による悪影響を未然に
回避することができる。
【００６２】請求項５に係る発明によれば、高速クロッ
ク、ＰＷＭ等の信号群による他の信号群の不具合を未然
に回避できる。
ク、ＰＷＭ等の信号群による他の信号群の不具合を未然
に回避できる。
【００６３】請求項６に係る発明によれば、従来のスル
ーホールを通過させた場合のように高抵抗部の電位差の
出現に伴うノイズの発生等を未然に回避できる。
ーホールを通過させた場合のように高抵抗部の電位差の
出現に伴うノイズの発生等を未然に回避できる。
【００６４】請求項７に係る発明によれば、電源、グラ
ンド、アクチュエータ駆動部、発光素子駆動部等の信号
群によるノイズの発生等を未然に回避できる。
ンド、アクチュエータ駆動部、発光素子駆動部等の信号
群によるノイズの発生等を未然に回避できる。
【００６５】請求項８に係る発明によれば、両面基板の
マザーボードでの大電流をやりとりする信号群のパッド
割り付けパターンを種々に工夫することで高抵抗部の電
位差の出現に伴うノイズの発生等を未然に回避すること
ができる。
マザーボードでの大電流をやりとりする信号群のパッド
割り付けパターンを種々に工夫することで高抵抗部の電
位差の出現に伴うノイズの発生等を未然に回避すること
ができる。
【００６６】請求項９に係る発明によれば、多層マザー
ボードに実装した電源、グランド、アクチュエータ駆動
部、発光素子駆動部等の信号群によるノイズの発生等を
未然に回避できる。
ボードに実装した電源、グランド、アクチュエータ駆動
部、発光素子駆動部等の信号群によるノイズの発生等を
未然に回避できる。
【００６７】請求項１０に係る発明によれば、粗いピッ
チでも多ピンが確保できるハンダボールによるセルフア
ライメント効果で比較的ローコストの実装が可能となる
と同時に、ＢＧＡが本来もっている容量結合の多さによ
るデメリットを排除し、クロストークによるノイズの発
生を防止することができる。
チでも多ピンが確保できるハンダボールによるセルフア
ライメント効果で比較的ローコストの実装が可能となる
と同時に、ＢＧＡが本来もっている容量結合の多さによ
るデメリットを排除し、クロストークによるノイズの発
生を防止することができる。
【図１】本出願に係る発明の第１の実施の形態における
ＳＳＯＰの配線引き出し状態の平面図
ＳＳＯＰの配線引き出し状態の平面図
【図２】本出願に係る発明の第１の実施の形態における
ＱＦＰの配線引き出し状態の平面図
ＱＦＰの配線引き出し状態の平面図
【図３】本出願に係る発明の第１の実施の形態における
ＢＧＡの底面図
ＢＧＡの底面図
【図４】本出願に係る発明の第１の実施の形態における
ＢＧＡ実装の断面図
ＢＧＡ実装の断面図
【図５】本出願に係る発明の第１の実施の形態における
説明図であり（Ａ）はスルーホール部を示し、（Ｂ）は
等価回路を示す。
説明図であり（Ａ）はスルーホール部を示し、（Ｂ）は
等価回路を示す。
【図６】本出願に係る発明の第１の実施の形態における
マザーボードの引き出し状態を示す概略図
マザーボードの引き出し状態を示す概略図
【図７】本出願に係る発明の第１の実施の形態における
説明図であり（Ａ）は実装面の引き出し状態、（Ｂ）は
スルーホールを通しての裏面引き出し状態を示す。
説明図であり（Ａ）は実装面の引き出し状態、（Ｂ）は
スルーホールを通しての裏面引き出し状態を示す。
【図８】本出願に係る発明の第１の実施の形態における
シングルチップマイコンの平面図である。
シングルチップマイコンの平面図である。
１７…ハンダパッド １８…スルーホ
ール １９…引き出し線 ３５…コーナー
部 ３６，３７…周辺部（外周部）
ール １９…引き出し線 ３５…コーナー
部 ３６，３７…周辺部（外周部）
Claims (10)
- 【請求項１】 ＩＣ素子を内包し、前記ＩＣ素子に対す
る信号の入出力を複数のパッドを介して行うＩＣパッケ
ージにおいて、 信号群をノイズに弱い信号群、ノイズを放出し易い信号
群、大電流をやりとりする信号群等の複数の群に分割
し、且つ群相互を隔離するように割付配設パターン化す
ることを特徴としたＩＣパッケージ。 - 【請求項２】 前記ノイズに弱い信号群をパッケージの
外周部またはコーナー部のパッドに割り付けることを特
徴とした請求項１記載のＩＣパッケージ。 - 【請求項３】 前記ノイズに弱い信号群は、ＡＤ変換
器、ＤＡ変換器、発振回路等の信号群であることを特徴
とした請求項２記載のＩＣパッケージ。 - 【請求項４】 前記ノイズを放出し易い信号群をパッケ
ージの外周部またはコーナー部のパッドに割り付けるこ
とを特徴とした請求項１記載のＩＣパッケージ。 - 【請求項５】 前記ノイズを放出し易い信号群は、高速
クロック、ＰＷＭ等の信号群であることを特徴とした請
求項４記載のＩＣパッケージ。 - 【請求項６】 大電流をやりとりする信号群をパッケー
ジの外周部またはコーナー部のパッドに割り付けること
を特徴とした請求項１記載のＩＣパッケージ。 - 【請求項７】 前記大電流をやりとりする信号群は、電
源、グランド、アクチュエータ駆動部、発光素子駆動部
等の信号群であることを特徴とした請求項６記載のＩＣ
パッケージ。 - 【請求項８】 前記大電流をやりとりする信号群を割り
付ける際に、多層マザーボードに実装した時にマザーボ
ードの第１層である部品実装面から引き出せるパッドに
割り付けることを特徴とした請求項１、６、または７記
載のＩＣパッケージ。 - 【請求項９】 前記大電流をやりとりする信号群として
は、電源、グランド、アクチュエータ駆動部、発光素子
駆動部等の信号群が含まれることを特徴とした請求項８
記載のＩＣパッケージ。 - 【請求項１０】 請求項１乃至９のいずれかにおいて、
全格子、中空方陣タイプを含み、ＣＰＳ等の小型タイプ
を含むことを特徴としたＩＣパッケージ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25545997A JP3507300B2 (ja) | 1997-09-19 | 1997-09-19 | Ｉｃパッケージ、プリント基板、ｉｃパッケージが実装されたプリント基板 |
| US09/153,456 US6512680B2 (en) | 1997-09-19 | 1998-09-15 | Semiconductor package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25545997A JP3507300B2 (ja) | 1997-09-19 | 1997-09-19 | Ｉｃパッケージ、プリント基板、ｉｃパッケージが実装されたプリント基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1197613A true JPH1197613A (ja) | 1999-04-09 |
| JP3507300B2 JP3507300B2 (ja) | 2004-03-15 |
Family
ID=17279068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25545997A Expired - Fee Related JP3507300B2 (ja) | 1997-09-19 | 1997-09-19 | Ｉｃパッケージ、プリント基板、ｉｃパッケージが実装されたプリント基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3507300B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001042893A1 (fr) * | 1999-12-10 | 2001-06-14 | Hitachi, Ltd | Module semi-conducteur |
| JP2005123591A (ja) * | 2003-09-25 | 2005-05-12 | Rohm Co Ltd | 半導体装置及びこれを実装した電子機器 |
| WO2006018939A1 (ja) * | 2004-08-20 | 2006-02-23 | Rohm Co., Ltd | 半導体装置およびそれを用いた電源装置、ならびに電子機器 |
| US7109578B2 (en) | 2003-12-25 | 2006-09-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and electronic equipment using the same |
| US7164592B2 (en) | 2004-05-24 | 2007-01-16 | Renesas Technology Corp. | Semiconductor device |
| US9484857B2 (en) | 2013-11-07 | 2016-11-01 | Seiko Epson Corporation | Semiconductor circuit device, electronic device, electronic apparatus, and moving object |
-
1997
- 1997-09-19 JP JP25545997A patent/JP3507300B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001042893A1 (fr) * | 1999-12-10 | 2001-06-14 | Hitachi, Ltd | Module semi-conducteur |
| JP2005123591A (ja) * | 2003-09-25 | 2005-05-12 | Rohm Co Ltd | 半導体装置及びこれを実装した電子機器 |
| US7109578B2 (en) | 2003-12-25 | 2006-09-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and electronic equipment using the same |
| US7164592B2 (en) | 2004-05-24 | 2007-01-16 | Renesas Technology Corp. | Semiconductor device |
| KR101184126B1 (ko) | 2004-05-24 | 2012-09-18 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체장치 |
| WO2006018939A1 (ja) * | 2004-08-20 | 2006-02-23 | Rohm Co., Ltd | 半導体装置およびそれを用いた電源装置、ならびに電子機器 |
| US9484857B2 (en) | 2013-11-07 | 2016-11-01 | Seiko Epson Corporation | Semiconductor circuit device, electronic device, electronic apparatus, and moving object |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3507300B2 (ja) | 2004-03-15 |
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