JPH1197584A - 半導体装置 - Google Patents

半導体装置

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JPH1197584A
JPH1197584A JP25083097A JP25083097A JPH1197584A JP H1197584 A JPH1197584 A JP H1197584A JP 25083097 A JP25083097 A JP 25083097A JP 25083097 A JP25083097 A JP 25083097A JP H1197584 A JPH1197584 A JP H1197584A
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ground electrode
insulating substrate
semiconductor device
solder
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Toru Hosokawa
徹 細川
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Kyocera Corp
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Abstract

(57)【要約】 【課題】 裏面に接地電極を有する半導体素子をフリッ
プチップ実装した半導体装置において半導体素子の良好
な接地状態を確保することが困難であった。 【解決手段】 絶縁基板１の上面の半導体素子搭載部
に、上面に接地電極３が形成された半導体素子２を搭載
させるとともに、半導体素子搭載部内に形成された配線
電極パッド５と半導体素子の下面に形成された配線電極
４とを導電性相互接続部材８により電気的に接続させて
成り、かつ、半導体素子２の接地電極３と半導体素子搭
載部の近傍に形成された接地電極パッド６とが半田もし
くは導電性ペースト９で接続され、さらに半導体素子２
と接地電極パッド６と半田もしくは導電性ペースト９と
が封止樹脂10で封止されている半導体装置である。半導
体素子２の良好な接地状態を確保でき、半導体装置の小
型化を図ることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はマイクロ波帯やミリ波帯
等の高周波用の半導体装置に関し、特に半導体素子がフ
ェースダウンでフリップチップ実装された半導体装置に
関するものである。
【０００２】
【従来の技術】マイクロ波帯やミリ波帯等の高周波用の
半導体装置における半導体素子の実装の形態としては、
大きく分けて（１）キャリア実装：半導体素子をキャリ
ア基板に実装し、複数のキャリア基板をつなぎ合わせて
１つの回路とする方法、（２）パッケージ実装：半導体
素子１つを半導体素子収納用パッケージに実装する方
法、（３）マルチチップモジュール：複数の半導体素子
を１つのキャリア基板または半導体素子収納用パッケー
ジに実装する方法、の３つがある。これら３つの実装方
法においては、半導体素子の配線電極と外部電気回路と
の電気的接続はキャリア基板やパッケージ・マルチチッ
プモジュール内ではワイヤボンディング法を用いるため
に、半導体素子の配線電極が形成された表面を上にして
基板等の上に固着するのが一般的である。
【０００３】すなわち、半導体集積回路素子等の半導体
素子として片面（表面）に配線電極が形成され他面（裏
面）にも接地電極が形成されているような両面電極構造
のものを用いて絶縁基板上に実装して半導体装置を構成
する場合には、接地面が形成された絶縁基板の半導体素
子搭載部に半導体素子を裏面側を下にしていわゆるフェ
ースアップで固定し、半導体素子の上面（表面）側の配
線電極と絶縁基板の半導体素子搭載部の周囲に形成され
た配線電極パッドとをボンディングワイヤによって電気
的に接続して、その後、必要に応じて封止用樹脂を半導
体素子及びボンディングワイヤを覆うようにして塗布
し、あるいは蓋体を用いて封止が行なわれることにより
半導体装置が構成されていた。
【０００４】しかし、このような半導体装置では、半導
体素子搭載部の周囲に多数の配線電極パッドを形成する
必要があることから、半導体素子の高密度化に伴って配
線電極パッドの配置やボンディングワイヤとの接続が困
難となり、また半導体装置の小型化の要求に十分に応え
ることが難しいという問題点があった。また、ＧＨｚ帯
のような高周波用の半導体素子に対しては、配線電極と
配線電極パッドとの電気的接続にボンディングワイヤを
用いることから接続長が長くなるため、その影響で高周
波特性が悪化してしまうという問題点もあった。
【０００５】そのため最近は、半導体素子の高密度化や
半導体装置の小型化の要求に応えることができ、しかも
電気的接続の接続長を短くして良好な高周波特性を得る
ことができる実装方法として、半導体素子として片面
（表面）側のみに配線電極を形成した片面電極構造のも
のを用いてその表面を下にして実装する、いわゆるフェ
ースダウン方式のフリップチップ実装が実用化されはじ
めている。
【０００６】このような半導体素子をフリップチップ実
装した半導体装置においては、絶縁基板上面の配線電極
パッドが形成された半導体素子搭載部に半導体素子を表
面側を下にしてベアチップ状態でフェースダウンで搭載
し、絶縁基板の配線電極パッドと半導体素子の配線電極
とをそれらの少なくとも一方に形成した半田や金などの
金属バンプにより電気的に接続して半導体素子を絶縁基
板上に実装する。その後、半導体素子の４辺に封止樹脂
を塗布して封止を行なうか、またはワイヤボンディング
法のときと同様に半導体素子の上面（裏面）を覆うよう
に封止樹脂を塗布して封止が行なわれることにより半導
体装置が構成されている。
【０００７】
【発明が解決しようとする問題点】しかしながら、上記
の従来のフリップチップ実装による半導体装置では、半
導体素子として片面電極構造のものしか用いることがで
きず、裏面に接地電極が形成されたような両面電極構造
の半導体素子を用いようとしても、接地電極が形成され
た裏面すなわち絶縁基板に実装した場合の上面を接地す
ることは困難であった。
【０００８】これに対し、絶縁基板の上面の半導体素子
の近傍に接地電極パッドを形成し、その接地電極パッド
に半導体素子の上面の接地電極をボンディングワイヤに
より電気的に接続して接地をとる方法も考えられる。
【０００９】しかし、この場合は、接地手段であるボン
ディングワイヤが細いために良好な接地状態を確保する
ことができず、半導体素子の動作が不安定になるという
問題点があった。また，ＧＨｚ帯のような高周波用の半
導体素子に対しては、接地のための接続長が長くなるた
めに高周波特性を悪化させてしまうという問題点があっ
た。
【００１０】また、封止樹脂を半導体素子およびボンデ
ィングワイヤを覆うように塗布して封止が行なわれるこ
とから、封止樹脂の粘度制御も非常に重要であり、粘度
が高くなりすぎるとボンディングワイヤを倒してしまい
断線させてしまうという問題点があった。また一方、粘
度が低くなりすぎると封止樹脂が広がってしまい、封止
面積が大きくなってワイヤの最も高い部分が封止されず
に露出することがあるという問題点もあった。
【００１１】その他にも、ボンディングワイヤを覆うよ
うに封止樹脂を塗布することから半導体装置の高さが高
くなってしまい、半導体装置の小型化、特に低背化が困
難であるという問題点もあった。
【００１２】本発明は上記事情に鑑みて案出されたもの
であり、その目的は、裏面に接地電極が形成された半導
体装置をフェースダウンでフリップチップ実装し封止材
で封止して成る半導体装置について、半導体素子を封止
しつつ良好な接地状態を確保し、半導体素子の安定した
動作が確保できるとともに所望の高周波特性を発揮させ
ることができ、かつ半導体素子を気密封止することによ
り信頼性が高く、しかも小型化にも対応できる半導体装
置を提供することにある。
【００１３】
【問題点を解決するための手段】本発明の半導体装置
は、絶縁基板の上面に形成された半導体素子搭載部に、
上面に接地電極が形成された半導体素子を搭載させると
ともに、前記半導体素子搭載部内に形成された配線電極
パッドと前記半導体素子の下面に形成された配線電極と
を導電性相互接続部材により電気的に接続させて成り、
かつ、前記半導体素子の接地電極と前記半導体素子搭載
部の近傍に形成された接地電極パッドとが半田もしくは
導電性ペーストで接続され、さらに前記半導体素子と前
記接地電極パッドと前記半田もしくは導電性ペーストと
が封止樹脂で封止されていることを特徴とするものであ
る。
【００１４】本発明の半導体装置によれば、表面側に配
線電極が形成され裏面側に接地電極が形成された半導体
素子が絶縁基板上の半導体素子搭載部に表面側を下面と
してフェースダウンでフリップチップ実装され、その半
導体素子の裏面すなわち実装後の上面の接地電極と絶縁
基板上の半導体素子搭載部の近傍に形成された接地電極
パッドとがこれらを共に覆うように付与される半田もし
くは導電性ペーストによって電気的に接続され、さらに
前記半導体素子と前記半導体素子搭載部の近傍に形成さ
れた接地電極パッドと前記半田もしくは導電性ペースト
とが封止樹脂によりそれら全面を覆って封止されている
ことから、導電性部材である半田もしくは導電性ペース
トによって半導体素子の接地電極と絶縁基板の接地電極
パッドとの導通を広い面積でとって良好な接地状態を確
保することができるとともに、封止樹脂による高信頼性
の気密封止が可能となる。その結果、裏面に接地電極が
形成された両面電極構造の半導体素子を用いて良好な接
地をとりつつフェースダウンでフリップチップ実装する
ことができ、半導体素子の安定した動作を確保しつつ良
好な高周波特性を発揮させることができ、しかも小型
化、特に低背化にも対応できる半導体装置となる。
【００１５】また、本発明の半導体装置によれば、半導
体素子の上面の接地電極と絶縁基板上の接地電極パッド
との電気的接続のための導電性部材として半田もしくは
導電性ペーストを用いることにより、半導体素子の接地
電極に対して広い接地面積でかつ低い電気抵抗でもって
良好な接地状態を確保することができ、ボンディングワ
イヤによる接続のように細い導電体によって接地のため
の接続長が長くなることもないため、ＧＨｚ帯のような
高周波用の半導体素子に対しても高周波特性を悪化させ
ることがなく、所望の高周波特性を発揮させることがで
きる。しかも、その上から封止樹脂を用いて半導体素子
・接地電極パッド・半田もしくは導電性ペーストの全体
を封止樹脂で封止することにより、良好に気密封止され
た信頼性の高い半導体装置となる。
【００１６】
【発明の実施の形態】以下、本発明の半導体装置を添付
の図面に基づき詳細に説明する。図１は本発明の半導体
装置の実施の形態の一例を示す断面図であり、実装方法
としてキャリア実装またはマルチチップモジュールとし
たものについての一例である。図１において、１は絶縁
基板であり、例えばセラミック基板や多層セラミック基
板・ガラス基板・樹脂基板等の絶縁性材料から成る。ま
た、２は絶縁基板１の半導体素子搭載部に搭載された両
面電極構造の半導体集積回路素子等の半導体素子であ
る。なお、絶縁基板１の半導体素子搭載部は、この例の
ように絶縁基板１上の一部に平坦面として設定される場
合の他に、絶縁基板１上に形成された凹部内に設定され
る場合もある。
【００１７】３は半導体素子２の上面（裏面）のほぼ全
面に形成された接地電極、４は半導体素子の下面（表
面）に形成された配線電極である。このうち接地電極３
は、半導体素子２の上面の一部に１個あるいは複数個形
成されたものであってもよい。
【００１８】一方、５は絶縁基板１の上面の半導体素子
搭載部内に半導体素子２の配線電極４に対応して形成さ
れた配線電極パッド、６は絶縁基板１の上面の半導体素
子搭載部の近傍に形成された接地電極パッドである。
【００１９】なお、この例においては、絶縁基板１上に
形成された配線導体（図示せず）を覆って絶縁層７を形
成し、その絶縁層７に窓を開けて配線導体の一部を露出
させることにより配線電極パッド５および接地電極パッ
ド６を形成しているが、各パッド間の絶縁が確保できれ
ば、この絶縁層７は必ずしも設けなくともよい。
【００２０】８は導電性相互接続部材であり、半田や金
・銅等の金属バンプ、もしくは銀ペーストや半田ペース
ト・異方性導電ペーストなどの導電性ペースト、または
異方性導電シート等により、絶縁基板１の配線電極パッ
ド５と半導体素子２の配線電極４とを電気的に接続する
ものである。また、このようなフリップチップ実装にお
いては、半導体素子２を絶縁基板１の半導体素子搭載部
に搭載するための機械的接続手段としても利用すること
ができる。
【００２１】そして、９は半田もしくは導電性ペースト
であり、絶縁基板１上に搭載された半導体素子２の上面
（裏面）の接地電極３と絶縁基板１上の接地電極パッド
６とを共に覆うように塗布等されて付与された導電性部
材として、半導体素子２の上面の接地電極３と絶縁基板
１の上面の接地電極パッド６とを電気的に接続して半導
体素子２の接地を良好に確保するためのものである。こ
のような半田もしくは導電性ペースト９としては、半導
体素子２の接地電極３と絶縁基板１の接地電極パッド６
の良好な接地導通を確保するための導電性材料として低
抵抗であるもので、かつ半導体装置の動作環境で耐えう
る耐熱温度を有する材料が用いられる。
【００２２】例えば、半田すなわち低融点のろう付け用
合金としてはスズ／鉛・スズ／鉛／銀・スズ／ビスマス
・スズ／鉛／ビスマス・スズ／インジウム・インジウム
／鉛・スズ／鉛／インジウム・鉛／インジウム／銀・鉛
／銀などが、また導電性ペーストとしては銀ペースト等
の一般的な導電性のペースト、あるいはエポキシ樹脂や
ポリイミド樹脂等に銀等の金属粉末を混入した導電性樹
脂等が用いられる。
【００２３】このように半田もしくは導電性ペースト９
により接地電極３と接地電極パッド６とを電気的に接続
する場合、例えば半田であれば、半田ボールや半田ペー
ストを半導体素子２の接地電極３上から絶縁基板１の接
地電極パッド６上にわたるように設置し、基板全体を加
熱する工程を通すことにより、電気的に良好に接続して
良好な接地導通を確保することができる。また、導電性
ペーストであれば、銀ペースト等を半導体素子２の接地
電極３の上面と絶縁基板１の接地電極パッド６の上面と
をともに覆うように塗布し、熱処理してペーストを硬化
させることにより、同様に電気的に良好に接続して良好
な接地導通を確保することができる。
【００２４】本発明の半導体装置によれば、このように
半田もしくは導電性ペースト９を用い、半導体素子２上
面の接地電極３と絶縁基板１上の接地電極パッド６との
電気的接続を、それら半導体素子２・接地電極３と接地
電極パッド６とを覆うように付与した導電性部材により
行なったことから、接地電極３に対して広い接地面積で
かつ低い電気抵抗でもって良好な接地状態を確保するこ
とができ、接地のための接続長が長くなることもないた
め、ＧＨｚ帯のような高周波用の半導体素子に対しても
高周波特性を悪化させることがなく、所望の高周波特性
を発揮させることができるものとなる。
【００２５】10は半導体素子２と絶縁基板１上面の半導
体素子搭載部の近傍に形成された接地電極パッド６とそ
れらを接続する半田もしくは導電性ペースト９との全面
を覆って気密封止するための封止樹脂である。このよう
な封止樹脂10としては半導体素子２の封止材として耐湿
度性にすぐれ気密封止可能であるとともに、半導体装置
の動作環境で耐えうる耐熱温度を有する材料が用いられ
る。この封止樹脂10には従来周知の封止用樹脂材料を用
いることができ、例えばエポキシ系樹脂やポリイミド系
樹脂等が用いられ、いわゆるポッティング等の塗布方法
により付与され所定の熱処理等を行なうことにより半導
体素子２等を気密封止する。
【００２６】11は半導体素子２の周囲の絶縁基板１の上
面との隙間を充填するように塗布された絶縁性樹脂であ
る。この絶縁性樹脂11は、半田もしくは導電性ペースト
９と導電性相互接続部材８あるいは配線電極４・配線電
極パッド５とのショートを防止するため、半導体素子２
の下面への半田もしくは導電性ペースト９の浸入を防止
するために付与されるものであるが、半田もしくは導電
性ペースト９が適度な粘性や凝固性を有しているためこ
れを接地電極３と接地電極パッド６とを接続するように
塗布し固化させた場合にも半導体素子２の下面に浸入せ
ずショートを発生させない時などには、特に必要とはさ
れない。
【００２７】なお、半田もしくは導電性ペースト９とし
て、例えば半田のように、付与後に一旦流動性をもたせ
て良好な導通を持たせるために比較的高温での処理を必
要とするものを用いる場合には、半田９として半導体素
子２の特性に悪影響を与えない程度の温度で処理できる
ものを選定するとともに、絶縁層７や封止樹脂10・絶縁
性樹脂11にはその温度に耐え得るものを選定する。
【００２８】また、半導体素子２の下面と絶縁基板１の
上面との隙間には、半導体素子２を半導体素子搭載部へ
強固に固着し、あるいは熱応力等に対する導電性相互接
続部材８の破壊等を防止し、あるいは半導体素子２の発
熱を絶縁基板１に良好に伝導するなどのために、いわゆ
るアンダーフィル樹脂を付与してもよい。
【００２９】このような本発明の半導体装置によれば、
半田もしくは導電性ペースト９によって半導体素子２の
接地電極３と絶縁基板１の接地電極パッド６とを電気的
に接続し、十分な接地導通をとって良好な接地状態を確
保することができるとともに、さらに半導体素子２と絶
縁基板１上面の半導体素子搭載部の近傍に形成された接
地電極パッド６との全面に封止樹脂10を塗布することに
よって気密封止したことから、裏面に接地電極３が形成
された両面電極構造の半導体素子２を用いて良好な接地
をとりつつフェースダウンでフリップチップ実装するこ
とができ、半導体素子２の安定した動作を確保しつつ小
型化にも対応できる高信頼性の半導体装置となる。
【００３０】また、半田もしくは導電性ペースト９によ
り半導体素子２の接地電極３に対して良好な接地状態を
確保することができ、ＧＨｚ帯のような高周波用の半導
体素子２に対しても高周波特性を悪化させることがな
く、所望の高周波特性を発揮させることができる。
【００３１】次に、本発明の半導体装置の実施の形態の
他の例を図２に図１と同様の断面図で示す。図２におい
て、21は絶縁基板、22は絶縁基板21の半導体素子搭載部
に搭載された両面電極構造の半導体素子であり、23は半
導体素子の上面（表面）に形成された接地電極、24は半
導体素子の下面（表面）に形成された配線電極である。
また、25は絶縁基板21の上面の半導体素子搭載部内に半
導体素子22の配線電極24に対応して形成された配線電極
パッド、26は絶縁基板21の上面の半導体素子搭載部の近
傍に形成された接地電極パッド、27は絶縁基板21上に形
成された配線導体（図示せず）を覆い、その一部に窓を
開けて配線導体の一部を露出させることにより配線電極
パッド25および接地電極パッド26を形成している絶縁
層、28は導電性接続部材である。
【００３２】また、29は絶縁基板21の上面の半導体素子
搭載部近傍の接地電極パッド26の外側にこれらの領域を
囲うように形成されたダム部材であり、30は搭載された
半導体素子22の上面（裏面）の接地電極23を絶縁基板21
上の接地電極パッド26とを共に覆うように付与され、両
者を電気的に接続して半導体素子２の接地を良好に確保
するための半田もしくは導電性ペースト、31は半導体素
子22と絶縁基板21上面の半導体素子搭載部の近傍に形成
された接地電極パッド26との全面を覆って気密封止する
ための封止樹脂である。また、32は半導体素子22の周囲
の絶縁基板21の上面との隙間を充填するように塗布され
た絶縁性樹脂である。
【００３３】この例においては、絶縁基板21上面の接地
電極パッド26の外側領域を囲うようにダム部材29を設け
たことから、このダム部材29により半田もしくは導電性
ペースト30および封止樹脂31の絶縁基板21の上面の他の
領域への流れ出しを防止することができ、例えば半田も
しくは導電性ペースト30が絶縁基板21上面の他の領域に
形成された配線導体上に拡がってショートを発生させる
こと等を防止することができる。
【００３４】このようなダム部材29は、例えば熱硬化性
のやや粘度の高い樹脂を用いて半導体素子22を適当なス
ペースをあけて取り囲むように塗布し、その囲まれたス
ペースに半導体素子22に覆いかぶせるように半田もしく
は導電性ペースト30を付与し、その後さらにそれらに覆
いかぶせるように封止樹脂31を塗布し、熱を加えて硬化
させることにより構成すればよい。このとき、硬化のた
めの熱が半導体素子22等の部材に悪影響を及ぼすような
場合には、光硬化性の樹脂を用いて光を当てることによ
り構成してもよい。
【００３５】なお、この例においても、半導体素子搭載
部は絶縁基板21の上面に形成した凹部内に形成してもよ
く、絶縁性樹脂32は必ずしも必要とされるものではな
く、半導体素子22の下面と絶縁基板21の上面との隙間に
アンダーフィル樹脂を付与してもよい。
【００３６】次に本発明の半導体装置の実施の形態のさ
らに他の例を図３に図１・図２と同様の断面図で示す。
図３において、41は絶縁基板としての半導体素子収納用
パッケージである。42は両面電極構造の半導体素子であ
り、半導体素子収納用パッケージ41の上面に形成され
た、半導体素子42を収容するための空間を形成するため
の凹部41ａ内に形成された半導体素子搭載部に搭載され
ている。なお、このような半導体素子搭載部は、凹部41
ａ内にさらに階段状に形成された凹部の内部に形成され
たものであってもよい。
【００３７】43は半導体素子42の上面（裏面）に形成さ
れた接地電極、44は半導体素子の下面（表面）に形成さ
れた配線電極である。また、45は半導体素子収納用パッ
ケージ41の上面の半導体素子搭載部内に半導体素子42の
配線電極44に対応して形成された配線電極パッド、46は
半導体素子収納用パッケージ41の上面の半導体素子搭載
部の近傍に形成された接地電極パッド、47は半導体素子
収納用パッケージ41の上面に形成された配線導体（図示
せず）を覆い、その一部に窓を開けて配線導体の一部を
露出させることにより配線電極パッド45および接地電極
パッド46を形成している絶縁層、48は導電性相互接続部
材である。
【００３８】49は搭載された半導体素子42の接地電極43
を半導体素子収納用パッケージ41の上面の接地電極パッ
ド46とを共に覆うように付与され、両者を電気的に接続
して半導体素子42の接地を良好に確保するための半田も
しくは導電性ペースト、50は半導体素子42と半導体素子
収納用パッケージ41上面の半導体素子搭載部の近傍に形
成された接地電極パッド46との全面を覆って気密封止す
るための封止樹脂である。また、51は半導体素子42の周
囲の半導体素子収納用パッケージ41の上面との隙間を充
填するように塗布された絶縁性樹脂である。
【００３９】この例においては、絶縁基板として半導体
素子収納用パッケージ41を用いて、その上面の凹部41ａ
内の半導体素子搭載部近傍に形成された接地電極パッド
46の外側領域を囲うように凹部41ａの側壁が形成されて
おり、この凹部41ａからはみ出さないように半田もしく
は導電性ペースト49と封止樹脂50を塗布・付与し、半導
体素子42の上面の接地電極43と接地電極パッド46とを接
続するとともに半導体素子42と接地電極パッド46全体を
封止する。そして必要に応じて蓋体（図示せず）により
凹部41ａを封止することにより半導体装置となる。
【００４０】なお、この例のように蓋体によっても半導
体素子42を封止する場合は、封止樹脂50は封止の信頼性
が高くなくてもよいものとできる。逆に、封止樹脂50の
封止の信頼性が高ければ、蓋体による封止は封止の信頼
性が低くても特に問題ないものとなる。
【００４１】このような半導体素子収納用パッケージ41
としては、例えば絶縁基板としてセラミック材料を用い
たものやガラスセラミックスを用いたもの、有機絶縁性
樹脂を用いたものや無機絶縁物粉末と有機絶縁性樹脂を
用いたもの等、種々のパッケージを用いることができ
る。
【００４２】なお、この例においても、絶縁性樹脂51は
必ずしも必要とされるものではなく、半導体素子42の下
面と半導体素子収納用パッケージ41の上面との隙間にア
ンダーフィル樹脂を付与してもよい。
【００４３】なお、本発明は以上の例に限定されるもの
ではなく、本発明の要旨を逸脱しない範囲で種々の変更
・改良を施すことは何ら差し支えない。
【００４４】
【発明の効果】以上のように、本発明の半導体装置によ
れば、表面側に配線電極が形成され裏面側に接地電極が
形成された半導体素子が絶縁基板上の半導体素子搭載部
に表面側を下面としてフェースダウンでフリップチップ
実装され、その半導体素子の実装後の上面の接地電極と
絶縁基板上の半導体素子搭載部の近傍に形成された接地
電極パッドとが半田もしくは導電性ペーストによって接
続されていることから、この半田もしくは導電性ペース
トによって広い接地面積での半導体素子の良好な接地状
態を確保することができる。
【００４５】また、その上から半導体素子と絶縁基板上
面の半導体素子搭載部の近傍に形成された接地電極パッ
ドとの全面を覆うように封止樹脂を塗布することによ
り、半導体素子の高信頼性の気密封止を行なうことがで
きる。
【００４６】また、本発明の半導体装置によれば、半田
もしくは導電性ペーストにより半導体素子の接地電極に
対して良好な接地状態を確保することができ、ボンディ
ングワイヤによる接続のように細い導体によって接地の
ための接続長が長くなることもないため、ＧＨｚ帯のよ
うな高周波用の半導体素子に対しても高周波特性を悪化
させることなく、所望の周波数特性を発揮させることが
できる。
【００４７】以上により、本発明によれば、裏面に接地
電極が形成された両面電極構造の半導体素子をフェース
ダウンでフリップチップ実装し封止材で封止してなる半
導体装置について、半導体素子を封止しつつ良好な接地
状態を確保し、半導体素子の安定した動作が確保できる
とともに所望の高周波特性を発揮させることができ、か
つ半導体素子を気密封止することにより信頼性が高く、
しかも小型化にも対応できる半導体装置を提供すること
ができた。
【図面の簡単な説明】
【図１】本発明の半導体装置の実施の形態の一例を示す
断面図である。
【図２】本発明の半導体装置の実施の形態の他の例を示
す断面図である。
【図３】本発明の半導体装置の実施の形態のさらに他の
例を示す断面図である。
【符号の説明】
１、21・・・・・絶縁基板 41・・・・・・・半導体素子収納用パッケージ（絶縁基
板） ２、22、42・・・半導体素子 ３、23、43・・・接地電極 ４、24、44・・・配線電極 ５、25、45・・・配線電極パッド ６、26、46・・・接地電極パッド ８、28、48・・・導電性相互接続部材 ９、30、49・・・半田もしくは導電性ペースト 10、31、50・・・封止樹脂

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 絶縁基板の上面に形成された半導体素子
    搭載部に、上面に接地電極が形成された半導体素子を搭
    載させるとともに、前記半導体素子搭載部内に形成され
    た配線電極パッドと前記半導体素子の下面に形成された
    配線電極とを導電性相互接続部材により電気的に接続さ
    せて成り、かつ、前記半導体素子の接地電極と前記半導
    体素子搭載部の近傍に形成された接地電極パッドとが半
    田もしくは導電性ペーストで接続され、さらに前記半導
    体素子と前記接地電極パッドと前記半田もしくは導電性
    ペーストとが封止樹脂で封止されていることを特徴とす
    る半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7348263B2 (en) 2005-03-01 2008-03-25 Seiko Epson Corporation Manufacturing method for electronic component, electronic component, and electronic equipment
US7863529B2 (en) 2007-11-05 2011-01-04 Seiko Epson Corporation Electronic component
WO2011043281A1 (ja) * 2009-10-09 2011-04-14 シャープ株式会社 配線シート、配線シート付き太陽電池セル、太陽電池モジュールおよび配線シートロール

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7348263B2 (en) 2005-03-01 2008-03-25 Seiko Epson Corporation Manufacturing method for electronic component, electronic component, and electronic equipment
US7867830B2 (en) 2005-03-01 2011-01-11 Seiko Epson Corporation Manufacturing method for electronic component with sealing film
US8664730B2 (en) 2005-03-01 2014-03-04 Seiko Epson Corporation Manufacturing method for electronic component, electronic component, and electronic equipment
US7863529B2 (en) 2007-11-05 2011-01-04 Seiko Epson Corporation Electronic component
US8097817B2 (en) 2007-11-05 2012-01-17 Seiko Epson Corporation Electronic component
US8342859B2 (en) 2007-11-05 2013-01-01 Seiko Epson Corporation Electronic component
WO2011043281A1 (ja) * 2009-10-09 2011-04-14 シャープ株式会社 配線シート、配線シート付き太陽電池セル、太陽電池モジュールおよび配線シートロール
JP2011082431A (ja) * 2009-10-09 2011-04-21 Sharp Corp 配線シート、配線シート付き太陽電池セル、太陽電池モジュールおよび配線シートロール
CN102687281A (zh) * 2009-10-09 2012-09-19 夏普株式会社 布线板、带布线板的太阳能电池单元、太阳能电池模块以及布线板卷筒

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