JPH1192300A

JPH1192300A - 半導体基板の製造方法

Info

Publication number: JPH1192300A
Application number: JP25457797A
Authority: JP
Inventors: Mitsuhiro Horikawa; 貢弘堀川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-09-19
Filing date: 1997-09-19
Publication date: 1999-04-06

Abstract

(57)【要約】【課題】製造工程中に半導体基板や半導体装置に混入
される汚染不純物を効率的に除去又は捕獲すると共に、
無欠陥層として形成されるエピタキシャル層が薄い場合
にも適用できるようにする。【解決手段】開示される半導体基板の製造方法では、
まず、石英るつぼ１に貯えられたシリコン融液２からＣ
Ｚ法又はＭＣＺ法により引き上げ途中のシリコン単結晶
インゴット３をシリコン融液２から切り離した後、シリ
コン単結晶インゴット３の温度を１２００゜Ｃ以上から
６００゜Ｃ以下まで急冷する。次に、シリコン単結晶イ
ンゴット３から空孔過剰含有領域３ａのみを取り出し、
ウェハ５に加工した後、ウェハ５上にエピタキシャル層
６を形成して半導体基板とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体基板の製
造方法に係り、特に、引き上げ法（ＣＺ法）や磁場印加
引き上げ法（ＭＣＺ法）により作製されたシリコン単結
晶から加工され、ＬＳＩ等の半導体装置に用いられる半
導体基板を製造する半導体基板の製造方法に関する。

【０００２】

【従来の技術】ＬＳＩ等の半導体装置は、基本的特性と
して、ＰＮ接合においてリーク電流が少ないことやＭＯ
Ｓトランジスタのゲート酸化膜に対する信頼性が高いこ
とが要求される。これらの特性を劣化させる原因の１つ
として、通常の引き上げ法（ＣＺ(Czochralski method)
法）やシリコン融液の対流を抑制するために磁場を印加
しながらシリコン単結晶を引き上げる磁場印加引き上げ
法（ＭＣＺ(magnetic field applied Czochralski meth
od)法）によりシリコン単結晶を作製し、そのシリコン
単結晶を加工して半導体基板を製造する工程や得られた
半導体基板上に半導体装置を製造する工程において、半
導体基板や半導体装置に重金属汚染元素等の汚染不純物
が混入してしまうことが挙げられる。このような汚染不
純物を半導体装置の動作領域から除去又は捕獲する技術
として、従来からゲッタリング技術がある。このゲッタ
リング技術の中で最も広く利用されているものの１つと
して、半導体基板自体にゲッタリング能力を持たせるイ
ントリンシックゲッタリング法（ＩＧ(intrinsic inter
nal gettering)法）がある。ＣＺ法やＭＣＺ法により作
製されたシリコン単結晶を加工して得られた半導体基板
には、原料のシリコン融液を貯える石英るつぼから溶け
出した酸素が不純物として混入されているが、ＩＧ法で
はこの酸素が析出することにより形成された結晶欠陥に
上記汚染不純物がゲッタリングされる。

【０００３】しかし、この酸素析出による結晶欠陥が半
導体基板表層に存在するとかえって半導体装置の特性を
劣化させてしまう。そこで、このような問題を解決する
方法として、例えば、H. Tsuya, K. Ogawa, F. Shimur
a, Jpn. J. Appl. Phys. 20, L31 (1981).に開示された
方法がある。この方法では、半導体基板表層に無欠陥層
を、半導体基板内部にはＩＧ法により汚染不純物をゲッ
タリングするのための欠陥領域を形成する。まず、シリ
コン単結晶を加工して得られたシリコン基板を１１５０
゜Ｃ〜１２００゜Ｃの範囲で熱処理し、シリコン基板表
層の酸素析出核を溶融分解して酸素を外方拡散させるこ
とにより、シリコン基板表層の酸素濃度を低減し、シリ
コン基板表層に無欠陥層を形成する。また、この工程で
は、ＣＺ法やＭＣＺ法によるシリコン単結晶の製造工程
で不均一に生じた酸素析出核及び析出物が溶解する。そ
の後、シリコン基板を５００゜Ｃ〜８００゜Ｃの範囲で
熱処理することにより、シリコン基板内部に新たに酸素
析出核及び析出物を形成して半導体基板を製造する。こ
の時、半導体基板表層では、前述した１１５０゜Ｃ〜１
２００゜Ｃの範囲での熱処理によって酸素濃度が十分低
くなっているので、新たに酸素析出核及び析出物が形成
されず、無欠陥層は保たれたままである。

【０００４】以上説明した、その表層に無欠陥層が、そ
の内部にゲッタリングのための欠陥領域が形成された構
造を有する半導体基板の製造方法の１つとして、無欠陥
層の結晶品質をより高めるために、例えば、特開昭６３
−２２７０２６号公報に開示された、ＣＺ法やＭＣＺ法
によって作製されたシリコン単結晶を加工して得られた
シリコン基板表面に無欠陥層としてエピタキシャル層を
形成したエピタキシャル基板を使用する方法がある。こ
のエピタキシャル基板は、炭素濃度が７〜１０ｐｐｍ、
酸素濃度が３０ｐｐｍのシリコン基板上に、膜厚１０μ
ｍ〜１５μｍのエピタキシャル層が形成されてなる。炭
素は、析出核となって酸素析出の効果を助長する役割を
果たす。まず、第１の工程として、上記エピタキシャル
基板を７５０゜Ｃで３時間熱処理することにより、エピ
タキシャル基板内部に酸素析出核及び析出物が形成され
る。次に、第２の工程として、右エピタキシャル基板の
温度を７５０゜Ｃから１０００゜Ｃまで上昇させた後、
４時間熱処理することにより、半導体基板を製造する。
第２の工程では、上記第１の工程でエピタキシャル基板
内部に形成された酸素析出核及び析出物がより成長し、
安定する。以上の方法により、従来無欠陥層を形成する
ために行っていた１１５０゜Ｃ〜１２００゜Ｃの範囲で
の熱処理を省略できると共に、半導体装置の動作領域
は、従来の無欠陥層より結晶品質のよいエピタキシャル
層とすることができる。

【０００５】

【発明が解決しようとする課題】ところで、上記特開昭
６３−２２７０２６号公報に開示された従来の半導体基
板の製造方法においては、エピタキシャル層形成後に酸
素析出核及び析出物の形成及び成長のための熱処理が行
われるので、その工程における歩留まりの善し悪しがコ
ストアップに与える影響は大きい。

【０００６】また、エピタキシャル層を形成するための
反応炉ではＣｌ系のガスを使用するため、このＣｌ系の
ガスがステンレス製のガス配管を腐食することにより、
その腐食したガス配管から飛散したＭｏやＦｅ等が、エ
ピタキシャル層形成過程において、汚染不純物として半
導体基板のバンドギャップ中に深い準位を形成し、半導
体装置の特性を劣化させてしまう。そこで、このＭｏや
Ｆｅ等の汚染不純物をゲッタリングする必要があるが、
上記公報に開示された従来の半導体基板の製造方法にお
いては、エピタキシャル層形成時には、汚染不純物をゲ
ッタリングするためのゲッタサイトである酸素析出核は
形成されないため、右エピタキシャル層形成過程で混入
する汚染不純物に対するゲッタリング能力はないという
欠点がある。

【０００７】近年の半導体装置の集積化に伴い、チップ
面積は、ますます増大する傾向にある。このため、半導
体装置の生産性を向上させるために、シリコン基板はま
すます大口径化されている。このシリコン基板の大口径
化に伴い、シリコン基板上に形成されるエピタキシャル
層の厚さ及び抵抗の面内における均一性を確保するため
に、枚葉型の反応炉でシリコン基板上にエピタキシャル
層を形成するのが一般的になっている。枚葉型の反応炉
においてはランプでシリコン基板を加熱するため、シリ
コン基板は急速に加熱され、急速に冷却されることにな
る。この結果、シリコン基板上にエピタキシャル層を形
成して得られたエピタキシャル基板においては、酸素析
出核及び析出物が非常に少なくなってしまうという問題
があった。これは以下に示す原因によるものと考えられ
る。すなわち、シリコン基板内部に過飽和に存在する酸
素は、熱処理により凝集し成長するが、この成長が安定
して進行するか否かは酸素析出核及び析出物が熱処理の
温度での臨界核を超えるか否かに関係する。この臨界核
は温度が高いほど大きいが、シリコン基板が急速に加熱
されると、低温においてサイズの小さい酸素析出核及び
析出物が十分に成長する時間がないため、エピタキシャ
ル層形成後の酸素析出核及び析出物の密度がほとんど熱
処理の最高温度で決定されてしまうためと考えられる。

【０００８】従って、半導体基板の酸素析出核及び析出
物の密度をゲッタリングに必要なだけ得ようとすると、
エピタキシャル基板に対して行う酸素析出核及び析出物
の形成及び成長のための熱処理の時間をより長くする必
要があり、これがコストアップの要因となってしまう。
さらに、熱処理時間を長くし過ぎて酸素析出核及び析出
物が形成及び成長が過度になされると、エピタキシャル
層の結晶品質を劣化させてしまう（例えば、転位（スリ
ップ）等）。特に、エピタキシャル層の膜厚が薄い場合
には、結晶品質の劣化が顕著になってしまう。

【０００９】この発明は、上述の事情に鑑みてなされた
もので、半導体基板や半導体装置の製造工程中に半導体
基板や半導体装置に混入される汚染不純物を効率的に除
去又は捕獲できると共に、シリコン基板表面に無欠陥層
として形成されるエピタキシャル層が薄い場合にも適用
できる半導体基板の製造方法を提供することを目的とし
ている。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明に係る半導体基板の製造方法
は、石英るつぼに貯えられたシリコン融液から引き上げ
法又は磁場印加引き上げ法により引き上げ途中のシリコ
ン単結晶インゴットを上記シリコン融液から切り離した
後、上記シリコン単結晶インゴットの温度を１２００゜
Ｃ以上から６００゜Ｃ以下まで急冷する第１の工程と、
上記第１の工程で作製されたシリコン単結晶インゴット
からその内部に発生した空孔を過剰に含有する領域のみ
を取り出し、ウェハに加工する第２の工程と、上記ウェ
ハ上にエピタキシャル層を形成して半導体基板を製造す
る第３の工程とからなることを特徴としている。

【００１１】請求項２記載の発明に係る半導体基板の製
造方法は、石英るつぼに貯えられたシリコン融液から引
き上げ法又は磁場印加引き上げ法によりシリコン単結晶
インゴットを引き上げた後、再び１２００゜Ｃ以上に加
熱し、その後上記シリコン単結晶インゴットの温度を６
００゜Ｃ以下まで急冷する第１の工程と、上記第１の工
程で作製されたシリコン単結晶インゴットからその内部
に発生した空孔を過剰に含有する領域のみを取り出し、
ウェハに加工する第２の工程と、上記ウェハ上にエピタ
キシャル層を形成して半導体基板を製造する第３の工程
とからなることを特徴としている。

【００１２】請求項３記載の発明に係る半導体基板の製
造方法は、石英るつぼに貯えられたシリコン融液から引
き上げ法又は磁場印加引き上げ法によりシリコン単結晶
インゴットを引き上げた後、上記シリコン単結晶インゴ
ットを、所定の大きさの複数のブロックに分断し、上記
複数のブロックの温度をそれぞれ１２００゜Ｃ以上に加
熱した後６００゜Ｃ以下まで急冷する第１の工程と、上
記第１の工程で作製された上記シリコン単結晶インゴッ
トからその内部に発生した空孔を過剰に含有する領域の
みを取り出し、ウェハに加工する第２の工程と、上記ウ
ェハ上にエピタキシャル層を形成して半導体基板を製造
する第３の工程とからなることを特徴としている。

【００１３】また、請求項４記載の発明は、請求項１乃
至３のいずれか１に記載の半導体基板の製造方法に係
り、上記第１の工程の後に、上記シリコン単結晶インゴ
ット又は上記複数のブロックの温度を４００゜Ｃ〜６０
０゜Ｃの範囲で一定時間保持又は６００゜Ｃから４００
゜Ｃまで除冷する第４の工程を行うことを特徴としてい
る。

【００１４】請求項５記載の発明は、請求項１乃至４の
いずれか１に記載の半導体基板の製造方法に係り、上記
第２の工程の後に、上記ウェハに対して５００゜Ｃ〜８
００゜Ｃの範囲で熱処理を行う第５の工程を行うことを
特徴としている。

【００１５】請求項６記載の発明は、請求項１乃至４の
いずれか１に記載の半導体基板の製造方法に係り、上記
第２の工程の後に、上記ウェハの裏面に所定膜厚のポリ
シリコン層を形成する第６の工程を行うことを特徴とし
ている。

【００１６】請求項７記載の発明は、請求項１乃至６の
いずれか１に記載の半導体基板の製造方法に係り、上記
半導体基板中の酸素濃度は、１６ｐｐｍ〜３５ｐｐｍで
あることを特徴としている。

【００１７】請求項８記載の発明は、請求項１乃至７の
いずれか１に記載の半導体基板の製造方法に係り、上記
第１の工程において、上記シリコン融液に炭素を添加
し、上記半導体基板中の炭素濃度を０．５ｐｐｍ〜１５
ｐｐｍとすることを特徴としている。

【００１８】

【作用】この発明の構成の半導体基板の製造方法によれ
ば、引き上げ法又は磁場印加引き上げ法により作製され
たシリコン単結晶インゴット又ブロックの温度を１２０
０゜Ｃ以上から６００゜Ｃ以下まで急冷した後、そのシ
リコン単結晶インゴット又はブロックからその内部に発
生した空孔を過剰に含有する領域のみを取り出してウェ
ハに加工し、そのウェハ上にエピタキシャル層を形成し
て半導体基板としている。これにより、半導体基板や半
導体装置の製造工程中に半導体基板や半導体装置に混入
される汚染不純物を効率的に除去又は捕獲できると共
に、ウェハ表面に無欠陥層として形成されるエピタキシ
ャル層が薄い場合にも結晶品質を損なうことがないので
適用できる。従って、歩留まりが向上するなど、生産性
が向上する。

【００１９】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。Ａ．第１の実施例図１は、この発明の第１の実施例である半導体基板の製
造方法を示す工程図である。以下、順を追ってその製造
工程を説明する。まず、図１（ａ）に示すように、石英
るつぼ（成長炉）１に貯えられたシリコン融液２からＣ
Ｚ法又はＭＣＺ法により引き上げ途中のシリコン単結晶
インゴット３の温度は、１２００゜Ｃ以上に達してい
る。なお、符号４はヒータを示している。また、同図
（ａ）には、ＭＣＺ法に用いる、磁場を印加するための
電磁石は示していない。そこで、引き上げ途中のシリコ
ン単結晶インゴット３を、シリコン融液２から切り離し
た後、その温度を６００゜Ｃ以下まで、例えば、４分程
度で急冷する。この熱処理により、シリコン単結晶イン
ゴット３の作製時にその内部に発生した空孔は、シリコ
ン単結晶インゴット３の外周部から外方拡散するので、
その内部には、空孔過剰含有領域３ａが形成される。こ
の空孔は、反応式（１）で示すように酸素析出の促進に
役立つと考えられる。

【００２０】

【数１】２Ｓｉ＋２Ｏｉ＋Ｖ→ＳｉＯ₂ … …（１）

【００２１】反応式（１）において、Ｓｉはシリコン原
子、Ｏｉは侵入型不純物としてシリコン単結晶インゴッ
ト３内部の格子間位置に存在する酸素原子、Ｖは空孔、
ＳｉＯ₂は酸素析出物である。なお、シリコン単結晶イ
ンゴット３の温度を１２００゜Ｃ以上から６００゜Ｃ以
下に急冷した後、ゲッタサイトである酸素析出核を成長
させるために、その温度を４００゜Ｃ〜６００゜Ｃの範
囲で一定時間保持するようにしても良い。この場合、酸
素濃度は、１６ｐｐｍ〜３５ｐｐｍが望ましい。他の実
施例でも同様である。

【００２２】また、より酸素析出を促進するために、Ｃ
Ｚ法又はＭＣＺ法によってシリコン単結晶インゴット３
を作製する時に、石英るつぼ１内に原料であるシリコン
多結晶と共に炭素を添加しても良い。炭素原子は、置換
型不純物としてシリコン単結晶インゴット３の格子位置
に混入される。この炭素原子は、共有結合半径がシリコ
ン原子のそれより３０％〜４０％小さいので、その周囲
では無欠陥の場合に比較してシリコン原子間距離が長く
なっている。そのため、不純物酸素が集まりやすく、析
出が生じやすいのである。この場合、炭素濃度は、０．
５ｐｐｍ〜１５ｐｐｍが望ましい。他の実施例でも同様
である。

【００２３】次に、シリコン単結晶インゴット３の外周
部を切削し、空孔過剰含有領域３ａのみを取り出し、ウ
ェハ５に加工した後、このウェハ５に対して、５００゜
Ｃ〜８００゜Ｃの範囲で熱処理を行い、酸素析出核を成
長させる（同図（ｂ））。この熱処理は、シリコン単結
晶インゴット３からウェハ５に加工した段階で、酸素析
出核のサイズが十分大きい場合には、行わなくても良
い。そして、同図（ｃ）に示すように、ウェハ５上にエ
ピタキシャル層６を形成して半導体基板を製造する。

【００２４】Ｂ．第２の実施例次に、第２の実施例について説明する。図２は、この発
明の第２の実施例である半導体基板の製造方法を示す工
程図である。以下、順を追ってその製造工程を説明す
る。まず、図２（ａ）に示すように、石英るつぼ１１に
貯えられたシリコン融液１２からＣＺ法又はＭＣＺ法に
よりシリコン単結晶インゴット１３を引き上げた後、そ
のシリコン単結晶インゴット１３の先端をシリコン融液
２に近接させてシリコン融液２の輻射熱を十分受けるよ
うにすると共に、通常より長く形成したヒータ１４によ
ってシリコン単結晶インゴット１３全体を補助的に加熱
してその温度を再び１２００゜以上に上昇させた後、一
定時間保持する。なお、図２（ａ）には、ＭＣＺ法に用
いる、磁場を印加するための電磁石は示していない。次
に、シリコン単結晶インゴット１３の温度を６００゜Ｃ
以下まで、例えば、４分程度で急冷し、その内部に空孔
過剰含有領域１３ａを形成させる。なお、上記第１の実
施例と同様、必要に応じて、この後シリコン単結晶イン
ゴット１３の温度を４００゜Ｃ〜６００゜Ｃの範囲で一
定時間保持したり、ＣＺ法又はＭＣＺ法によるシリコン
単結晶インゴット１３作製時に、石英るつぼ１１内に原
料であるシリコン多結晶と共に炭素を添加しても良い。

【００２５】次に、シリコン単結晶インゴット１３の外
周部を切削し、空孔過剰含有領域１３ａのみを取り出
し、ウェハ１５に加工した後、ウェハ１５の裏面に膜厚
１μｍ程度のポリシリコン層１６を形成する（図２
（ｂ）参照）。この処理は、熱処理としては、上記第１
の実施例におけるウェハ５加工後の熱処理を６２０゜Ｃ
で２時間行った場合と等価的である。この処理により、
ポリシリコン層１６が汚染不純物のゲッタサイトとなる
と考えられる。この処理をＰＢＳ（Poly-silicon Back
Seal）処理と呼ぶことにする。そして、図２（ｃ）に示
すように、ウェハ１５上にエピタキシャル層１７を形成
して半導体基板を製造する。

【００２６】Ｃ．第３の実施例次に、第３の実施例について説明する。図３は、この発
明の第３の実施例である半導体基板の製造方法を示す工
程図である。以下、順を追ってその製造工程を説明す
る。まず、ＣＺ法又はＭＣＺ法によりシリコン単結晶イ
ンゴットを作製し、引き上げ炉から取り出した後、その
シリコン単結晶インゴットを、図３（ａ）に示すよう
に、適当な大きさのブロック２１ａ及び２１ｂに分断す
る。次に、各ブロック２１ａ及び２１ｂをそれぞれ１２
００゜Ｃ以上に加熱した後、６００゜Ｃ以下まで、例え
ば、４分程度で急冷し、その内部に空孔過剰含有領域２
２ａ及び２２ｂを形成させる。なお、上記第１及び第２
の実施例と同様、必要に応じて、この後各ブロック２１
ａ及び２１ｂの温度を４００゜Ｃ〜６００゜Ｃの範囲で
一定時間保持したり、ＣＺ法又はＭＣＺ法によるシリコ
ン単結晶インゴット作製時に、石英るつぼ内に原料であ
るシリコン多結晶と共に炭素を添加しても良い。

【００２７】次に、各ブロック２１ａ及び２１ｂの外周
部を切削し、空孔過剰含有領域２２ａ及び２２ｂのみを
取り出し、ウェハ２３に加工した後、必要に応じて、こ
のウェハ２３に対して５００゜Ｃ〜８００゜Ｃの範囲で
熱処理を行い、酸素析出核を成長させる（図３（ｂ）参
照）。そして、図３（ｃ）に示すように、ウェハ２３上
にエピタキシャル層２４を形成して半導体基板を製造す
る。

【００２８】次に、上記第１〜第３の実施例の製造方法
により製造した半導体基板の特性を従来の製造方法で製
造した半導体基板の特性と比較するために、試料を作製
し、汚染不純物のゲッタリングの様子を観察した。試料
には、それぞれシリコン単結晶インゴット又はブロック
から加工されたウェハの表面をＦｅで汚染した後、エピ
タキシャル層を形成し、さらにその上にＡｌを蒸着する
ことによりショットキーダイオードが形成されたものを
使用した。この試料のエピタキシャル層に含まれるＦｅ
濃度をＤＬＴＳ（Deep Level Transient Spectroscpy）
で測定した。

【００２９】図４に作製した試料の詳細を示す。試料番
号１及び２の試料が上記特開昭６３−２２７０２６号公
報に開示された従来の製造方法で作製したもの、試料番
号Ａ〜Ｉの試料が上記第１〜第３の実施例の製造方法で
作製したものである。各試料のウェハの導電型は全てほ
う素ドープのＰ型である。図４において、引き上げ法
は、シリコン単結晶インゴット作製時に使用した引き上
げ法であり、試料番号Ｅ及びＦの試料の場合はＭＣＺ法
を使用し、その他の試料番号の試料の場合はＣＺ法を使
用した。酸素濃度は、石英るつぼからの酸素の溶解をる
つぼを回転することにより制御した。炭素濃度について
は、試料番号Ａ〜Ｆの試料の場合は、シリコン単結晶イ
ンゴット作製時に意図せずに不純物として混入した炭素
の濃度であり、試料番号１、２及びＧ〜Ｉの試料の場合
は、シリコン単結晶インゴット作製時に石英るつぼ内に
原料であるシリコン多結晶と共に炭素を添加した場合の
炭素の濃度である。

【００３０】１２００〜６００゜Ｃの熱履歴とは、シリ
コン単結晶インゴット又はブロックの温度を１２００゜
Ｃから６００゜Ｃまでどのように低下させたかを意味し
ている。試料番号１及び２の試料の場合は従来の方法で
その温度を低下させ、試料番号Ａ〜Ｉの試料の場合は、
上記第１〜第３の実施例で説明したように、その温度を
１２００゜Ｃから６００゜Ｃまで４分程度で急冷させて
いる。同様に、６００〜４００゜Ｃの熱履歴とは、シリ
コン単結晶インゴット又はブロックの温度を６００゜Ｃ
から４００゜Ｃまでどのように低下させたかを意味して
いる。試料番号１、２、Ｂ及びＤの試料の場合は従来の
方法でその温度を低下させ、試料番号Ａ及びＩの試料の
場合は、上記第１〜第３の実施例で説明したように、そ
の温度を４５０゜Ｃで２時間保持しており、試料Ｃ及び
Ｅ〜Ｈの場合は、その温度を除冷させている。

【００３１】エピ層成長前析出処理とは、シリコン単結
晶インゴット又はブロックをウェハに加工した後、ウェ
ハ表面にエピタキシャル層を形成する前に熱処理をどの
ように施したかを意味している。試料番号１、２、Ａ及
びＧの試料の場合は右熱処理を施さず、試料番号Ｃ〜Ｅ
の試料の場合は上記したＰＢＳ処理を施し、試料番号Ｂ
の試料の場合はその温度を６５０゜Ｃで２時間保持し、
試料番号Ｆの試料の場合はその温度を７５０゜Ｃで２時
間保持し、試料番号Ｈの試料の場合はその温度を６５０
゜Ｃで４時間保持し、試料番号Ｉの試料の場合はその温
度を８００゜Ｃで２時間保持している。エピ層厚とは、
ウェハ表面に形成したエピタキシャル層の膜厚であり、
膜厚の薄いものについては測定できないので、エピタキ
シャル層の成長時の時間で膜厚を管理している。なお、
半導体装置を作製する場合には、ウェハ表面にエピタキ
シャル層形成後に本来７００゜Ｃで３時間熱処理を施し
た後、１０００゜Ｃで４時間熱処理を施す必要がある
が、今の場合は、エピタキシャル層形成過程において混
入される重金属による汚染を観察するものであるから、
これらの試料には右熱処理は施していない。

【００３２】Ｆｅによる汚染は、シリコン単結晶インゴ
ット又はブロックをウェハに加工した後、ウェハ表面を
ＡＰＭ（アンモニア過水）→ＤＨＦ（希フッ酸）→ＨＰ
Ｍ（塩酸過水）という順で洗浄した後、行った。Ｆｅに
よる汚染は、原子吸光分析用の標準溶液を希釈したもの
をウェハ表面に滴下し、それをウェハ表面全体に広げた
後、スピンコートした上で乾燥させることにより行っ
た。右標準溶液の滴下量は、乾燥後のＦｅ汚染量が全反
射蛍光Ｘ線で測定した時に１×１０¹¹ｃｍ^-2となるよう
な条件で行った。

【００３３】以上説明した方法でウェハの表面をＦｅで
汚染した後、そのウェハ表面上にエピタキシャル層を形
成し、さらにその上にＡｌを蒸着することによりショッ
トキーダイオードを形成し、エピタキシャル層中のＦｅ
濃度を測定した。測定結果を図５に示す。今回用いたＤ
ＬＴＳは、Ｆｅの検出限界が１×１０¹⁰ｃｍ^-3である。
図５から分かるように、従来の製造方法で作製した試料
番号１及び２の試料においては、ウェハとエピタキシャ
ル層との間に存在するＦｅがエピタキシャル層形成過程
においてエピタキシャル層中に拡散し、ゲッタリングさ
れていない。これに対して、上記第１〜第３の実施例の
製造方法で作製した試料番号Ａ〜Ｉの試料においては、
試料番号１及び２の試料と比較して、Ｆｅ濃度が２桁以
上低くなっている。これは、ウェハ表面上にエピタキシ
ャル層を形成する前に、１２００゜Ｃから６００゜Ｃま
での急冷熱処理その他の熱処理を施すことによって形成
されたゲッタサイトが有効に働いたためと考えられる。
また、試料番号Ｃ〜Ｅの試料において、特にゲッタリン
グが有効に行われているのは、ウェハ裏面に形成したポ
リシリコン層もＦｅのゲッタサイトになっているためと
考えられる。

【００３４】次に、図４に示した試料と同様なものを半
導体基板とし、その上にダイオードを形成して、そのＰ
Ｎ接合におけるリーク電流を測定した。図６にこの測定
で半導体基板上に形成したダイオードの断面図を示す。
まず、図４に示す全ての試料について、ウェハ表面にエ
ピタキシャル層形成後、酸素析出のために、７００゜Ｃ
での３時間の熱処理及び１０００゜Ｃでの４時間の熱処
理を施し、半導体基板３１とする。この半導体基板３１
に、加速電圧１２０ｋｅＶ、面積濃度５×１０¹³atoms
／cm²程度でボロンイオン（Ｂ⁺）を注入した後、１１７
５゜Ｃで２時間のドライブイン処理を行い、Ｐ型ウェル
層３２を形成する。次に、ＬＯＣＯＳ（local oxidatio
n of silicon）法などにより素子形成領域３３及び素子
分離酸化膜３４を形成した後、素子形成領域３３にＮ型
拡散層３４を形成してダイオードとする。

【００３５】このように作製されたダイオードのＮ型拡
散層３４とＰ型ウェル層３２とによって構成されるＰＮ
接合に５Ｖの電圧を印加してリーク電流を測定した。そ
の測定結果を図７に示す。リーク電流を測定したＮ型拡
散層３４の面積は、５００μｍ×５００μｍである。図
７に示すリーク電流の値は、ウェハ面内２００個のＰＮ
接合におけるリーク電流を測定し、その値の大きい方か
ら２０％の値である。ウェハ面内から２００個のＰＮ接
合を選択して測定しているのでその値にばらつきがある
が、上記第１〜第３の実施例の製造方法により製造した
半導体基板を用いた試料番号Ａ〜Ｉの試料のリーク電流
は、全て１０^-12Ａ台に抑えられている。これに対し
て、従来の製造方法により製造した半導体基板を用いた
試料番号１及び２の試料のリーク電流は、１０^-7Ａ以上
のものが多数見られた。このようなリーク電流が大きな
箇所には、酸素析出物がエピタキシャル層まで突き出し
ていることが分析により確認された。この酸素析出物
は、ＰＮ接合におけるリーク電流を測定するためにダイ
オードを作製した際に発生したものである。以上のこと
より、従来の製造方法では、炭素濃度が高い場合、ウェ
ハ表面にエピタキシャル層形成後、酸素析出のために、
７００゜Ｃでの３時間の熱処理及び１０００゜Ｃでの４
時間の熱処理を施すと、場合によっては、比較的厚いエ
ピタキシャル層であっても結晶欠陥を発生させ、ＰＮ接
合におけるリーク電流の値が大きくなることが分かっ
た。

【００３６】これに対して、上記第１〜第３の実施例の
製造方法によれば、酸素析出物密度が適切な量になって
いるので、エピタキシャル層の結晶品質を損なうことな
く、ゲッタリング能力の高い半導体基板を作製できるこ
とがわかった。この結果、エピタキシャル層の膜厚を薄
くすることができる。また、シリコン単結晶インゴット
又はブロックの状態でゲッタサイトである酸素析出物の
析出のための熱処理を行っているので、生産性を高める
ことができる。さらに、空孔過剰含有領域からウェハを
作製しているため、容易に酸素析出をすることができ
る。また、酸素析出物が過多になる虞がある場合でも、
エピタキシャル層形成時に急速加熱処理がなされるの
で、それによって回避できる。

【００３７】以上、この発明の実施例を図面を参照して
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の第１及び第３の実施例においては、必要に応じて、ウ
ェハ５に対して５００゜Ｃ〜８００゜Ｃの範囲で熱処理
を行った例を示したが、これに限定されず、上述の第２
の実施例のように、ウェハ１５の裏面に膜厚１μｍ程度
のポリシリコン層１６を形成しても良い。同様に、上述
の第２の実施例において、ウェハ１５の裏面に膜厚１μ
ｍ程度のポリシリコン層１６を形成する処理に代えて、
ウェハ５に対して５００゜Ｃ〜８００゜Ｃの範囲で熱処
理を行っても良い。

【００３８】

【発明の効果】以上説明したように、この発明の構成に
よれば、引き上げ法又は磁場印加引き上げ法により作製
されたシリコン単結晶インゴット又ブロックの温度を１
２００゜Ｃ以上から６００゜Ｃ以下まで急冷した後、そ
のシリコン単結晶インゴット又はブロックからその内部
に発生した空孔を過剰に含有する領域のみを取り出し、
ウェハに加工してそのウェハ上にエピタキシャル層を形
成して半導体基板としているので、半導体基板や半導体
装置の製造工程中に半導体基板や半導体装置に混入され
る汚染不純物を効率的に除去又は捕獲できると共に、ウ
ェハ表面に無欠陥層として形成されるエピタキシャル層
が薄い場合にも結晶品質を損なうことがないので適用で
きる。これにより、歩留まりが向上するなど、生産性が
向上する。

【図面の簡単な説明】

【図１】この発明の第１の実施例である半導体基板の製
造方法を示す工程図である。

【図２】この発明の第２の実施例である半導体基板の製
造方法を示す工程図である。

【図３】この発明の第３の実施例である半導体基板の製
造方法を示す工程図である。

【図４】従来技術及びこの発明の各実施例の半導体基板
の製造方法及び製造条件を示す図である。

【図５】従来技術及びこの発明の各実施例の半導体基板
の製造方法により製造された半導体基板の特性を示す図
である。

【図６】従来技術及びこの発明の各実施例の半導体基板
の製造方法により製造された半導体基板上に作製したダ
イオードの断面図である。

【図７】従来技術及びこの発明の各実施例の半導体基板
の製造方法により製造された半導体基板上に作製したダ
イオードの特性を示す図である。

【符号の説明】

１石英るつぼ３，１３シリコン単結晶インゴット３ａ，１３ａ，２２ａ，２２ｂ空孔過剰含有領域５，１５，２３ウェハ６，１７，２４エピタキシャル層１６ポリシリコン層２１ａ，２１ｂブロック

Claims

【特許請求の範囲】

【請求項１】石英るつぼに貯えられたシリコン融液か
ら引き上げ法又は磁場印加引き上げ法により引き上げ途
中のシリコン単結晶インゴットを前記シリコン融液から
切り離した後、前記シリコン単結晶インゴットの温度を
１２００゜Ｃ以上から６００゜Ｃ以下まで急冷する第１
の工程と、前記第１の工程で作製された前記シリコン単結晶インゴ
ットからその内部に発生した空孔を過剰に含有する領域
のみを取り出して、ウェハに加工する第２の工程と、前記ウェハ上にエピタキシャル層を形成して半導体基板
を製造する第３の工程とからなることを特徴とする半導
体基板の製造方法。
【請求項２】石英るつぼに貯えられたシリコン融液か
ら引き上げ法又は磁場印加引き上げ法によりシリコン単
結晶インゴットを引き上げた後、再び１２００゜Ｃ以上
に加熱し、その後前記シリコン単結晶インゴットの温度
を６００゜Ｃ以下まで急冷する第１の工程と、前記第１の工程で作製された前記シリコン単結晶インゴ
ットからその内部に発生した空孔を過剰に含有する領域
のみを取り出し、ウェハに加工する第２の工程と、前記ウェハ上にエピタキシャル層を形成して半導体基板
を製造する第３の工程とからなることを特徴とする半導
体基板の製造方法。
【請求項３】石英るつぼに貯えられたシリコン融液か
ら引き上げ法又は磁場印加引き上げ法によりシリコン単
結晶インゴットを引き上げた後、前記シリコン単結晶イ
ンゴットを、所定の大きさの複数のブロックに分断し、
前記複数のブロックの温度をそれぞれ１２００゜Ｃ以上
に加熱した後６００゜Ｃ以下まで急冷する第１の工程
と、前記第１の工程で作製された前記シリコン単結晶インゴ
ットからその内部に発生した空孔を過剰に含有する領域
のみを取り出し、ウェハに加工する第２の工程と、前記ウェハ上にエピタキシャル層を形成して半導体基板
を製造する第３の工程とからなることを特徴とする半導
体基板の製造方法。
【請求項４】前記第１の工程の後に、前記シリコン単
結晶インゴット又は前記複数のブロックの温度を４００
゜Ｃ〜６００゜Ｃの範囲で一定時間保持又は６００゜Ｃ
から４００゜Ｃまで除冷する第４の工程を行うことを特
徴とする請求項１乃至３のいずれか１に記載の半導体基
板の製造方法。
【請求項５】前記第２の工程の後に、前記ウェハに対
して５００゜Ｃ〜８００゜Ｃの範囲で熱処理を行う第５
の工程を行うことを特徴とする請求項１乃至４のいずれ
か１に記載の半導体基板の製造方法。
【請求項６】前記第２の工程の後に、前記ウェハの裏
面に所定膜厚のポリシリコン層を形成する第６の工程を
行うことを特徴とする請求項１乃至４のいずれか１に記
載の半導体基板の製造方法。
【請求項７】前記半導体基板中の酸素濃度は、１６ｐ
ｐｍ〜３５ｐｐｍであることを特徴とする請求項１乃至
６のいずれか１に記載の半導体基板の製造方法。
【請求項８】前記第１の工程において、前記シリコン
融液に炭素を添加し、前記半導体基板中の炭素濃度を
０．５ｐｐｍ〜１５ｐｐｍとすることを特徴とする請求
項１乃至７のいずれか１に記載の半導体基板の製造方
法。