JPH1187362A - Manufacture of semiconductor integrated circuit device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide an impurity-doping method which is capable of shallowly forming a base in a bipolar transistor. SOLUTION: Step (a): B(boron) ions or molecular ions (BF2 ) containing B(boron) are injected into the base forming region of a semiconductor substrate 1. Step (b): a silicon oxide film 13 for preventing external diffusion of B (boron) is formed on the surface of the base-forming region of the semiconductor substrate 1, by dry-oxidizing the semiconductor substrate 1. Step (c): the semiconductor substrate 1 is annealed in a substantially inert gas atmosphere. Step (d): an intrinsic base 14A of a bipoler transistor is formed by a base-collector junction, having a shallow depth of 100 nm or less by wet-oxidizing the semiconductor substrate 1.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、不純物ドーピング法を用い
たバイポーラトランジスタのベースの形成に適用して有
効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for manufacturing a semiconductor integrated circuit device, and more particularly to a technique effective when applied to the formation of a base of a bipolar transistor using an impurity doping method.

【０００２】[0002]

【従来の技術】従来、ホモ接合バイポーラトランジスタ
(Homo Junction Bipolar Transistor)のベースや、ＭＩ
ＳＦＥＴ(Metal Insulator Semiconductor Field Effec
t Transistor) のソース、ドレインの形成には、イオン
注入とアニーリング（熱処理）とを組み合わせた不純物
ドーピング法が典型的な方法として広く用いられている
（特開平７−１８３４１３号公報、特開平８−３３０４
５８号公報など）。2. Description of the Related Art Conventionally, homojunction bipolar transistors
(Homo Junction Bipolar Transistor) base, MI
SFET (Metal Insulator Semiconductor Field Effec
The impurity doping method combining ion implantation and annealing (heat treatment) is widely used as a typical method for forming a source and a drain of the transistor (t Transistor) (Japanese Patent Application Laid-Open Nos. 7-183413 and 8-183). 3304
No. 58).

【０００３】ｎｐｎバイポーラトランジスタを例に取っ
てもう少し詳細に述べると、真性ベースを形成すべき領
域の単結晶Ｓｉ（シリコン）基板表面に、多くの場合、
スルー酸化膜と呼ばれる薄い酸化シリコン膜を通してＢ
（ホウ素）イオンもしくはＢを含む分子（ＢＦ₂ など）
イオンを注入し、その後、基板表面をできるだけ外方拡
散によるＢ（ホウ素）の損失が生じないような状態にし
て、窒素ガスなどの略不活性な雰囲気中でアニーリング
を施すことにより、イオン注入の損傷を除去すると同時
に、注入されたＢ（ホウ素）の電気的活性化を行ってい
る。[0003] Taking the npn bipolar transistor as an example, a more detailed description will be given on the surface of a single crystal Si (silicon) substrate in a region where an intrinsic base is to be formed.
B through a thin silicon oxide film called a through oxide film
(Boron) ion or molecule containing B (BF ₂ etc.)
Ions are implanted, and thereafter, the substrate surface is annealed in a substantially inert atmosphere such as nitrogen gas with the substrate surface in a state where loss of B (boron) due to out-diffusion is minimized. At the same time as removing the damage, the implanted B (boron) is electrically activated.

【０００４】[0004]

【発明が解決しようとする課題】前述した従来の不純物
ドーピング法は、これまでのような比較的深い（≧１０
０nm）接合を形成する場合には問題はなかったが、トラ
ンジスタの性能向上のために１００nm以下の浅い接合を
形成しようとする場合には、従来法の単純な外挿、すな
わち注入イオンエネルギーの低減とアニーリング熱負荷
の低減だけでは問題が生じる。その理由は以下のようで
ある。The above-described conventional impurity doping method is relatively deep (≥10
0 nm) There was no problem when forming a junction, but when trying to form a shallow junction of 100 nm or less to improve transistor performance, a simple extrapolation of the conventional method, that is, a reduction in implanted ion energy was performed. However, a problem arises only by reducing the annealing heat load. The reason is as follows.

【０００５】すなわち、１００nm程度以下の浅い接合を
形成するためには、注入イオンエネルギーを１個のＢ
（ホウ素）原子イオン換算で１ｋｅＶオーダ以下まで低
減してイオン注入の飛程分布広がりを抑制しなければな
らないが、そのような場合のイオン平均飛程は、基板表
面層数nmの極く浅い領域に存在する（図１８の曲線ａ参
照）。また、このような注入初期分布を有するイオン注
入層を前述した基板表面状態および不活性ガス雰囲気中
の低熱負荷条件でアニールを行うと、注入損傷に起因す
る増速拡散と熱拡散の結果、基板表面からその深さ方向
に沿って濃度が低減する分布となる（図１８の曲線ｂ参
照）。That is, in order to form a shallow junction of about 100 nm or less, the implantation ion energy must be reduced to one B
(Boron) It is necessary to suppress the spread of the ion implantation range by reducing it to the order of 1 keV or less in terms of atomic ions. In such a case, the average ion range is extremely small in the region of several nm on the substrate surface layer. (See curve a in FIG. 18). When the ion-implanted layer having such an initial implantation distribution is annealed under the above-described substrate surface condition and a low heat load condition in an inert gas atmosphere, as a result of accelerated diffusion and thermal diffusion caused by implantation damage, The distribution is such that the concentration decreases from the surface along the depth direction (see the curve b in FIG. 18).

【０００６】その結果、ｎｐｎバイポーラトランジスタ
のベースを形成する場合について言えば、適当なベース
ガンメル数（エミッタ−ベース接合とベース−コレクタ
接合とによって挟まれた真性ベース領域に存在する単位
面積当たりの有効Ｂ（ホウ素）原子数で、ベース抵抗、
電流増幅率などを決める基本量）を維持しながら接合を
浅くすると、図１９（Ａ）に示すように、必然的にエミ
ッタ−ベース接合の不純物（Ｂ）濃度が増大し、エミッ
タ−ベース接合の容量増大、耐圧低下、接合リーク電流
（トンネル電流）増大といった弊害が生じる。換言する
と、トランジスタの性能向上に必要な諸量を同時に満足
するベースＢ濃度分布を形成することができなくなる。As a result, regarding the case of forming the base of an npn bipolar transistor, an appropriate base Gummel number (per unit area per unit area existing in an intrinsic base region sandwiched between an emitter-base junction and a base-collector junction). Effective B (boron) atoms, base resistance,
If the junction is made shallow while maintaining the basic amount that determines the current amplification factor, etc., the impurity (B) concentration of the emitter-base junction inevitably increases as shown in FIG. There are adverse effects such as an increase in capacitance, a decrease in breakdown voltage, and an increase in junction leak current (tunnel current). In other words, it becomes impossible to form a base B concentration distribution that simultaneously satisfies various quantities necessary for improving the performance of the transistor.

【０００７】従って、解決すべき課題は、所望の深さの
接合を形成する際に、基板表面より少し内部の不純物濃
度（バイポーラトランジスタで言えば、ベースガンメル
数）を所望の量に維持しながら、従来法に比べ、基板表
面の極く近傍領域（バイポーラトランジスタで言えば、
エミッタ−ベース接合部よりも浅い表面領域）で濃度が
増大しない、もしくは減少するような濃度分布（図１９
（Ｂ）の曲線ｂ参照）を実現する不純物ドーピング法を
実現することである。Therefore, the problem to be solved is that when forming a junction having a desired depth, the impurity concentration slightly inside the substrate surface (in the case of a bipolar transistor, the base Gummel number) is maintained at a desired amount. However, as compared with the conventional method, a region very close to the substrate surface (for a bipolar transistor,
The concentration distribution such that the concentration does not increase or decreases in the surface region shallower than the emitter-base junction (FIG. 19)
(See curve b) of FIG. 3B).

【０００８】本発明の目的は、バイポーラトランジスタ
のベースを浅く形成することのできる不純物ドーピング
法を提供することにある。An object of the present invention is to provide an impurity doping method capable of forming a base of a bipolar transistor shallowly.

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【００１０】[0010]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.

【００１１】（１）本発明の半導体集積回路装置の製造
方法は、不純物ドーピング法を用いてバイポーラトラン
ジスタのベースを形成するにあたり、以下の工程（ａ）
〜（ｄ）を含む； （ａ）半導体基板のベース形成領域にホウ素イオンまた
はホウ素を含む分子イオンを注入する工程、（ｂ）前記
半導体基板を乾式酸化することにより、前記半導体基板
のベース形成領域の表面にホウ素の外方拡散を防止する
ための酸化シリコン膜を形成する工程、（ｃ）前記半導
体基板を略不活性ガス雰囲気中でアニールする工程、
（ｄ）前記半導体基板を湿式酸化する工程。(1) A method of manufacturing a semiconductor integrated circuit device according to the present invention includes the following steps (a) for forming a base of a bipolar transistor by using an impurity doping method.
(A) a step of implanting boron ions or molecular ions containing boron into a base formation region of the semiconductor substrate; and (b) a base formation region of the semiconductor substrate by dry-oxidizing the semiconductor substrate. Forming a silicon oxide film for preventing outward diffusion of boron on the surface of (c), annealing the semiconductor substrate in a substantially inert gas atmosphere,
(D) a step of wet-oxidizing the semiconductor substrate.

【００１２】（２）本発明の半導体集積回路装置の製造
方法は、前記（ｂ）工程の乾式酸化温度を６００〜７０
０℃とする。(2) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the dry oxidation temperature in the step (b) is set to 600 to 70.
0 ° C.

【００１３】（３）本発明の半導体集積回路装置の製造
方法は、前記（ｃ）工程のアニール温度を８００〜１１
００℃、アニール時間を１〜３００秒とする。(3) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the annealing temperature in the step (c) is set to 800 to 11.
The temperature is set to 00 ° C. and the annealing time is set to 1 to 300 seconds.

【００１４】（４）本発明の半導体集積回路装置の製造
方法は、前記（ｄ）工程の湿式酸化温度を８００〜１０
００℃、酸化時間を１０〜６００秒とする。(4) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the wet oxidation temperature in the step (d) is set to 800 to 10
The temperature is set to 00 ° C. and the oxidation time is set to 10 to 600 seconds.

【００１５】（５）本発明の半導体集積回路装置の製造
方法は、前記（ｄ）工程の湿式酸化を、基板表面に膜厚
１５nm以下の酸化シリコン膜が形成される条件で行う。(5) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the wet oxidation in the step (d) is performed under the condition that a silicon oxide film having a thickness of 15 nm or less is formed on the substrate surface.

【００１６】（６）本発明の半導体集積回路装置の製造
方法は、前記ベース−コレクタの接合深さが１００nm以
下である。(6) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the base-collector junction depth is 100 nm or less.

【００１７】（７）本発明の半導体集積回路装置の製造
方法は、前記ベースが、エミッタ−ベース接合部よりも
浅い表面領域で濃度が平坦または減少するような不純物
濃度分布を有する。(7) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the base has an impurity concentration distribution such that the concentration becomes flat or decreases in a surface region shallower than the emitter-base junction.

【００１８】（８）本発明の半導体集積回路装置の製造
方法は、触媒作用によって水素と酸素とから生成した水
蒸気を含む酸素ガスを所定の温度に加熱された前記半導
体基板の主面またはその近傍に供給することによって、
前記（ｄ）工程の湿式酸化を行う。(8) The method for manufacturing a semiconductor integrated circuit device according to the present invention is characterized in that an oxygen gas containing water vapor generated from hydrogen and oxygen by a catalytic action is heated to a predetermined temperature or in the vicinity of the main surface of the semiconductor substrate. By supplying
The wet oxidation of the step (d) is performed.

【００１９】[0019]

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for describing the embodiments, components having the same function are denoted by the same reference numerals, and the repeated description thereof will be omitted.

【００２０】本発明の一実施の形態であるｎｐｎバイポ
ーラトランジスタの製造方法を図１〜図１５を用いて説
明する。A method of manufacturing an npn bipolar transistor according to an embodiment of the present invention will be described with reference to FIGS.

【００２１】まず、図１に示すような半導体基板１を用
意する。半導体基板１は、例えば支持基板１ａ上に絶縁
層１ｂを挟んで半導体層１ｃを形成したＳＯＩ（Silico
n OnInsulator）基板である。支持基板１ａおよび半導
体層１ｃは単結晶シリコンからなり、絶縁層１ｂは酸化
シリコンからなる。First, a semiconductor substrate 1 as shown in FIG. 1 is prepared. The semiconductor substrate 1 is, for example, an SOI (Silico) in which a semiconductor layer 1c is formed on a support substrate 1a with an insulating layer 1b interposed therebetween.
n OnInsulator) substrate. The support substrate 1a and the semiconductor layer 1c are made of single crystal silicon, and the insulating layer 1b is made of silicon oxide.

【００２２】次に、半導体層１ｃをエッチングして形成
した溝に酸化シリコン膜などを埋め込んで素子分離溝２
を形成した後、図２に示すように、半導体基板１のバイ
ポーラトランジスタ形成領域（図の右側）にｎ型不純物
（例えばＰ（リン）またはＡｓ（ヒ素））をイオン打ち
込みしてコレクタ４を形成する。また、半導体基板１の
ＭＯＳトランジスタ形成領域（図の左側）にｐ型不純物
（例えばＢ（ホウ素））をイオン打ち込みしてｐ型ウエ
ル３を形成する。続いて半導体基板１を湿式酸化するこ
とにより、その表面にＭＯＳトランジスタのゲート酸化
膜５を形成する。Next, a silicon oxide film or the like is buried in a groove formed by etching the semiconductor layer
Then, as shown in FIG. 2, a collector 4 is formed by ion-implanting an n-type impurity (for example, P (phosphorus) or As (arsenic)) into a bipolar transistor formation region (right side of the figure) of the semiconductor substrate 1. I do. Further, a p-type impurity (for example, B (boron)) is ion-implanted into a MOS transistor formation region (left side in the figure) of the semiconductor substrate 1 to form a p-type well 3. Subsequently, the gate oxide film 5 of the MOS transistor is formed on the surface of the semiconductor substrate 1 by wet oxidation.

【００２３】次に、図３に示すように、ゲート酸化膜５
の上部に堆積した多結晶シリコン膜などのゲート電極材
料をパターニングしてＭＯＳトランジスタ形成領域にゲ
ート電極６を形成した後、半導体基板１にｎ型不純物
（例えばＰ（リン）またはＡｓ（ヒ素））をイオン打ち
込みしてＭＯＳトランジスタ形成領域にソース、ドレイ
ン７を形成し、バイポーラトランジスタ形成領域にコレ
クタ取り出し層８を形成する。Next, as shown in FIG.
After patterning a gate electrode material such as a polycrystalline silicon film deposited on the substrate to form a gate electrode 6 in the MOS transistor formation region, an n-type impurity (eg, P (phosphorus) or As (arsenic)) is added to the semiconductor substrate 1. Is implanted to form a source and a drain 7 in the MOS transistor formation region, and a collector extraction layer 8 is formed in the bipolar transistor formation region.

【００２４】次に、図４に示すように、半導体基板１上
に酸化シリコン膜９および窒化シリコン膜１０を堆積し
た後、バイポーラトランジスタ形成領域の窒化シリコン
１０をエッチングして除去し、さらにその下層の酸化シ
リコン膜９をエッチングしてベース形成領域の半導体基
板１を露出させる。窒化シリコン膜１０は、以下のバイ
ポーラトランジスタ形成工程でＭＯＳトランジスタを保
護するために形成する。Next, as shown in FIG. 4, after a silicon oxide film 9 and a silicon nitride film 10 are deposited on the semiconductor substrate 1, the silicon nitride 10 in the bipolar transistor formation region is removed by etching, and the underlying layer is further removed. Is etched to expose the semiconductor substrate 1 in the base formation region. The silicon nitride film 10 is formed for protecting a MOS transistor in the following bipolar transistor forming step.

【００２５】次に、図５に示すように、半導体基板１上
にＢ（ホウ素）をドープしたｐ型の多結晶シリコン膜１
１ａを堆積した後、この多結晶シリコン膜１１ａをエッ
チングしてベース形成領域の半導体基板１の表面および
その周囲の酸化シリコン膜９の上部に残す。Next, as shown in FIG. 5, a p-type polycrystalline silicon film 1 doped with B (boron) is formed on the semiconductor substrate 1.
After depositing 1a, this polycrystalline silicon film 11a is etched and left on the surface of semiconductor substrate 1 in the base formation region and on silicon oxide film 9 around it.

【００２６】次に、図６に示すように、半導体基板１上
に酸化シリコン膜１２を堆積した後、ベース形成領域の
酸化シリコン膜１２およびその下層の多結晶シリコン１
１ａをエッチングすることにより、ベース形成領域の半
導体基板１の一部を露出させると共に、その周囲に上記
ｐ型の多結晶シリコン１１ａからなるベース引き出し電
極１１を形成する。Next, as shown in FIG. 6, after a silicon oxide film 12 is deposited on the semiconductor substrate 1, the silicon oxide film 12 in the base formation region and the polycrystalline silicon 1
By etching 1a, a part of the semiconductor substrate 1 in the base formation region is exposed, and a base lead electrode 11 made of the p-type polycrystalline silicon 11a is formed therearound.

【００２７】次に、図７に示すように、半導体基板１の
ベース形成領域にＢＦ₂(フッ化ホウ素）をイオン注入す
る。このとき、ＢＦ₂ イオンの注入に先だってベース形
成領域の半導体基板１の表面に薄い酸化シリコン膜（ス
ルー酸化膜）を形成しておいてもよい。ＢＦ₂ イオン
は、浅いベースを形成するために１〜５ＫｅＶ程度の低
エネルギーで数十nm以下の浅い領域に注入する。ＢＦ₂
イオンのドーズ量は、例えば５×１０¹³〜２×１０¹⁴/c
m²である。あるいは、ＢＦ₂ イオンに代えてＢ（ホウ
素）イオンをエネルギー０. ２〜１ＫｅＶ、ドーズ量５
×１０¹³〜２×１０¹⁴/cm²の条件で注入してもよい。Next, as shown in FIG. 7, BF ₂ (boron fluoride) is ion-implanted into the base formation region of the semiconductor substrate 1. At this time, a thin silicon oxide film (through oxide film) may be formed on the surface of the semiconductor substrate 1 in the base formation region before the implantation of BF ₂ ions. BF ₂ ions are implanted into a shallow region of several tens nm or less at low energy of about 1 to 5 KeV to form a shallow base. BF ₂
The ion dose is, for example, 5 × 10 ¹³ to 2 × 10 ¹⁴ / c.
a m ^2. Alternatively, B (boron) ions may be replaced with BF ₂ ions at an energy of 0.2 to 1 KeV and a dose of 5
The injection may be performed under the condition of × 10 ^{13 to} 2 × 10 ¹⁴ / cm ² .

【００２８】次に、図８に示すように、半導体基板１を
乾式酸化することにより、半導体基板１のベース形成領
域の表面にＢ（ホウ素）の外方拡散を防止するための酸
化シリコン膜（キャップ酸化膜）１３を形成する。乾式
酸化の温度は、例えば６００〜７００℃である。乾式酸
化をこのような低温で行うことにより、Ｂ（ホウ素）の
外方拡散を確実に防止することができると共に、酸化シ
リコン膜（キャップ酸化膜）１３の膜厚制御性が良好に
なる。Next, as shown in FIG. 8, the semiconductor substrate 1 is dry-oxidized to form a silicon oxide film (B) for preventing the outward diffusion of B (boron) on the surface of the base formation region of the semiconductor substrate 1. A cap oxide film 13 is formed. The temperature of the dry oxidation is, for example, 600 to 700 ° C. By performing the dry oxidation at such a low temperature, the outward diffusion of B (boron) can be reliably prevented, and the thickness controllability of the silicon oxide film (cap oxide film) 13 is improved.

【００２９】次に、図９に示すように、半導体基板１を
窒素などの略不活性ガス雰囲気中で短時間アニールす
る。このときのアニール温度は、例えば８００〜１１０
０℃、アニール時間は、例えば１〜３００秒である。こ
のアニールにより、イオン注入による基板表面の損傷、
欠陥が除去されると共に、Ｂ（ホウ素）が基板の表層部
にドライブインされ、後述する酸化工程でベースを形成
するための初期分布状態が形成される。また、このアニ
ールにより、ベース引き出し電極１１中のＢ（ホウ素）
が基板に拡散し、ベース形成領域の周辺部に外部ベース
１４Ｂが形成される。Next, as shown in FIG. 9, the semiconductor substrate 1 is annealed for a short time in an atmosphere of a substantially inert gas such as nitrogen. The annealing temperature at this time is, for example, 800 to 110.
0 ° C. and the annealing time are, for example, 1 to 300 seconds. Due to this annealing, damage to the substrate surface due to ion implantation,
At the same time as the defect is removed, B (boron) is driven into the surface layer portion of the substrate, and an initial distribution state for forming a base is formed in an oxidation step described later. Further, by this annealing, B (boron) in the base extraction electrode 11 is formed.
Is diffused into the substrate, and an external base 14B is formed around the base forming region.

【００３０】次に、図１２に示すように、半導体基板１
を湿式酸化することにより、真性ベース１４Ａを形成す
る。この湿式酸化は、例えば酸化温度を８００〜１００
０℃、酸化時間を１０〜６００秒とし、真性ベース１４
Ａの表面に膜厚１５nm以下の薄い酸化シリコン膜１５が
形成されるような条件で行う。Next, as shown in FIG.
Is subjected to wet oxidation to form an intrinsic base 14A. In this wet oxidation, for example, the oxidation temperature is set to 800 to 100.
0 ° C., oxidation time 10-600 seconds, intrinsic base 14
The conditions are such that a thin silicon oxide film 15 having a thickness of 15 nm or less is formed on the surface of A.

【００３１】図１０（ａ）は、上記湿式酸化に使用する
枚葉式酸化炉の一例を示す概略平面図、図１０（ｂ）
は、図１０（ａ）のＢ−Ｂ’線に沿った断面図である。FIG. 10A is a schematic plan view showing an example of a single-wafer oxidation furnace used for the wet oxidation, and FIG.
FIG. 11 is a cross-sectional view taken along line BB ′ of FIG.

【００３２】この枚葉式酸化炉１００は、多重壁石英管
で構成されたチャンバ１０１を備えており、その上部お
よび下部には半導体基板（ウェハ）１を加熱するランプ
１０７が設置されている。チャンバ１０１の内部には、
このランプ１０７から供給される熱を半導体基板１の全
面に均等に分散させる円盤状の均熱リング１０３が収容
され、その上部に半導体基板１を水平に保持するサセプ
タ１０４が載置されている。均熱リング１０３は、石英
あるいはＳｉＣ（シリコンカーバイド）などの耐熱材料
で構成され、チャンバ１０１の壁面から延びる支持アー
ム１０５によって支持されている。均熱リング１０３の
近傍には、サセプタ１０４に保持された半導体基板１の
温度を測定する熱電対１０６が設置されている。The single-wafer oxidation furnace 100 includes a chamber 101 composed of a multi-walled quartz tube, and a lamp 107 for heating the semiconductor substrate (wafer) 1 is provided at an upper portion and a lower portion thereof. Inside the chamber 101,
A disk-shaped heat equalizing ring 103 for uniformly dispersing the heat supplied from the lamp 107 over the entire surface of the semiconductor substrate 1 is accommodated, and a susceptor 104 for horizontally holding the semiconductor substrate 1 is mounted on the ring. The soaking ring 103 is made of a heat-resistant material such as quartz or SiC (silicon carbide), and is supported by a support arm 105 extending from a wall surface of the chamber 101. A thermocouple 106 for measuring the temperature of the semiconductor substrate 1 held by the susceptor 104 is provided near the heat equalizing ring 103.

【００３３】チャンバ１０１の壁面の一部には、チャン
バ１０１内に水蒸気／酸素混合ガスとパージガスとを導
入するためのガス導入管１０８の一端が接続されてい
る。このガス導入管１０８の他端には、後述する触媒方
式のガス生成装置が接続されている。ガス導入管１０８
の近傍には、多数の貫通孔１０９を備えた隔壁１１０が
設けられており、チャンバ１０１内に導入された気体
は、この隔壁１１０の貫通孔１０９を通過してチャンバ
１０１内に均等に行き渡る。チャンバ１０１の壁面の他
の一部には、チャンバ１０１内に導入された上記ガスを
排出するための排気管１１１の一端が接続されている。One end of a gas introduction pipe 108 for introducing a steam / oxygen mixed gas and a purge gas into the chamber 101 is connected to a part of the wall surface of the chamber 101. The other end of the gas introduction pipe 108 is connected to a catalytic gas generator described below. Gas inlet pipe 108
A partition 110 having a large number of through holes 109 is provided in the vicinity of. The gas introduced into the chamber 101 passes through the through holes 109 of the partition 110 and spreads evenly into the chamber 101. One end of an exhaust pipe 111 for discharging the gas introduced into the chamber 101 is connected to another part of the wall surface of the chamber 101.

【００３４】図１１は、上記枚葉式酸化炉１００のチャ
ンバ１０１に接続された触媒方式の水蒸気／水素混合ガ
ス生成装置を示す概略図である。このガス生成装置１４
０は、耐熱耐蝕性合金（例えば商品名「ハステロイ(Has
telloy) 」として知られるＮｉ合金など）で構成された
反応器１４１を備えており、その内部にはＰｔ（プラチ
ナ）、Ｎｉ（ニッケル）あるいはＰｄ（パラジウム）な
どの触媒金属からなるコイル１４２とこのコイル１４２
を加熱するヒータ１４３とが収容されている。FIG. 11 is a schematic diagram showing a catalytic steam / hydrogen mixed gas generator connected to the chamber 101 of the single-wafer oxidation furnace 100. This gas generator 14
0 is a heat-resistant and corrosion-resistant alloy (for example, trade name "Hastelloy (Hastelloy)
a reactor 142 made of a Ni alloy known as "telloy)", and a coil 142 made of a catalytic metal such as Pt (platinum), Ni (nickel) or Pd (palladium), and a coil 141 formed therein. Coil 142
And a heater 143 for heating the heater.

【００３５】上記反応器１４１には、水素および酸素か
らなるプロセスガスと、窒素あるいはＡｒ（アルゴン）
などの不活性ガスからなるパージガスとがガス貯留槽１
４４ａ、１４４ｂ、１４４ｃから配管１４５を通じて導
入される。ガス貯留槽１４４ａ、１４４ｂ、１４４ｃと
配管１４５の間には、ガスの量を調節するマスフローコ
ントローラ１４６ａ、１４６ｂ、１４６ｃと、ガスの流
路を開閉する開閉バルブ１４７ａ、１４７ｂ、１４７ｃ
とが設置され、反応器１４１内に導入されるガスの量お
よび成分比がこれらによって精密に制御される。The reactor 141 contains a process gas consisting of hydrogen and oxygen and nitrogen or Ar (argon).
Purge gas consisting of an inert gas such as
44a, 144b and 144c are introduced through a pipe 145. Between the gas storage tanks 144a, 144b, 144c and the pipe 145, there are mass flow controllers 146a, 146b, 146c for adjusting the amount of gas, and open / close valves 147a, 147b, 147c for opening / closing a gas flow path.
Are installed, and the amount and the component ratio of the gas introduced into the reactor 141 are precisely controlled by these.

【００３６】反応器１４１内に導入されたプロセスガス
（水素および酸素）は、３５０〜４５０℃程度に加熱さ
れたコイル１４２に接触して励起され、水素分子からは
水素ラジカルが生成し（Ｈ₂ →２Ｈ* ）、酸素分子から
は酸素ラジカルが生成する（Ｏ₂ →２Ｏ* ）。これら２
種のラジカルは化学的に極めて活性であるために、速や
かに反応して水を生成する（２Ｈ* ＋Ｏ* →Ｈ₂ Ｏ）。
そこで、水（水蒸気）が生成するモル比（水素：酸素＝
２：１）よりも過剰の酸素を含んだプロセスガスを反応
器１４１内に導入することにより、水蒸気／酸素混合ガ
スが生成する。この混合ガスは、前記ガス導入管１０８
を通って枚葉式酸化炉１００のチャンバ１０１に導入さ
れる。The process gas (hydrogen and oxygen) introduced into the reactor 141 is excited by contacting the coil 142 heated to about 350 to 450 ° C., and hydrogen radicals are generated from hydrogen molecules (H ₂ → 2H *), and oxygen radicals are generated from oxygen molecules (O ₂ → 2O *). These two
Species of the radical in order to be chemically very active, rapidly react to generate water (2H * + O * → H 2 O).
Then, the molar ratio (hydrogen: oxygen =
By introducing a process gas containing oxygen in excess of 2: 1) into the reactor 141, a steam / oxygen mixed gas is generated. This mixed gas is supplied to the gas introduction pipe 108.
Through the chamber 101 of the single-wafer oxidation furnace 100.

【００３７】上記のような触媒方式のガス生成装置１４
０は、水の生成に関与する水素と酸素の量およびそれら
の比率を高精度に制御できるので、チャンバ１０１に導
入される水蒸気／酸素混合ガス中の水蒸気濃度をppm オ
ーダの極低濃度から数１０％程度の高濃度まで広範囲
に、かつ高精度に制御することができる。また、反応器
１４１にプロセスガスを導入すると瞬時に水が生成され
るので、所望する水蒸気濃度の水蒸気／酸素混合ガスが
リアルタイムで得られる。またこれにより、異物の混入
も最小限に抑えられるので、クリーンな水蒸気／酸素混
合ガスをチャンバ１０１に導入することができる。すな
わち、上記のような触媒方式のガス生成装置１４０を備
えた枚葉式酸化炉１００を使用することにより、前記湿
式酸化を高精度に制御することができる。The catalytic type gas generator 14 as described above
0 means that the amount of hydrogen and oxygen involved in the generation of water and their ratio can be controlled with high precision, so that the water vapor concentration in the water vapor / oxygen mixed gas introduced into the chamber 101 can be reduced from a very low concentration on the order of ppm to a few. It can be controlled over a wide range and with high accuracy up to a high concentration of about 10%. In addition, since water is instantaneously generated when the process gas is introduced into the reactor 141, a steam / oxygen mixed gas having a desired steam concentration can be obtained in real time. This also minimizes the entry of foreign matter, so that a clean steam / oxygen mixed gas can be introduced into the chamber 101. That is, by using the single-wafer oxidation furnace 100 provided with the above-described catalytic gas generator 140, the wet oxidation can be controlled with high accuracy.

【００３８】なお、反応器１４１内の触媒金属は、水素
および酸素をラジカル化できるものであれば前述した金
属に限定されない。また、触媒金属はコイル状に加工し
て使用する他、例えば中空の管あるいは細かい繊維フィ
ルタなどに加工し、その内部にプロセスガスを通しても
よい。The catalyst metal in the reactor 141 is not limited to the above-mentioned metals as long as they can radicalize hydrogen and oxygen. In addition to processing the catalyst metal into a coil shape, the catalyst metal may be processed into, for example, a hollow tube or a fine fiber filter, and a process gas may be passed through the inside.

【００３９】前記湿式酸化は、上記のような触媒方式の
ガス生成装置１４０を備えたバッチ式縦型酸化炉などを
使って行ってもよい。また、触媒方式に比べて制御性は
劣るが、水素ガスを酸素ガス中で燃焼させて水蒸気を生
成するパイロジェニック方式の酸化炉を使用して行うこ
とも可能である。The wet oxidation may be performed using a batch type vertical oxidation furnace equipped with the above-described catalytic gas generator 140. Further, although controllability is inferior to that of the catalytic method, it is also possible to use a pyrogenic oxidation furnace that generates steam by burning hydrogen gas in oxygen gas.

【００４０】次に、図１３に示すように、半導体基板１
上に堆積した酸化シリコン膜をエッチングして、ベース
引き出し電極１１の上部を覆う酸化シリコン膜１２の側
壁にサイドウォールスペーサ１６を形成すると共に、酸
化シリコン膜１５を除去して真性ベース１４Ａを露出さ
せる。Next, as shown in FIG.
The silicon oxide film deposited thereon is etched to form a sidewall spacer 16 on the side wall of the silicon oxide film 12 covering the upper part of the base extraction electrode 11, and the silicon oxide film 15 is removed to expose the intrinsic base 14A. .

【００４１】次に、図１４に示すように、半導体基板１
上にＰ（リン）をドープしたｎ型の多結晶シリコン膜を
堆積した後、この多結晶シリコン膜をパターニングする
ことにより、真性ベース１４Ａの上部にエミッタ引き出
し電極１７を形成する。Next, as shown in FIG.
After an n-type polycrystalline silicon film doped with P (phosphorus) is deposited thereon, the polycrystalline silicon film is patterned to form an emitter extraction electrode 17 on the intrinsic base 14A.

【００４２】次に、図１５に示すように、半導体基板１
上に酸化シリコン膜１９を堆積した後、半導体基板１を
窒素などの略不活性ガス雰囲気中でアニールすることに
より、エミッタ引き出し電極１７中のＰ（リン）が基板
に拡散し、真性ベース１４Ａの表面にエミッタ１８が形
成される。その後、ＭＯＳトランジスタのソース、ドレ
イン７、バイポーラトランジスタのベース引き出し電極
１１、エミッタ引き出し電極１７およびコレクタ取り出
し層８の上部にアルミニウム（Ａｌ）−Ｓｉ−銅（Ｃ
ｕ）合金などからなる配線２０Ａ〜２０Ｅを形成する。Next, as shown in FIG.
After the silicon oxide film 19 is deposited thereon, the semiconductor substrate 1 is annealed in an atmosphere of a substantially inert gas such as nitrogen, so that P (phosphorus) in the emitter lead-out electrode 17 diffuses into the substrate, and the intrinsic base 14A An emitter 18 is formed on the surface. Thereafter, aluminum (Al) -Si-copper (C) is formed on the source and drain 7 of the MOS transistor, the base extraction electrode 11, the emitter extraction electrode 17, and the collector extraction layer 8 of the bipolar transistor.
u) Wirings 20A to 20E made of an alloy or the like are formed.

【００４３】このように、本実施の形態においては、
（ａ）半導体基板１のベース形成領域にＢ（ホウ素）イ
オンまたはＢ（ホウ素）を含む分子イオン（ＢＦ₂ ）を
注入し、（ｂ）次いで半導体基板１を乾式酸化すること
により、半導体基板１のベース形成領域の表面にＢ（ホ
ウ素）の外方拡散を防止するための酸化シリコン膜１３
を形成し、（ｃ）次いで半導体基板１を略不活性ガス雰
囲気中でアニールし、（ｄ）さらに、半導体基板１を湿
式酸化することにより、バイポーラトランジスタの真性
ベース１４Ａを１００nm以下の浅いベース−コレクタ接
合で形成する。As described above, in the present embodiment,
(A) B (boron) ions or molecular ions (BF ₂ ) containing B (boron) are implanted into the base formation region of the semiconductor substrate 1, and (b) the semiconductor substrate 1 is then dry-oxidized to thereby form the semiconductor substrate 1. Silicon oxide film 13 for preventing B (boron) from outward diffusion on the surface of the base formation region
(C) Then, the semiconductor substrate 1 is annealed in a substantially inert gas atmosphere, and (d) the semiconductor substrate 1 is further wet-oxidized to reduce the intrinsic base 14A of the bipolar transistor to a shallow base of 100 nm or less. It is formed by a collector junction.

【００４４】周知のように、酸化速度が速い高温の湿式
酸化をシリコン基板に施すと、熱励起によるものに比べ
て遙かに過剰のＳｉ格子間原子が酸化界面から放出され
るので、Ｂ（ホウ素）のように格子間原子介在型（イン
タースティシャルシー）機構によって拡散する不純物で
は、増速拡散が顕著に生じる。また、Ｂ（ホウ素）のよ
うに酸化界面で捕捉されるか、もしくは酸化膜に偏析す
る不純物は、酸化界面でシリコン基板内での拡散活量を
失うため、酸化界面に向かって効率よく拡散し、流れて
行く。その結果、図１６に示すように、同じ熱負荷を加
えた場合、湿式酸化雰囲気でアニールする場合は、不活
性雰囲気（もしくは酸化速度の遅い乾式酸化雰囲気）で
アニールする場合に比べて初期（アニール前）の不純物
分布よりも基板内部に向かっては不純物濃度が増大し
（特に、不純物拡散に高濃度効果が発現する場合には、
高濃度領域で顕著に濃度増大が生じ）、基板表面に向か
っては（ある時間経過後）不純物濃度が減少するような
不純物濃度分布を実現することができる。さらに、イオ
ン注入を含めて処理条件を適当にすると、中央部で平坦
な領域（プラトー）を有する分布を実現することも可能
である。As is well known, when high-temperature wet oxidation with a high oxidation rate is applied to a silicon substrate, a much larger amount of Si interstitial atoms are released from the oxidation interface than that caused by thermal excitation. In the case of an impurity such as boron which diffuses by an interstitial mechanism (interstitial sea), the enhanced diffusion is remarkable. Further, impurities such as B (boron) that are trapped at the oxide interface or segregate in the oxide film lose their diffusion activity in the silicon substrate at the oxide interface, and thus diffuse efficiently toward the oxide interface. , Flowing. As a result, as shown in FIG. 16, when the same thermal load is applied, the annealing (wet annealing) in the wet oxidizing atmosphere is more initial (annealing) than the annealing in an inert atmosphere (or a dry oxidizing atmosphere with a slow oxidation rate). The impurity concentration increases toward the inside of the substrate as compared to the impurity distribution of (before) (especially, when a high concentration effect is exhibited in impurity diffusion,
When the concentration is significantly increased in the high concentration region), the impurity concentration distribution can be realized such that the impurity concentration decreases toward the substrate surface (after a certain time). Furthermore, if processing conditions including ion implantation are appropriately set, a distribution having a flat region (plateau) in the center can be realized.

【００４５】本実施の形態のように、バイポーラトラン
ジスタのベース形成に適用した場合には、従来法に比
べ、同じ接合深さ、同じガンメル数を持つ条件下でエミ
ッタ−ベース接合より浅い領域の不純物濃度を低減する
ことができる（図１９（Ｂ）の曲線ｂ参照）ので、エミ
ッタ−ベース接合でのキャリアのバンド間トンネル確率
が減少する結果として、図１７に示すように、エミッタ
−ベース接合のリーク電流が低減され、空乏層が広がる
結果として容量が低減され、また耐圧向上が可能とな
る。さらに、エミッタ−ベース接合を従来のように不純
物濃度分布が傾斜した部分に配置するのではなく、平坦
な領域（プラトー）に配置できるので、エミッタ−ベー
ス接合の位置が若干変動した場合でも接合部のＢ（ホウ
素）濃度は殆ど変動しないので、トランジスタ特性のば
らつきの低減も可能となる。When the present invention is applied to the formation of a base of a bipolar transistor as in this embodiment, the impurity in a region shallower than the emitter-base junction under the condition of the same junction depth and the same Gummel number as compared with the conventional method. Since the concentration can be reduced (see the curve b in FIG. 19B), as a result of the decrease in the band-to-band tunneling probability of carriers at the emitter-base junction, as shown in FIG. Leakage current is reduced, and as a result of expansion of the depletion layer, capacitance is reduced and withstand voltage can be improved. Further, since the emitter-base junction can be arranged in a flat region (plateau) instead of being arranged in a portion where the impurity concentration distribution is inclined as in the related art, even if the position of the emitter-base junction is slightly changed, the junction portion is not changed. B (boron) concentration hardly fluctuates, so that variations in transistor characteristics can be reduced.

【００４６】そして、接合トンネルリーク電流が低減す
ればホットキャリアの生成も低減されることとなるの
で、基板表面に接したエミッタ−ベース接合部の酸化膜
−基板界面での電荷捕獲などによるトランジスタ特性の
変動も軽減される結果として、ＬＳＩの信頼性が向上す
る。また、製造工程でエミッタ−ベース接合の位置が若
干変動した場合でも、トランジスタ特性の変動が少なく
なるので、プロセスマージンが向上する結果として、製
造歩留まりが向上すると共に、回路設計マージンが向上
する。すなわち、バイポーラＬＳＩの高集積化、高速化
の推進がより容易になる。If the junction tunnel leakage current is reduced, the generation of hot carriers is also reduced. Therefore, the transistor characteristics due to charge trapping at the oxide film-substrate interface of the emitter-base junction in contact with the substrate surface, etc. As a result, the reliability of the LSI is improved. Further, even when the position of the emitter-base junction is slightly changed in the manufacturing process, the change in transistor characteristics is reduced. As a result, the process margin is improved. As a result, the manufacturing yield is improved and the circuit design margin is improved. That is, it becomes easier to promote the integration and the speed of the bipolar LSI.

【００４７】なお、本実施の形態のベース形成方法によ
れば、ベース抵抗、接合容量、接合耐圧、高周波特性な
どの諸特性についても、従来と同等もしくはそれ以上の
特性が得られることが確認された。According to the base forming method of the present embodiment, it has been confirmed that various characteristics such as a base resistance, a junction capacitance, a junction breakdown voltage, and a high frequency characteristic can be obtained which are equal to or higher than those of the related art. Was.

【００４８】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。Although the invention made by the inventor has been specifically described based on the embodiment, the invention is not limited to the embodiment and can be variously modified without departing from the gist of the invention. Needless to say,

【００４９】[0049]

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。Advantageous effects obtained by typical ones of the inventions disclosed by the present application will be briefly described as follows.
It is as follows.

【００５０】本発明によれば、浅接合を形成する場合で
も基板内部で不純物濃度が高く、基板表面で不純物濃度
が低い不純物分布（レトログレード分布）を持ったベー
スを形成することができるので、従来法による場合に比
べ、同じ接合深さ、ガンメル数を持つ条件下で、エミッ
タ−ベース接合のリーク電流低減、容量低減、耐圧向上
が可能となる。また、分布の中央部でより広い平坦な領
域（プラトー）を有する不純物分布を実現することがで
きるので、このプラトー部にエミッタ−ベース接合を配
置することができ、トランジスタ特性のばらつき低減も
可能となる。According to the present invention, even when a shallow junction is formed, a base having an impurity concentration (retrograde distribution) having a high impurity concentration inside the substrate and a low impurity concentration on the substrate surface can be formed. Compared with the conventional method, it is possible to reduce the leakage current, reduce the capacitance, and improve the breakdown voltage of the emitter-base junction under the conditions having the same junction depth and Gummel number. In addition, since an impurity distribution having a wider flat region (plateau) can be realized at the center of the distribution, an emitter-base junction can be arranged in this plateau, and variation in transistor characteristics can be reduced. Become.

【００５１】これにより、プロセスマージンが向上する
結果として、製造歩留まりが向上すると共に、回路設計
マージンが向上する。すなわち、バイポーラＬＳＩの高
集積化、高速化の推進がより容易になる。As a result, as a result of improving the process margin, the manufacturing yield is improved and the circuit design margin is improved. That is, it becomes easier to promote the integration and the speed of the bipolar LSI.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施の形態であるバイポーラトラン
ジスタの製造方法を示す半導体基板の要部断面図であ
る。FIG. 1 is a cross-sectional view of a principal part of a semiconductor substrate showing a method for manufacturing a bipolar transistor according to an embodiment of the present invention.

【図２】本発明の一実施の形態であるバイポーラトラン
ジスタの製造方法を示す半導体基板の要部断面図であ
る。FIG. 2 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the bipolar transistor according to one embodiment of the present invention;

【図３】本発明の一実施の形態であるバイポーラトラン
ジスタの製造方法を示す半導体基板の要部断面図であ
る。FIG. 3 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the bipolar transistor according to one embodiment of the present invention;

【図４】本発明の一実施の形態であるバイポーラトラン
ジスタの製造方法を示す半導体基板の要部断面図であ
る。FIG. 4 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the bipolar transistor according to one embodiment of the present invention;

【図５】本発明の一実施の形態であるバイポーラトラン
ジスタの製造方法を示す半導体基板の要部断面図であ
る。FIG. 5 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the bipolar transistor according to one embodiment of the present invention;

【図６】本発明の一実施の形態であるバイポーラトラン
ジスタの製造方法を示す半導体基板の要部断面図であ
る。FIG. 6 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the bipolar transistor according to one embodiment of the present invention;

【図７】本発明の一実施の形態であるバイポーラトラン
ジスタの製造方法を示す半導体基板の要部断面図であ
る。FIG. 7 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the bipolar transistor according to one embodiment of the present invention;

【図８】本発明の一実施の形態であるバイポーラトラン
ジスタの製造方法を示す半導体基板の要部断面図であ
る。FIG. 8 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the bipolar transistor according to one embodiment of the present invention;

【図９】本発明の一実施の形態であるバイポーラトラン
ジスタの製造方法を示す半導体基板の要部断面図であ
る。FIG. 9 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the bipolar transistor according to one embodiment of the present invention;

【図１０】（ａ）は、本発明で使用する枚葉式酸化炉の
一例を示す概略平面図、（ｂ）は、（ａ）のＢ−Ｂ’線
に沿った断面図である。FIG. 10A is a schematic plan view showing an example of a single-wafer oxidation furnace used in the present invention, and FIG. 10B is a cross-sectional view taken along line BB ′ of FIG.

【図１１】図１０に示す枚葉式酸化炉のチャンバに接続
された触媒方式の水蒸気／水素混合ガス生成装置を示す
概略図である。11 is a schematic diagram showing a catalytic steam / hydrogen mixed gas generator connected to the chamber of the single wafer oxidation furnace shown in FIG.

【図１２】本発明の一実施の形態であるバイポーラトラ
ンジスタの製造方法を示す半導体基板の要部断面図であ
る。FIG. 12 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the bipolar transistor according to one embodiment of the present invention;

【図１３】本発明の一実施の形態であるバイポーラトラ
ンジスタの製造方法を示す半導体基板の要部断面図であ
る。FIG. 13 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the bipolar transistor according to one embodiment of the present invention;

【図１４】本発明の一実施の形態であるバイポーラトラ
ンジスタの製造方法を示す半導体基板の要部断面図であ
る。FIG. 14 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the bipolar transistor according to one embodiment of the present invention;

【図１５】本発明の一実施の形態であるバイポーラトラ
ンジスタの製造方法を示す半導体基板の要部断面図であ
る。FIG. 15 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the bipolar transistor according to one embodiment of the present invention;

【図１６】エミッタ−ベース接合位置と不純物濃度の関
係を示すグラフである。FIG. 16 is a graph showing a relationship between an emitter-base junction position and an impurity concentration.

【図１７】ベース−エミッタ間電圧とベース電流の関係
を示すグラフである。FIG. 17 is a graph showing a relationship between a base-emitter voltage and a base current.

【図１８】半導体基板の深さ方向に沿った不純物濃度分
布を示すグラフである。FIG. 18 is a graph showing an impurity concentration distribution along a depth direction of a semiconductor substrate.

【図１９】（Ａ）は、エミッタ−ベース接合位置と不純
物濃度の関係を示すグラフ、（Ｂ）は、半導体基板の深
さ方向に沿った不純物濃度分布を示すグラフである。19A is a graph showing a relationship between an emitter-base junction position and an impurity concentration, and FIG. 19B is a graph showing an impurity concentration distribution along a depth direction of a semiconductor substrate.

【符号の説明】[Explanation of symbols]

１ 半導体基板 １ａ 支持基板 １ｂ 絶縁層 １ｃ 半導体層 ２ 素子分離溝 ３ ｐ型ウエル ４ コレクタ ５ ゲート酸化膜 ６ ゲート電極 ７ ソース、ドレイン ８ コレクタ取り出し層 ９ 酸化シリコン膜 １０ 窒化シリコン膜 １１ ベース引き出し電極 １１ａ 多結晶シリコン膜 １２ 酸化シリコン膜 １３ 酸化シリコン膜（キャップ酸化膜） １４Ａ 真性ベース １４Ｂ 外部ベース １５ 酸化シリコン膜 １６ 酸化シリコン膜 １７ エミッタ引き出し電極 １８ エミッタ １９ 酸化シリコン膜 ２０Ａ〜２０Ｅ 配線 １００ 枚葉式酸化炉 １０１ チャンバ １０３ 均熱リング １０４ サセプタ １０５ 支持アーム １０６ 熱電対 １０７ ランプ １０８ ガス導入管 １０９ 貫通孔 １１０ 隔壁 １１１ 排気管 １４０ ガス生成装置 １４１ 反応器 １４２ コイル １４３ ヒータ １４４ａ〜１４４ｃ ガス貯留槽 １４５ 配管 １４６ａ〜１４６ｃ マスフローコントローラ １４７ａ〜１４７ｃ 開閉バルブ DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 1a Support substrate 1b Insulating layer 1c Semiconductor layer 2 Element isolation groove 3 P-type well 4 Collector 5 Gate oxide film 6 Gate electrode 7 Source and drain 8 Collector extraction layer 9 Silicon oxide film 10 Silicon nitride film 11 Base lead electrode 11a Polycrystalline silicon film 12 Silicon oxide film 13 Silicon oxide film (cap oxide film) 14A Intrinsic base 14B External base 15 Silicon oxide film 16 Silicon oxide film 17 Emitter extraction electrode 18 Emitter 19 Silicon oxide film 20A-20E Wiring 100 Single-wafer oxidation Furnace 101 Chamber 103 Heat equalizing ring 104 Susceptor 105 Support arm 106 Thermocouple 107 Lamp 108 Gas introduction pipe 109 Through hole 110 Partition wall 111 Exhaust pipe 140 Gas generator 141 Reactor 142 Coil 14 Heater 144a~144c gas reservoir 145 pipe 146a~146c mass flow controller 147a~147c off valve

───────────────────────────────────────────────────── フロントページの続き (72)発明者 島 明生 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Akio Shima 2326 Imai, Ome-shi, Tokyo Inside the Device Development Center, Hitachi, Ltd.

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】 不純物ドーピング法を用いてバイポーラ
トランジスタのベースを形成するにあたり、以下の工程
（ａ）〜（ｄ）を含むことを特徴とする半導体集積回路
装置の製造方法； （ａ）半導体基板のベース形成領域にホウ素イオンまた
はホウ素を含む分子イオンを注入する工程、（ｂ）前記
半導体基板を乾式酸化することにより、前記半導体基板
のベース形成領域の表面にホウ素の外方拡散を防止する
ための酸化シリコン膜を形成する工程、（ｃ）前記半導
体基板を略不活性ガス雰囲気中でアニールする工程、
（ｄ）前記半導体基板を湿式酸化する工程。1. A method of manufacturing a semiconductor integrated circuit device, comprising the steps of: (a) to (d) forming a base of a bipolar transistor by using an impurity doping method; Implanting boron ions or boron-containing molecular ions into the base formation region of (b), in which the semiconductor substrate is dry-oxidized to prevent out-diffusion of boron on the surface of the base formation region of the semiconductor substrate (C) annealing the semiconductor substrate in a substantially inert gas atmosphere;
(D) a step of wet-oxidizing the semiconductor substrate. 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法であって、前記（ｂ）工程の乾式酸化温度は６０
０〜７００℃であることを特徴とする半導体集積回路装
置の製造方法。2. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein the dry oxidation temperature in the step (b) is 60.
A method for manufacturing a semiconductor integrated circuit device, wherein the temperature is 0 to 700 ° C. 【請求項３】 請求項１記載の半導体集積回路装置の製
造方法であって、前記（ｃ）工程のアニール温度は８０
０〜１１００℃、アニール時間は１〜３００秒であるこ
とを特徴とする半導体集積回路装置の製造方法。3. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein the annealing temperature in the step (c) is 80.
A method for manufacturing a semiconductor integrated circuit device, wherein the temperature is 0 to 1100 ° C. and the annealing time is 1 to 300 seconds. 【請求項４】 請求項１記載の半導体集積回路装置の製
造方法であって、前記（ｄ）工程の湿式酸化温度は８０
０〜１０００℃、酸化時間は１０〜６００秒であること
を特徴とする半導体集積回路装置の製造方法。4. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein the wet oxidation temperature in the step (d) is 80.
A method for manufacturing a semiconductor integrated circuit device, wherein the temperature is 0 to 1000 ° C. and the oxidation time is 10 to 600 seconds. 【請求項５】 請求項１記載の半導体集積回路装置の製
造方法であって、前記（ｄ）工程の湿式酸化は、基板表
面に膜厚１５nm以下の酸化シリコン膜が形成される条件
で行うことを特徴とする半導体集積回路装置の製造方
法。5. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein the wet oxidation in the step (d) is performed under the condition that a silicon oxide film having a thickness of 15 nm or less is formed on a substrate surface. A method for manufacturing a semiconductor integrated circuit device, comprising: 【請求項６】 請求項１記載の半導体集積回路装置の製
造方法であって、前記ベース−コレクタの接合深さは１
００nm以下であることを特徴とする半導体集積回路装置
の製造方法。6. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein said base-collector has a junction depth of one.
A method for manufacturing a semiconductor integrated circuit device having a thickness of not more than 00 nm. 【請求項７】 請求項１記載の半導体集積回路装置の製
造方法であって、前記ベースは、エミッタ−ベース接合
部よりも浅い表面領域で濃度が平坦または減少するよう
な不純物濃度分布を有することを特徴とする半導体集積
回路装置の製造方法。7. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein the base has an impurity concentration distribution such that the concentration is flat or reduced in a surface region shallower than an emitter-base junction. A method for manufacturing a semiconductor integrated circuit device, comprising: 【請求項８】 請求項１記載の半導体集積回路装置の製
造方法であって、触媒作用によって水素と酸素とから生
成した水蒸気を含む酸素ガスを所定の温度に加熱された
前記半導体基板の主面またはその近傍に供給することに
よって、前記（ｄ）工程の湿式酸化を行うことを特徴と
する半導体集積回路装置の製造方法。8. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein the main surface of the semiconductor substrate is heated to a predetermined temperature with an oxygen gas containing water vapor generated from hydrogen and oxygen by a catalytic action. Or a method of manufacturing the semiconductor integrated circuit device, wherein the wet oxidation is performed in the step (d) by supplying the semiconductor device to the vicinity thereof.