JPH06151445A - Semiconductor device and its manufacture - Google Patents
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- JPH06151445A JPH06151445A JP30208292A JP30208292A JPH06151445A JP H06151445 A JPH06151445 A JP H06151445A JP 30208292 A JP30208292 A JP 30208292A JP 30208292 A JP30208292 A JP 30208292A JP H06151445 A JPH06151445 A JP H06151445A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特にエミッタ引き出し電極が多結晶シリ
コン膜からなるバイポーラトランジスタとその製造方法
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a bipolar transistor having an emitter extraction electrode made of a polycrystalline silicon film and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】半導体装置の製造工程の断面図である図
４を参照すると、従来のエミッタ引き出し電極が多結晶
シリコン膜からなるバイポーラトランジスタは、以下の
ように形成される。2. Description of the Related Art Referring to FIG. 4 which is a sectional view of a manufacturing process of a semiconductor device, a conventional bipolar transistor having an emitter extraction electrode made of a polycrystalline silicon film is formed as follows.
【０００３】まず、Ｐ型のシリコン基板１表面にＮ型の
埋め込みコレクタ層２と絶縁ボロン層３とが形成され、
Ｎ型のエピタキシャル成長層４が形成され、素子分離用
のシリコン酸化膜５が形成される。膜厚約２００ｎｍの
シリコン酸化膜６が全面に形成された後、このシリコン
酸化膜６が写真蝕刻法により選択的に除去され、全面に
多結晶シリコン膜が形成され、この多結晶シリコン膜が
写真蝕刻法によりパターニングされる。次に、所定領域
の多結晶シリコン膜に選択的に燐が拡散され，熱処理さ
れて、Ｎ型のコレクタ引き出し多結晶シリコン膜７ａが
形成される。同時に、このコレクタ引き出し多結晶シリ
コン膜７ａ直下のエピタキシャル成長層４に、上記埋め
込みコレクタ層２に達するＮ型のコレクタ引き出し層８
が形成される。続いて、選択的にボロンがイオン注入さ
れてＰ型のベース引き出し多結晶シリコン膜７ｂが形成
される。全面にシリコン酸化膜９が形成された後、所定
位置の上記シリコン酸化膜９，およびベース引き出し多
結晶シリコン膜７ｂが写真蝕刻法により除去されてエミ
ッタ形成用の開口部２０が形成される。全面にボロンが
イオン注入され、熱処理され、開口部２０に自己整合的
なＰ型のベース領域１０，ベース引き出し多結晶シリコ
ン膜７ｂに自己整合的なＰ型の補償ベース領域１２が形
成される。その後、全面に絶縁膜が形成され、この絶縁
膜が異方性エッチングによりエッチバックされ、開口部
２０の側壁に絶縁膜スペーサ１１が形成される〔図４
（ａ）〕。First, an N type buried collector layer 2 and an insulating boron layer 3 are formed on the surface of a P type silicon substrate 1.
An N type epitaxial growth layer 4 is formed and a silicon oxide film 5 for element isolation is formed. After the silicon oxide film 6 having a film thickness of about 200 nm is formed on the entire surface, the silicon oxide film 6 is selectively removed by a photo-etching method to form a polycrystalline silicon film on the entire surface. It is patterned by an etching method. Next, phosphorus is selectively diffused into the polycrystalline silicon film in a predetermined region and heat-treated to form an N-type collector extraction polycrystalline silicon film 7a. At the same time, the N-type collector extraction layer 8 reaching the buried collector layer 2 is formed in the epitaxial growth layer 4 directly below the collector extraction polycrystalline silicon film 7a.
Is formed. Subsequently, boron is selectively ion-implanted to form a P-type base extraction polycrystalline silicon film 7b. After the silicon oxide film 9 is formed on the entire surface, the silicon oxide film 9 and the base extraction polycrystalline silicon film 7b at predetermined positions are removed by photoetching to form an opening 20 for forming an emitter. Boron is ion-implanted into the entire surface and heat-treated to form a P-type base region 10 that is self-aligned in the opening 20, and a P-type compensation base region 12 that is self-aligned in the base extraction polycrystalline silicon film 7b. After that, an insulating film is formed on the entire surface, this insulating film is etched back by anisotropic etching, and the insulating film spacer 11 is formed on the sidewall of the opening 20 [FIG.
(A)].
【０００４】従来のバイポーラトランジスタの製造方法
では、次に、ＣＶＤ法により全面に膜厚２００ｎｍ程度
の多結晶シリコン膜が形成される。この多結晶シリコン
膜に１×１０16ｃｍ-2程度の砒素が１００ｋｅＶでイオ
ン注入された後、この多結晶シリコン膜が写真蝕刻法に
よりパターニングされ、Ｎ型の多結晶シリコン膜２５が
形成される〔図４（ｂ）〕。In the conventional bipolar transistor manufacturing method, a polycrystalline silicon film having a film thickness of about 200 nm is then formed on the entire surface by the CVD method. Arsenic of about 1 × 10 16 cm −2 is ion-implanted into this polycrystalline silicon film at 100 keV, and then this polycrystalline silicon film is patterned by photoetching to form an N-type polycrystalline silicon film 25. [FIG.4 (b)].
【０００５】続いて、約１０００℃で６０秒間程度のラ
ンプアニールが施されてイオン注入された多結晶シリコ
ン膜２５中の砒素が活性化し、絶縁膜スペーサ１１に自
己整合的にベース領域１０の表面にＮ型のエミッタ領域
１７ｃが形成される。次に、全面に絶縁膜１６が形成さ
れる。絶縁膜１６（およびシリコン酸化膜９）の所定部
分が写真蝕刻法により除去され、アルミ電極１８が形成
される〔図４（ｃ）〕。Subsequently, lamp annealing is performed at about 1000 ° C. for about 60 seconds to activate the arsenic in the ion-implanted polycrystalline silicon film 25, and the surface of the base region 10 is self-aligned with the insulating film spacer 11. An N-type emitter region 17c is formed at. Next, the insulating film 16 is formed on the entire surface. Predetermined portions of the insulating film 16 (and the silicon oxide film 9) are removed by photo-etching to form an aluminum electrode 18 [FIG. 4 (c)].
【０００６】半導体装置の断面図である図５を参照する
と、従来のバイポーラトランジスタの別の製造方法で
は、図４（ａ）に示した工程まで上述の方法で形成され
る。次に、例えばジクロルシラン（ＳｉＨ2 Ｃｌ2 ），
塩化水素（ＨＣｌ），および水素（Ｈ2 ）等のガスを用
いた選択ＣＶＤ法により、膜厚約２００ｎｍの多結晶シ
リコン膜が開口部２０に形成される。続いて、上述の方
法と同様に、この多結晶シリコン膜に１×１０16ｃｍ-2
程度の砒素が１００ｋｅＶでイオン注入され、Ｎ型の多
結晶シリコン膜２３が形成される。さらに、約１０５０
℃で３０秒間程度のランプアニールによりＮ型のエミッ
タ領域１７ｄが形成される。次に、シリコン酸化膜９の
所定部分が写真蝕刻法により除去され、アルミ電極１８
が形成される。Referring to FIG. 5 which is a cross-sectional view of a semiconductor device, in another conventional method for manufacturing a bipolar transistor, the steps shown in FIG. 4A are formed by the method described above. Then, for example, dichlorosilane (SiH 2 Cl 2 ),
A polycrystalline silicon film having a film thickness of about 200 nm is formed in the opening 20 by a selective CVD method using a gas such as hydrogen chloride (HCl) and hydrogen (H 2 ). Then, in the same manner as described above, the polycrystalline silicon film was subjected to 1 × 10 16 cm -2.
Arsenic of about 100 keV is ion-implanted to form an N-type polycrystalline silicon film 23. Furthermore, about 1050
The N-type emitter region 17d is formed by lamp annealing at 30 ° C. for about 30 seconds. Next, a predetermined portion of the silicon oxide film 9 is removed by photolithography, and the aluminum electrode 18 is removed.
Is formed.
【０００７】[0007]
【発明が解決しようとする課題】従来の半導体装置で
は、エミッタ形成用の開口部へのエミッタ引き出し電極
用の多結晶シリコン膜の形成は、１回行なわれるだけで
ある。第１の方法は、この開口部周辺の絶縁膜表面，こ
の開口部の側壁に設けられた絶縁膜スペーサ表面を含め
て、通常のＣＶＤ法により全面にほぼ同一の膜厚の多結
晶シリコン膜を形成する方法である。第２の方法は、選
択ＣＶＤ法によりこの開口部内にのみ多結晶シリコン膜
を形成する方法である。In the conventional semiconductor device, the formation of the polycrystalline silicon film for the emitter extraction electrode in the opening for forming the emitter is performed only once. The first method is to form a polycrystalline silicon film of almost the same thickness on the entire surface by the usual CVD method including the surface of the insulating film around the opening and the surface of the insulating film spacer provided on the side wall of the opening. It is a method of forming. The second method is a method of forming a polycrystalline silicon film only in the opening by the selective CVD method.
【０００８】第１の方法では、実効的な多結晶シリコン
膜の膜厚は、開口部の中心に比べて絶縁膜スペーサ周辺
で厚くなる。従って、この多結晶シリコン膜に砒素を添
加すると、砒素の濃度は絶縁膜スペーサ周辺で低くな
る。この多結晶シリコン膜を介して形成されるエミッタ
領域の接合の深さも絶縁膜スペーサ周辺で低くなる。こ
のため、ｈFEの低下，不均一性という問題が生じる。In the first method, the effective film thickness of the polycrystalline silicon film becomes thicker in the periphery of the insulating film spacer than in the center of the opening. Therefore, when arsenic is added to this polycrystalline silicon film, the concentration of arsenic becomes low around the insulating film spacer. The junction depth of the emitter region formed via this polycrystalline silicon film is also reduced around the insulating film spacer. For this reason, there arises a problem that the h FE is lowered and non-uniform.
【０００９】第２の方法では、第１の方法に比べてこの
多結晶シリコン膜の膜厚の均一性は確保されるが、塩化
水素ガスを添加して成長の選択性を高めているため、得
られる多結晶シリコン膜の粒径が大きくなる。この結
果、砒素の拡散速度が低下し、エミッタ領域形成のため
の熱処理の時間，もしくは温度を増大する必要が生じ
る。このため、ベース幅が広くなり、バイポーラトラン
ジスタの動作速度を低下させるという問題がある。In the second method, the uniformity of the film thickness of the polycrystalline silicon film is secured as compared with the first method, but since hydrogen chloride gas is added to increase the selectivity of growth, The grain size of the obtained polycrystalline silicon film becomes large. As a result, the diffusion rate of arsenic decreases, and it becomes necessary to increase the heat treatment time or temperature for forming the emitter region. Therefore, there is a problem that the base width becomes wide and the operation speed of the bipolar transistor is reduced.
【００１０】[0010]
【課題を解決するための手段】本発明の半導体装置は、
半導体基板表面に選択的に設けられた一導電型のコレク
タ領域と、コレクタ領域表面の所定領域に設けられた逆
導電型のベース領域と、側壁に絶縁膜スペーサを有し，
ベース領域表面の所定位置に設けられた開口部と、絶縁
膜スペーサに自己整合的にベース領域表面に設けられた
一導電型のエミッタ領域と、表面に自然酸化膜を有し，
エミッタ領域と直接に接触し，絶縁膜スペーサを介して
開口部に埋設された一導電型の第１の多結晶シリコン膜
と、開口部において自然酸化膜を介して第１の多結晶シ
リコン膜上に設けられた一導電型の第２の多結晶シリコ
ン膜と、を有する。The semiconductor device of the present invention comprises:
A collector region of one conductivity type selectively provided on the surface of the semiconductor substrate, a base region of opposite conductivity type provided in a predetermined region on the surface of the collector region, and an insulating film spacer on the side wall,
An opening provided at a predetermined position on the surface of the base region, an emitter region of one conductivity type provided on the surface of the base region in a self-aligning manner with the insulating film spacer, and a natural oxide film on the surface,
On the first polycrystalline silicon film of one conductivity type which is in direct contact with the emitter region and is buried in the opening through the insulating film spacer and the natural oxide film in the opening over the first polycrystalline silicon film. And a second polycrystalline silicon film of one conductivity type provided in.
【００１１】好ましくは、上記自然酸化膜中の一導電型
不純物濃度が第１，および第２の多結晶シリコン膜の一
導電型不純物濃度より高い。さらに好ましくは、上記第
１の多結晶シリコン膜の粒径が第２の多結晶シリコン膜
の粒径より大きい。Preferably, the concentration of one conductivity type impurity in the natural oxide film is higher than the concentration of one conductivity type impurity in the first and second polycrystalline silicon films. More preferably, the grain size of the first polycrystalline silicon film is larger than the grain size of the second polycrystalline silicon film.
【００１２】本発明の半導体装置の製造方法は、半導体
基板表面に選択的に一導電型のコレクタ領域を形成し、
コレクタ領域表面の所定領域に逆導電型のベース領域を
形成し、ベース領域表面の所定位置に開口部を形成し、
開口部の側壁に絶縁膜スペーサを形成する工程と、表面
に自然酸化膜を有する第１の多結晶シリコン膜により、
開口部の所定の高さまで埋設する工程と、第１の多結晶
シリコン膜に、一導電型不純物を導入する工程と、自然
酸化膜を介して、第１の多結晶シリコン膜上に、第２の
多結晶シリコン膜を形成する工程と、第２の多結晶シリ
コン膜に、一導電型不純物を導入する工程と、熱処理に
より、ベース領域表面に絶縁膜スペーサに自己整合的に
一導電型のエミッタ領域を形成する工程と、を有する。According to the method of manufacturing a semiconductor device of the present invention, a collector region of one conductivity type is selectively formed on the surface of a semiconductor substrate,
A base region of opposite conductivity type is formed in a predetermined region of the collector region surface, an opening is formed in a predetermined position of the base region surface,
By the step of forming the insulating film spacer on the side wall of the opening and the first polycrystalline silicon film having the natural oxide film on the surface,
A step of burying the opening to a predetermined height, a step of introducing an impurity of one conductivity type into the first polycrystalline silicon film, a second step on the first polycrystalline silicon film through a natural oxide film, The step of forming a polycrystalline silicon film, the step of introducing an impurity of one conductivity type into the second polycrystalline silicon film, and the heat treatment in a self-aligned manner with the insulating film spacer on the surface of the base region to form an emitter of one conductivity type. And a step of forming a region.
【００１３】好ましくは、上記第１の多結晶シリコン膜
の形成方法が、少なくとも塩化水素ガスを含む選択成長
法である。Preferably, the method of forming the first polycrystalline silicon film is a selective growth method containing at least hydrogen chloride gas.
【００１４】[0014]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【００１５】半導体装置の製造工程の断面図である図
１，および図２を参照すると、本発明の第１の実施例
は、以下のようになる。Referring to FIGS. 1 and 2 which are sectional views of the manufacturing process of the semiconductor device, the first embodiment of the present invention is as follows.
【００１６】まず、Ｐ型のシリコン基板１表面に不純物
濃度が約１０19ｃｍ-3となるように選択的に砒素が熱拡
散，もしくはイオン注入され、さらに１０００℃〜１１
５０℃の熱処理が２時間〜６時間行なわれ、Ｎ型の埋め
込みコレクタ層２が形成される。続いて、素子分離領域
が形成される領域の一部のＰ型のシリコン基板１表面に
不純物濃度が約１０18ｃｍ-3となるように選択的にボロ
ンが熱拡散，もしくはイオン注入され、Ｐ型の絶縁ボロ
ン層３が形成される。次に、不純物濃度が約１０16ｃｍ
-3となるように燐が添加されたＮ型のエピタキシャル成
長層４が、全面に約１μｍの膜厚で形成される。次に、
このエピタキシャル成長層４が選択的に酸化され、素子
分離領域となる領域に膜厚約１．１μｍのシリコン酸化
膜５が形成される。続いて、このシリコン酸化膜５上，
およびエピタキシャル成長層４上に、ＣＶＤ法による膜
厚約２００ｎｍのシリコン酸化膜６が形成される〔図１
（ａ）〕。なお、ＣＶＤ法によりシリコン酸化膜６を形
成する代りに、エピタキシャル成長層４表面を１０００
℃のスチームにより熱酸化して膜厚約２００ｎｍのシリ
コン酸化膜を形成してもよい。First, arsenic is selectively thermally diffused or ion-implanted on the surface of the P-type silicon substrate 1 so that the impurity concentration is about 10 19 cm -3, and then 1000 ° C. to 11 ° C.
The heat treatment at 50 ° C. is performed for 2 hours to 6 hours to form the N-type buried collector layer 2. Then, boron is selectively thermally diffused or ion-implanted so that the impurity concentration becomes about 10 18 cm −3 on the surface of the P-type silicon substrate 1 in a part of the region where the element isolation region is formed. The mold insulating boron layer 3 is formed. Next, the impurity concentration is about 10 16 cm.
An N-type epitaxial growth layer 4 to which phosphorus is added so as to have a thickness of −3 is formed on the entire surface to a thickness of about 1 μm. next,
This epitaxial growth layer 4 is selectively oxidized to form a silicon oxide film 5 having a film thickness of about 1.1 μm in a region which becomes an element isolation region. Then, on the silicon oxide film 5,
A silicon oxide film 6 having a thickness of about 200 nm is formed on the epitaxial growth layer 4 by the CVD method [FIG.
(A)]. Instead of forming the silicon oxide film 6 by the CVD method, the surface of the epitaxial growth layer 4 is 1000
A silicon oxide film having a film thickness of about 200 nm may be formed by thermal oxidation with steam at ℃.
【００１７】次に、シリコン酸化膜６の所定部分が写真
蝕刻法により開口され、ＣＶＤ法により全面に膜厚１５
０ｎｍ〜２５０ｎｍの多結晶シリコン膜が形成される。
この多結晶シリコン膜は写真蝕刻法によりパターニング
される。例えば膜厚２００ｎｍのシリコン窒化膜（図示
せず）を拡散マスクとし、所定部分のこのパターニング
された多結晶シリコン膜に１０19ｃｍ-3程度の燐が拡散
により添加され，さらに熱処理される。これにより、Ｎ
型のコレクタ引き出し多結晶シリコン膜７ａが形成さ
れ、上記エピタキシャル成長層４表面から埋め込みコレ
クタ層２に達するＮ型のコレクタ引き出し層８が形成さ
れ、コレクタ引き出し多結晶シリコン膜７ａが埋め込み
コレクタ層２に接続される。次に、上記シリコン窒化膜
が除去された後、例えばフォトレジスト膜（図示せず）
をマスクにして、所定部分のパターニングされた多結晶
シリコン膜にドーズ量１０15ｃｍ-2〜１０16ｃｍ-2，エ
ネルギー２０ｋｅＶ〜５０ｋｅＶのボロンがイオン注入
法により添加され、Ｐ型のベース引き出し多結晶シリコ
ン膜７ｂが形成される〔図１（ｂ）〕。Next, a predetermined portion of the silicon oxide film 6 is opened by photolithography, and a film thickness of 15 is formed on the entire surface by CVD.
A polycrystalline silicon film of 0 nm to 250 nm is formed.
This polycrystalline silicon film is patterned by photolithography. For example, using a silicon nitride film (not shown) having a film thickness of 200 nm as a diffusion mask, phosphorus of about 10 19 cm −3 is added by diffusion to a predetermined portion of the patterned polycrystalline silicon film and further heat-treated. By this, N
Type collector extraction polycrystalline silicon film 7a is formed, N type collector extraction layer 8 reaching the embedded collector layer 2 from the surface of the epitaxial growth layer 4 is formed, and the collector extraction polycrystalline silicon film 7a is connected to the embedded collector layer 2. To be done. Next, after the silicon nitride film is removed, for example, a photoresist film (not shown)
With a mask as a mask, boron having a dose of 10 15 cm -2 to 10 16 cm -2 and an energy of 20 keV to 50 keV is added to a patterned polycrystalline silicon film by an ion implantation method to obtain a P-type base extraction layer. A crystalline silicon film 7b is formed [FIG. 1 (b)].
【００１８】次に、上記フォトレジスト膜が除去された
後、膜厚３００ｎｍ程度のシリコン酸化膜９が、ＣＶＤ
法により全面に形成される。別のフォトレジスト膜（図
示せず）をマスクにした写真蝕刻法により所定領域のシ
リコン酸化膜９，およびベース引き出し多結晶シリコン
膜７ｂが順次除去され、エミッタ形成用の開口部２０が
形成される〔図１（ｃ）〕。Next, after the photoresist film is removed, the silicon oxide film 9 having a film thickness of about 300 nm is formed by CVD.
It is formed on the entire surface by the method. By a photo-etching method using another photoresist film (not shown) as a mask, the silicon oxide film 9 in a predetermined region and the polycrystalline silicon film 7b for drawing out the base are sequentially removed to form an opening 20 for forming an emitter. [FIG. 1 (c)].
【００１９】次に、エネルギー３０ｋｅＶ，ドーズ量約
３×１０13ｃｍ-2のボロンのイオン注入が行なわれ、開
口部２０に自己整合的にエピタシシャル成長層４表面に
ボロンイオン注入層が形成される。なお、開口部２０に
露出したエピタシシャル成長層４表面に９００℃のスチ
ーム酸化により膜厚２０ｎｍ〜１００ｎｍの（図示され
ないが）シリコン酸化膜を形成した後、このイオン注入
を行なってもよい。次に、ＣＶＤ法により全面に膜厚１
００ｎｍ〜２００ｎｍの絶縁膜が形成され、この絶縁膜
が異方性エッチングによりエッチバックされる。これに
より、開口部２０の側壁に絶縁膜スペーサ１１が形成さ
れる。続いて、約９００℃の熱処理が施される。これに
より、上記ボロンイオン注入層は活性化されてＰ型のベ
ース領域１０が形成され、上記ベース引き出し多結晶シ
リコン膜７ｂからのボロンの拡散によりエピタシシャル
成長層４表面にＰ型の補償ベース領域１２が形成される
〔図２（ａ）〕。Next, boron ions are implanted with an energy of 30 keV and a dose of about 3 × 10 13 cm -2 , and a boron ion implantation layer is formed on the surface of the epitaxial growth layer 4 in a self-aligned manner with the openings 20. . The ion implantation may be performed after forming a silicon oxide film (not shown) having a film thickness of 20 nm to 100 nm on the surface of the epitaxial growth layer 4 exposed in the opening 20 by steam oxidation at 900 ° C. Next, a film thickness of 1 is formed on the entire surface by the CVD method.
An insulating film of 00 nm to 200 nm is formed, and this insulating film is etched back by anisotropic etching. As a result, the insulating film spacer 11 is formed on the sidewall of the opening 20. Then, a heat treatment at about 900 ° C. is performed. As a result, the boron ion-implanted layer is activated to form a P-type base region 10, and the P-type compensation base region 12 is formed on the surface of the epitaxial growth layer 4 by the diffusion of boron from the base extraction polycrystalline silicon film 7b. Are formed [FIG. 2 (a)].
【００２０】次に、例えばジクロルシラン（ＳｉＨ2 Ｃ
ｌ2 ），塩化水素（ＨＣｌ），および水素（Ｈ2 ）等の
ガスを用いた選択ＣＶＤ法により、膜厚約１００ｎｍの
多結晶シリコン膜が開口部２０に形成される。続いて、
この多結晶シリコン膜にドーズ量５×１０15ｃｍ-2〜２
×１０16ｃｍ-2程度の砒素がエネルギー約３０ｋｅＶで
イオン注入され、Ｎ型の多結晶シリコン膜１３ａが形成
される。この多結晶シリコン膜１３ａの表面は、膜厚が
数ｎｍ程度の自然酸化膜１４により覆われている〔図２
（ｂ）〕。Next, for example, dichlorosilane (SiH 2 C
l 2 ), hydrogen chloride (HCl), and hydrogen (H 2 ) are used to form a polycrystalline silicon film having a thickness of about 100 nm in the opening 20 by a selective CVD method. continue,
A dose amount of 5 × 10 15 cm −2 to 2 is applied to this polycrystalline silicon film.
Arsenic of about 10 16 cm -2 is ion-implanted at an energy of about 30 keV to form an N-type polycrystalline silicon film 13a. The surface of the polycrystalline silicon film 13a is covered with a natural oxide film 14 having a thickness of about several nm [FIG.
(B)].
【００２１】次に、ＣＶＤ法により全面に膜厚１００ｎ
ｍ程度の多結晶シリコン膜が形成される。この多結晶シ
リコン膜の成長条件は、上記多結晶シリコン膜１３ａの
粒径に比べてこの多結晶シリコン膜の粒径が小さくなる
ように、選定される。この多結晶シリコン膜にドーズ量
約１×１０16ｃｍ-2の砒素がエネルギー６０ｋｅＶ〜１
００ｋｅＶでイオン注入された後、この多結晶シリコン
膜が写真蝕刻法によりパターニングされ、Ｎ型の多結晶
シリコン膜１５が形成される。続いて、全面にＣＶＤ法
により膜厚２００ｎｍ程度の絶縁膜１６が堆積される。
次に、写真蝕刻法により絶縁膜１６（およびシリコン酸
化膜９）の所定部分が開口される。続いて、約９００℃
で１０分間〜５０分間の熱処理，あるいは約１０００℃
で１０秒間〜３０秒間のランプアニールが施される。こ
の熱処理により多結晶シリコン膜１３ａ，１５に導入さ
れた砒素が活性化され、さらに、上記絶縁膜スペーサ１
１に自己整合的に上記ベース領域１０表面にＮ型のエミ
ッタ領域１７ａが形成される。その後、公知の方法によ
り、アルミ電極１８が形成される〔図２（ｃ）〕。Next, a film thickness of 100 n is formed on the entire surface by the CVD method.
A polycrystalline silicon film of about m is formed. The growth conditions for this polycrystalline silicon film are selected so that the grain size of this polycrystalline silicon film is smaller than the grain size of the polycrystalline silicon film 13a. Arsenic with a dose amount of about 1 × 10 16 cm -2 is applied to this polycrystalline silicon film at an energy of 60 keV to 1
After being ion-implanted at 00 keV, this polycrystalline silicon film is patterned by a photo-etching method to form an N-type polycrystalline silicon film 15. Then, the insulating film 16 having a film thickness of about 200 nm is deposited on the entire surface by the CVD method.
Next, a predetermined portion of the insulating film 16 (and the silicon oxide film 9) is opened by photolithography. Then, about 900 ℃
Heat treatment for 10 to 50 minutes at about 1000 ℃
Lamp annealing is performed for 10 seconds to 30 seconds. By this heat treatment, the arsenic introduced into the polycrystalline silicon films 13a and 15 is activated, and further, the insulating film spacer 1
N-type emitter region 17a is formed on the surface of the base region 10 in a self-aligned manner. After that, the aluminum electrode 18 is formed by a known method [FIG. 2 (c)].
【００２２】上記第１の実施例では、エミッタ領域１７
ａの形成のための熱処理に際して、多結晶シリコン膜１
５と多結晶シリコン膜１３ａとの間に存在する自然酸化
膜１４に多結晶シリコン膜１５，１３ａから拡散される
砒素が偏析しやすくなる。ベース領域１０への砒素の拡
散により多結晶シリコン膜１３ａ中の砒素の濃度が低下
すると、自然酸化膜１４に偏析した砒素が再び多結晶シ
リコン膜１３ａに供給される。なお、この自然酸化膜１
４は、完全なシリコン酸化膜ではなく、絶縁性が無いた
め、多結晶シリコン膜１３ａと多結晶シリコン膜１５と
は電気的に導通している。In the first embodiment, the emitter region 17
During the heat treatment for forming a, the polycrystalline silicon film 1
Arsenic diffused from the polycrystalline silicon films 15 and 13a is likely to segregate in the natural oxide film 14 existing between the polycrystalline silicon film 13a and the polycrystalline silicon film 13a. When the concentration of arsenic in polycrystalline silicon film 13a decreases due to the diffusion of arsenic into base region 10, arsenic segregated in natural oxide film 14 is supplied again to polycrystalline silicon film 13a. This natural oxide film 1
No. 4 is not a perfect silicon oxide film and has no insulating property, so that the polycrystalline silicon film 13a and the polycrystalline silicon film 15 are electrically connected.
【００２３】上記第１の実施例によれば、多結晶シリコ
ン膜１３ａは開口部２０内での膜厚の均一性が高ため、
得られるエミッタ領域１７ａの接合の深さも均一にな
る。従って、得られるバイポーラトランジスタでは、ｈ
FEの低下，不均一性という問題は回避される。また、こ
の多結晶シリコン膜１３ａの粒径は大きいが、この多結
晶シリコン膜１３ａの膜厚が薄いことと、砒素が偏析し
やすい自然酸化膜が存在することとから、従来より短時
間（約１／２）の熱処理により上記エミッタ領域１７ａ
を形成することが可能となる。従って、ベース幅が広く
なり、バイポーラトランジスタの動作速度を低下させる
という従来の問題も解消する。According to the first embodiment described above, since the polycrystalline silicon film 13a has a high film thickness uniformity in the opening 20,
The obtained junction depth of the emitter region 17a also becomes uniform. Therefore, in the obtained bipolar transistor, h
The problems of reduced FE and non-uniformity are avoided. Further, although the grain size of the polycrystalline silicon film 13a is large, the polycrystalline silicon film 13a has a small film thickness and a natural oxide film in which arsenic is easily segregated exists. 1/2) heat treatment results in the emitter region 17a
Can be formed. Therefore, the conventional problem that the base width becomes wider and the operating speed of the bipolar transistor is lowered is solved.
【００２４】半導体装置の製造工程の断面図である図３
を参照すると、本発明の第２の実施例は、多結晶シリコ
ン膜１３ａの形成までは上記第１の実施例と同様に形成
される。FIG. 3 is a sectional view of the manufacturing process of the semiconductor device.
2A, the second embodiment of the present invention is formed in the same manner as the first embodiment up to the formation of the polycrystalline silicon film 13a.
【００２５】その後、再び例えばジクロルシラン（Ｓｉ
Ｈ2 Ｃｌ2 ），塩化水素（ＨＣｌ），および水素
（Ｈ2 ）等のガスを用いた選択ＣＶＤ法により、膜厚約
１００ｎｍの第２の多結晶シリコン膜が自然酸化膜１４
を介して多結晶シリコン膜１３ａ上の開口部２０内に形
成される。この第２の多結晶シリコン膜の成長は、多結
晶シリコン膜１３ａの成長に比べて、低温，もしくは塩
化水素（ＨＣｌ）の流量比が低い。このため、この第２
の多結晶シリコン膜の粒径は、上記多結晶シリコン膜１
３ａの粒径より小さくなる。なお、自然酸化膜１４は完
全なシリコン酸化膜ではないことから、自然酸化膜１４
上へのこの第２の多結晶シリコン膜の選択成長が可能と
なる。またこの第２の多結晶シリコン膜の選択成長性は
多結晶シリコン膜１３ａの選択成長性より低下するが、
本発明者等の実験によると、膜厚が１００ｎｍ程度以下
では選択成長性はかなり保たれる。シリコン酸化膜９上
に多少多結晶シリコン膜が成長した場合には、多結晶シ
リコン膜の全面エッチングを短時間行なえばよい。Thereafter, again, for example, dichlorosilane (Si
H 2 Cl 2 ), hydrogen chloride (HCl), hydrogen (H 2 ) and other gases are used to form the second polycrystalline silicon film having a thickness of about 100 nm into the natural oxide film 14 by the selective CVD method.
Is formed in the opening 20 on the polycrystalline silicon film 13a. The growth of the second polycrystalline silicon film is at a low temperature or the flow rate ratio of hydrogen chloride (HCl) is lower than the growth of the polycrystalline silicon film 13a. Therefore, this second
The grain size of the polycrystalline silicon film of
It becomes smaller than the particle size of 3a. Since the natural oxide film 14 is not a perfect silicon oxide film, the natural oxide film 14
This allows selective growth of this second polycrystalline silicon film on top. Although the selective growth property of the second polycrystalline silicon film is lower than that of the polycrystalline silicon film 13a,
According to experiments conducted by the present inventors, the selective growth property is considerably maintained when the film thickness is about 100 nm or less. When the polycrystalline silicon film has grown to some extent on the silicon oxide film 9, the entire surface of the polycrystalline silicon film may be etched for a short time.
【００２６】次に、上記第１の実施例と同様に、この第
２の多結晶シリコン膜にドーズ量約１×１０16ｃｍ-2の
砒素がエネルギー６０ｋｅＶ〜１００ｋｅＶでイオン注
入され、この第２の多結晶シリコン膜がＮ型の多結晶シ
リコン膜１３ｂに変換されるる。次に、写真蝕刻法によ
り、シリコン酸化膜９の所定個所が開口される。続い
て、上記第１の実施例と同様に、約９００℃で１０分間
〜５０分間の熱処理，あるいは約１０００℃で１０秒間
〜３０秒間のランプアニールが施され、絶縁膜スペーサ
１１に自己整合的にベース領域１０表面にＮ型のエミッ
タ領域１７ｂが形成される。その後、公知の方法によ
り、アルミ電極１８が形成される。Next, as in the case of the first embodiment, arsenic with a dose of about 1 × 10 16 cm -2 is ion-implanted into the second polycrystalline silicon film at an energy of 60 keV to 100 keV, and the second polycrystalline silicon film is ion-implanted. Is converted into an N-type polycrystalline silicon film 13b. Next, a predetermined portion of the silicon oxide film 9 is opened by photolithography. Then, similarly to the first embodiment, heat treatment is performed at about 900 ° C. for 10 minutes to 50 minutes, or lamp annealing is performed at about 1000 ° C. for 10 seconds to 30 seconds to self-align the insulating film spacers 11. An N-type emitter region 17b is formed on the surface of the base region 10. Then, the aluminum electrode 18 is formed by a known method.
【００２７】上記第２の実施例は上記第１の実施例の有
する効果を有している。さらに上記第２の実施例では、
自然酸化膜１４上に形成されたＮ型の多結晶シリコン膜
１３ｂの膜厚が均一であることから、自然酸化膜１４に
偏析される砒素の分布濃度の均一性は、上記第１の実施
例より優れいる。このため、エミッタ領域１７ｂの接合
の深さの均一性は、エミッタ領域１７ａのそれより優れ
ており、ｈFEの低下，不均一性の回避は、上記第１の実
施例より本実施例の方が有利である。The second embodiment has the effects of the first embodiment. Furthermore, in the second embodiment,
Since the film thickness of the N-type polycrystalline silicon film 13b formed on the natural oxide film 14 is uniform, the uniformity of the distribution concentration of arsenic segregated in the natural oxide film 14 depends on the first embodiment. Is better. Therefore, the uniformity of the junction depth of the emitter region 17b is superior to that of the emitter region 17a, and the reduction of h FE and the avoidance of non-uniformity are better in this embodiment than in the first embodiment. Is advantageous.
【００２８】[0028]
【発明の効果】以上説明したように本発明は、エミッタ
領域を形成するための拡散源となり、かつエミッタ引き
出し電極となるエミッタ形成用の開口部に形成されたＮ
型の多結晶シリコン膜が、選択成長法にるＮ型の第１の
多結晶シリコン膜と、第１の多結晶シリコン膜表面に形
成された自然酸化膜を介して第１の多結晶シリコン膜上
に形成されたＮ型の第２の多結晶シリコン膜とから構成
されている。この第１の多結晶シリコン膜は、上記開口
部内にのみ一様の膜厚を有して形成されている。第２の
多結晶シリコン膜は、通常のＣＶＤ法，もしくは選択成
長法により形成される。エミッタ領域を形成するための
熱処理により、自然酸化膜に砒素が偏析する。この砒素
の偏析と第１の多結晶シリコン膜の形状とから、この熱
処理の時間は短縮され、得られるエミッタ領域の接合の
深さは一様となり、ベース幅の増大は抑制され、ｈFEの
低下，不均一性は回避され、バイポーラトランジスタの
動作速度の低下が防がれる。As described above, according to the present invention, the N formed in the opening for forming the emitter serves as the diffusion source for forming the emitter region and also serves as the emitter extraction electrode.
Type polycrystalline silicon film is a first polycrystalline silicon film via an N type first polycrystalline silicon film formed by a selective growth method and a natural oxide film formed on the surface of the first polycrystalline silicon film. It is composed of an N-type second polycrystalline silicon film formed above. The first polycrystalline silicon film is formed with a uniform film thickness only in the opening. The second polycrystalline silicon film is formed by a normal CVD method or a selective growth method. Arsenic is segregated in the native oxide film by the heat treatment for forming the emitter region. Due to this arsenic segregation and the shape of the first polycrystalline silicon film, the time for this heat treatment is shortened, the junction depth of the obtained emitter region becomes uniform, the increase of the base width is suppressed, and the h FE The decrease and non-uniformity are avoided, and the decrease in the operating speed of the bipolar transistor is prevented.
【図１】本発明の第１の実施例の製造工程と断面図であ
る。FIG. 1 is a manufacturing process and a sectional view of a first embodiment of the present invention.
【図２】上記第１の実施例の製造工程と断面図である。FIG. 2 is a manufacturing process and a sectional view of the first embodiment.
【図３】本発明の第２の実施例の断面図である。FIG. 3 is a sectional view of a second embodiment of the present invention.
【図４】従来の半導体装置の製造工程の断面図である。FIG. 4 is a cross-sectional view of a conventional semiconductor device manufacturing process.
【図５】別の従来の半導体装置の断面図である。FIG. 5 is a cross-sectional view of another conventional semiconductor device.
１ シリコン基板 ２ 埋め込みコレクタ層 ３ 絶縁ボロン層 ４ エピタキシャル成長層 ５，６，９ シリコン酸化膜 ７ａ コレクタ引き出し多結晶シリコン膜 ７ｂ ベース引き出し多結晶シリコン膜 ８ コレクタ引き出し層 １０ ベース領域 １１ 絶縁膜スペーサ １２ 補償ベース領域 １３ａ，１３ｂ，１５，２３，２５ 多結晶シリコン
膜 １４ 自然酸化膜 １６ 絶縁膜 １７ａ，１７ｂ，１７ｃ，１７ｄ エミッタ領域 １８ アルミ電極 ２０ 開口部1 Silicon Substrate 2 Embedded Collector Layer 3 Insulating Boron Layer 4 Epitaxial Growth Layer 5, 6, 9 Silicon Oxide Film 7a Collector Extraction Polycrystalline Silicon Film 7b Base Extraction Polycrystalline Silicon Film 8 Collector Extraction Layer 10 Base Region 11 Insulating Film Spacer 12 Compensation Base Regions 13a, 13b, 15, 23, 25 Polycrystalline silicon film 14 Natural oxide film 16 Insulating film 17a, 17b, 17c, 17d Emitter region 18 Aluminum electrode 20 Opening
Claims (5)
導電型のコレクタ領域と、 前記コレクタ領域表面の所定領域に設けられた逆導電型
のベース領域と、 側壁に絶縁膜スペーサを有し，前記ベース領域表面の所
定位置に設けられた開口部と、 前記絶縁膜スペーサに自己整合的に前記ベース領域表面
に設けられた一導電型のエミッタ領域と、 表面に自然酸化膜を有し，前記エミッタ領域と直接に接
触し，前記絶縁膜スペーサを介して前記開口部に埋設さ
れた一導電型の第１の多結晶シリコン膜と、 前記開口部において前記自然酸化膜を介して前記第１の
多結晶シリコン膜上に設けられた一導電型の第２の多結
晶シリコン膜と、を有することを特徴とする半導体装
置。1. A collector region of one conductivity type selectively provided on a surface of a semiconductor substrate, a base region of opposite conductivity type provided in a predetermined region on the surface of the collector region, and an insulating film spacer on a side wall. , An opening provided at a predetermined position on the surface of the base region, an emitter region of one conductivity type provided on the surface of the base region in a self-aligned manner with the insulating film spacer, and a natural oxide film on the surface, A first-conductivity-type first polycrystalline silicon film which is in direct contact with the emitter region and is buried in the opening via the insulating film spacer; and the first polycrystalline silicon film in the opening via the natural oxide film. And a second polycrystalline silicon film of one conductivity type provided on the polycrystalline silicon film.
が、前記第１，および第２の多結晶シリコン膜の一導電
型不純物濃度より高いことを特徴とする請求項１記載の
半導体装置。2. The semiconductor device according to claim 1, wherein a concentration of one conductivity type impurity in the natural oxide film is higher than a concentration of one conductivity type impurity in the first and second polycrystalline silicon films. .
前記第２の多結晶シリコン膜の粒径より大きいことを特
徴とする請求項１記載の半導体装置。3. The grain size of the first polycrystalline silicon film is:
The semiconductor device according to claim 1, wherein the grain size is larger than the grain size of the second polycrystalline silicon film.
レクタ領域を形成し、前記コレクタ領域表面の所定領域
に逆導電型のベース領域を形成し、前記ベース領域表面
の所定位置に開口部を形成し、前記開口部の側壁に絶縁
膜スペーサを形成する工程と、 表面に自然酸化膜を有する第１の多結晶シリコン膜によ
り、前記開口部の所定の高さまで埋設する工程と、 前記第１の多結晶シリコン膜に、一導電型不純物を導入
する工程と、 前記自然酸化膜を介して、前記第１の多結晶シリコン膜
上に、第２の多結晶シリコン膜を形成する工程と、 前記第２の多結晶シリコン膜に、一導電型不純物を導入
する工程と、 熱処理により、前記ベース領域表面に前記絶縁膜スペー
サに自己整合的に一導電型のエミッタ領域を形成する工
程と、を有することを特徴とする半導体装置の製造方
法。4. A collector region of one conductivity type is selectively formed on a surface of a semiconductor substrate, a base region of opposite conductivity type is formed in a predetermined region of the surface of the collector region, and an opening is formed at a predetermined position of the surface of the base region. And forming an insulating film spacer on the side wall of the opening, and burying up to a predetermined height of the opening with a first polycrystalline silicon film having a natural oxide film on the surface, A step of introducing an impurity of one conductivity type into the first polycrystalline silicon film, and a step of forming a second polycrystalline silicon film on the first polycrystalline silicon film through the natural oxide film, A step of introducing an impurity of one conductivity type into the second polycrystalline silicon film, and a step of forming an emitter region of one conductivity type on the surface of the base region in a self-aligned manner with the insulating film spacer by heat treatment. To have The method of manufacturing a semiconductor device according to symptoms.
が、少なくとも塩化水素ガスを含む選択成長法であるこ
とを特徴とする請求項４記載の半導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 4, wherein the method of forming the first polycrystalline silicon film is a selective growth method containing at least hydrogen chloride gas.
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|---|---|---|---|
| JP4302082A JP3039166B2 (en) | 1992-11-12 | 1992-11-12 | Semiconductor device and manufacturing method thereof |
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|---|---|
| JPH06151445A true JPH06151445A (en) | 1994-05-31 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2715389A1 (en) * | 1994-01-21 | 1995-07-28 | Heidelberger Druckmasch Ag | Device for modifying the product transport position. |
| KR100338014B1 (en) * | 1995-12-06 | 2002-11-23 | 닛본 덴기 가부시끼가이샤 | Semiconductor Device and Method of Fabricating the Same |
-
1992
- 1992-11-12 JP JP4302082A patent/JP3039166B2/en not_active Expired - Fee Related
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| FR2715389A1 (en) * | 1994-01-21 | 1995-07-28 | Heidelberger Druckmasch Ag | Device for modifying the product transport position. |
| KR100338014B1 (en) * | 1995-12-06 | 2002-11-23 | 닛본 덴기 가부시끼가이샤 | Semiconductor Device and Method of Fabricating the Same |
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