JPH1185824A - 制御回路の階層記述方法 - Google Patents
制御回路の階層記述方法Info
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- JPH1185824A JPH1185824A JP9243718A JP24371897A JPH1185824A JP H1185824 A JPH1185824 A JP H1185824A JP 9243718 A JP9243718 A JP 9243718A JP 24371897 A JP24371897 A JP 24371897A JP H1185824 A JPH1185824 A JP H1185824A
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Abstract
(57)【要約】
【課題】 上位ブロック図を簡潔に見やすく記述するこ
と。 【解決手段】 上位ブロック図１１ｂ、１１ｃに同一の
機能を有する階層マクロ１１２ａ、１１２ｂを記述する
ときに、各マクロの入出力端子に名称として、同一の入
力信号２３、出力信号２４を記述し、階層マクロ１１２
ａ、１１２ｂが共通に中位ブロック図１２ｂを用いると
きには、中位ブロック図１２ｂに階層マクロ１１２ａ、
１１２ｂと同一の入力信号２３、出力信号２４を記述
し、中位ブロック図１２ｂに属する大マクロ１１１ａ、
１１１ｂが同一の機能を有し、ともに下位ブロック図１
３ｂを用いるときには下位ブロック図１３ｂに、大マク
ロ１１１ａ、１１１ｂと同一の入力信号２５、出力信号
２６の名称を記述する。
と。 【解決手段】 上位ブロック図１１ｂ、１１ｃに同一の
機能を有する階層マクロ１１２ａ、１１２ｂを記述する
ときに、各マクロの入出力端子に名称として、同一の入
力信号２３、出力信号２４を記述し、階層マクロ１１２
ａ、１１２ｂが共通に中位ブロック図１２ｂを用いると
きには、中位ブロック図１２ｂに階層マクロ１１２ａ、
１１２ｂと同一の入力信号２３、出力信号２４を記述
し、中位ブロック図１２ｂに属する大マクロ１１１ａ、
１１１ｂが同一の機能を有し、ともに下位ブロック図１
３ｂを用いるときには下位ブロック図１３ｂに、大マク
ロ１１１ａ、１１１ｂと同一の入力信号２５、出力信号
２６の名称を記述する。
Description
【０００１】
【発明の属する技術分野】本発明は、制御回路の階層記
述方法に係り、特に、制御装置のプログラムを作成する
ために記述される制御回路の構成要素を階層化して記述
するに好適な制御回路の階層記述方法に関する。
述方法に係り、特に、制御装置のプログラムを作成する
ために記述される制御回路の構成要素を階層化して記述
するに好適な制御回路の階層記述方法に関する。
【０００２】
【従来の技術】制御装置のプログラムは、各種手段を用
いて記述された制御回路図（以下、ブロック図と称す
る）の形でその機能が表現されるようになっている。こ
のブロック図の記述方法としては、例えば、特開平７−
２７１８４０号公報、特開平８−７６８１９号公報に記
載されているように、制御回路を構成する一群の制御機
能をまとめて特徴づけたシンボル（以下、マクロと称す
る。）を用いて表現される上位ブロック図と、マクロの
詳細回路が記述される下位ブロック図とで構成される階
層記述手法が知られている。またマクロと下位ブロック
図を部品化して登録し、これらを再利用する技術も実現
されている。従来、階層記述手法は主に工程処理を行う
制御分野で多く採用されており、例えば、多岐にわたる
工程とその条件などを大工程−中工程−小工程のような
ツリー構造にわけて整理することで、設計者やユーザが
図面を作成したり、図面に作成された要素の機能を理解
したりする上でアプローチしやすい形態を提供すること
ができるようになっている。
いて記述された制御回路図（以下、ブロック図と称す
る）の形でその機能が表現されるようになっている。こ
のブロック図の記述方法としては、例えば、特開平７−
２７１８４０号公報、特開平８−７６８１９号公報に記
載されているように、制御回路を構成する一群の制御機
能をまとめて特徴づけたシンボル（以下、マクロと称す
る。）を用いて表現される上位ブロック図と、マクロの
詳細回路が記述される下位ブロック図とで構成される階
層記述手法が知られている。またマクロと下位ブロック
図を部品化して登録し、これらを再利用する技術も実現
されている。従来、階層記述手法は主に工程処理を行う
制御分野で多く採用されており、例えば、多岐にわたる
工程とその条件などを大工程−中工程−小工程のような
ツリー構造にわけて整理することで、設計者やユーザが
図面を作成したり、図面に作成された要素の機能を理解
したりする上でアプローチしやすい形態を提供すること
ができるようになっている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
階層記述手法では、マクロと下位ブロック図とを１対１
に対応させ、マクロの数だけ下位ブロック図が存在する
ような記述方法を採用したり、下位ブロック図を共通化
する記述手法を採用したりしているが、マクロと下位ブ
ロック図は入力点情報および出力点情報をそれぞれ一致
させることで、階層間の対応づけを行っているため、制
御機能が類似しても適用先回路の目的によっては入出力
点情報が１点でも相違する場合には、マクロと下位ブロ
ック図を別々にわけて作成すること余儀なくされてい
る。
階層記述手法では、マクロと下位ブロック図とを１対１
に対応させ、マクロの数だけ下位ブロック図が存在する
ような記述方法を採用したり、下位ブロック図を共通化
する記述手法を採用したりしているが、マクロと下位ブ
ロック図は入力点情報および出力点情報をそれぞれ一致
させることで、階層間の対応づけを行っているため、制
御機能が類似しても適用先回路の目的によっては入出力
点情報が１点でも相違する場合には、マクロと下位ブロ
ック図を別々にわけて作成すること余儀なくされてい
る。
【０００４】この結果、従来の階層記述手法では、図面
の種類や枚数が増加したり、下位ブロック図にある入出
力点情報が全て上位マクロに記述され、上位ブロック図
が複雑化するとともに上位ブロック図に記載された要素
の機能が理解しずらいという課題がある。
の種類や枚数が増加したり、下位ブロック図にある入出
力点情報が全て上位マクロに記述され、上位ブロック図
が複雑化するとともに上位ブロック図に記載された要素
の機能が理解しずらいという課題がある。
【０００５】本発明の目的は、ブロック図を簡潔に見や
すく表現することができる制御回路の階層記述方法を提
供することにある。
すく表現することができる制御回路の階層記述方法を提
供することにある。
【０００６】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、制御回路の構成要素をその機能により複
数の階層に分割し、各階層の要素の機能を各階層に対応
づけてシンボル化したマークを各要素に設定し、最上位
の階層に属する要素のマークをそれぞれ最上位の階層に
対応した最上位ブロック図に記述し、最上位より下位側
の階層に属する要素については機能毎に最小限のマーク
を各階層に対応した下位側ブロック図に記述し、最上位
の階層に属する要素のマークに機能毎の名称を記述し、
かつ同一のマークには機能毎に同一の名称を記述し、最
上位より下位側の階層に属する要素のマークには、最上
位の階層に属する要素のうち機能が相互に関連する要素
のマークと相互に関連した名称または自己の階層より上
位の階層に属する要素のうち機能が相互に関連する要素
のマークと相互に関連した名称を各機能毎に記述する制
御回路の階層記述方法を採用したものである。
に、本発明は、制御回路の構成要素をその機能により複
数の階層に分割し、各階層の要素の機能を各階層に対応
づけてシンボル化したマークを各要素に設定し、最上位
の階層に属する要素のマークをそれぞれ最上位の階層に
対応した最上位ブロック図に記述し、最上位より下位側
の階層に属する要素については機能毎に最小限のマーク
を各階層に対応した下位側ブロック図に記述し、最上位
の階層に属する要素のマークに機能毎の名称を記述し、
かつ同一のマークには機能毎に同一の名称を記述し、最
上位より下位側の階層に属する要素のマークには、最上
位の階層に属する要素のうち機能が相互に関連する要素
のマークと相互に関連した名称または自己の階層より上
位の階層に属する要素のうち機能が相互に関連する要素
のマークと相互に関連した名称を各機能毎に記述する制
御回路の階層記述方法を採用したものである。
【０００７】また、本発明は、ブロック図に記述された
内容を実際に演算するための制御論理を備えたものとし
て、制御回路の構成要素をその機能により複数の階層に
分割し、各階層の要素の機能を各階層に対応づけてシン
ボル化したマークを各要素に設定し、最上位の階層に属
する要素のマークをそれぞれ最上位の階層に対応した最
上位ブロック図に記述し、最上位より下位側の階層に属
する要素については機能毎に最小限のマークを各階層に
対応した下位側ブロック図に記述し、最上位の階層に属
する要素のマークに機能毎に名称を記述し、かつ同一の
マークには機能毎に同一の名称を記述し、最上位より下
位側の階層に属する要素のマークには、最上位の階層に
属する要素のうち機能が相互に関連する要素のマークと
相互に関連した名称または自己の階層より上位の階層に
属する要素のうち機能が相互に関連する要素のマークと
相互に関連した名称を各機能毎に記述し、同一の階層に
同一のマークが複数個存在しこれら複数の要素がこの階
層より下位側の階層に属する要素を共用するときの論理
として上位側の複数の要素が下位側の共通の要素を名称
に従って相互に切り替えて用いる制御論理を設定する制
御回路の階層記述方法を採用したものである。
内容を実際に演算するための制御論理を備えたものとし
て、制御回路の構成要素をその機能により複数の階層に
分割し、各階層の要素の機能を各階層に対応づけてシン
ボル化したマークを各要素に設定し、最上位の階層に属
する要素のマークをそれぞれ最上位の階層に対応した最
上位ブロック図に記述し、最上位より下位側の階層に属
する要素については機能毎に最小限のマークを各階層に
対応した下位側ブロック図に記述し、最上位の階層に属
する要素のマークに機能毎に名称を記述し、かつ同一の
マークには機能毎に同一の名称を記述し、最上位より下
位側の階層に属する要素のマークには、最上位の階層に
属する要素のうち機能が相互に関連する要素のマークと
相互に関連した名称または自己の階層より上位の階層に
属する要素のうち機能が相互に関連する要素のマークと
相互に関連した名称を各機能毎に記述し、同一の階層に
同一のマークが複数個存在しこれら複数の要素がこの階
層より下位側の階層に属する要素を共用するときの論理
として上位側の複数の要素が下位側の共通の要素を名称
に従って相互に切り替えて用いる制御論理を設定する制
御回路の階層記述方法を採用したものである。
【０００８】前記各制御回路の階層記述方法を採用する
に際しては、以下の要素を付加することができる。
に際しては、以下の要素を付加することができる。
【０００９】（１）最上位ブロック図に最上位の階層に
属する要素のマークを信号端子群および信号線群ととも
に記述し、下位側ブロック図に最上位より下位側の階層
に属する要素のマークを信号端子群および信号線群とと
もに記述する。
属する要素のマークを信号端子群および信号線群ととも
に記述し、下位側ブロック図に最上位より下位側の階層
に属する要素のマークを信号端子群および信号線群とと
もに記述する。
【００１０】（２）最上位ブロック図に最上位の階層に
属する要素のマークを入出力端子群および信号線群とと
もに記述し、下位側ブロック図に最上位より下位側の階
層に属する要素のマークを入出力端子群および信号線群
とともに記述する。
属する要素のマークを入出力端子群および信号線群とと
もに記述し、下位側ブロック図に最上位より下位側の階
層に属する要素のマークを入出力端子群および信号線群
とともに記述する。
【００１１】（３）最上位ブロック図に最上位の階層に
属する要素のマークを特定の信号端子および特定の信号
線とともに記述し、下位側ブロック図に最上位より下位
側の階層に属する要素のマークを信号端子群および信号
線群とともに記述し、最上位の階層に属する要素のうち
特定のマークに名称を記述し、かつ特定のマークのうち
同一のマークには同一の名称を記述する。
属する要素のマークを特定の信号端子および特定の信号
線とともに記述し、下位側ブロック図に最上位より下位
側の階層に属する要素のマークを信号端子群および信号
線群とともに記述し、最上位の階層に属する要素のうち
特定のマークに名称を記述し、かつ特定のマークのうち
同一のマークには同一の名称を記述する。
【００１２】（４）マークに名称を記述するに際して、
マークの入出力端子に端子名称または信号名称を記述す
る。
マークの入出力端子に端子名称または信号名称を記述す
る。
【００１３】（５）マークに名称を記述するに際して、
マークの信号端子に端子名称または信号名称を記述す
る。
マークの信号端子に端子名称または信号名称を記述す
る。
【００１４】（６）マークに名称を記述するに際して、
特定のマークの信号端子または入出力端子に端子名称ま
たは信号名称を記述する。
特定のマークの信号端子または入出力端子に端子名称ま
たは信号名称を記述する。
【００１５】（７）上位側の複数の要素が下位側の共通
の要素を名称にしたがって相互に切替える代わりに、上
位側の複数の要素が下位側の共通の要素を端子名称また
は信号名称にしたがって相互に切替る制御論理を設定す
る。
の要素を名称にしたがって相互に切替える代わりに、上
位側の複数の要素が下位側の共通の要素を端子名称また
は信号名称にしたがって相互に切替る制御論理を設定す
る。
【００１６】（８）下位側ブロック図に、特定の信号端
子および特定の信号線から外れた信号端子および信号線
の代わりとして、最上位より下位側の階層にのみ属する
要素のマークを他の要素のマークと関連付けて記述す
る。
子および特定の信号線から外れた信号端子および信号線
の代わりとして、最上位より下位側の階層にのみ属する
要素のマークを他の要素のマークと関連付けて記述す
る。
【００１７】（９）下位側ブロック図に、特定の入出力
端子または特定の信号線から外れた信号端子または信号
線の代わりとして、最上位より下位側の階層にのみ属す
る要素のマークを他の要素のマークと関連付けて記述す
る。
端子または特定の信号線から外れた信号端子または信号
線の代わりとして、最上位より下位側の階層にのみ属す
る要素のマークを他の要素のマークと関連付けて記述す
る。
【００１８】（１０）最上位の階層に属する要素のマー
クの近傍に信号の出力先を示す信号出力先端子としてそ
のマークと識別名称を記述するとともに、信号の入力元
を示す信号入力元端子としてそのマークと識別名称を記
述し、信号出力先識別名称と信号の入力元を示す信号入
力元識別名称を記述し、最上位より下位側の階層に属す
る要素のマークの近傍には、最上位の階層に属する要素
のマークの近傍に記述された信号出力先端子と相互に関
連する下位側信号入力元端子としてそのマークと識別名
称をそれぞれ記述するとともに、最上位の階層に属する
要素のマークの近傍に記述された信号入力元端子と相互
に関連する下位側信号出力先端子としてそのマークと識
別名称をそれぞれ記述する。
クの近傍に信号の出力先を示す信号出力先端子としてそ
のマークと識別名称を記述するとともに、信号の入力元
を示す信号入力元端子としてそのマークと識別名称を記
述し、信号出力先識別名称と信号の入力元を示す信号入
力元識別名称を記述し、最上位より下位側の階層に属す
る要素のマークの近傍には、最上位の階層に属する要素
のマークの近傍に記述された信号出力先端子と相互に関
連する下位側信号入力元端子としてそのマークと識別名
称をそれぞれ記述するとともに、最上位の階層に属する
要素のマークの近傍に記述された信号入力元端子と相互
に関連する下位側信号出力先端子としてそのマークと識
別名称をそれぞれ記述する。
【００１９】（１１）同一の階層に属する複数のマーク
の近傍に同一の信号出力先端子と信号入力元端子が複数
個存在しこれら複数の信号出力先端子と信号入力元端子
がこの階層より下位側の階層に属する要素のマークの近
傍に記述された下位側信号入力元端子と下位側信号出力
先端子を共用する論理として、上位側の複数の信号出力
先端子と信号入力元端子が下位側の共通の下位側信号入
力元端子と下位側信号出力先端子を端子の識別名称に従
って相互に切り替えて用いる制御論理を設定する。
の近傍に同一の信号出力先端子と信号入力元端子が複数
個存在しこれら複数の信号出力先端子と信号入力元端子
がこの階層より下位側の階層に属する要素のマークの近
傍に記述された下位側信号入力元端子と下位側信号出力
先端子を共用する論理として、上位側の複数の信号出力
先端子と信号入力元端子が下位側の共通の下位側信号入
力元端子と下位側信号出力先端子を端子の識別名称に従
って相互に切り替えて用いる制御論理を設定する。
【００２０】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。
に基づいて説明する。
【００２１】図１は、本発明の一実施形態を示す図であ
って、制御回路の階層記述方法により作成されるブロッ
ク図の構成と、ブロック図に関する情報を入力して処理
結果を表示するためのプログラミングツールとの関係を
示す構成図である。
って、制御回路の階層記述方法により作成されるブロッ
ク図の構成と、ブロック図に関する情報を入力して処理
結果を表示するためのプログラミングツールとの関係を
示す構成図である。
【００２２】図１において、制御装置のプログラムを生
成するに際して、制御装置を構成する制御回路に関する
情報が入力装置２に入力されるようになっている。この
入力装置２に情報を入力するに際しては、制御回路の構
成要素をその機能により複数の階層、例えば上位、中
位、下位の３階層に分割し、各階層に属する要素の機能
を各階層に対応づけてシンボル化したマークを各要素に
設定し、各階層に属する要素のマークをそれぞれ上位ブ
ロック図１１、中位ブロック図１２、下位ブロック図１
３に記述するようになっている。各ブロック図１１〜１
３は複数のシートから構成されており、各シートは制御
回路の構成要素を特徴的にシンボル化したマークを複数
個備えている。例えば、上位ブロック図１１ａには、要
素に関するマークとしてマクロ１１１（以下、大マクロ
と称する）が設定されている。マクロ１１１は、本実施
形態では、マクロ１１１の具体的構成要素が下位ブロッ
ク図１３ａの演算子１２１で構成されているところか
ら、大マクロと定義されている。一方、ブロック図１１
ｂには、マークとしてマクロ１１２（以下、階層マクロ
と称する。）が設定されている。このマクロ１１２は、
本実施形態では、中位ブロック図１２ａに示される演算
素子１２１によってマクロ１１２の具体的構成が示され
るところから、階層マクロと定義されている。また、上
位ブロック図１１ｃにはマクロ１１２（階層マクロ）が
設定されており、このマクロ１１２と相互に関連する要
素のマークとして、中位ブロック図１２ｂに大マクロ１
１１が設定されている。さらに中位ブロック図１２ｂの
要素と互いに関連する要素のマークとして、大マクロ１
１１の具体的構成を示す下位ブロック図１３ｂに演算素
子１２１のマークが設定されている。
成するに際して、制御装置を構成する制御回路に関する
情報が入力装置２に入力されるようになっている。この
入力装置２に情報を入力するに際しては、制御回路の構
成要素をその機能により複数の階層、例えば上位、中
位、下位の３階層に分割し、各階層に属する要素の機能
を各階層に対応づけてシンボル化したマークを各要素に
設定し、各階層に属する要素のマークをそれぞれ上位ブ
ロック図１１、中位ブロック図１２、下位ブロック図１
３に記述するようになっている。各ブロック図１１〜１
３は複数のシートから構成されており、各シートは制御
回路の構成要素を特徴的にシンボル化したマークを複数
個備えている。例えば、上位ブロック図１１ａには、要
素に関するマークとしてマクロ１１１（以下、大マクロ
と称する）が設定されている。マクロ１１１は、本実施
形態では、マクロ１１１の具体的構成要素が下位ブロッ
ク図１３ａの演算子１２１で構成されているところか
ら、大マクロと定義されている。一方、ブロック図１１
ｂには、マークとしてマクロ１１２（以下、階層マクロ
と称する。）が設定されている。このマクロ１１２は、
本実施形態では、中位ブロック図１２ａに示される演算
素子１２１によってマクロ１１２の具体的構成が示され
るところから、階層マクロと定義されている。また、上
位ブロック図１１ｃにはマクロ１１２（階層マクロ）が
設定されており、このマクロ１１２と相互に関連する要
素のマークとして、中位ブロック図１２ｂに大マクロ１
１１が設定されている。さらに中位ブロック図１２ｂの
要素と互いに関連する要素のマークとして、大マクロ１
１１の具体的構成を示す下位ブロック図１３ｂに演算素
子１２１のマークが設定されている。
【００２３】上位ブロック図１１、中位ブロック図１
２、下位ブロック図１３に制御回路の各構成要素に関す
る情報を記述するに際しては、各ブロック図に各構成要
素のマークを記述するとともに、マークの信号端子群ま
たは入出力端子群と信号線群を記述し、最上位の階層に
属する要素のマークの各信号端子（または各入出力端
子）に各信号端子の機能ごとに端子名称または信号名称
を記述し、かつ同一のマークの各信号端子（または入出
力端子）には信号端子の機能ごとに同一の端子名称信号
名称を記述し、最上位より下位側の階層に属する要素の
マークの各信号端子（または入出力端子）には、最上位
の階層に属する要素のうち機能が相互に関連する要素の
信号端子（または入出力端子）と相互に関連した端子名
称または信号名称あるいは自己の階層より上位の階層に
属する要素のうち機能が相互に関連する要素のマークの
信号端子（または入出力端子）と相互に関連した端子名
称または信号名称を各信号端子（または入出力端子）の
機能ごとに記述することとしている。
２、下位ブロック図１３に制御回路の各構成要素に関す
る情報を記述するに際しては、各ブロック図に各構成要
素のマークを記述するとともに、マークの信号端子群ま
たは入出力端子群と信号線群を記述し、最上位の階層に
属する要素のマークの各信号端子（または各入出力端
子）に各信号端子の機能ごとに端子名称または信号名称
を記述し、かつ同一のマークの各信号端子（または入出
力端子）には信号端子の機能ごとに同一の端子名称信号
名称を記述し、最上位より下位側の階層に属する要素の
マークの各信号端子（または入出力端子）には、最上位
の階層に属する要素のうち機能が相互に関連する要素の
信号端子（または入出力端子）と相互に関連した端子名
称または信号名称あるいは自己の階層より上位の階層に
属する要素のうち機能が相互に関連する要素のマークの
信号端子（または入出力端子）と相互に関連した端子名
称または信号名称を各信号端子（または入出力端子）の
機能ごとに記述することとしている。
【００２４】さらに、上位ブロック図１１ａ〜１１ｃま
たは中位ブロック図１２ａ、１２ｂは互いに同一の要素
を有するときには、自己の属する階層よりも下位側のブ
ロック図を共用することとしているため、同一の階層に
同一のマークが複数個存在し、これら複数の要素がこの
階層より下位側の階層の属する要素を共有するときの論
理として、上位側の複数の要素が下位側の複数の要素を
名称、例えば端子名称または信号名称にしたがって相互
に切替て用いる制御論理を設定し、この制御論理を情報
として入力することとしている。
たは中位ブロック図１２ａ、１２ｂは互いに同一の要素
を有するときには、自己の属する階層よりも下位側のブ
ロック図を共用することとしているため、同一の階層に
同一のマークが複数個存在し、これら複数の要素がこの
階層より下位側の階層の属する要素を共有するときの論
理として、上位側の複数の要素が下位側の複数の要素を
名称、例えば端子名称または信号名称にしたがって相互
に切替て用いる制御論理を設定し、この制御論理を情報
として入力することとしている。
【００２５】入力装置２から各ブロック図に関する情報
が入力されると、入力された情報はプログラミングツー
ル４のブロック図入力・表示処理部４１で処理された
後、ブロック図データベース４２に格納されるととも
に、処理結果が表示装置３の表示画面上に表示されるよ
うになっている。プログラミングツール４のデータベー
ス４２にブロック図に関するデータが格納されると、制
御プログラム生成処理部４３でデータベース４２に格納
されたデータを基に制御プログラムが生成され、生成さ
れた制御プログラムが制御装置用ＣＰＵ５に転送される
ようになっている。ＣＰＵ５は生成された制御プログラ
ムにしたがって各種の制御を実行することができる。な
お、基本的な演算素子１２１は演算機能が固定され、か
つシンボルが固定された素子であるため、演算素子１２
１に関するデータはブロック図データベース４２にあら
かじめ格納されている。
が入力されると、入力された情報はプログラミングツー
ル４のブロック図入力・表示処理部４１で処理された
後、ブロック図データベース４２に格納されるととも
に、処理結果が表示装置３の表示画面上に表示されるよ
うになっている。プログラミングツール４のデータベー
ス４２にブロック図に関するデータが格納されると、制
御プログラム生成処理部４３でデータベース４２に格納
されたデータを基に制御プログラムが生成され、生成さ
れた制御プログラムが制御装置用ＣＰＵ５に転送される
ようになっている。ＣＰＵ５は生成された制御プログラ
ムにしたがって各種の制御を実行することができる。な
お、基本的な演算素子１２１は演算機能が固定され、か
つシンボルが固定された素子であるため、演算素子１２
１に関するデータはブロック図データベース４２にあら
かじめ格納されている。
【００２６】各ブロック図に関するデータを入力するに
際しては、表示装置３の表示画面上に表示された表示内
容をオペレータが確認しながら、上位ブロック図１１ａ
〜１１ｃ、中位ブロック図１２ａ、１２ｂ、下位ブロッ
ク図１３ａ、１３ｂの各シート単位にキーボードやマウ
スなどを用いて入力装置２から入力する。このときの入
力手順は、機能を固定化して共通に利用する回路素子を
含む下位ブロック図１３ａ、１３ｂまたは中位ブロック
１２ａに関する情報を記述し、これらのデータをデータ
ベース４２に格納する。次に、下位ブロック図１３ａ、
１３ｂ、中位ブロック図１２ａよりも上位の階層に属す
るブロック図、例えば上位ブロック図１１ａ、１１ｂ、
中位ブロック図１２ｂに関するデータとして大マクロ１
１１、階層マクロ１１２に関するデータを記述し、これ
らの内容をデータベース４２に格納する。中位ブロック
図１２ｂに関する記述が終了したあとは、上位ブロック
図１１ｃに関する情報として階層マクロ１１２に関する
情報を記述する。
際しては、表示装置３の表示画面上に表示された表示内
容をオペレータが確認しながら、上位ブロック図１１ａ
〜１１ｃ、中位ブロック図１２ａ、１２ｂ、下位ブロッ
ク図１３ａ、１３ｂの各シート単位にキーボードやマウ
スなどを用いて入力装置２から入力する。このときの入
力手順は、機能を固定化して共通に利用する回路素子を
含む下位ブロック図１３ａ、１３ｂまたは中位ブロック
１２ａに関する情報を記述し、これらのデータをデータ
ベース４２に格納する。次に、下位ブロック図１３ａ、
１３ｂ、中位ブロック図１２ａよりも上位の階層に属す
るブロック図、例えば上位ブロック図１１ａ、１１ｂ、
中位ブロック図１２ｂに関するデータとして大マクロ１
１１、階層マクロ１１２に関するデータを記述し、これ
らの内容をデータベース４２に格納する。中位ブロック
図１２ｂに関する記述が終了したあとは、上位ブロック
図１１ｃに関する情報として階層マクロ１１２に関する
情報を記述する。
【００２７】このとき、大マクロ１１１または階層マク
ロ１１２の入力信号と出力信号が下位ブロック図１３
ａ、１３ｂまたは中位ブロック図１２ａ、１２ｂの入出
力信号と信号名称および数が一致するように記述する。
これにより、大マクロ１１１または階層マクロ１１２と
下位ブロック図１３ａ、１３ｂまたは中位ブロック図１
２ａ、１２ｂとの階層間の信号の接続関係が確定し、大
マクロ１１１または階層マクロ１１２の演算を実行する
ごとに、各マクロに必要な入力信号が下位ブロック図１
３ａまたは中位ブロック図１２ａ、１２ｂに与えられ、
この演算結果をマクロの出力信号として取り出すことが
できる。
ロ１１２の入力信号と出力信号が下位ブロック図１３
ａ、１３ｂまたは中位ブロック図１２ａ、１２ｂの入出
力信号と信号名称および数が一致するように記述する。
これにより、大マクロ１１１または階層マクロ１１２と
下位ブロック図１３ａ、１３ｂまたは中位ブロック図１
２ａ、１２ｂとの階層間の信号の接続関係が確定し、大
マクロ１１１または階層マクロ１１２の演算を実行する
ごとに、各マクロに必要な入力信号が下位ブロック図１
３ａまたは中位ブロック図１２ａ、１２ｂに与えられ、
この演算結果をマクロの出力信号として取り出すことが
できる。
【００２８】具体的には、図２に示すように、上位ブロ
ック図１１ｂ、１１ｃに同一の機能を有する要素のマー
クとして階層マクロ１１２ａ、１１２ｂを記述するとき
には、各階層マクロ１１２ａ、１１２ｂの入出力端子
（信号端子）に名称として、同一の信号名称、例えば入
力信号２３、出力信号２４を信号端子（入出力端子）に
対応づけて記述する。そして各階層マクロ１１２ａ、１
１２ｂが共通回路として中位ブロック図１２ｂを用いる
ときには、中位ブロック図１２ｂの入出力端子（信号端
子）に階層マクロ１１２ａ、１１２ｂと同一の入力信号
２３、出力信号２４を記述する。さらに中位ブロック図
１２ｂに属する大マクロ１１１ａ、１１１ｂが同一の機
能を備え、各大マクロが下位ブロック図１３ｂを共通に
使用するときには、大マクロ１１１ａ、１１１ｂの入出
力端子に同一の入力信号２５、出力信号２６を記述する
とともに、下位ブロック図１３ｂの入出力端子に大マク
ロ１１１ａ、１１１ｂと同一の名称である入力信号２
５、出力信号２６を記述する。
ック図１１ｂ、１１ｃに同一の機能を有する要素のマー
クとして階層マクロ１１２ａ、１１２ｂを記述するとき
には、各階層マクロ１１２ａ、１１２ｂの入出力端子
（信号端子）に名称として、同一の信号名称、例えば入
力信号２３、出力信号２４を信号端子（入出力端子）に
対応づけて記述する。そして各階層マクロ１１２ａ、１
１２ｂが共通回路として中位ブロック図１２ｂを用いる
ときには、中位ブロック図１２ｂの入出力端子（信号端
子）に階層マクロ１１２ａ、１１２ｂと同一の入力信号
２３、出力信号２４を記述する。さらに中位ブロック図
１２ｂに属する大マクロ１１１ａ、１１１ｂが同一の機
能を備え、各大マクロが下位ブロック図１３ｂを共通に
使用するときには、大マクロ１１１ａ、１１１ｂの入出
力端子に同一の入力信号２５、出力信号２６を記述する
とともに、下位ブロック図１３ｂの入出力端子に大マク
ロ１１１ａ、１１１ｂと同一の名称である入力信号２
５、出力信号２６を記述する。
【００２９】さらに、上位ブロック図１１ｂ、１１ｃが
中位ブロック図１２ｂを共通に利用するための制御論理
として入力切替２１１、出力切替２２１を設定し、中位
ブロック図１２ｂの大マクロ１１１ａ、１１１ｂが下位
ブロック図１３ｂを共通に利用する制御論理として入力
切替２１２、出力切替２２２を設定する。
中位ブロック図１２ｂを共通に利用するための制御論理
として入力切替２１１、出力切替２２１を設定し、中位
ブロック図１２ｂの大マクロ１１１ａ、１１１ｂが下位
ブロック図１３ｂを共通に利用する制御論理として入力
切替２１２、出力切替２２２を設定する。
【００３０】ここで、上位ブロック図１１ｂ、１１ｃの
演算を実行するに際して、上位ブロック図１１ｂの演算
のあと上位ブロック図１１ｃを行う場合には、上位ブロ
ック図１１ｂを演算するときに、階層マクロ１１２ａの
入力信号２３が入力切替２１１を介して大マクロ１１１
ａに与えられる。大マクロ１１１ａの入力信号２５は入
力切替２１２を介して下位ブロック図１３ｂの入力信号
２５として与えられる。そして下位ブロック図１３ｂに
したがった演算が行われると、この演算結果は出力信号
２６として出力回路２２２を介して大マクロ１１１ａに
与えられる。大マクロ１１１ａの出力信号２６が大マク
ロ１１１ｂの入力信号２５として与えられると、大マク
ロ１１１ｂへの入力信号２５が入力切替２１２を介して
下位ブロック図１３ｂの入力信号２５として与えられ
る。そして下位ブロック図１３ｂにしたがった演算が実
行されると、この演算結果は出力信号２６として出力切
替２２２を介して大マクロ１１１ｂの出力信号２６とし
て与えられる。この出力信号２６は、中位ブロック図１
２ｂにしたがった演算結果を示す信号として出力切替２
２１を介して階層マクロ１１２ａの出力信号２４として
与えられる。
演算を実行するに際して、上位ブロック図１１ｂの演算
のあと上位ブロック図１１ｃを行う場合には、上位ブロ
ック図１１ｂを演算するときに、階層マクロ１１２ａの
入力信号２３が入力切替２１１を介して大マクロ１１１
ａに与えられる。大マクロ１１１ａの入力信号２５は入
力切替２１２を介して下位ブロック図１３ｂの入力信号
２５として与えられる。そして下位ブロック図１３ｂに
したがった演算が行われると、この演算結果は出力信号
２６として出力回路２２２を介して大マクロ１１１ａに
与えられる。大マクロ１１１ａの出力信号２６が大マク
ロ１１１ｂの入力信号２５として与えられると、大マク
ロ１１１ｂへの入力信号２５が入力切替２１２を介して
下位ブロック図１３ｂの入力信号２５として与えられ
る。そして下位ブロック図１３ｂにしたがった演算が実
行されると、この演算結果は出力信号２６として出力切
替２２２を介して大マクロ１１１ｂの出力信号２６とし
て与えられる。この出力信号２６は、中位ブロック図１
２ｂにしたがった演算結果を示す信号として出力切替２
２１を介して階層マクロ１１２ａの出力信号２４として
与えられる。
【００３１】このように、共通回路に対する入力信号２
３、２５、および出力信号２４、２６の切替論理は、次
に上位ブロック図１１ｃを演算する場合も同様に実行さ
れる。このように、各マクロの演算を実行するごとに、
各マクロに対応する下位側のブロック図を順次演算し、
この演算に使用する入力信号および演算結果を示す出力
信号は、上位側のマクロの入力信号および出力信号とし
て与えられることから、複数の上位ブロック図または中
位ブロック図に共通かつ単一の中位ブロック図または下
位ブロック図を有する階層記述が可能となる。
３、２５、および出力信号２４、２６の切替論理は、次
に上位ブロック図１１ｃを演算する場合も同様に実行さ
れる。このように、各マクロの演算を実行するごとに、
各マクロに対応する下位側のブロック図を順次演算し、
この演算に使用する入力信号および演算結果を示す出力
信号は、上位側のマクロの入力信号および出力信号とし
て与えられることから、複数の上位ブロック図または中
位ブロック図に共通かつ単一の中位ブロック図または下
位ブロック図を有する階層記述が可能となる。
【００３２】次に、大マクロまたは階層マクロのうち特
定の入出力端子に入出力信号に関する名称を記述せず
に、階層間の信号接続を確定するときの実施形態を図３
にしたがって説明する。
定の入出力端子に入出力信号に関する名称を記述せず
に、階層間の信号接続を確定するときの実施形態を図３
にしたがって説明する。
【００３３】図３において、上位ブロック図１１ａ、１
１ｂに属する要素のうち同一の機能を有するマークとし
て大マクロ１１１ａ、１１１ｂを記述するに際して、大
マクロ１１１ａ、１１１ｂの入出力端子（信号端子）の
うち特定の入出力端子にのみ名称として入力信号２７、
出力信号２８を記述する。さらに各大マクロ１１１ａ、
１１１ｂの近傍に、信号の出力先を示す信号出力先端子
として、そのマークと識別名称、例えば、マクロ素子３
１ａを記述し、さらに信号の入力元を示す信号入力元マ
ークとして、そのマークと識別名称、例えばマクロ素子
３２ａを記述する。マクロ素子３１ａ、３１ｂは信号出
力先識別名称として同一の名称で記述され、マクロ素子
３２ａ、３２ｂは信号入力元識別名称として同一の名称
で記述される。さらにマクロ素子３１ａ、３１ｂ、３２
ａ、３２ｂを用いて下位ブロック図１３を共用するため
の論理として、入力切替２１３、出力切替２２３が設定
されている。
１ｂに属する要素のうち同一の機能を有するマークとし
て大マクロ１１１ａ、１１１ｂを記述するに際して、大
マクロ１１１ａ、１１１ｂの入出力端子（信号端子）の
うち特定の入出力端子にのみ名称として入力信号２７、
出力信号２８を記述する。さらに各大マクロ１１１ａ、
１１１ｂの近傍に、信号の出力先を示す信号出力先端子
として、そのマークと識別名称、例えば、マクロ素子３
１ａを記述し、さらに信号の入力元を示す信号入力元マ
ークとして、そのマークと識別名称、例えばマクロ素子
３２ａを記述する。マクロ素子３１ａ、３１ｂは信号出
力先識別名称として同一の名称で記述され、マクロ素子
３２ａ、３２ｂは信号入力元識別名称として同一の名称
で記述される。さらにマクロ素子３１ａ、３１ｂ、３２
ａ、３２ｂを用いて下位ブロック図１３を共用するため
の論理として、入力切替２１３、出力切替２２３が設定
されている。
【００３４】ここで、上位ブロック図１１ａの演算のあ
と上位ブロック図１１ｂの演算を実行する場合、上位ブ
ロック図１１ａを演算したときの下位ブロック図１３の
入力信号２７は大マクロ１１１ａへの入力信号２７によ
って与えられ、もう一方の入力信号は、マクロ素子３１
ａに入力された信号が入力切替２１３を介してマクロ素
子３１に入力される。そして下位ブロック図１３にした
がった演算が実行されると、演算結果の一方の出力信号
２８は大マクロ１１１ａの出力信号２８として与えら
れ、他方の出力信号がマクロ素子３２の出力信号とし
て、出力切替２２３を介してマクロ素子３２ａに与えら
れる。
と上位ブロック図１１ｂの演算を実行する場合、上位ブ
ロック図１１ａを演算したときの下位ブロック図１３の
入力信号２７は大マクロ１１１ａへの入力信号２７によ
って与えられ、もう一方の入力信号は、マクロ素子３１
ａに入力された信号が入力切替２１３を介してマクロ素
子３１に入力される。そして下位ブロック図１３にした
がった演算が実行されると、演算結果の一方の出力信号
２８は大マクロ１１１ａの出力信号２８として与えら
れ、他方の出力信号がマクロ素子３２の出力信号とし
て、出力切替２２３を介してマクロ素子３２ａに与えら
れる。
【００３５】次に、上位ブロック図１１ｂの演算を実行
するときには、大マクロ１１１ｂへの入力信号２７は下
位ブロック図１３の入力信号２７として与えられ、他方
の入力信号はマクロ素子３１ｂに入力された信号が入力
切替２１３を介してマクロ素子３１に与えられる。そし
て下位ブロック図１３にしたがった演算が実行される
と、この演算結果による出力信号のうち一方の出力信号
が出力信号２８として大マクロ１１１ｂの出力信号２８
に与えられ、他方の出力信号はマクロ素子３２の出力信
号として、出力切替２２３を介してマクロ素子３２ｂに
与えられる。
するときには、大マクロ１１１ｂへの入力信号２７は下
位ブロック図１３の入力信号２７として与えられ、他方
の入力信号はマクロ素子３１ｂに入力された信号が入力
切替２１３を介してマクロ素子３１に与えられる。そし
て下位ブロック図１３にしたがった演算が実行される
と、この演算結果による出力信号のうち一方の出力信号
が出力信号２８として大マクロ１１１ｂの出力信号２８
に与えられ、他方の出力信号はマクロ素子３２の出力信
号として、出力切替２２３を介してマクロ素子３２ｂに
与えられる。
【００３６】このように、各マクロに対応する下位側の
ブロック図に関する演算を順次実行する過程で、上位側
にあるマクロの入出力信号またはマクロ素子で規定され
た入出力信号を用いるようにしているため、複数の上位
ブロック図または中位ブロック図に共通かつ単一の中位
ブロック図または下位ブロック図を有する階層記述方法
が可能になる。さらに、機能表現上から特に必要のない
共通回路との取り合い信号については大マクロまたは階
層マクロに直接記述することなく、特定の入出力端子に
入出力信号に関する名称を記述するようにしているた
め、上位ブロック図１１ａ、１１ｂを機能中心に簡潔か
つ見やすく記述することができる。
ブロック図に関する演算を順次実行する過程で、上位側
にあるマクロの入出力信号またはマクロ素子で規定され
た入出力信号を用いるようにしているため、複数の上位
ブロック図または中位ブロック図に共通かつ単一の中位
ブロック図または下位ブロック図を有する階層記述方法
が可能になる。さらに、機能表現上から特に必要のない
共通回路との取り合い信号については大マクロまたは階
層マクロに直接記述することなく、特定の入出力端子に
入出力信号に関する名称を記述するようにしているた
め、上位ブロック図１１ａ、１１ｂを機能中心に簡潔か
つ見やすく記述することができる。
【００３７】マクロ素子を用いるに際しては、図４
（ａ）に示すように、信号線、例えば入力信号線４３に
接続されたマクロ素子４１のマークを記述するとともに
マクロ素子４１に関する名称として、出力先識別信号名
４１１を任意の文字列や記号あるいは図形で記述するこ
とができる。さらに出力信号線４４に接続されたマクロ
素子４２として、そのマークを記述するとともに、マク
ロ素子４２の名称として入力元識別信号名４２１を任意
の文字列や記号あるいは図形で記述することができる。
この場合、各マクロ素子４１、４２の名称を番地とし
て、この番地に入力信号線４３、出力信号線４４、出力
先信号識別名４１１、入力元識別信号名４２１に関する
データを格納する。
（ａ）に示すように、信号線、例えば入力信号線４３に
接続されたマクロ素子４１のマークを記述するとともに
マクロ素子４１に関する名称として、出力先識別信号名
４１１を任意の文字列や記号あるいは図形で記述するこ
とができる。さらに出力信号線４４に接続されたマクロ
素子４２として、そのマークを記述するとともに、マク
ロ素子４２の名称として入力元識別信号名４２１を任意
の文字列や記号あるいは図形で記述することができる。
この場合、各マクロ素子４１、４２の名称を番地とし
て、この番地に入力信号線４３、出力信号線４４、出力
先信号識別名４１１、入力元識別信号名４２１に関する
データを格納する。
【００３８】この場合、図４（ｂ）に示すように、出力
先識別信号名４１１と入力元識別信号名４２１を一致さ
せることで、信号線を用いて接続関係を記述しなくても
マクロ素子４１、４２を記述することで信号の取り合い
が可能となる。さらに、図（ｃ）に示すように、マクロ
素子４１とマクロ素子４２の名称を一致させることで、
１個の回路とｎ個の回路に関する接続関係を信号線で記
述しなくても、マクロ素子４１、４２を記述することで
１対ｎに関する回路の信号の取り合いが可能になる。
先識別信号名４１１と入力元識別信号名４２１を一致さ
せることで、信号線を用いて接続関係を記述しなくても
マクロ素子４１、４２を記述することで信号の取り合い
が可能となる。さらに、図（ｃ）に示すように、マクロ
素子４１とマクロ素子４２の名称を一致させることで、
１個の回路とｎ個の回路に関する接続関係を信号線で記
述しなくても、マクロ素子４１、４２を記述することで
１対ｎに関する回路の信号の取り合いが可能になる。
【００３９】次に、上位ブロック図の共通回路となる中
位ブロック図の入力信号を、上位ブロック図の大マクロ
では記述を不要とするときの実施形態を図５にしたがっ
て説明する。
位ブロック図の入力信号を、上位ブロック図の大マクロ
では記述を不要とするときの実施形態を図５にしたがっ
て説明する。
【００４０】図５（ａ）は、上位ブロック図１１の共通
回路となる下位ブロック図１３の入力端子に対応した入
力信号５２ａ、５２ｂを全て記述したときの例を示して
いる。一方、図５（ｂ）は、上位ブロック図１１の共通
回路となる下位ブロック図１３には大マクロ１１１の入
力信号５２ａのみを記述し、大マクロ１１１には入力信
号５２ｂの記述を省略し、下位ブロック図１３には、入
力信号５２ｂの代わりに、初期設定値５４を示すマーク
を記述する。この初期設定値５４に関するマークはスイ
ッチを介して演算素子１２１に接続されている。このよ
うな記述方法を採用すると、大マクロ１１１で特定の入
力信号および信号名称の記述を省略した場合、下位ブロ
ック図１３においては、入力信号５２ｂの代わりに、あ
らかじめ設定しておいた初期設定値５４を用いて演算を
実行することができる。なお、下位ブロック図１３で初
期設定値５４があらかじめ設定されていない入力信号を
大マクロ１１１または階層マクロ側で省略したときに
は、エラーメッセージを出力する機能も同時に設けるこ
とができる。また、このような記述法は中位ブロック図
にも適用することができる。
回路となる下位ブロック図１３の入力端子に対応した入
力信号５２ａ、５２ｂを全て記述したときの例を示して
いる。一方、図５（ｂ）は、上位ブロック図１１の共通
回路となる下位ブロック図１３には大マクロ１１１の入
力信号５２ａのみを記述し、大マクロ１１１には入力信
号５２ｂの記述を省略し、下位ブロック図１３には、入
力信号５２ｂの代わりに、初期設定値５４を示すマーク
を記述する。この初期設定値５４に関するマークはスイ
ッチを介して演算素子１２１に接続されている。このよ
うな記述方法を採用すると、大マクロ１１１で特定の入
力信号および信号名称の記述を省略した場合、下位ブロ
ック図１３においては、入力信号５２ｂの代わりに、あ
らかじめ設定しておいた初期設定値５４を用いて演算を
実行することができる。なお、下位ブロック図１３で初
期設定値５４があらかじめ設定されていない入力信号を
大マクロ１１１または階層マクロ側で省略したときに
は、エラーメッセージを出力する機能も同時に設けるこ
とができる。また、このような記述法は中位ブロック図
にも適用することができる。
【００４１】本実施形態によれば、大マクロまたは階層
マクロには機能上必要な入力信号だけを記述すればよい
ため、上位ブロック図には機能を中心としたマークのみ
を記述することができる。また上位ブロック図または中
位ブロック図に個々の機能や入力点に多少の相違がある
場合でも柔軟に対応することができ、類似機能を有する
多様な回路でも１種類の大マクロまたは階層マクロで共
通化することができる。
マクロには機能上必要な入力信号だけを記述すればよい
ため、上位ブロック図には機能を中心としたマークのみ
を記述することができる。また上位ブロック図または中
位ブロック図に個々の機能や入力点に多少の相違がある
場合でも柔軟に対応することができ、類似機能を有する
多様な回路でも１種類の大マクロまたは階層マクロで共
通化することができる。
【００４２】次に、上位ブロック図または中位ブロック
図の共通回路となる中位ブロック図または下位ブロック
図の出力信号を、上位ブロック図または中位ブロック図
の大マクロまたは階層マクロでは記述不要とするときの
実施形態を図６にしたがって説明する。
図の共通回路となる中位ブロック図または下位ブロック
図の出力信号を、上位ブロック図または中位ブロック図
の大マクロまたは階層マクロでは記述不要とするときの
実施形態を図６にしたがって説明する。
【００４３】図６（ａ）は、上位ブロック図１１の大マ
クロ１１１に、下位ブロック図１３の入力信号５２ａ、
５２ｂ、出力信号５３ａ、５３ｂを全て記述するときの
例を示している。一方、図６（ｂ）は、上位ブロック図
１１の大マクロ１１１には、下位ブロック図１３の入出
力信号のうち入力信号５２ａ、５２ｂ、出力信号５３ａ
のみを記述し、出力信号５３ｂの記述を省略したときの
例を示している。なお、このような記述法は中位ブロッ
ク図と下位ブロック図との関係においても用いることが
できる。
クロ１１１に、下位ブロック図１３の入力信号５２ａ、
５２ｂ、出力信号５３ａ、５３ｂを全て記述するときの
例を示している。一方、図６（ｂ）は、上位ブロック図
１１の大マクロ１１１には、下位ブロック図１３の入出
力信号のうち入力信号５２ａ、５２ｂ、出力信号５３ａ
のみを記述し、出力信号５３ｂの記述を省略したときの
例を示している。なお、このような記述法は中位ブロッ
ク図と下位ブロック図との関係においても用いることが
できる。
【００４４】本実施形態によれば、大マクロまたは階層
マクロには機能上必要な出力信号のみを記述すればよい
ため、上位ブロック図または中位ブロック図に機能を中
心としたマークや名称のみを記述することができる。ま
た上位ブロック図または中位ブロック図の個々の機能や
出力点に多少の相違がある場合でも、柔軟に対応するこ
とはできるため、類似機能を有する多用の回路でも、１
種類の大マクロまたは階層マクロで共通化することがで
きる。
マクロには機能上必要な出力信号のみを記述すればよい
ため、上位ブロック図または中位ブロック図に機能を中
心としたマークや名称のみを記述することができる。ま
た上位ブロック図または中位ブロック図の個々の機能や
出力点に多少の相違がある場合でも、柔軟に対応するこ
とはできるため、類似機能を有する多用の回路でも、１
種類の大マクロまたは階層マクロで共通化することがで
きる。
【００４５】次に、３階層のブロック図を（３＋ｎ）階
層に拡張するときの実施形態を図７にしたがって説明す
る。
層に拡張するときの実施形態を図７にしたがって説明す
る。
【００４６】本実施形態においては、３階層のブロック
図１１、１２、１３にｎ階層からなるブロック図７１、
……７ｎを追加したものである。すなわち、３階層のブ
ロック図のうちブロック図１１を上位ブロック図とし
て、ブロック図１２を中位ブロック図として、ブロック
図１３を下位ブロック図として用いているときに、上位
ブロック図１１の上位側の階層に属するブロック図とし
てブロック図７１〜７ｎを設けたものである。
図１１、１２、１３にｎ階層からなるブロック図７１、
……７ｎを追加したものである。すなわち、３階層のブ
ロック図のうちブロック図１１を上位ブロック図とし
て、ブロック図１２を中位ブロック図として、ブロック
図１３を下位ブロック図として用いているときに、上位
ブロック図１１の上位側の階層に属するブロック図とし
てブロック図７１〜７ｎを設けたものである。
【００４７】ブロック図７１〜７ｎを設けるに際して、
ブロック図７１、……７ｎには、前述したように、上位
ブロック図１１の階層マクロ１１２と中位ブロック図１
２の対応関係と同様に、階層マクロ１１２をブロック図
７１に設定し、この階層マクロ１１２の具体的構成が、
その１階層下の上位ブロック図１１で表現される関係を
持たせるようになっている。さらに、この階層関係を順
次拡張し、ブロック図７ｎの階層マクロ１１２をその１
階層下のブロック図で表現するようにしている。この場
合ブロック図７ｎが最上位の階層に属するブロック図と
なり、ブロック図７ｎ〜１３により、（３＋ｎ）階層の
ブロック図を実現することができる。
ブロック図７１、……７ｎには、前述したように、上位
ブロック図１１の階層マクロ１１２と中位ブロック図１
２の対応関係と同様に、階層マクロ１１２をブロック図
７１に設定し、この階層マクロ１１２の具体的構成が、
その１階層下の上位ブロック図１１で表現される関係を
持たせるようになっている。さらに、この階層関係を順
次拡張し、ブロック図７ｎの階層マクロ１１２をその１
階層下のブロック図で表現するようにしている。この場
合ブロック図７ｎが最上位の階層に属するブロック図と
なり、ブロック図７ｎ〜１３により、（３＋ｎ）階層の
ブロック図を実現することができる。
【００４８】本実施形態によれば、上位側の階層に属す
る要素のうち共通のものは下位側のブロック図で表現す
ることができるため、下位側のブロック図の図面枚数を
削減することができる。
る要素のうち共通のものは下位側のブロック図で表現す
ることができるため、下位側のブロック図の図面枚数を
削減することができる。
【００４９】前記各実施形態においては、上位側の階層
に属するブロック図のうち共通の要素に関するものは下
位側の階層に属するブロック図に最小限の要素として記
述できるので、下位側の階層に属するブロック図の図面
枚数を削減することができるとともに下位側のブロック
図に関するデータの容量を削減することができる。
に属するブロック図のうち共通の要素に関するものは下
位側の階層に属するブロック図に最小限の要素として記
述できるので、下位側の階層に属するブロック図の図面
枚数を削減することができるとともに下位側のブロック
図に関するデータの容量を削減することができる。
【００５０】また前記実施形態においては、制御回路の
各構成要素をブロック図に記述するときの実施形態につ
いて述べたが、本発明は制御プログラムの生成方法やブ
ロック図の表示方法にも適用することができる。
各構成要素をブロック図に記述するときの実施形態につ
いて述べたが、本発明は制御プログラムの生成方法やブ
ロック図の表示方法にも適用することができる。
【００５１】
【発明の効果】以上説明したように、本発明によれば、
上位側の階層に属する要素のうち同一のものは下位側の
階層に属するブロック図で最小限の要素として記述する
ようにしたため、上位側の階層に属するブロック図を簡
潔にかつ見やすく記述することができるとともに下位側
の階層に属するブロック図の枚数を削減することができ
る。
上位側の階層に属する要素のうち同一のものは下位側の
階層に属するブロック図で最小限の要素として記述する
ようにしたため、上位側の階層に属するブロック図を簡
潔にかつ見やすく記述することができるとともに下位側
の階層に属するブロック図の枚数を削減することができ
る。
【図１】本発明の一実施形態を示す図であって、制御回
路の階層記述方法により作成されるブロック図の構成
と、ブロック図に関する情報を入力してその処理結果を
表示するためのプログラミングツールとの関係を示す構
成図である。
路の階層記述方法により作成されるブロック図の構成
と、ブロック図に関する情報を入力してその処理結果を
表示するためのプログラミングツールとの関係を示す構
成図である。
【図２】複数の上位ブロック図が共通回路として中位ブ
ロック図と下位ブロック図を有するときの構成を説明す
るための図である。
ロック図と下位ブロック図を有するときの構成を説明す
るための図である。
【図３】複数の上位ブロック図と下位ブロック図の信号
の接続関係を説明するための図である。
の接続関係を説明するための図である。
【図４】マクロ素子を用いたときの信号の接続関係を説
明するための図である。
明するための図である。
【図５】大マクロの入力信号を省略するときの記述方法
を説明するための図である。
を説明するための図である。
【図６】大マクロの出力信号を省略するときの記述方法
を説明するための図である。
を説明するための図である。
【図７】ブロック図を（３＋ｎ）階層にしたときの構成
を説明するための図である。
を説明するための図である。
１ ブロック図 ２ 入力装置 ３ 表示装置 ４ プログラミングツール ５ ＣＰＵ １１ａ、１１ｂ、１１ｃ 上位ブロック図 １２ａ、１２ｂ 中位ブロック図 １３ａ、１３ｂ 下位ブロック図 １１１ 大マクロ １１２ 階層マクロ １２１ 演算素子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 明男 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 清水 勝人 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 木村 亨 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 鯉渕 育雄 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 大友 秀郎 茨城県日立市幸町三丁目２番２号 株式会 社日立エンジニアリングサービス内
Claims (14)
- 【請求項１】 制御回路の構成要素をその機能により複
数の階層に分割し、各階層の要素の機能を各階層に対応
づけてシンボル化したマークを各要素に設定し、最上位
の階層に属する要素のマークをそれぞれ最上位の階層に
対応した最上位ブロック図に記述し、最上位より下位側
の階層に属する要素については機能毎に最小限のマーク
を各階層に対応した下位側ブロック図に記述し、最上位
の階層に属する要素のマークに機能毎の名称を記述し、
かつ同一のマークには機能毎に同一の名称を記述し、最
上位より下位側の階層に属する要素のマークには、最上
位の階層に属する要素のうち機能が相互に関連する要素
のマークと相互に関連した名称または自己の階層より上
位の階層に属する要素のうち機能が相互に関連する要素
のマークと相互に関連した名称を各機能毎に記述する制
御回路の階層記述方法。 - 【請求項２】 制御回路の構成要素をその機能により複
数の階層に分割し、各階層の要素の機能を各階層に対応
づけてシンボル化したマークを各要素に設定し、最上位
の階層に属する要素のマークをそれぞれ最上位の階層に
対応した最上位ブロック図に信号端子群および信号線群
とともに記述し、最上位より下位側の階層に属する要素
については機能毎に最小限のマークを各階層に対応した
下位側ブロック図に信号端子群および信号線群とともに
記述し、最上位の階層に属する要素のマークの各信号端
子にそれぞれ信号端子の機能毎に端子名称または信号名
称を記述し、かつ同一のマークの各信号端子には信号端
子の機能毎に同一の端子名称または信号名称を記述し、
最上位より下位側の階層に属する要素のマークの各信号
端子には、最上位の階層に属する要素のうち機能が相互
に関連する要素のマークの信号端子と相互に関連した端
子名称または信号名称あるいは自己の階層より上位の階
層に属する要素のうち機能が相互に関連する要素のマー
クの信号端子と相互に関連した端子名称または信号名称
を各信号端子の機能毎に記述する制御回路の階層記述方
法。 - 【請求項３】 制御回路の構成要素をその機能により複
数の階層に分割し、各階層の要素の機能を各階層に対応
づけてシンボル化したマークを各要素に設定し、最上位
の階層に属する要素のマークをそれぞれ最上位の階層に
対応した最上位ブロック図に入出力端子群および信号線
群とともに記述し、最上位より下位側の階層に属する要
素については機能毎に最小限のマークを各階層に対応し
た下位側ブロック図に入出力端子群および信号線群とと
もに記述し、最上位の階層に属する要素のマークの各入
出力端子にそれぞれ入出力端子の機能毎に端子名称また
は信号名称を記述し、かつ同一のマークの各入出力端子
には入出力端子の機能毎に同一の端子名称または信号名
称を記述し、最上位より下位側の階層に属する要素のマ
ークの各入出力端子には、最上位の階層に属する要素の
うち機能が相互に関連する要素のマークの入出力端子と
相互に関連した端子名称または信号名称あるいは自己の
階層より上位の階層に属する要素のうち機能が相互に関
連する要素のマークの入出力端子と相互に関連した端子
名称または信号名称を各入出力端子の機能毎に記述する
制御回路の階層記述方法。 - 【請求項４】 制御回路の構成要素をその機能により複
数の階層に分割し、各階層の要素の機能を各階層に対応
づけてシンボル化したマークを各要素に設定し、最上位
の階層に属する要素のマークをそれぞれ最上位の階層に
対応した最上位ブロック図に記述し、最上位より下位側
の階層に属する要素については機能毎に最小限のマーク
を各階層に対応した下位側ブロック図に記述し、最上位
の階層に属する要素のマークに機能毎に名称を記述し、
かつ同一のマークには機能毎に同一の名称を記述し、最
上位より下位側の階層に属する要素のマークには、最上
位の階層に属する要素のうち機能が相互に関連する要素
のマークと相互に関連した名称または自己の階層より上
位の階層に属する要素のうち機能が相互に関連する要素
のマークと相互に関連した名称を各機能毎に記述し、同
一の階層に同一のマークが複数個存在しこれら複数の要
素がこの階層より下位側の階層に属する要素を共用する
ときの論理として上位側の複数の要素が下位側の共通の
要素を名称に従って相互に切り替えて用いる制御論理を
設定する制御回路の階層記述方法。 - 【請求項５】 制御回路の構成要素をその機能により複
数の階層に分割し、各階層の要素の機能を各階層に対応
づけてシンボル化したマークを各要素に設定し、最上位
の階層に属する要素のマークをそれぞれ最上位の階層に
対応した最上位ブロック図に信号端子群および信号線群
とともに記述し、最上位より下位側の階層に属する要素
については機能毎に最小限のマークを各階層に対応した
下位側ブロック図に信号端子群および信号線群とともに
記述し、最上位の階層に属する要素のマークの各信号端
子にそれぞれ信号端子の機能毎に端子名称または信号名
称を記述し、かつ同一のマークの各信号端子には信号端
子の機能毎に同一の端子名称または信号名称を記述し、
最上位より下位側の階層に属する要素のマークの各信号
端子には、最上位の階層に属する要素のうち機能が相互
に関連する要素のマークの信号端子と相互に関連した端
子名称または信号名称あるいは自己の階層より上位の階
層に属する要素のうち機能が相互に関連する要素のマー
クの信号端子と相互に関連した端子名称または信号名称
を各信号端子の機能毎に記述し、同一の階層に同一のマ
ークが複数個存在しこれら複数の要素がこの階層より下
位側の階層に属する要素を共用するときの論理として上
位側の複数の要素が下位側の共通の要素を端子名称また
は信号名称に従って相互に切り替えて用いる制御論理を
設定する制御回路の階層記述方法。 - 【請求項６】 制御回路の構成要素をその機能により複
数の階層に分割し、各階層の要素の機能を各階層に対応
づけてシンボル化したマークを各要素に設定し、最上位
の階層に属する要素のマークをそれぞれ最上位の階層に
対応した最上位ブロック図に入出力端子群および信号線
群とともに記述し、最上位より下位側の階層に属する要
素については機能毎に最小限のマークを各階層に対応し
た下位側ブロック図に入出力端子群および信号線群とと
もに記述し、最上位の階層に属する要素のマークの各入
出力端子にそれぞれ入出力端子の機能毎に端子名称また
は信号名称を記述し、かつ同一のマークの各入出力端子
には入出力端子の機能毎に同一の端子名称または信号名
称を記述し、最上位より下位側の階層に属する要素のマ
ークの各入出力端子には、最上位の階層に属する要素の
うち機能が相互に関連する要素のマークの入出力端子と
相互に関連した端子名称または信号名称あるいは自己の
階層より上位の階層に属する要素のうち機能が相互に関
連する要素のマークの入出力端子と相互に関連した端子
名称または信号名称を各入出力端子の機能毎に記述し、
同一の階層に同一のマークが複数個存在しこれら複数の
要素がこの階層より下位側の階層に属する要素を共用す
るときの論理として上位側の複数の要素が下位側の共通
の要素を端子名称または信号名称に従って相互に切り替
えて用いる制御論理を設定する制御回路の階層記述方
法。 - 【請求項７】 制御回路の構成要素をその機能により複
数の階層に分割し、各階層の要素の機能を各階層に対応
づけてシンボル化したマークを各要素に設定し、最上位
の階層に属する要素のマークをそれぞれ最上位の階層に
対応した最上位ブロック図に特定の信号端子および特定
の信号線とともに記述し、最上位より下位側の階層に属
する要素については機能毎に最小限のマークを各階層に
対応した下位側ブロック図に信号端子群および信号線群
とともに記述し、最上位の階層に属する要素のマークの
特定の信号端子にそれぞれ信号端子の機能毎に端子名称
または信号名称を記述し、かつ同一のマークの特定の信
号端子には信号端子の機能毎に同一の端子名称または信
号名称を記述し、最上位より下位側の階層に属する要素
のマークの各信号端子には、最上位の階層に属する要素
のうち機能が相互に関連する要素のマークの信号端子と
相互に関連した端子名称または信号名称あるいは自己の
階層より上位の階層に属する要素のうち機能が相互に関
連する要素のマークの信号端子と相互に関連した端子名
称または信号名称を各信号端子の機能毎に記述する制御
回路の階層記述方法。 - 【請求項８】 制御回路の構成要素をその機能により複
数の階層に分割し、各階層の要素の機能を各階層に対応
づけてシンボル化したマークを各要素に設定し、最上位
の階層に属する要素のマークをそれぞれ最上位の階層に
対応した最上位ブロック図に特定の入出力端子および特
定の信号線とともに記述し、最上位より下位側の階層に
属する要素については機能毎に最小限のマークを各階層
に対応した下位側ブロック図に入出力端子群および信号
線群とともに記述し、最上位の階層に属する要素のマー
クの特定の入出力端子にそれぞれ入出力端子の機能毎に
端子名称または信号名称を記述し、かつ同一のマークの
特定の入出力端子には入出力端子の機能毎に同一の端子
名称または信号名称を記述し、最上位より下位側の階層
に属する要素のマークの各入出力端子には、最上位の階
層に属する要素のうち機能が相互に関連する要素のマー
クの入出力端子と相互に関連した端子名称または信号名
称あるいは自己の階層より上位の階層に属する要素のう
ち機能が相互に関連する要素のマークの入出力端子と相
互に関連した端子名称または信号名称を各入出力端子の
機能毎に記述する制御回路の階層記述方法。 - 【請求項９】 制御回路の構成要素をその機能により複
数の階層に分割し、各階層の要素の機能を各階層に対応
づけてシンボル化したマークを各要素に設定し、最上位
の階層に属する要素のマークをそれぞれ最上位の階層に
対応した最上位ブロック図に特定の信号端子および特定
の信号線とともに記述し、最上位より下位側の階層に属
する要素については機能毎に最小限のマークを各階層に
対応した下位側ブロック図に信号端子群および信号線群
とともに記述し、最上位の階層に属する要素のマークの
特定の信号端子にそれぞれ信号端子の機能毎に端子名称
または信号名称を記述し、かつ同一のマークの特定の信
号端子には信号端子の機能毎に同一の端子名称または信
号名称を記述し、最上位より下位側の階層に属する要素
のマークの各信号端子には、最上位の階層に属する要素
のうち機能が相互に関連する要素のマークの信号端子と
相互に関連した端子名称または信号名称あるいは自己の
階層より上位の階層に属する要素のうち機能が相互に関
連する要素のマークの信号端子と相互に関連した端子名
称または信号名称を各信号端子の機能毎に記述し、同一
の階層に同一のマークが複数個存在しこれら複数の要素
がこの階層より下位側の階層に属する要素を共用すると
きの論理として上位側の複数の要素が下位側の共通の要
素を端子名称または信号名称に従って相互に切り替えて
用いる制御論理を設定する制御回路の階層記述方法。 - 【請求項１０】 制御回路の構成要素をその機能により
複数の階層に分割し、各階層の要素の機能を各階層に対
応づけてシンボル化したマークを各要素に設定し、最上
位の階層に属する要素のマークをそれぞれ最上位の階層
に対応した最上位ブロック図に特定の入出力端子および
特定の信号線とともに記述し、最上位より下位側の階層
に属する要素については機能毎に最小限のマークを各階
層に対応した下位側ブロック図に入出力端子群および信
号線群とともに記述し、最上位の階層に属する要素のマ
ークの特定の入出力端子にそれぞれ入出力端子の機能毎
に端子名称または信号名称を記述し、かつ同一のマーク
の特定の入出力端子には入出力端子の機能毎に同一の端
子名称または信号名称を記述し、最上位より下位側の階
層に属する要素のマークの各入出力端子には、最上位の
階層に属する要素のうち機能が相互に関連する要素のマ
ークの入出力端子と相互に関連した端子名称または信号
名称あるいは自己の階層より上位の階層に属する要素の
うち機能が相互に関連する要素のマークの入出力端子と
相互に関連した端子名称または信号名称を各入出力端子
の機能毎に記述し、同一の階層に同一のマークが複数個
存在しこれら複数の要素がこの階層より下位側の階層に
属する要素を共用するときの論理として上位側の複数の
要素が下位側の共通の要素を端子名称または信号名称に
従って相互に切り替えて用いる制御論理を設定する制御
回路の階層記述方法。 - 【請求項１１】 下位側ブロック図に、特定の信号端子
および特定の信号線から外れた信号端子および信号線の
代わりとして、最上位より下位側の階層にのみ属する要
素のマークを他の要素のマークと関連付けて記述する請
求項７または９記載の制御回路の階層記述方法。 - 【請求項１２】 下位側ブロック図に、特定の入出力端
子または特定の信号線から外れた信号端子または信号線
の代わりとして、最上位より下位側の階層にのみ属する
要素のマークを他の要素のマークと関連付けて記述する
請求項８または１０記載の制御回路の階層記述方法。 - 【請求項１３】 最上位の階層に属する要素のマークの
近傍に信号の出力先を示す信号出力先端子としてそのマ
ークと識別名称を記述するとともに、信号の入力元を示
す信号入力元端子としてそのマークと識別名称を記述
し、信号出力先識別名称と信号の入力元を示す信号入力
元識別名称を記述し、最上位より下位側の階層に属する
要素のマークの近傍には、最上位の階層に属する要素の
マークの近傍に記述された信号出力先端子と相互に関連
する下位側信号入力元端子としてそのマークと識別名称
をそれぞれ記述するとともに、最上位の階層に属する要
素のマークの近傍に記述された信号入力元端子と相互に
関連する下位側信号出力先端子としてそのマークと識別
名称をそれぞれ記述する請求項７、８、９、１０、１１
または１２記載の制御回路の階層記述方法。 - 【請求項１４】 同一の階層に属する複数のマークの近
傍に同一の信号出力先端子と信号入力元端子が複数個存
在しこれら複数の信号出力先端子と信号入力元端子がこ
の階層より下位側の階層に属する要素のマークの近傍に
記述された下位側信号入力元端子と下位側信号出力先端
子を共用する論理として上位側の複数の信号出力先端子
と信号入力元端子が下位側の共通の下位側信号入力元端
子と下位側信号出力先端子を端子の識別名称に従って相
互に切り替えて用いる制御論理を設定する請求項１３記
載の制御回路の階層記述方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24371897A JP3733387B2 (ja) | 1997-09-09 | 1997-09-09 | 制御回路の階層記述方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24371897A JP3733387B2 (ja) | 1997-09-09 | 1997-09-09 | 制御回路の階層記述方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1185824A true JPH1185824A (ja) | 1999-03-30 |
| JP3733387B2 JP3733387B2 (ja) | 2006-01-11 |
Family
ID=17107962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24371897A Expired - Fee Related JP3733387B2 (ja) | 1997-09-09 | 1997-09-09 | 制御回路の階層記述方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3733387B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2406416A (en) * | 2000-10-31 | 2005-03-30 | Advanced Risc Mach Ltd | Describing an integrated circuit configuration |
| JP2005222221A (ja) * | 2004-02-04 | 2005-08-18 | Hitachi Ltd | 組込コントローラ開発ツール、組込コントローラ、及び組込コントローラ開発プロセス |
| JP2006351023A (ja) * | 2005-06-17 | 2006-12-28 | Dspace Digital Signal Processing & Control Engineering Gmbh | ブロックベースのモデル形成方法および装置 |
| JP2007034381A (ja) * | 2005-07-22 | 2007-02-08 | A & D Co Ltd | モデル設計支援装置 |
| JP2011242259A (ja) * | 2010-05-18 | 2011-12-01 | A & D Co Ltd | モデル作成方法及びシステム |
| JP2013513868A (ja) * | 2009-12-09 | 2013-04-22 | ザ マスワークス， インク | グラフィカル状態遷移図モデルにおける再利用候補の正規化バージョン |
| US9424005B1 (en) | 2009-12-09 | 2016-08-23 | The Mathworks, Inc. | Templatized component |
| US10365897B1 (en) | 2012-05-23 | 2019-07-30 | The Mathworks, Inc. | Model ring component |
-
1997
- 1997-09-09 JP JP24371897A patent/JP3733387B2/ja not_active Expired - Fee Related
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| US6918103B2 (en) | 2000-10-31 | 2005-07-12 | Arm Limited | Integrated circuit configuration |
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| US9424005B1 (en) | 2009-12-09 | 2016-08-23 | The Mathworks, Inc. | Templatized component |
| US9864588B2 (en) | 2009-12-09 | 2018-01-09 | The Mathworks, Inc. | Canonicalized versions of reuse candidates in graphical state diagrams |
| JP2011242259A (ja) * | 2010-05-18 | 2011-12-01 | A & D Co Ltd | モデル作成方法及びシステム |
| US10365897B1 (en) | 2012-05-23 | 2019-07-30 | The Mathworks, Inc. | Model ring component |
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