JPH1173481A - 非接触型ｉｃカード - Google Patents

Abstract

(57)【要約】 【課題】 電磁結合を利用して電力の供給を受ける非接
触型ＩＣカードは、励起される電力が微弱であるため、
回路駆動用電力が小さく通信距離が短くなる欠点があ
る。本発明の課題は、非接触型ＩＣカードにおいて、受
信した電力を効率よく内蔵不揮発メモリに供給する電圧
発生回路と、従来以上に低消費電力、低電圧動作に優れ
た非接触型ＩＣカード用強誘電体メモリ及びその動作方
法を提供することにある。 【解決手段】 無線受信した交流電力から正方向の電位
成分と負方向の電位成分を分離し正の第一の電位と負の
第２の電位とを発生して、ＩＣカードに内蔵された不揮
発性メモリに供給する電圧発生回路を設けるようにし
た。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリを内
蔵した非接触型ＩＣカードにおける内部ＩＣへの駆動電
力の生成技術に関し、特に強誘電体キャパシタを情報電
荷記憶素子とする半導体メモリを内蔵したＩＣカードに
利用して有効な技術に関する。

【０００２】

【従来の技術】半導体メモリや演算プロセッサを内蔵し
たＩＣカードは、磁気カードに比べて記憶容量が大きく
セキュリティ（情報の秘匿性）が高い利点があり、実用
化が進められている。また、外部装置との情報のやりと
りや駆動電力の受容を外部端子を通して行なう接触型Ｉ
Ｃカードは、国際標準化機構（ＩＳＯ）により規格化が
進められ、ISO7816-1、ISO7816-2、ISO7816-3等が制定
されている。ＩＣカードに内蔵される書き換え可能な不
揮発メモリとしてはＥＥＰＲＯＭが一般的であり、ISO7
816-2では通常の電源供給端子Ｖｃｃ以外に、書込み、
消去用の高電圧を供給するプログラム電源端子Ｖｐｐを
設けてサポートしている。

【０００３】一方、非接触型ＩＣカードとして、コイル
の相互誘導現象を利用してデータの送受信及び電力の供
給を受けるようにしたものが近年注目されつつある。か
かる非接触型ＩＣカードに用いられるトランシーバ用半
導体集積回路においては、電磁結合を利用してコイルを
介して入力される交流信号から電源電圧及び受信データ
信号を生成する。非接触型ＩＣカードにおける電圧発生
回路としては、一般にダイオードブリッジからなる整流
回路が使用されていた。非接触型ＩＣカードは接触型と
比較して、接触部の機械的なメンテナンスが不要であ
り、また使用のたびにカード入れから取り出すといった
手間が省ける利点がある。

【０００４】なお、非接触型ＩＣカードの従来技術とし
ては、「計測と制御」第３０巻第１１号９８４頁〜９８
８頁（１９９１年）に記載がある。また、近年、非接触
型ＩＣカードに内蔵する不揮発メモリとして、ＥＥＰＲ
ＯＭに比べて低消費電力、低電圧動作でかつ書込み速度
の速い強誘電体メモリ（以下、ＦＥＲＡＭと称する）が
注目されている。かかる技術を記載した文献の例として
は、１９９５年；サイエンスフォーラム社発行「強誘電
体薄膜メモリ」（第３６１頁〜第３６９頁）がある。強
誘電体メモリは、ダイナミックＲＡＭのメモリセルと同
一構成のメモリセルにおけるキャパシタを、強誘電体キ
ャパシタとしたもので、強誘電体キャパシタは電圧を印
加すると強誘電体が分極し、電圧を除去した後でも電荷
を保持するという性質を有するため、不揮発的にデータ
を記憶することができるというものである。

【０００５】

【発明が解決しようとする課題】電磁結合を利用して電
力の供給を受ける非接触型ＩＣカードは、励起される電
力が微弱であるため、回路駆動用電力が小さく通信距離
が短くなる欠点がある。

【０００６】本発明の目的は、非接触型ＩＣカードにお
いて、受信した電力を効率よく内蔵不揮発メモリに供給
する電圧発生回路を提供することにある。

【０００７】本発明の他の目的は、低消費電力、低電圧
動作に優れた非接触型ＩＣカード用メモリ及びその動作
方法を提供することにある。

【０００８】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述及び添附図面か
ら明らかになるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１０】すなわち、本発明の電圧発生回路は、１個
のダイオード接続のｎチャネル型ＭＯＳトランジスタと
１個のキャパシタとからなるチャージポンプを基本構造
に持つ正電圧供給回路と、１個のダイオード接続のｐチ
ャネル型ＭＯＳトランジスタと１個のキャパシタとから
なるチャージポンプを基本構造に持つ負電圧供給回路と
を備えるようにしたものである。

【００１１】さらに、望ましくは前記電圧発生回路のキ
ャパシタを、強誘電体物質を一対の導電層間に介在させ
た絶縁膜容量（以下、強誘電体キャパシタと称する）に
より形成する。

【００１２】また、本発明は、非接触型ＩＣカードに搭
載するメモリとして、１つの選択用トランジスタと１つ
の強誘電体キャパシタからなるメモリセルを基本構造に
持つＦＥＲＡＭを利用し、カード使用時には前記電圧発
生回路から正の第１の電位と負の第２の電位の供給を受
けて動作するように構成する。前記ＦＥＲＡＭ内のキャ
パシタの一方の端子が接続されるプレート線は、全ての
メモリセルに対して共通化され常に接地電位に固定され
るようにすると良い。

【００１３】さらに、前記ＦＥＲＡＭは、動作開始直後
に読出し動作を行なう場合は、ビット線を第１あるいは
第２の電位にプリチャージして、読出しを行なうメモリ
セルに対応したワード線を活性化する。この結果、ビッ
ト線上にメモリセルの不揮発情報（キャパシタの分極方
向）に対応した電位が現れるので、この読出し電位と参
照電位との微小信号差をセンスアンプにより第１あるい
は第２の電位に増幅し検知する。前記読出し動作を行な
ったメモリセルの以降の動作としては、読出しの場合
は、ビット線を接地電位にプリチャージして前記ワード
線を活性化し、接地電位との微小信号差として現れる揮
発情報（キャパシタのトランジスタに接続された側の電
位）に応じた電位を第１あるいは第２の電位に増幅し検
知する。書込みの場合は、ビット線を接地電位にプリチ
ャージして前記ワード線を活性化し、接地電位との微小
信号差として現れる情報に応じて第１あるいは第２の電
位に増幅した後、前記メモリセルに対応したビット線を
選択して、書込み情報に対応する第１あるいは第２の電
位を与えるようにするとよい。

【００１４】動作開始直後に書込み動作を行なう場合
は、ビット線を第１あるいは第２の電位にプリチャージ
して書込みを行なうメモリセルに対応したワード線を活
性化する。この結果、参照電位との微小信号差として現
れる不揮発情報に応じて第１あるいは第２の電位に増幅
する。その後、前記メモリセルに対応したビット線を選
択して、書込み情報に対応する第１あるいは第２の電位
を与える。前記動作を行なったメモリセルの以降の動作
は、動作開始直後に読出し動作を行なう場合と同様とす
ればよい。

【００１５】本発明の他の実施形態の非接触型ＩＣカー
ド用ＦＥＲＡＭとしては、上述のＦＥＲＡＭを、データ
を不揮発的に記憶する第１のメモリアレーとデータを揮
発的に記憶する第２のメモリアレーとにより構成し、第
一導電型基板上に第二導電型領域を設けるとともに、該
第二導電型領域上に第１の第一導電型領域と第２の第一
導電型領域を設け、前記第１の第一導電型領域上に第１
のメモリアレーを形成し、前記第２の第一導電型領域上
に第２のメモリアレーを形成するようにする。そして、
カード利用時にデータを不揮発性の第１メモリアレーか
ら読み出して揮発性の第２メモリアレーに移して演算等
の処理を行ない、カード利用終了時には第２メモリアレ
ーのデータを第１メモリアレーに不揮発的に記憶させる
ようにする。揮発性の第２メモリアレーは不揮発性の第
１メモリアレーに比べて低電圧で駆動することができる
ため、前記のように構成することによって、カード利用
時の消費電力を大幅に低減することができる。

【００１６】前記の場合、第１のメモリアレーに格納さ
れたデータを第２のメモリアレーに転送する手段と、該
転送動作後に少なくとも第１の第一導電型領域を接地電
位とする手段とを設けるようにする。前記転送手段は、
例えば第１のメモリアレーと第２のメモリアレーとでビ
ット線を共有することによって容易に実現することがで
きる。さらに、ビット線を第１の電位と接地電位とのほ
ぼ中間の第３の電位にプリチャージする回路を設ける。

【００１７】そして、動作開始直後に読出し動作を行な
う場合は、第１及び第２の第一導電型領域に第２の電位
を供給し、ビット線を第１あるいは第２の電位にプリチ
ャージして、読み出すメモリセルに対応した第１のメモ
リアレーのワード線を活性化する。この結果、ビット線
上に参照電位との微小信号差として現れる不揮発情報に
応じて、第１あるいは第２の電位に増幅し検知した後、
前記メモリセルに対応する第２のメモリアレー内のメモ
リセルに対応したワード線を活性化させ、該メモリセル
の蓄積ノード（キャパシタのトランジスタに接続された
側）に電位情報を書き込んでおくようにする。

【００１８】前記動作以降は、第１の第一導電型領域に
接地電位、第２の第一導電型領域に第２の電位を供給
し、第２のメモリアレーのメモリセルに対して読出し動
作及び書込み動作を行なう。該読出し動作は、ビット線
を第３の電位にプリチャージして該メモリセルに対応し
たワード線を活性化し、選択メモリセルの不揮発情報に
応じて第３の電位との微小信号差として現れる電位を第
１あるいは接地電位に増幅し検知する。書込みの場合
は、ビット線を第３の電位にプリチャージして前記ワー
ド線を活性化し、第３の電位との微小信号差として現れ
る情報に応じた電位を第１あるいは接地電位に増幅した
後、前記メモリセルに対応したビット線を選択して書込
み情報に対応する第１の電位あるいは接地電位を与える
ようにする。

【００１９】動作終了直前には、第１及び第２の第一導
電型領域に第２の電位を供給し、ビット線を第３の電位
にプリチャージして、前記メモリセルに対応した第２の
領域のワード線を活性化する。この結果、選択メモリセ
ルの不揮発情報に応じてビット線上に第３の電位との微
小信号差として現れる電位を、第１あるいは第２の電位
に増幅した後、前記メモリセルに対応するメモリセルに
対応した第１の領域のワード線を活性化させ、該メモリ
セルの蓄積ノードに電位情報を書き込むようにする。

【００２０】動作開始直後に書込み動作を行なう場合
は、第１及び第２の第一導電領域に第２の電位を供給
し、ビット線を第１あるいは第２の電位にプリチャージ
して、読み出すメモリセルに対応した第１のメモリアレ
ーのワード線を活性化する。この結果、選択メモリセル
の不揮発情報に応じてビット線上に参照電位との微小信
号差として現れる電位を第１あるいは第２の電位に増幅
した後、前記メモリセルに対応したビット線を選択し
て、書込み情報に対応する第１あるいは第２の電位を与
える。その後、前記メモリセルに対応する第２のメモリ
アレー内のメモリセルに対応したワード線を活性化さ
せ、該メモリセルの蓄積ノードに電位情報を書き込んで
おくようにする。前記動作以降の動作は、動作開始直後
に読出し動作を行なう場合と同様にすれば良い。

【００２１】本発明のさらに他の実施形態の非接触型Ｉ
Ｃカード用ＦＥＲＡＭとしては、１つのトランジスタと
１つの強誘電体キャパシタからなるメモリセルを記憶単
位とし、前記キャパシタの一方の電極にプレート線、他
方に該トランジスタのソースが接続され、該トランジス
タのゲートにワード線、ドレインにビット線が接続され
た構成を備え、動作時には前記電圧発生回路から正の第
１の電位と負の第２の電位の供給を受けるように構成す
るとともに、前記プレート線は各ワード線に対応された
メモリセル群ごとに分割して設けるようにする。

【００２２】そして、読出し動作を行なう場合は、ビッ
ト線を第２の電位にプリチャージして読み出すメモリセ
ルに対応したワード線を活性化し、第１の電位で待機さ
せていた該メモリセルに対応したプレート線に第２の電
位のパルスを発生させる。この結果、選択メモリセルの
不揮発情報に応じてビット線上に参照電位との微小信号
差として現れる電位を第１あるいは第２の電位に増幅、
検知した後、再び前記プレート線に第２の電位のパルス
を発生させて、前記メモリセルに前記不揮発情報の再書
込みを行なった後、ワード線を不活性化させる。

【００２３】一方、書込み動作を行なう場合は、ビット
線を第２の電位にプリチャージして読み出すメモリセル
に対応したワード線を活性化し、第１の電位で待機させ
ていた該メモリセルに対応したプレート線に第２の電位
を与える。この結果、選択メモリセルの不揮発情報に応
じてビット線上に参照電位との微小信号差として現れる
電位を第１あるいは第２の電位に増幅した後、前記メモ
リセルに対応したビット線を選択して、書込み情報に対
応する第１あるいは第２の電位を与える。その後、前記
プレート線を第１の電位に戻し、前記ワード線を不活性
化させる。

【００２４】なお、本発明の非接触型ＩＣカードは、内
蔵されるメモリとして前記ＦＥＲＡＭの代わりに、電気
的に書込み消去可能なＥＥＰＲＯＭもしくは電気的に一
括消去可能なフラッシュメモリを使用するようにしても
よい。

【００２５】

【発明の実施の形態】

＜実施の形態１＞図１〜図７に本発明の第１の実施の形
態を示す。このうち図１は、本発明に係る非接触型ＩＣ
カードの概略構成を示すブロック図である。この実施例
のＩＣカードは、プラスチックあるいはセラミック製の
基板からなるカード１００上に、電磁結合手段としての
コイルＬと容量ＣとからなるＬＣ同調回路１１０と、こ
のＬＣ同調回路１１０を介して外部から供給される交流
信号に基づいてカード上の各ＩＣの駆動に必要な電源電
圧を発生する電圧発生回路１２０と、前記ＬＣ同調回路
１１０を介して外部から供給される交流信号に含まれる
受信情報を抽出（復調）するとともに送信情報を含む交
流信号を形成（変調）して前記ＬＣ同調回路１１０を駆
動する変復調回路１３０と、ＦＥＲＡＭのような電気的
に書込み消去可能な不揮発性メモリ１４０と、前記変復
調回路１３０により復調された受信情報に基づいて前記
不揮発性メモリ１４０内のデータを読み出して演算した
り演算結果等を不揮発性メモリ１４０へ書き込んだり送
信情報を前記変復調回路１３０へ出力するなどの処理を
行なう演算回路としてのマイクロプロセッサ１５０とに
より構成されている。前記マイクロプロセッサ１５０の
他に通信制御用の論理回路を、マイクロプロセッサ１５
０と変復調回路１３０との間に設けるようにしてもよ
い。

【００２６】本発明に係る非接触型ＩＣカードの特徴
は、電圧発生回路１２０として、入力された交流信号か
ら正と負との２電位を発生する電圧発生回路を有する点
にある。動作手順は、以下の通りである。即ち、マイク
ロ波等の電磁波で送られてきた交流信号をＬＣ同調回路
１１０で受信し、変復調回路１３０により復調する。ま
た、受信した信号を交流電力として電圧発生回路１２０
に入力する。電圧発生回路１２０では交流電力を整流し
て正の電位Ｖｃｃ（第１電位Ｖ１）と負の電位−Ｖｃｃ
（第２電位Ｖ２）とを同時に発生させ、変復調回路１３
０や不揮発性メモリ１４０及びマイクロプロセッサ１５
０に駆動電力として供給する。変復調回路１３０で復調
された信号はマイクロプロセッサ１５０により処理され
るとともに、マイクロプロセッサ１５０によって不揮発
性メモリ１４０のリード・ライトが行なわれ、得られた
結果が変復調回路１３０に返されてＬＣ同調回路１１０
が駆動され、送信信号が電磁波にのって外部へ出力され
る。

【００２７】なお、特に制限されるものでないが、前記
電圧発生回路１２０は十分な電圧が発生されているかモ
ニタするモニタ回路を備え、モニタ結果が変復調回路１
３０に供給されるように構成されており、電圧発生回路
１２０が発生する電圧が十分になると、変復調回路１３
０を通してマイクロプロセッサ１５０側に送信可能信号
が送られ、マイクロプロセッサ１５０は送信可能信号を
受信している期間に制御信号を出力し、カード側の制御
を行なうように構成されている。

【００２８】本実施例によれば、電圧発生回路１２０が
入力された交流信号から正と負との２つの電位を発生す
るため、従来と同じ通信条件の下で不揮発性メモリ１４
０に供給される電源電圧が実質上２倍になる。このた
め、通信に必要な電力の出力を下げるか、あるいは同じ
通信条件下においては従来よりも通信距離（カード側の
コイルとカードのリード・ライトを行なう装置側のコイ
ルとの距離）を大きくすることが可能となる。

【００２９】図２は電圧発生回路１２０の一実施例を示
す。本実施例の電圧発生回路は、電力蓄積回路ＰＳＣと
レベルモニタ回路ＬＭＣ及び高電圧保護回路ＨＤＣから
構成されている。

【００３０】電力蓄積回路ＰＳＣは、ゲートとソースが
結合されたいわゆるダイオード接続のｎチャネル型ＭＯ
ＳトランジスタＱponと１個の大容量の強誘電体キャパ
シタＣPOPとにより構成されたチャージポンプからなる
正電圧発生部と、ダイオード接続された１個のｐチャネ
ル型トランジスタＱpopと１個の大容量の強誘電体キャ
パシタＣPONとにより構成されたチャージポンプからな
る負電圧発生部から構成されている。強誘電体キャパシ
タＣPOP，ＣPONの電極は、それぞれ一方は接地電位Ｖｓ
ｓに、他方はトランジスタのドレイン側に接続されてい
る。ｎチャネル型、ｐチャネル型両トランジスタＱpo
n，Ｑpopのゲートとソースは、共通の交流電力入力線Ｖ
ＧＩに接続されている。ｎチャネル型ＭＯＳトランジス
タＱponのドレインは出力線ＶＧＯＰ、ベースは出力線
ＶＧＯＭに接続され、ｐチャネル型ＭＯＳトランジスタ
ＱpopのドレインはＶＧＯＭ、ベースはＶＧＯＰに接続
されている。電力蓄積回路ＰＳＣを構成するキャパシタ
としては、この実施例のような強誘電体キャパシタに限
定されず、一般的なキャパシタを用いてもよい。

【００３１】レベルモニタ回路ＬＭＣは、Ｎｐ個のｐチ
ャネル型ＭＯＳトランジスタＱp1〜ＱpNpと１個のｎチ
ャネル型ＭＯＳトランジスタＱnとが直列に接続された
正電位モニタ回路と、Ｎｎ個のｎチャネル型ＭＯＳトラ
ンジスタＱn1〜ＱnNnと１個のｐチャネル型ＭＯＳトラ
ンジスタＱpとが直列に接続された負電位モニタ回路と
から構成されている。

【００３２】正電位モニタ回路を構成するトランジスタ
Ｑnのドレインは出力線ＶＧＯＭに接続され、ゲートは
隣接するトランジスタＱpNpのゲートとともに接地点に
接続され、ソースはトランジスタＱpNpのドレインと共
に２個のインバータを介してモニタ出力線ＭＯＰに接続
されている。また、正電位モニタ回路のトランジスタＱ
p1のソースは、この回路が電位をモニタする出力線ＶＧ
ＯＰに接続され、ゲートとドレインは隣接するトランジ
スタＱp2のソースに接続されている。トランジスタＱp2
のゲートとドレインは隣接するＱp3のソースに接続さ
れ、以下同様の構造がＱpNpのソースまで繰り返され
る。

【００３３】負電位モニタ回路を構成するトランジスタ
Ｑpのドレインは出力線ＶＧＯＰに接続され、ゲートは
隣接するトランジスタＱnNnのゲートとともに接地点に
接続され、ソースはトランジスタＱnNnのドレインとと
もにモニタ出力線ＭＯＭに接続されている。また、トラ
ンジスタＱn1のソースは、この回路が電位をモニタする
出力線ＶＧＯＭに接続され、ゲートとドレインは隣接す
るトランジスタＱn2のソースに接続されている。トラン
ジスタＱn2のゲートとドレインは隣接するトランジスタ
Ｑn3のソースに接続され、以下同様の構造がＱnNnのソ
ースまで繰り返される。

【００３４】なお、本実施例のレベルモニタ回路ＬＭＣ
は、ｐチャネル型ＭＯＳトランジスタＱp1〜ＱpNpのし
きい値をＶtp、ｎチャネル型ＭＯＳトランジスタＱn1〜
ＱnNnのしきい値をＶtn、動作が保証される最小電圧範
囲を−Ｖｃｃmin以上Ｖｃｃmin以下とした場合、Ｖtp×
Ｎｐ＝Ｖtn×Ｎｎ＝Ｖｃｃminを満たすように、各トラ
ンジスタのしきい値及び直列接続のトランジスタの数Ｎ
ｐ，Ｎｎが設定される。

【００３５】高電圧保護回路ＨＤＣは、Ｎpp個のｐチャ
ネル型ＭＯＳトランジスタＱpp1〜ＱppNppが直列に接続
された正電位保護回路と、Ｎnn個のｎチャネル型トラン
ジスタＱnn1〜ＱnnNnnが直列に接続された負電位保護回
路とから構成されている。正電位保護回路を構成するト
ランジスタＱpp1のソースには出力線ＶＧＯＰが接続さ
れ、ゲートとドレインは隣接するトランジスタＱpp2の
ソースに接続されている。トランジスタＱpp2のゲート
とドレインは、隣接するトランジスタＱpp3のソースに
接続され、以下同様の構造がトランジスタＱppNppのソ
ースまで繰り返される。また、トランジスタＱppNppの
ゲートとドレインは接地点に接続されている。負電位保
護回路を構成するトランジスタＱnn1のソースには出力
線ＶＧＯＭが接続され、ゲートとドレインは隣接するト
ランジスタＱnn2のソースに接続されている。トランジ
スタＱnn2のゲートとドレインは、隣接するトランジス
タＱnn3のソースに接続され、以下同様の構造がトラン
ジスタＱppNppのソースまで繰り返される。トランジス
タＱnnNnnのゲートとドレインは接地点に接続されてい
る。

【００３６】なお、本実施例の高電圧保護回路ＨＤＣ
は、ｐチャネル型ＭＯＳトランジスタＱpp1〜ＱppNppの
しきい値をＶｔpp、ｎチャネル型ＭＯＳトランジスタＱ
nn1〜ＱnnNnnのしきい値をＶｔnn、動作が保証される最
大電圧範囲を−Ｖｃｃmax以上Ｖｃｃmax以下とした場
合、Ｖｔpp×Ｎpp＝Ｖｔnn×Ｎnn＝Ｖｃｃmaxを満たす
ように、各トランジスタのしきい値及び数が設定され
る。

【００３７】前記実施例の電圧発生回路１２０は、入力
線ＶＧＩに入力された交流電力のうち正方向の成分をト
ランジスタＱponのポンピング動作によって強誘電体キ
ャパシタＣPOPに蓄積し、正電位Ｖｃｃを出力線ＶＧＯ
Ｐに出力する。また、同時に負方向の成分をトランジス
タＱpopのポンピング動作によって強誘電体キャパシタ
ＣPONに蓄積し、負電位−Ｖｃｃを出力線ＶＧＯＭに出
力する。このとき、正電位モニタ回路は、交流電力受信
後ＣPOPがＶｃｃmin以上に充電されているときには接地
電位を、Ｖｃｃmin以下のときは負電位を出力線ＭＯＰ
に出力する。また、負電位モニタ回路は、交流電力受信
後キャパシタＣPONが−Ｖｃｃmin以下に充電されている
ときにはロウレベル（接地電位）を、−Ｖｃｃmin以上
のときはハイレベル（正電位）を出力線ＭＯＭに出力す
る。そして、高電圧保護回路ＨＤＣは、出力線ＶＧＯＰ
がＶｃｃmax以上、ＶＧＯＭが−Ｖｃｃmax以下になるの
を接地電位への放電によって防ぐ。

【００３８】図３は前記不揮発性メモリ（ＦＥＲＡＭ）
１４０の構成例を示す。

【００３９】図３は前記電圧発生回路１２０と強誘電体
メモリからなる不揮発性メモリ（ＦＥＲＡＭ）１４０と
を内蔵した非接触型メモリカード１００の構成を示す。

【００４０】電圧発生回路１２０で発生された正電位Ｖ
ｃｃは、不揮発性メモリ１４０のワード線駆動回路Ｗ
Ｄ、プリチャージ回路ＰＣＣ、センスアンプＳＡ、ｐチ
ャネル型ＭＯＳトランジスタのベースとしてのｎウェル
（n-well）に供給され、負電位−Ｖｃｃはワード線駆動
回路ＷＤ、プリチャージ回路ＰＣＣ、センスアンプＳ
Ａ、ｐ型基板（ｎチャネル型ＭＯＳトランジスタのベー
ス）に供給される。また、この実施例のＦＥＲＡＭは、
ワード線駆動回路ＷＤ内に昇圧回路ＢＶＣを備えてお
り、供給された電圧ＶｃｃをこれよりもＭＯＳトランジ
スタのしきい値電圧以上高いＶｃｈレベルに昇圧してワ
ード線の選択レベルをＶｃｈにすることで、メモリセル
内の選択用ＭＯＳトランジスタを充分にオンさせてキャ
パシタに蓄積されている電荷をビット線上に移し易くし
ている。

【００４１】一方、マイクロプロセッサ１５０から供給
されるアドレス信号Ａｉ、データ信号Ｄｉ、チップ選択
信号ＣＳ、書込み制御信号ＷＥ、クロック信号ＣＬＫの
うちアドレス信号ＡｉはアドレスバッファＡＤＢに入力
される。このアドレス信号Ａｉには、行デコーダＲＤに
供給されワード線駆動回路ＷＤを制御する行アドレス信
号ＡＲｉの他に、列デコーダＣＤに供給され列選択線Ｙ
Ｓを選択する列アドレス信号ＡＣｉがある。

【００４２】また、入力されたデータ信号Ｄｉはライト
バッファＷＢＦからメインアンプＭＡに送られ、メモリ
セルに書き込まれる。チップ選択信号ＣＳ、書込み制御
信号ＷＥ、クロック信号ＣＬＫは制御タイミング回路Ｃ
ＴＧに入力される。制御タイミング回路ＣＴＧはこれら
の信号をもとにメモリアレイを制御するＶＰＣ、ＰＣ、
ＳＡＰ、ＳＡＮ等の制御信号を形成する。

【００４３】メモリセルＭＣは１つの強誘電体キャパシ
タＣＦＥと１つの選択トランジスタＱＭから構成され、
キャパシタの一方の電極が接続されたプレート線は全て
のメモリセルで共通化され、接地電位に固定されてい
る。また、ビット線ＢＬに接続されたメモリセルと、こ
のビット線ＢＬに対して対となる相補ビット線ＢＢに接
続されたメモリセルとは共通のワード線ＷＬ１〜ＷＬｎ
に接続され、これら対のメモリセルの強誘電体キャパシ
タに相補的な分極方向を与えるような電圧を印加して１
ビットの‘０’，‘１’情報を不揮発的に記憶させる。
強誘電体キャパシタとしては、プラチナ等からなる一対
の導電層（電極）間に、例えば鉛（Ｐｂ）とジルコニウ
ム（Ｚｒ）とチタン（Ｔｉ）の酸化物のような強誘電体
物質を介在させたものが考えられる。

【００４４】次に、図４〜図７を用いて、図３の強誘電
体メモリＦＥＲＡＭからなる不揮発性メモリ１４０の動
作方法を説明する。

【００４５】本実施例のメモリは、マイクロプロセッサ
１５０が最初にメモリセルにアクセスする際に用いる動
作（ＦＥＲＡＭモード）と２回目以降に該メモリセルを
アクセスする際に用いる動作（ＤＲＡＭモード）の２つ
のモードを有する。

【００４６】図４は、ＦＥＲＡＭモードの読出し動作時
のタイミングを示す。 ＦＥＲＡＭモードでは、制御信
号ＶＰＣを接地電位Ｖｓｓにしてビット線のプリチャー
ジレベルをＶｃｃに設定する。書込み制御信号ＷＥがロ
ウレベルの状態でチップ選択信号ＣＳをハイレベルと
し、これによってアドレス信号Ａｉが取り込まれる。プ
リチャージ信号ＰＣを発生してビット線をＶｃｃにプリ
チャージしておき、行アドレス信号ＡＲｉに対応するワ
ード線ＷＬｉを選択レベルＶｃｈにすると、ビット線Ｂ
Ｌにメモリセルの強誘電体キャパシタの分極方向に対応
した信号電位、ビット線ＢＢに該分極方向とは逆の分極
方向に対応した信号電位が発生する。

【００４７】その後センスアンプＳＡをオンにして、
‘１’信号の場合にはビット線ＢＬ、ＢＢの電位をＶｃ
ｃと−Ｖｃｃとに増幅し、‘０’信号の場合にはビット
線ＢＬ、ＢＢの電位を−ＶｃｃとＶｃｃとに増幅する。
増幅後列アドレスＡＣｉに対応するビット線をカラムス
イッチＹＳによって選択し、読出しデータＤｏをリード
バッファＲＢＦへ出力する。図４では、同一ワード線に
属するデータを１個出力する場合を示している。その後
ワード線ＷＬｉを非活性化してセンスアンプＳＡをオフ
にし、ビット線ＢＬ，ＢＢをＶｃｃにプリチャージして
次の行アドレスのＦＥＲＡＭモードの動作を行なう。リ
ードバッファＲＢＦに出力された読出しデータは、マイ
クロプロセッサ１５０によって処理され、必要に応じて
変復調回路１３０、ＬＣ同調回路１１０を通って無線信
号に変換され、外部の装置に送信される。

【００４８】図５は、ＦＥＲＡＭモードの書込み動作時
のタイミングを示す。チップ選択信号ＣＳと書込み制御
信号ＷＥをハイレベルとし、アドレスＡｉと書込みデー
タＤｉをバッファに取り込む。書込みデータＤｉは、メ
インアンプＭＡに送られて増幅される。プリチャージ信
号ＰＣを発生してビット線をＶｃｃにプリチャージして
おき、行アドレスＡＲｉに対応するワード線ＷＬｉを選
択すると、ビット線対ＢＬ、ＢＢにメモリセルの強誘電
体キャパシタの分極方向に対応する信号電位が発生す
る。その後センスアンプＳＡをオンにして、‘１’信号
の場合にはビット線ＢＬ、ＢＢの電位をＶｃｃと−Ｖｃ
ｃとに増幅し、‘０’信号の場合にはビット線ＢＬ、Ｂ
Ｂの電位を−ＶｃｃとＶｃｃとに増幅して、列アドレス
ＡＣｉに対応するビット線をカラムスイッチＹＳによっ
て選択し、データＤｉをメモリセルに書き込む。

【００４９】なお、図５では記憶情報が‘０’から
‘１’に書き換えられる場合と、１’から‘０’に書き
換えられる場合を示している。また、同一ワード線に属
するメモリセルにデータを１個書き込む場合を示してい
る。書込み終了後、ワード線ＷＬｉを非活性化してセン
スアンプＳＡをオフにし、ビット線をＶｃｃにプリチャ
ージして次の行アドレスのＦＥＲＡＭモードの動作を行
なう。

【００５０】図６は、ＦＥＲＡＭモードから移行した直
後のＤＲＡＭモードの読出し動作時のタイミングを示
す。ＤＲＡＭモードに移行する際、制御信号ＶＰＣをＶ
ｃｃに切り替えてビット線のプリチャージレベルを接地
電位Ｖｓｓに設定する。まず、書込み制御信号ＷＥがロ
ウレベルの状態でチップ選択信号ＣＳをハイレベルと
し、これによってアドレスＡｉが取り込まれる。プリチ
ャージ信号ＰＣを発生してビット線をＶｓｓにプリチャ
ージしておき、行アドレスＡＲｉに対応するワード線Ｗ
Ｌｉを選択すると、ビット線対ＢＬ、ＢＢにメモリセル
の‘０’、‘１’情報に応じた信号電位が発生する。そ
の後センスアンプＳＡをオンにして、‘１’の場合には
ビット線ＢＬ、ＢＢの電位をＶｃｃと−Ｖｃｃとに増幅
し、‘０’の場合にはビット線ＢＬ、ＢＢの電位を−Ｖ
ｃｃとＶｃｃとに増幅して、列アドレスＡＣｉに対応す
るビット線をカラムスイッチＹＳによって選択し、読出
しデータＤｏをリードバッファＲＢＦに出力する。

【００５１】なお、図６では、同一ワード線に属するデ
ータを１個出力する場合を示している。出力後ワード線
ＷＬｉを非活性化してセンスアンプＳＡをオフにし、ビ
ット線をＶｓｓにプリチャージして、次の行アドレスの
ＤＲＡＭモードの動作を行なう。リードバッファＲＢＦ
に出力された読出しデータは、マイクロプロセッサ１５
０によって処理され、必要に応じて変復調回路１３０、
ＬＣ同調回路１１０を通って交流信号に変換され、外部
の装置へ無線送信される。

【００５２】図７は、ＤＲＡＭモードの書込み動作時の
タイミングを示す。まず、チップ選択信号ＣＳと書込み
制御信号ＷＥをハイレベルとし、アドレスＡｉと書込み
データＤｉをバッファに取り込む。書込みデータＤｉ
は、メインアンプＭＡに送られて増幅される。プリチャ
ージ信号ＰＣを発生してビット線を接地電位Ｖｓｓにプ
リチャージしておき、行アドレスＡＲｉに対応するワー
ド線ＷＬｉを選択すると、ビット線対ＢＬ、ＢＢにメモ
リセルの‘０’、‘１’情報に応じた信号電位が発生す
る。その後センスアンプＳＡをオンにして、‘１’の場
合にはビット線ＢＬ、ＢＢの電位をＶｃｃと−Ｖｃｃと
に増幅し、‘０’の場合にはビット線ＢＬ、ＢＢの電位
を−ＶｃｃとＶｃｃとに増幅して、列アドレスＡＣｉに
対応するビット線をカラムスイッチＹＳによって選択
し、データＤｉをメモリセルに書き込む。

【００５３】なお、図７では記憶情報が‘０’から
‘１’に書き換えられる場合と、１’から‘０’に書き
換えられる場合を示している。また、同一ワード線に属
するメモリセルにデータを１個書き込む場合を示してい
る。書込み終了後、ワード線ＷＬｉを非活性化してセン
スアンプＳＡをオフにし、ビット線をＶｓｓにプリチャ
ージして次の行アドレスのＤＲＡＭモードの動作を行な
う。ＤＲＡＭモードの動作期間においては、メモリセル
の蓄積ノードの電位がリークにより検知不可能にまで減
衰する以前に読出し動作（リフレッシュ動作）を行なっ
て蓄積ノードの電位を再書込みする。

【００５４】本実施例によれば、交流電力の正電位成分
だけでなく負電位成分も利用できるために送信するＲＦ
電力の出力が小さくて済む。あるいは、送信電力が同じ
条件ならば動作時に実質的に２倍の電圧を強誘電体キャ
パシタにかけることができ、信号量のマージンをかせぐ
ことができる。

【００５５】また、電圧発生回路１２０の電力蓄積用キ
ャパシタとして強誘電体キャパシタを用いることによ
り、小面積で大容量の電力を蓄積する事ができ、メモリ
回路の動作による供給電位の変動の影響を緩和すること
ができる。

【００５６】＜実施の形態２＞図８〜図１３にメモリ回
路の第２の実施の形態を示す。本実施例のメモリ回路
は、不揮発性記憶領域であるデータ領域ＤＡの他に、揮
発性記憶領域である演算領域ＷＡを有する。この実施例
のメモリ回路はマイクロプロセッサにより暗号の解読等
高度な演算が行なわれるＩＣカードに好適な実施例であ
る。図８の強誘電体メモリ回路ＦＥＤＲＡＭが図３のメ
モリ回路と異なるのは、（１）図９に示すように３重ウ
エル構造を用いてメモリアレー部を演算領域ＷＡとデー
タ領域ＤＡとに分割しており、データ領域ＤＡのｐウェ
ル（p-well3)の電位を強制的に接地電位に設定する手段
を有していることと、（２）プリチャージ回路ＰＣＣに
おいてＶｓｓプリチャージとＶｃｃ／２プリチャージを
選択できることと、（３）センスアンプ回路ＳＡにおい
て増幅する電位として、−ＶｃｃとＶｓｓとを選択でき
ること、である。演算領域ＷＡとデータ領域ＤＡに属す
るメモリセルは実施の形態１で述べた構造と同一の構造
を持つ。

【００５７】図１０〜図１３に図８の強誘電体メモリＦ
ＥＤＲＡＭの動作方法を示す。

【００５８】本実施例のメモリ回路は、マイクロプロセ
ッサ１５０が最初のアクセスでデータ領域ＤＡからデー
タを読み出すのと同時にそのデータを演算領域ＷＡに転
送するモード（ＬＯＲＤモード）と、２回目以降のアク
セスに対しては演算領域ＷＡにロードされたデータに対
してリード・ライトを実行するモード（ＤＲＡＭモー
ド）と、最後のアクセスが終了した後、演算領域ＷＡ上
の必要なデータをデータ領域ＤＡにリストアするモード
（ＲＥＳＴＯＲＥモード）に従って動作する。

【００５９】図１０にＬＯＲＤモードの動作タイミング
を示す。ＬＯＲＤモードでは、ＶＰＣをＶｓｓに設定し
てＶｃｃプリチャージを選択する。また、ＶＳＡをＶｓ
ｓに設定して、センスアンプＳＡの増幅電位を−Ｖｃ
ｃ、Ｖｃｃとし、データ領域ＤＡのｐウェル(p-well3)
の給電電位を−Ｖｃｃとする。まず、書込み制御信号Ｗ
Ｅがロウレベルの状態でチップ選択信号ＣＳをハイレベ
ルとし、これによってアドレスＡｉが取り込まれる。

【００６０】次に、プリチャージ信号ＰＣを発生してビ
ット線をＶｃｃにプリチャージしておき、行アドレスＡ
Ｒｉに対応するデータ領域ＤＡ内のワード線ＷＬｉを選
択レベルにすると、ビット線対ＢＬ、ＢＢにメモリセル
の‘０’、‘１’情報に応じた信号電位が発生する。そ
の後センスアンプＳＡをオンにして、‘１’の場合には
ビット線ＢＬ、ＢＢの電位をＶｃｃと−Ｖｃｃとに増幅
し、‘０’の場合にはビット線ＢＬ、ＢＢの電位を−Ｖ
ｃｃとＶｃｃとに増幅する。増幅後、列アドレスＡＣｉ
に対応するビット線をカラムスイッチＹＳによって選択
し、読出しデータＤｏをリードバッファＲＢＦに出力す
ることができる。

【００６１】なお、図１０では、同一ワード線に属する
データを１個出力する場合を示している。また、ビット
線電位の増幅後、データ領域ＤＡのワード線ＷＬｉに対
応する演算領域ＷＡのワード線ＷＤｉを活性化し、デー
タ領域ＤＡのメモリセルＭＣの情報を演算領域ＷＡ側の
メモリセルＭＣＤに書き込んでおく。以上の動作後ワー
ド線ＷＬｉ、ＷＤｉを非活性化してセンスアンプＳＡを
オフにし、ビット線をＶｃｃにプリチャージして次の行
アドレスのＬＯＡＤモードの動作を行なう。

【００６２】図１１にＬＯＡＤモードから移行直後のＤ
ＲＡＭモードの読出し動作タイミングを示す。ＤＲＡＭ
モードに移行する際、ＶＰＣをＶｃｃに切り替えてビッ
ト線のプリチャージレベルをＶｃｃ／２に設定する。ま
た、ＶＳＡを−Ｖｃｃに切り替えてセンスアンプの増幅
電位をＶｓｓ、Ｖｃｃとすると同時に、データ領域ＤＡ
のｐウェル(p-well3)の給電電位をＶｓｓとする。読出
し動作にあたって、書込み制御信号ＷＥがロウレベルの
状態でチップ選択信号ＣＳをハイレベルとし、これによ
ってアドレスＡｉが取り込まれる。プリチャージ信号Ｐ
Ｃを発生してビット線をＶｃｃ／２にプリチャージして
おき、行アドレスＡＲｉに対応するワード線ＷＤｉを選
択すると、ビット線対ＢＬ、ＢＢにメモリセルの
‘０’、‘１’情報に応じた信号電位が発生する。

【００６３】その後センスアンプＳＡを動作状態にさせ
て‘１’の場合にはビット線ＢＬ、ＢＢの電位をＶｃｃ
とＶｓｓとに増幅し、‘０’の場合にはビット線ＢＬ、
ＢＢの電位をＶｓｓとＶｃｃとに増幅して、列アドレス
ＡＣｉに対応するビット線をＹＳによって選択し、読出
しデータＤｏをリードバッファＲＢＦに出力する。な
お、図１１では、同一ワード線に属するデータを１個出
力する場合を示している。出力後ワード線ＷＤｉを非活
性化してセンスアンプＳＡをオフにし、ビット線をＶｃ
ｃ／２にプリチャージして、次の行アドレスのＤＲＡＭ
モードの動作を行なう。リードバッファＲＢＦに出力さ
れた読出しデータＤｏは、マイクロプロセッサ１５０に
よって処理され、必要に応じて変復調回路１３０、ＬＣ
同調回路１１０を通って交流信号に変換され、外部の装
置へ無線送信される。

【００６４】図１２に、ＤＲＡＭモードの書込み動作タ
イミングを示す。まず、チップ選択信号ＣＳと書込み制
御信号ＷＥをハイレベルとし、アドレスＡｉと書込みデ
ータＤｉをバッファに取り込む。書込みデータＤｉは、
メインアンプＭＡに送られて増幅される。プリチャージ
信号ＰＣを発生してビット線を接地電位Ｖｃｃ／２にプ
リチャージしておき、行アドレスＡＲｉに対応するワー
ド線ＷＤｉを選択すると、ビット線対ＢＬ、ＢＢにメモ
リセルの‘０’、‘１’情報に応じた信号電位が発生す
る。その後センスアンプＳＡをオンにして、‘１’の場
合にはビット線ＢＬ、ＢＢの電位をＶｃｃとＶｓｓとに
増幅し、‘０’の場合にはビット線ＢＬ、ＢＢの電位を
ＶｓｓとＶｃｃとに増幅して、列アドレスＡＣｉに対応
するビット線をカラムスイッチＹＳによって選択し、デ
ータＤｉをメモリセルに書き込む。

【００６５】なお、図１２ではメモリセルの記憶情報が
‘０’から‘１’に書き換えられる場合と、‘１’から
‘０’に書き換えられる場合を示している。また、同一
ワード線に属する１対のメモリセルにデータを１個書き
込む場合を示している。書込み終了後、ワード線ＷＤｉ
を非活性化してセンスアンプＳＡをオフにし、ビット線
をＶｃｃ／２にプリチャージして次の行アドレスのＤＲ
ＡＭモードの動作を行なう。

【００６６】ＤＲＡＭモードの動作期間においては、メ
モリセルの蓄積ノードの電位がリークにより検知不可能
にまで減衰する前に読出し動作（リフレッシュ動作）を
行なって蓄積ノードの電位を再書込みする。

【００６７】なお、図１１および図１２に示す最下欄の
／ＷＤｉの波形は後述の他の動作方法で用いるワード線
の波形である。

【００６８】図１３にＲＥＳＴＯＲＥモードの動作タイ
ミングを示す。ＲＥＳＴＯＲＥモードに移行する際、Ｖ
ＰＣをＶｃｃとしてビット線のプリチャージレベルをＶ
ｃｃ／２に設定する。また、ＶＳＡをＶｓｓに切り替え
てセンスアンプＳＡの増幅電位を−Ｖｃｃ、Ｖｃｃとす
ると同時に、データ領域ＤＡのｐウェル(p-well3)の給
電電位を−Ｖｃｃとする。まず、書込み制御信号ＷＥが
ロウレベルの状態でチップ選択信号ＣＳをハイレベルと
し、これによってアドレスＡｉが取り込まれる。プリチ
ャージ信号ＰＣを発生してビット線をＶｃｃ／２にプリ
チャージしておき、行アドレスＡＲｉに対応するワード
線ＷＤｉを選択すると、ビット線対ＢＬ、ＢＢにメモリ
セルの‘０’、‘１’情報に応じた信号電位が発生す
る。さらに、この実施例では、プリチャージ信号ＰＣに
よってビット線をＶｃｃ／２にプリチャージする際に一
時的にワード線を−Ｖｃｃに引き下げるようにしてお
り、これによってメモリセルの選択トランジスタを充分
にオフ状態にさせて、リークによってキャパシタの電荷
がビット線に漏れるのを防止している。

【００６９】演算領域ＷＡのワード線ＷＤｉの立上げ
後、センスアンプＳＡをオンにして、‘１’の場合には
ビット線ＢＬ、ＢＢの電位をＶｃｃと−Ｖｃｃとに増幅
し、‘０’の場合にはビット線ＢＬ、ＢＢの電位を−Ｖ
ｃｃとＶｃｃとに増幅する。増幅後列アドレスＡＣｉに
対応するビット線をカラムスイッチＹＳによって選択
し、読出しデータＤｏをリードバッファＲＢＦに出力す
ることができる。ビット線電位の増幅後、演算領域ＷＡ
のワード線ＷＤｉに対応するデータ領域ＤＡのワード線
ＷＬｉを活性化し、演算領域ＷＡのメモリセルＭＣＤの
情報をデータ領域ＤＡ側のメモリセルＭＣに書き込む。
なお図１３では同一ワード線に属するデータを、１個出
力すると同時にリストアする場合を示している。以上の
動作後ワード線ＷＤｉ、ＷＬｉを非活性化してセンスア
ンプＳＡをオフにし、ビット線をＶｃｃ／２にプリチャ
ージして次の行アドレスのＲＥＳＴＯＲＥモードの動作
を行なう。

【００７０】本実施例によれば、前記実施の形態１の利
点に加えて、動作の大部分をデータ領域ＤＡとは別の演
算領域ＷＡで行なうためソフトエラー等で演算中のデー
タが破壊されても容易に演算前のデータを回復して演算
しなおすことができ、高信頼性が得られる利点がある。
また、ＤＲＡＭモード動作のビット線振幅がＬＯＲＤモ
ード動作の半分であることから、実施の形態１に比べて
低消費電力を実現できる。さらに、基板電位発生回路を
設けなくとも、ＤＲＡＭモード動作中、演算領域ＷＡの
ｐウェル（p-well2）に‘０’信号に対応する電位より
も低い電位を与えることができ、ＭＯＳトランジスタの
しきい値の改善効果が得られる。

【００７１】次に、図８の強誘電体メモリＦＥＤＲＡＭ
の別の動作方法を説明する。本実施例の動作方法では、
図１１および図１２に示すＤＲＡＭモード動作時のワー
ド線ＷＤｉの波形を最下欄の／ＷＤｉの波形に置き換え
る。即ち、ワード線の電位振幅を−ＶｃｃからＶｃｃま
でとする。本動作方法によれば、演算領域ＷＡに属する
メモリセルのしきい電圧をほぼ０に設定できるので、ワ
ード線の選択レベルを高くしなくても充分にメモリセル
の選択用ＭＯＳＦＥＴをオンさせることができるため、
正電圧Ｖｃｃの昇圧が不要となる効果がある。

【００７２】＜実施の形態３＞図１４〜図１６に本発明
の第３の実施の形態を示す。図１４に前記電圧発生回路
と本発明の別の強誘電体メモリ回路とを内蔵した非接触
型メモリカードＣＬＭＣの構成を示す。図１４の強誘電
体メモリ回路ＦＥＤＲＡＭで図３と異なるのは、メモリ
セルのプレート線ＰＬがワード線ＷＬと同様に分離形成
されていて終端にプレート線駆動回路ＰＤが設けられて
いることと、プリチャージ回路ＰＣＣは−Ｖｃｃにのみ
プリチャージする回路であることである。

【００７３】図１５に図１４の強誘電体メモリ回路ＦＥ
ＲＡＭの読出し動作方法を示す。まず、書込み制御信号
ＷＥがロウレベルの状態でチップ選択信号ＣＳをハイレ
ベルとし、これによってアドレスＡｉが取り込まれる。
次に、プリチャージ信号ＰＣを発生してビット線を−Ｖ
ｃｃにプリチャージしておき、行アドレスＡＲｉに対応
するワード線ＷＬｉを活性化して前記行アドレスＡＲｉ
に対応するプレート線ＰＬｉに電圧Ｖｃｃのパルスを与
えると、ビット線対ＢＬ、ＢＢにメモリセルの‘０’、
‘１’情報に応じた信号電位が発生する。ここで、プレ
ート線ＰＬｉにパルスを与える動作は、キャパシタＣＦ
Ｅを下から叩いて電荷を強制的に押し出させる動作とし
てとらえることができる。

【００７４】その後センスアンプＳＡをオンにして、
‘１’信号の場合にはビット線ＢＬ、ＢＢの電位をＶｃ
ｃと−Ｖｃｃとに増幅し、‘０’信号の場合にはビット
線ＢＬ、ＢＢの電位を−ＶｃｃとＶｃｃとに増幅する。
その後、列アドレスＡＣｉに対応するビット線をカラム
スイッチＹＳによって選択し、データＤｏをリードバッ
ファＲＢＦに出力する。以上の動作後、ワード線ＷＬｉ
を非活性化してセンスアンプＳＡをオフにし、ビット線
を−Ｖｃｃにプリチャージして次の行アドレスの動作を
行なう。リードバッファＲＢＦに出力された読出しデー
タＤｏは、マイクロプロセッサ１５０によって処理さ
れ、必要に応じて変復調回路１３０、ＬＣ同調回路１１
０を通って交流信号に変換され、外部の装置へ無線送信
される。なお、図１５では、同一ワード線に属するデー
タを１個出力する場合を示している。

【００７５】図１６に図１４の強誘電体メモリ回路ＦＥ
ＲＡＭの書込み動作方法を示す。まず、チップ選択信号
ＣＳと書込み制御信号ＷＥをハイレベルとし、アドレス
Ａｉと書込みデータＤｉをバッファに取り込む。書込み
データＤｉは、メインアンプＭＡに送られて増幅され
る。プリチャージ信号ＰＣを発生してビット線を−Ｖｃ
ｃにプリチャージしておき、行アドレスＡＲｉに対応す
るワード線ＷＬｉを活性化して前記行アドレスＡＲｉに
対応するプレート線ＰＬｉをＶｃｃにすると、ビット線
ＢＬ、ＢＢにメモリセルの‘０’、‘１’情報に応じた
信号電位が発生する。その後、センスアンプＳＡをオン
にして、‘１’信号の場合にはビット線ＢＬ、ＢＢの電
位をＶｃｃと−Ｖｃｃとに増幅し、‘０’信号の場合に
はビット線ＢＬ、ＢＢの電位を−ＶｃｃとＶｃｃとに増
幅して、列アドレスＡＣｉに対応するビット線をカラム
スイッチＹＳによって選択し、データＤｉをメモリセル
に書き込む。

【００７６】なお、図１６ではメモリセルの記憶情報が
‘０’から‘１’に書き換えられる場合と、１’から
‘０’に書き換えられる場合を示している。また、同一
ワード線に属するメモリセルにデータを１個書き込む場
合を示している。書込み終了後、プレート線ＰＬｉを−
Ｖｃｃに戻し、ワード線ＷＬｉを非活性化してセンスア
ンプＳＡをオフにし、ビット線を−Ｖｃｃにプリチャー
ジして次の行アドレスのＦＥＲＡＭモードの動作を行な
う。

【００７７】本実施例によれば、前記実施の形態１の利
点の加えて、プレート線を駆動することによって強誘電
体キャパシタにかけることのできる電圧が２倍とれるた
めに実施の形態１に比べ低電圧動作が可能となる利点が
得られる。

【００７８】＜実施の形態４＞図１７に本発明の他の実
施の形態を示す。図１７は前記電圧発生回路１２０と不
揮発メモリ１４０としてＥＥＰＲＯＭあるいはフラッシ
ュメモリとを内蔵した非接触型ＩＣカードの構成を示
す。電圧発生回路１２０が発生する正電位Ｖｃｃと負電
位−Ｖｃｃを、ＥＥＰＲＯＭに供給する場合は、正電位
ＶｃｃをＥＥＰＲＯＭ内部の昇圧回路でＶｐｐに昇圧し
て高圧系の制御に用い、負電位−Ｖｃｃを低圧系の制御
に用いる。フラッシュメモリに供給する場合は、負電位
−Ｖｃｃを基板電位として用い、正電位Ｖｃｃをフラッ
シュメモリ内部でＶｐｐに昇圧して書き込み、消去用の
高電圧として用いる。なお、書込み時のメモリセルのド
レイン電圧としては正電位と負電位の中間の接地電位
（Ｖｓｓ）を用い、読出し動作に用いる電圧は負電位−
Ｖｃｃから発生させるようにするのがよい。

【００７９】本実施例においても、交流電力の正電位成
分だけでなく負電位成分も利用できるために送信する交
流電力の出力が小さくて済むという効果が得られる。

【００８０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００８１】また、以上の説明では主として本発明者に
よってなされた発明をその背景となった利用分野である
半導体メモリとマイクロプロセッサとを内蔵したＩＣカ
ードに適用にした場合について説明したがこの発明はそ
れに限定されるものでなく、半導体メモリを主体としこ
れに簡単な論理回路を付加してなるメモリカードにも利
用することができる。

【００８２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００８３】すなわち、本発明によれば、長い通信距離
あるいは低交流電力で動作し、かつ内蔵されたメモリ回
路の動作等に起因する電源電位の変動の影響が小さく、
さらには小面積で高信頼の非接触型ＩＣカード用メモリ
を提供することができる。

【図面の簡単な説明】

【図１】本発明に係る非接触型ＩＣカードの概略構成を
示すブロック図。

【図２】本発明の電圧発生回路の一実施例を示す回路
図。

【図３】本発明に係る非接触型ＩＣカードにおける不揮
発性メモリの一例としての強誘電体メモリ（ＦＥＲＡ
Ｍ）の一実施例を示す回路図。

【図４】図３の回路構成におけるＦＥＲＡＭモードの読
出し動作のタイミングを示す波形図。

【図５】図３の回路構成におけるＦＥＲＡＭモードの書
込み動作のタイミングを示す波形図。

【図６】図３の回路構成におけるＤＲＡＭモードの読出
し動作のタイミングを示す波形図。

【図７】図３の回路構成におけるＤＲＡＭモードの書込
み動作のタイミングを示す波形図。

【図８】本発明に係る非接触型ＩＣカードにおける不揮
発性メモリとしての強誘電体メモリの他の実施例を示す
回路図。

【図９】図８の強誘電体メモリのウエル構造を示す縦断
面図。

【図１０】図８の回路構成におけるＬＯＡＤモードの動
作のタイミングを示す波形図。

【図１１】図８の回路構成におけるＤＲＡＭモードの読
出し動作のタイミングを示す波形図。

【図１２】図８の回路構成におけるＤＲＡＭモードの書
込み動作のタイミングを示す波形図。

【図１３】図８の回路構成におけるＲＥＳＴＯＲＥモー
ドの動作のタイミングを示す波形図。

【図１４】本発明に係る非接触型ＩＣカードにおける不
揮発性メモリとしての強誘電体メモリの他の実施例を示
す回路図。

【図１５】図１４の回路構成における読出し動作のタイ
ミングを示す波形図。

【図１６】図１４の回路構成における書込み動作のタイ
ミングを示す波形図。

【図１７】不揮発性メモリとしてＥＥＰＲＯＭあるいは
フラッシュメモリ搭載の非接触型ＩＣカードの構成例を
示すブロック図。

【符号の説明】

１００ カード １１０ ＬＣ同調回路 １２０ 電圧発生回路 １３０ 変復調回路 １４０ 不揮発性メモリ １５０ マイクロプロセッサ Ｖ１,Ｖｃｃ 正の電源電位 Ｖ２,−Ｖｃｃ 負の電源電位 Ｖｓｓ 接地電位 ＶＧＩ 電圧発生回路の入力線 ＶＧＯＰ 電圧発生回路の正電位出力線 ＶＧＯＮ 電圧発生回路の負電位出力線 ＰＳＣ 電力蓄積回路 ＬＭＣ レベルモニタ回路 ＨＤＣ 高電圧保護回路 ＣPOP,ＣPON 電力蓄積用強誘電体キャパシタ ＭＯＰ，ＭＯＭ 電源電位モニタ出力線 ＲＤ 行デコーダ ＷＤ ワード線駆動回路 ＣＤ 列デコーダ ＭＡ メインアンプ ＳＡ センスアンプ ＰＣＣ プリチャージ回路 ＭＣ，ＭＣＤ メモリセル ＷＬｉ，ＷＤｉ ワード線 ＢＬ，ＢＢ ビット線 ＹＳ ビット線選択スイッチ Ｖｃｈ ワード線昇圧電位 ＤＡ データ領域 ＷＡ 演算領域 ＰＬｉ プレート線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０２Ｊ 17/00 Ｇ１１Ｃ 17/00 ６３４Ｂ

Claims (11)

【特許請求の範囲】
1. 【請求項１】 電磁結合手段と、該電磁結合手段を介し
   て外部から入力された交流信号を直流電圧に変換する電
   圧発生回路と、前記交流信号に含まれる受信情報を復調
   するとともに送信情報を含む信号を交流信号に変調して
   前記電磁結合手段を駆動する変復調回路と、電気的に書
   込み消去可能な不揮発性メモリと、該不揮発性メモリに
   対するデータの読出し及び書込み並びに前記変復調回路
   により復調された受信情報に基づくデータの演算処理を
   行なう演算回路とを有する非接触型ＩＣカードにおい
   て、 前記電圧発生回路は、前記電磁結合手段を介して前記交
   流信号が入力される入力端子と、前記交流信号の正電位
   成分から正の第１の電源電位を発生する第１の電源回路
   と、前記交流信号の負電位成分から負の第２の電源電位
   を発生する第２の電源回路と、第１の電源電位を出力す
   る第１の出力端子と、第２の電源電位を出力する第２の
   出力端子とを少なくとも有することを特徴とする非接触
   型ＩＣカード。
2. 【請求項２】 前記電圧発生回路は、前記入力端子に接
   続されたＭＯＳトランジスタと電力蓄積用容量とからな
   るチャージポンプ回路を備えてなることを特徴とする請
   求項１に記載の非接触型ＩＣカード。
3. 【請求項３】 前記電力蓄積用容量は、高誘電率を有す
   る強誘電体物質を誘電体とする容量によって形成されて
   いることを特徴とする請求項２に記載の非接触型ＩＣカ
   ード。
4. 【請求項４】 前記電圧発生回路は、前記第１の出力端
   子と前記第２の出力端子の電位を監視し、該電位と接地
   電位との電位差が動作の保証される最低電位差以上であ
   るときに動作可能を示す信号を前記演算回路に供給する
   レベルモニタ回路を有することを特徴とする請求項１、
   ２または３に記載の非接触型ＩＣカード。
5. 【請求項５】 前記電圧発生回路は、前記第１の出力端
   子と接地点との電位差と、前記第２の出力端子と接地点
   との電位差を、回路の動作が保証される最大電位差以下
   に制限する手段を備えた高電圧保護回路を有することを
   特徴とする請求項１、２、３または４に記載の非接触型
   ＩＣカード。
6. 【請求項６】 前記不揮発性メモリは、 複数のワード線と複数のビット線と、 それぞれ１つのトランジスタとそのトランジスタのソー
   スまたはドレインの一方に接続された強誘電体キャパシ
   タとを有し、前記トランジスタのゲートは前記複数のワ
   ード線の一つに接続され、そのトランジスタのソースま
   たはドレインの他方は前記複数のビット線の一つに接続
   されている複数のメモリセルと、 前記複数のメモリセルの各々の強誘電体キャパシタの他
   端に接続されて接地電位を与える共通プレートと、 前記複数のビット線を入力信号に応じて第１の電源電位
   または接地電位にプリチャージするプリチャージ回路
   と、 前記複数のワード線の一つを読出しのために駆動するワ
   ード線駆動回路と、 前記複数のビット線に接続され、各ビット線に接続され
   たメモリセルから読み出された信号を検出するためのセ
   ンス回路と、 を有する強誘電体メモリからなり、 アクセス開始直後、前記メモリセルに対して、前記ビッ
   ト線を第１の電源電位にプリチャージして読出し書込み
   動作を行なう第１の動作モードと、 前記第１の動作モード終了以後アクセス終了まで、前記
   メモリセルに対して、前記ビット線を接地電位にプリチ
   ャージして読出し書込み動作を行なう第２の動作モード
   と、 に従って動作するように構成されてなることを特徴とす
   る請求項１、２、３、４または５に記載の非接触型ＩＣ
   カード。
7. 【請求項７】 前記不揮発性メモリは、 複数のワード線と複数のビット線と、 それぞれ１つのトランジスタとそのトランジスタのソー
   スまたはドレインの一方に接続された強誘電体キャパシ
   タとを有し、前記トランジスタのゲートは前記複数のワ
   ード線の一つに接続され、そのトランジスタのソースま
   たはドレインの他方は前記複数のビット線の一つに接続
   されている複数のメモリセルと、 前記複数のメモリセルの各々の強誘電体キャパシタの他
   端に接続されて接地電位を与える共通プレートと、 第一導電型基板上に第二導電型領域が設けられ、該第二
   導電型領域上に第１の第一導電型領域と第２の第一導電
   型領域が設けられ、第１の第一導電型領域上に一群の前
   記メモリセルが設けられた第１のメモリアレーと、第２
   の第一導電領域上に一群の前記メモリセルが設けられた
   第２のメモリアレーと、 前記第１のメモリアレーに格納されたデータを第２のメ
   モリアレーに転送する手段と、 前記転送動作後に少なくとも前記第１の第一導電型領域
   を接地電位とする手段と、 第１の電源電位と接地電位とのほぼ中間の第３の電位を
   発生する電位発生回路と、 前記複数のビット線を入力信号に応じて第１の電源電位
   あるいは第３の電位にプリチャージするプリチャージ回
   路と、 前記複数のワード線の一つを読出しのために駆動するワ
   ード線駆動回路と、 前記複数のビット線に接続され、各ビット線に接続され
   たメモリセルから読み出された信号を検出するためのセ
   ンス回路と、 を有する強誘電体メモリからなり、 アクセス開始直後、前記第１のメモリアレーに属するメ
   モリセルに対して、前記ビット線を第１の電源電位にプ
   リチャージして読出し動作を行なうとともに、読み出さ
   れた情報を第２のメモリアレーに属するメモリセルに書
   き込む第１の動作モードと、 前記第１の動作モード終了以後アクセス終了まで、前記
   第２のメモリアレーに属するメモリセルに対して、前記
   ビット線を第３の電位にプリチャージして読出し書込み
   動作を行い、前記第１の第一導電型領域は接地電位に固
   定する第２の動作モードと、 アクセス終了直後、前記第２のメモリアレーに属するメ
   モリセルに対して、前記ビット線を第３の電位にプリチ
   ャージし、第１の電源電位あるいは第２の電源電位に増
   幅して情報を読み出すとともに、読み出された情報を前
   記第１のメモリアレーに属するメモリセルに書き込む第
   ３の動作モードと、 に従って動作するように構成されてなることを特徴とす
   る請求項１、２、３、４または５に記載の非接触型ＩＣ
   カード。
8. 【請求項８】 前記第２のメモリアレーに属するメモリ
   セルのワード線を、第１の電源電位と第２の電源電位と
   の間で駆動させて動作を行なうように構成されてなるこ
   とを特徴とする請求項７に記載の非接触型ＩＣカード。
9. 【請求項９】 前記不揮発性メモリは、 複数のワード線と複数のビット線と、 それぞれ１つのトランジスタとそのトランジスタのソー
   スまたはドレインの一方に接続された強誘電体キャパシ
   タとを有し、前記トランジスタのゲートは前記複数のワ
   ード線の一つに接続され、そのトランジスタのソースま
   たはドレインの他方は前記複数のビット線の一つに接続
   されている複数のメモリセルと、 それぞれ前記複数のワード線の一つに対応してそれぞれ
   その対応するワード線と平行に配置され、該対応するワ
   ード線の一つに接続された一群のメモリセルの各々の強
   誘電体キャパシタの他端に接続されている複数のプレー
   ト線と、 前記複数のビット線を第２の電源電位にプリチャージす
   るプリチャージ回路と、 前記複数のワード線の一つを読出しのために駆動するワ
   ード線駆動回路と、 前記複数のビット線に接続され、各ビット線に接続され
   たメモリセルから読み出された信号を検出するためのセ
   ンス回路と、 を有する強誘電体メモリからなり、 前記ビット線を第２の電源電位にプリチャージして読出
   し、書込み動作を行なうよう構成されてなることを特徴
   とする請求項１、２、３、４または５に記載の非接触型
   ＩＣカード。
10. 【請求項１０】 前記不揮発性メモリは電気的に書込み
    消去可能なＥＥＰＲＯＭであり、前記第１の電源電位を
    昇圧する内部昇圧回路を備え、該内部昇圧回路により昇
    圧した電圧を書込みまたは消去動作のための高圧系の制
    御に用い、前記第２の電源電位を読出し動作のための低
    圧系の制御に用いることを特徴とする請求項１、２、
    ３、４または５に記載の非接触型ＩＣカード。
11. 【請求項１１】 前記不揮発性メモリは電気的に書込み
    可能でかつ電気的に一括消去可能なフラッシュメモリで
    あり、前記第１の電源電位を昇圧する内部昇圧回路及び
    内部降圧回路を備え、前記内部昇圧回路により昇圧した
    電圧を書込みまたは消去動作に用い、前記内部降圧回路
    で降圧した電圧を読出し動作に用いることを特徴とする
    請求項１、２、３、４または５に記載の非接触型ＩＣカ
    ード。