JP2596144B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は不揮発性半導体記憶装置に関し、更に詳述す
れば不揮発性RAMのセンス系の改良に関するものであ
る。
れば不揮発性RAMのセンス系の改良に関するものであ
る。
第４図，第５図及び第６図は、IEEE J.Solid−State
Circuits,Vol.23,PP86−90,Feb.1988に記載されている
従来の不揮発性半導体記憶装置の回路図であり、第７
図、第８図及び第９図はその動作のタイミングチャート
である。
Circuits,Vol.23,PP86−90,Feb.1988に記載されている
従来の不揮発性半導体記憶装置の回路図であり、第７
図、第８図及び第９図はその動作のタイミングチャート
である。
第４図は４ビットの構成で示している。メモリセル１
（３）及び２（４）にはコントロールゲート線CGL1（CG
L2）とビット線BL1（BL2）とが接続されている。コント
ロールゲート線CGL1（CGL2）は高電圧切換スイッチ５
（７）とプリチャージ回路11（13）とトランジスタ38
（40）のドレインとに接続されている。ビット線BL1（B
L2）は高電圧切換スイッチ６（８）とプリチャージ回路
12（14）とトランジスタ39（41）のドレインとに接続さ
れている。
（３）及び２（４）にはコントロールゲート線CGL1（CG
L2）とビット線BL1（BL2）とが接続されている。コント
ロールゲート線CGL1（CGL2）は高電圧切換スイッチ５
（７）とプリチャージ回路11（13）とトランジスタ38
（40）のドレインとに接続されている。ビット線BL1（B
L2）は高電圧切換スイッチ６（８）とプリチャージ回路
12（14）とトランジスタ39（41）のドレインとに接続さ
れている。
メモリセル１（２）及び３（４）にはワード線WL1（W
L2）が接続されており、ワード線WL1（WL2）には高電圧
切換スイッチ９（10）が接続されている。またメモリセ
ル1,2,3,4にはEER信号が与えられる。
L2）が接続されており、ワード線WL1（WL2）には高電圧
切換スイッチ９（10）が接続されている。またメモリセ
ル1,2,3,4にはEER信号が与えられる。
高電圧切換スイッチ5,6,7,8,9,10には高電圧VPPとク
ロック信号φが与えられる。また高電圧切換スイッチ９
及び10にはロウデコーダ17からロウデコード信号が与え
られている。そしてロウデコーダ17にはＸアドレス信号
とロウデコーダ活性化信号WLEとが与えられる。ロウデ
コーダ17はロウデコーダ活性化信号WLEが“H"レベルの
ときに、Ｘアドレス信号によってワード線WL1又はWL2を
選択するようになっている。
ロック信号φが与えられる。また高電圧切換スイッチ９
及び10にはロウデコーダ17からロウデコード信号が与え
られている。そしてロウデコーダ17にはＸアドレス信号
とロウデコーダ活性化信号WLEとが与えられる。ロウデ
コーダ17はロウデコーダ活性化信号WLEが“H"レベルの
ときに、Ｘアドレス信号によってワード線WL1又はWL2を
選択するようになっている。
前記トランジスタ38（39）のソースにはデータ線DL1
（▲▼１）が接続されており、トランジスタ40（4
1）のソースにはデータ線DL2（▲▼２）が接続され
ている。これらのトランジスタ38,39,40,41の各ゲート
にはBLT信号が与えられる。そしてトランジスタ38（3
9）はBLT信号に応じて導通し、コントロールゲート線CG
L1（ビット線BL1）とデータ線DL1（▲▼１）とを接
続するようになっている。トランジスタ40（41）はBLT
信号に応じて導通し、コントロールゲート線CGL2（ビッ
ト線BL2）とデータDL2（▲▼２）とを接続するよう
になっている。
（▲▼１）が接続されており、トランジスタ40（4
1）のソースにはデータ線DL2（▲▼２）が接続され
ている。これらのトランジスタ38,39,40,41の各ゲート
にはBLT信号が与えられる。そしてトランジスタ38（3
9）はBLT信号に応じて導通し、コントロールゲート線CG
L1（ビット線BL1）とデータ線DL1（▲▼１）とを接
続するようになっている。トランジスタ40（41）はBLT
信号に応じて導通し、コントロールゲート線CGL2（ビッ
ト線BL2）とデータDL2（▲▼２）とを接続するよう
になっている。
データ線DL1（DL2）と▲▼１（▲▼２）との
間にはトランジスタ42（43）が接続されており、このト
ランジスタ42,43のゲートにはイコライズ信号BLEQが与
えられる。そしてトランジスタ42（43）はイコライズ信
号BLEQに応じて導通し、データ線DL1（DL2）と▲▼
１（▲▼２）とを同電位にするようになっている。
間にはトランジスタ42（43）が接続されており、このト
ランジスタ42,43のゲートにはイコライズ信号BLEQが与
えられる。そしてトランジスタ42（43）はイコライズ信
号BLEQに応じて導通し、データ線DL1（DL2）と▲▼
１（▲▼２）とを同電位にするようになっている。
データ線DL1（DL2）と▲▼１（▲▼２）との
間にはセンスアンプ15（16）が接続されている。センス
アンプ15（16）はデータ線DL1（DL2）と▲▼１（▲
▼２）との間の電位差を増幅するようになってい
る。なお、センスアンプ15,16はセンスアンプ活性化信
号0,S0に応じて導通するトランジスタ48,49により能
動化される。
間にはセンスアンプ15（16）が接続されている。センス
アンプ15（16）はデータ線DL1（DL2）と▲▼１（▲
▼２）との間の電位差を増幅するようになってい
る。なお、センスアンプ15,16はセンスアンプ活性化信
号0,S0に応じて導通するトランジスタ48,49により能
動化される。
データ線DL1（▲▼１）は更にトランジスタ44（4
5）のドレインに接続されており、データ線DL2（▲
▼２）はトランジスタ46（47）のドレインと接続されて
いる。トランジスタ44,46の各ソースはI/O線27と、トラ
ンジスタ45,47の各ソースは▲▼線28と接続され
ている。
5）のドレインに接続されており、データ線DL2（▲
▼２）はトランジスタ46（47）のドレインと接続されて
いる。トランジスタ44,46の各ソースはI/O線27と、トラ
ンジスタ45,47の各ソースは▲▼線28と接続され
ている。
トランジスタ44（46）,45（47）のゲートには、コラ
ムデコーダ18からコラムデコード信号CD1（CD2）が与え
られる。コラムデコーダ18にはＹアドレス信号及びコラ
ムデコーダ活性化信号YGEが与えられる。コラムデコー
ダ18は、コラムデコーダ活性化信号YGEに応じてＹアド
レス信号より、コラムデコード信号CD1又はCD2を出力す
るようになっている。コラムデコーダ18はコラムデコー
ド信号CD1を出力したとき、トランジスタ44,45を導通さ
せて、データ線DL1をI/O線27と接続し、データ線▲
▼１を▲▼線28と接続する。
ムデコーダ18からコラムデコード信号CD1（CD2）が与え
られる。コラムデコーダ18にはＹアドレス信号及びコラ
ムデコーダ活性化信号YGEが与えられる。コラムデコー
ダ18は、コラムデコーダ活性化信号YGEに応じてＹアド
レス信号より、コラムデコード信号CD1又はCD2を出力す
るようになっている。コラムデコーダ18はコラムデコー
ド信号CD1を出力したとき、トランジスタ44,45を導通さ
せて、データ線DL1をI/O線27と接続し、データ線▲
▼１を▲▼線28と接続する。
またコラムデコード信号CD2が出力されたときには、
トランジスタ46,47が導通し、データ線DL2をI/O線27と
接続し、データ線▲▼２を▲▼線28と接続す
るようになっている。
トランジスタ46,47が導通し、データ線DL2をI/O線27と
接続し、データ線▲▼２を▲▼線28と接続す
るようになっている。
前記センスアンプ15,16は第５図に示すようにトラン
ジスタ151,152,153,154により構成されている。トラン
ジスタ151（152）と153（154）とが直列接続されてお
り、それら直列回路は互いに並列接続されている。トラ
ンジスタ151（152）と153（154）との接続部は、トラン
ジスタ152,154（151,153）のゲートとデータ線DL1（▲
▼１）又はDL2（▲▼２）とに接続される。
ジスタ151,152,153,154により構成されている。トラン
ジスタ151（152）と153（154）とが直列接続されてお
り、それら直列回路は互いに並列接続されている。トラ
ンジスタ151（152）と153（154）との接続部は、トラン
ジスタ152,154（151,153）のゲートとデータ線DL1（▲
▼１）又はDL2（▲▼２）とに接続される。
第６図はメモリセル1,2,3,4の回路図である。EEPROM
メモリトランジスタ101のドレイン102とコントロールゲ
ート103との間にRAMのメモリセルたる容量106が接続さ
れている。更にEEPROMメモリトランジスタ101のドレイ
ン102はセレクトトランジスタ107のソースと接続され、
EEPROMメモリトランジスタ101のコントロールゲート103
はセレクトトランジスタ108のソースと接続されてい
る。セレクトトランジスタ107,108の各ゲートはワード
線WL1と接続され、セレクトトランジスタ107のドレイン
はビット線BL1又はBL2と接続され、セレクトトランジス
タ108のドレインはコントロールゲート線CGL1又はCGL2
と接続される。更に、EEPROMメモリトランジスタ101の
ソース104はソース線トランジスタ109のドレインと接続
されている。このソース線トランジスタ109はEEPROMメ
モリトランジスタ101のデータ読出し時に、そのソース
に電源線Vccから電流を供給する。
メモリトランジスタ101のドレイン102とコントロールゲ
ート103との間にRAMのメモリセルたる容量106が接続さ
れている。更にEEPROMメモリトランジスタ101のドレイ
ン102はセレクトトランジスタ107のソースと接続され、
EEPROMメモリトランジスタ101のコントロールゲート103
はセレクトトランジスタ108のソースと接続されてい
る。セレクトトランジスタ107,108の各ゲートはワード
線WL1と接続され、セレクトトランジスタ107のドレイン
はビット線BL1又はBL2と接続され、セレクトトランジス
タ108のドレインはコントロールゲート線CGL1又はCGL2
と接続される。更に、EEPROMメモリトランジスタ101の
ソース104はソース線トランジスタ109のドレインと接続
されている。このソース線トランジスタ109はEEPROMメ
モリトランジスタ101のデータ読出し時に、そのソース
に電源線Vccから電流を供給する。
次にこの不揮発性半導体記憶装置の動作を説明する。第
７図はDRAMの動作のタイミングチャート、第８図はEEPR
OMのデータ書込み時のタイミングチャート、第９図はEE
PROMのデータ読出し時のタイミングチャートである。
７図はDRAMの動作のタイミングチャート、第８図はEEPR
OMのデータ書込み時のタイミングチャート、第９図はEE
PROMのデータ読出し時のタイミングチャートである。
先ず、通常のDRAMの動作について説明する。DRAM動作
時には、EER信号は“L"レベルであり、EEPROMメモリト
ランジスタ101のソースは電気的にフローティング状態
となっていて、セレクトトランジスタ107及び108により
選択される容量106にデータが蓄積されるようになる。
時には、EER信号は“L"レベルであり、EEPROMメモリト
ランジスタ101のソースは電気的にフローティング状態
となっていて、セレクトトランジスタ107及び108により
選択される容量106にデータが蓄積されるようになる。
始めに、メモリセルデータ“0"を書込む場合について
説明する。データの書込みは、図示しないライトイネー
ブル信号が“L"レベルになると始まる。それによってコ
ラムデコーダ活性化信号YGEが“H"レベルになり、選択
されたコラムのＹゲートトランジスタ44,45が導通す
る、そして、“0"の書込み時には、I/O線27は“L"レベ
ルであり、▲▼線28は“H"レベルであるので、デ
ータ線DL1は“L"レベルであり、データ線▲▼１は
“H"レベルとなる。このときトランジスタ38,39はBLT信
号が“L"レベルのため非導通になっており、またセンス
アンプ活性化信号０は“L"レベルとなっていて、セン
スアンプ15は活性化されている。このため入力データは
直ちにセンスアンプ15に蓄積される。
説明する。データの書込みは、図示しないライトイネー
ブル信号が“L"レベルになると始まる。それによってコ
ラムデコーダ活性化信号YGEが“H"レベルになり、選択
されたコラムのＹゲートトランジスタ44,45が導通す
る、そして、“0"の書込み時には、I/O線27は“L"レベ
ルであり、▲▼線28は“H"レベルであるので、デ
ータ線DL1は“L"レベルであり、データ線▲▼１は
“H"レベルとなる。このときトランジスタ38,39はBLT信
号が“L"レベルのため非導通になっており、またセンス
アンプ活性化信号０は“L"レベルとなっていて、セン
スアンプ15は活性化されている。このため入力データは
直ちにセンスアンプ15に蓄積される。
次にコラムデコーダ活性化信号YGEが“L"レベルとな
り、BLT信号が“H"レベルになる。そしてセンスアンプ1
5により、コントロールゲート線CGL1は“L"レベルとな
り、ビット線BL1は“H"レベルに夫々充放電される。次
にロウデコーダ活性化信号WLEが“H"レベルになるとロ
ウデコーダ17はワード線WL1を選択する。
り、BLT信号が“H"レベルになる。そしてセンスアンプ1
5により、コントロールゲート線CGL1は“L"レベルとな
り、ビット線BL1は“H"レベルに夫々充放電される。次
にロウデコーダ活性化信号WLEが“H"レベルになるとロ
ウデコーダ17はワード線WL1を選択する。
このようにしてEEPROMメモリトランジスタ101のドレ
イン102が“H"レベルになり、そのゲート103が“L"レベ
ルに充電され、容量106にデータが蓄積される。入力デ
ータが“1"のときも同様の動作を行う。
イン102が“H"レベルになり、そのゲート103が“L"レベ
ルに充電され、容量106にデータが蓄積される。入力デ
ータが“1"のときも同様の動作を行う。
次に同じ動作における“0"の読出しについて説明す
る。先ず図示しない▲▼信号が“L"レベルになり、
BLT信号が“H"レベルとなってトランジスタ38,39,40,41
が導通すると、コントロールゲート線CGL1（CGL2）とデ
ータ線DL1（DL2）とが、またビット線BL1（BL2）とデー
タ線１（▲▼２）とが夫々接続される。
る。先ず図示しない▲▼信号が“L"レベルになり、
BLT信号が“H"レベルとなってトランジスタ38,39,40,41
が導通すると、コントロールゲート線CGL1（CGL2）とデ
ータ線DL1（DL2）とが、またビット線BL1（BL2）とデー
タ線１（▲▼２）とが夫々接続される。
次いで、センスアンプ活性化信号０が“H"レベルに
なってセンスアンプ15が非活性化される。
なってセンスアンプ15が非活性化される。
次にイコライズ信号BLEQが“H"レベルとなり、トラン
ジスタ42,43が導通すると、コントロールゲート線CGL1
とデータ線DL1とが、またビット線BL1とデータ線▲
▼１とが、更にコントロールゲート線CGL2とデータ線DL
2とが、またビット線BL2とデータ線▲▼２とが夫々
同電位にイコライズされる。そして、イコライズ信号BL
EQが“L"レベルになるとともに、ロウデコーダ活性化信
号WLEが“H"レベルになる。そうするとロウデコーダ17
はワード線WL1を選択して“H"レベルにし、メモリセル
のEEPROMメモリトランジスタ101のドレイン102及びコン
トロールゲート103が、夫々ビット線BL1とコントロール
ゲート線CGL1と接続され、それらの間に僅かの電位差を
生じさせる。
ジスタ42,43が導通すると、コントロールゲート線CGL1
とデータ線DL1とが、またビット線BL1とデータ線▲
▼１とが、更にコントロールゲート線CGL2とデータ線DL
2とが、またビット線BL2とデータ線▲▼２とが夫々
同電位にイコライズされる。そして、イコライズ信号BL
EQが“L"レベルになるとともに、ロウデコーダ活性化信
号WLEが“H"レベルになる。そうするとロウデコーダ17
はワード線WL1を選択して“H"レベルにし、メモリセル
のEEPROMメモリトランジスタ101のドレイン102及びコン
トロールゲート103が、夫々ビット線BL1とコントロール
ゲート線CGL1と接続され、それらの間に僅かの電位差を
生じさせる。
その後、センスアンプ活性化信号０を“L"レベルに
して、センスアンプ15を活性化し、その電位差を増幅す
る。このようにして容量106のデータはセンスアンプ15
に蓄積され、更にビット線BL1,コントロールゲート線CG
L1が夫々“H"レベル，“L"レベルになり、改めて容量10
6にデータの再書込みが行われる。その後、ロウデコー
ダ活性化信号WLEを“L"レベルにした後、コラムデコー
ダ活性化信号YGEを“H"レベルとし、Ｙゲートトランジ
スタ44,45を導通させて、データがI/O線27,▲▼
線28から読出される。
して、センスアンプ15を活性化し、その電位差を増幅す
る。このようにして容量106のデータはセンスアンプ15
に蓄積され、更にビット線BL1,コントロールゲート線CG
L1が夫々“H"レベル，“L"レベルになり、改めて容量10
6にデータの再書込みが行われる。その後、ロウデコー
ダ活性化信号WLEを“L"レベルにした後、コラムデコー
ダ活性化信号YGEを“H"レベルとし、Ｙゲートトランジ
スタ44,45を導通させて、データがI/O線27,▲▼
線28から読出される。
次にEEPROMの書込み動作を第８図とともに説明する。
先ず、図示しないモード切換信号を例えば“L"レベルに
設定して、EEPROMモードにする。始めにデータを書込む
場合、入力データをセンスアンプ15にラッチするまで
は、前述したDRAMの動作の場合と同様に動作する。その
後、センスアンプ15にラッチされたデータは、メモリセ
ル１のEEPROMメモリトランジスタ101に不揮発な書込み
がなされる。以下にこれを内部サイクルと言う。
先ず、図示しないモード切換信号を例えば“L"レベルに
設定して、EEPROMモードにする。始めにデータを書込む
場合、入力データをセンスアンプ15にラッチするまで
は、前述したDRAMの動作の場合と同様に動作する。その
後、センスアンプ15にラッチされたデータは、メモリセ
ル１のEEPROMメモリトランジスタ101に不揮発な書込み
がなされる。以下にこれを内部サイクルと言う。
コラムデコーダ活性化信号YGEが“L"レベルになった
後、コラムデコード信号CD1が“L"レベルとなって、ト
ランジスタ44,45が非導通になり、ロウデコーダ活性化
信号WLEが“H"レベルになるとワード線WL1が“H"レベル
になる。
後、コラムデコード信号CD1が“L"レベルとなって、ト
ランジスタ44,45が非導通になり、ロウデコーダ活性化
信号WLEが“H"レベルになるとワード線WL1が“H"レベル
になる。
一方、内部サイクルに入るとともに、図示しないチャ
ージポンプによって不揮発な書込みのための高電圧プロ
グラムパルスたる高電圧VPPが15乃至20V程度の値にな
る。但し内部サイクル以外では0Vである。
ージポンプによって不揮発な書込みのための高電圧プロ
グラムパルスたる高電圧VPPが15乃至20V程度の値にな
る。但し内部サイクル以外では0Vである。
また、各ビット線BL1,BL2、コントロールゲート線CGL
1,CGL2、ワード線WL1,WL2に設けられた高電圧切換スイ
ッチ5,6,7,8,9,10を活性化するために、図示しない発振
器から５〜10MHz程度の発振周波数のクロック信号φが
内部サイクル期間中に発振する。したがって、これら高
電圧切換スイッチ5,6,7,8,9,10によって選択されたワー
ド線WL1は高電圧VPPの値まで立上がる。
1,CGL2、ワード線WL1,WL2に設けられた高電圧切換スイ
ッチ5,6,7,8,9,10を活性化するために、図示しない発振
器から５〜10MHz程度の発振周波数のクロック信号φが
内部サイクル期間中に発振する。したがって、これら高
電圧切換スイッチ5,6,7,8,9,10によって選択されたワー
ド線WL1は高電圧VPPの値まで立上がる。
更に、例えば入力データが“0"のときには、ビット線
BL1が“H"レベルとなり、コントロールゲート線CGL1は
“L"レベルになっているので、高電圧切換スイッチ５に
よってビット線BL1は高電圧VPPの値に立上り、コントロ
ールゲート線CGL1は0Vのままとなる。
BL1が“H"レベルとなり、コントロールゲート線CGL1は
“L"レベルになっているので、高電圧切換スイッチ５に
よってビット線BL1は高電圧VPPの値に立上り、コントロ
ールゲート線CGL1は0Vのままとなる。
即ち、EEPROMメモリトランジスタ101のドレイン102に
は高電圧VPPが与えられ、フローティングゲート105から
電子が引き抜かれ、EEPROMメモリトランジスタ101のし
きい値電圧Vthは負の方向にシフトして、“0"の書込み
が行われる。なお、“1"の書込み時には、同様にしてコ
ントロールゲート線CGL1が高電圧VPPの値に立上り、ビ
ット線BL1が0Vとなり、フローティングゲート105に電子
が注入されて、EEPROMメモリトランジスタ101のしきい
値電圧が正の方向にシフトする。
は高電圧VPPが与えられ、フローティングゲート105から
電子が引き抜かれ、EEPROMメモリトランジスタ101のし
きい値電圧Vthは負の方向にシフトして、“0"の書込み
が行われる。なお、“1"の書込み時には、同様にしてコ
ントロールゲート線CGL1が高電圧VPPの値に立上り、ビ
ット線BL1が0Vとなり、フローティングゲート105に電子
が注入されて、EEPROMメモリトランジスタ101のしきい
値電圧が正の方向にシフトする。
次にEEPROMの読出し動作を第９図とともに説明する。
初めに図示しない▲▼信号が立下り、それによって
EER信号が“H"レベルとなり、EEPROMメモリトランジス
タ101のソース104では電源電圧Vccレベル充電される。
一方▼信号の立下りでイコライズ信号BLEQが“H"に
なり、ビット線BL1とデータ線▲▼1,コントロール
ゲート線CGL1とデータ線DL1が夫々同電位にイコライズ
される。
初めに図示しない▲▼信号が立下り、それによって
EER信号が“H"レベルとなり、EEPROMメモリトランジス
タ101のソース104では電源電圧Vccレベル充電される。
一方▼信号の立下りでイコライズ信号BLEQが“H"に
なり、ビット線BL1とデータ線▲▼1,コントロール
ゲート線CGL1とデータ線DL1が夫々同電位にイコライズ
される。
次にプリチャージ信号EEPRに応じてプリチャージ回路
11,12,13,14がコントロールゲート線CGL1とデータ線D
L1,ビット線BL1とデータ線▲▼１を充電する。そし
てロウデコーダ活性化信号WLEを“H"にすると、ロウデ
コーダ17はワード線WL1を“H"レベルにするとともに、E
EPROMのメモリトランジスタ101のしきい値電圧Vthが負
のときには、プリチャージされたコントロールゲート線
CGL1の電位によってEEPROMメモリトランジスタ101が導
通し、ビット線BL1とデータ線▲▼１が更にコント
ロールゲート線CGL1のレベル以上に充電される。例え
ば、コントロールゲート線CGL1が3Vであり、EEPROMメモ
リトランジスタ101のしきい値電圧Vthが−1Vとすると、
ビット線BL1のレベルは4Vになる。またEEPROMメモリト
ランジスタ101のしきい値電圧Vthが正のときには、EEPR
OMメモリトランジスタ101は導通せず、ビット線BL1とデ
ータ線▲▼１は充電されず、プリチャージレベルの
ままとなる。
11,12,13,14がコントロールゲート線CGL1とデータ線D
L1,ビット線BL1とデータ線▲▼１を充電する。そし
てロウデコーダ活性化信号WLEを“H"にすると、ロウデ
コーダ17はワード線WL1を“H"レベルにするとともに、E
EPROMのメモリトランジスタ101のしきい値電圧Vthが負
のときには、プリチャージされたコントロールゲート線
CGL1の電位によってEEPROMメモリトランジスタ101が導
通し、ビット線BL1とデータ線▲▼１が更にコント
ロールゲート線CGL1のレベル以上に充電される。例え
ば、コントロールゲート線CGL1が3Vであり、EEPROMメモ
リトランジスタ101のしきい値電圧Vthが−1Vとすると、
ビット線BL1のレベルは4Vになる。またEEPROMメモリト
ランジスタ101のしきい値電圧Vthが正のときには、EEPR
OMメモリトランジスタ101は導通せず、ビット線BL1とデ
ータ線▲▼１は充電されず、プリチャージレベルの
ままとなる。
したがって、EEPROMメモリトランジスタ101に“1"が
書込まれているとき、センスアンプ15により“1"を読出
すときには、プリチャージレベルに差を設けて、ビット
線BL1とデータ線▲▼１との電位が、コントロール
ゲート線CGL1とデータ線DL1との電位よりも少なくとも
低くなるようにする必要がある。つまり、ワード線WL1
を“H"レベルにして、センスアンプ15を最適条件で駆動
させるには、センス時におけるコントロールゲート線CG
L1とデータ線DL1とのレベルが、同じくセンス時のビッ
ト線BL1とデータ線▲▼１の夫々の“0"書込み時
と、“1"書込み時のレベルの中間になるように、コント
ロールゲート線CGL1とデータ線DL1、ビット線BL1とデー
タ線▲▼１のプリチャージレベルを設定するのが良
い。また、このような不揮発性半導体記憶装置とは別
に、ダミーセル及びダミーセンスアンプ回路を用いた不
揮発性半導体メモリ回路が、特開昭58−118095号公報に
示されている。
書込まれているとき、センスアンプ15により“1"を読出
すときには、プリチャージレベルに差を設けて、ビット
線BL1とデータ線▲▼１との電位が、コントロール
ゲート線CGL1とデータ線DL1との電位よりも少なくとも
低くなるようにする必要がある。つまり、ワード線WL1
を“H"レベルにして、センスアンプ15を最適条件で駆動
させるには、センス時におけるコントロールゲート線CG
L1とデータ線DL1とのレベルが、同じくセンス時のビッ
ト線BL1とデータ線▲▼１の夫々の“0"書込み時
と、“1"書込み時のレベルの中間になるように、コント
ロールゲート線CGL1とデータ線DL1、ビット線BL1とデー
タ線▲▼１のプリチャージレベルを設定するのが良
い。また、このような不揮発性半導体記憶装置とは別
に、ダミーセル及びダミーセンスアンプ回路を用いた不
揮発性半導体メモリ回路が、特開昭58−118095号公報に
示されている。
ところで、従来の不揮発性半導体記憶装置のコントロ
ールゲート線及びビット線はプリチャージ回路によりプ
リチャージされるが、プリチャージ回路にはメモリトラ
ンジスタとは異なるフローティングゲートを有しないト
ランジスタを用いており、それによりプリチャージレベ
ルが決められており、一方、“0"が書込まれたメモリセ
ルによって充電されるビット線レベルは、メモリトラン
ジスタの書込み特性、つまりそのしきい値電圧により決
定されている。しかし乍ら、メモリトランジスタとフロ
ーティングゲートを有しないトランジスタとはそのプロ
セスが異なるため、メモリトランジスタのみにプロセス
に起因する書込み特性のバラツキが生じることがあり、
その場合にはその特性を補正できず十分なセンスマージ
ンがまた特開昭58−118095号公報の不揮発性半導体メモ
リ回路は、ビット線電位を検出するセンスアンプ回路以
外に、ダミーセンスアンプ回路を必要とし、回路パター
ンの面積が大きくなる。また、メモリセルのデータ読出
し時には、コントロールゲート線以外の回路へダミーセ
ンスアンプ回路から電流を流し続ける必要があり、消費
電流が大きいという問題がある。
ールゲート線及びビット線はプリチャージ回路によりプ
リチャージされるが、プリチャージ回路にはメモリトラ
ンジスタとは異なるフローティングゲートを有しないト
ランジスタを用いており、それによりプリチャージレベ
ルが決められており、一方、“0"が書込まれたメモリセ
ルによって充電されるビット線レベルは、メモリトラン
ジスタの書込み特性、つまりそのしきい値電圧により決
定されている。しかし乍ら、メモリトランジスタとフロ
ーティングゲートを有しないトランジスタとはそのプロ
セスが異なるため、メモリトランジスタのみにプロセス
に起因する書込み特性のバラツキが生じることがあり、
その場合にはその特性を補正できず十分なセンスマージ
ンがまた特開昭58−118095号公報の不揮発性半導体メモ
リ回路は、ビット線電位を検出するセンスアンプ回路以
外に、ダミーセンスアンプ回路を必要とし、回路パター
ンの面積が大きくなる。また、メモリセルのデータ読出
し時には、コントロールゲート線以外の回路へダミーセ
ンスアンプ回路から電流を流し続ける必要があり、消費
電流が大きいという問題がある。
本発明は斯かる問題に鑑み、回路パターンの面積を小
さくでき、消費電流が少なく、メモリトランジスタの特
性にバラツキが生じても十分なセンスマージンが得られ
る不揮発性半導体記憶装置を提供することを目的とす
る。
さくでき、消費電流が少なく、メモリトランジスタの特
性にバラツキが生じても十分なセンスマージンが得られ
る不揮発性半導体記憶装置を提供することを目的とす
る。
本発明に係る不揮発性半導体記憶装置は、メモリセル
のデータ読出し時には、所定の電源線と接続されたダミ
ーセルを介してコントロールゲート線に電位が与えら
れ、電源線からメモリセルのデータに応じてビット線に
電位が与えられるようになしており、コントロールゲー
ト線とビット線との電位差を増幅して検出するセンスア
ンプを備え、ダミーセルはメモリセルからビット線へ流
れる電流より少ない電流をコントロールゲート線へ流す
構成にする。
のデータ読出し時には、所定の電源線と接続されたダミ
ーセルを介してコントロールゲート線に電位が与えら
れ、電源線からメモリセルのデータに応じてビット線に
電位が与えられるようになしており、コントロールゲー
ト線とビット線との電位差を増幅して検出するセンスア
ンプを備え、ダミーセルはメモリセルからビット線へ流
れる電流より少ない電流をコントロールゲート線へ流す
構成にする。
メモリセルのデータ読出し時には、ダミーセルにより
メモリセルからビット線へ流れる電流より少ない電流
を、電源線からコントロールゲート線へ供給する。また
電源線からメモリセルのデータに応じてビット線へ電流
を供給する。これにより、コントロールゲート線とビッ
ト線との間の電位差が大きくなる。この電位差をセンス
アンプが検出する。
メモリセルからビット線へ流れる電流より少ない電流
を、電源線からコントロールゲート線へ供給する。また
電源線からメモリセルのデータに応じてビット線へ電流
を供給する。これにより、コントロールゲート線とビッ
ト線との間の電位差が大きくなる。この電位差をセンス
アンプが検出する。
よって、メモリセルにおけるトランジスタの特性のバ
ラツキによるセンスマージンの不足を解消できる。
ラツキによるセンスマージンの不足を解消できる。
以下本発明をその実施例を示す図面によって詳述す
る。
る。
第１図は本発明に係る不揮発性半導体記憶装置の回路
図である。この不揮発性半導体記憶装置は２ビットの構
成で示している。メモリセル１（３）にはコントロール
ゲート線CGL1（CGL2）とビット線BL1（BL2）とが接続さ
れている。
図である。この不揮発性半導体記憶装置は２ビットの構
成で示している。メモリセル１（３）にはコントロール
ゲート線CGL1（CGL2）とビット線BL1（BL2）とが接続さ
れている。
コントロールゲート線CGL1（CGL2）は高電圧切換スイ
ッチ５（７）とトランジスタ38（40）とダミーセル20
（21）とに接続されている。ビット線BL1（BL2）は高電
圧切換スイッチ６（８）とトランジスタ39（41）のドレ
インとに接続されている。そしてメモリセル1,3及び高
電圧切換スイッチ９にはワード線WL1が接続されてお
り、またメモリセル1,3にはEER線が接続されている。ダ
ミーセル20,21及び高電圧切換スイッチ10にはダミーワ
ード線DWLが接続されており、ダミーセル20,21にはリフ
ァレンス電位線Vrefが接続されている。
ッチ５（７）とトランジスタ38（40）とダミーセル20
（21）とに接続されている。ビット線BL1（BL2）は高電
圧切換スイッチ６（８）とトランジスタ39（41）のドレ
インとに接続されている。そしてメモリセル1,3及び高
電圧切換スイッチ９にはワード線WL1が接続されてお
り、またメモリセル1,3にはEER線が接続されている。ダ
ミーセル20,21及び高電圧切換スイッチ10にはダミーワ
ード線DWLが接続されており、ダミーセル20,21にはリフ
ァレンス電位線Vrefが接続されている。
高電圧切換スイッチ4,5,6,7,8,9,10には高電圧VPPと
クロック信号φとが与えられる。また高電圧切換スイッ
チ9,10にはロウデコーダ17からロウデコード信号が与え
られている。
クロック信号φとが与えられる。また高電圧切換スイッ
チ9,10にはロウデコーダ17からロウデコード信号が与え
られている。
そしてロウデコーダ17にはＸアドレス信号とロウデコ
ーダ活性化信号WLEとが与えられる。ロウデコーダ17は
ロウデコーダ活性化信号WLEが“H"レベルのときに、Ｘ
アドレス信号によってワード線WL1又はダミーワード線D
WLを選択するようになっている。
ーダ活性化信号WLEとが与えられる。ロウデコーダ17は
ロウデコーダ活性化信号WLEが“H"レベルのときに、Ｘ
アドレス信号によってワード線WL1又はダミーワード線D
WLを選択するようになっている。
前記トランジスタ38（39）のソースにはデータ線DL1
（▲▼１）が接続されており、トランジスタ40（4
1）のソースにはデータ線DL2（▲▼２）が接続され
ている。これらのトランジスタ38,39,40,41の各ゲート
にはBLT信号が与えられる。そしてトランジスタ38（3
9）はBLT信号に応じて導通し、コントロール信号CGL
1（ビット線BL1）とデータ線DL1（▲▼１）とを接
続するようになっている。トランジスタ40（41）はBLT
信号に応じて導通し、コントロールゲート線CGL2（ビッ
ト線BL2）とデータ線DL2（▲▼２）とを接続するよ
うになっている。
（▲▼１）が接続されており、トランジスタ40（4
1）のソースにはデータ線DL2（▲▼２）が接続され
ている。これらのトランジスタ38,39,40,41の各ゲート
にはBLT信号が与えられる。そしてトランジスタ38（3
9）はBLT信号に応じて導通し、コントロール信号CGL
1（ビット線BL1）とデータ線DL1（▲▼１）とを接
続するようになっている。トランジスタ40（41）はBLT
信号に応じて導通し、コントロールゲート線CGL2（ビッ
ト線BL2）とデータ線DL2（▲▼２）とを接続するよ
うになっている。
データ線DL1（DL2）と▲▼１（▲▼２）との
間にはトランジスタ42（43）が接続されており、このト
ランジスタ42,43のゲートにはイコライズ信号BLEQが与
えられる。そしてトランジスタ42（43）はイコライズ信
号BLEQに応じて導通し、データ線DL1（DL2）と▲▼
１（▲▼２）とを同電位にするようになっている。
間にはトランジスタ42（43）が接続されており、このト
ランジスタ42,43のゲートにはイコライズ信号BLEQが与
えられる。そしてトランジスタ42（43）はイコライズ信
号BLEQに応じて導通し、データ線DL1（DL2）と▲▼
１（▲▼２）とを同電位にするようになっている。
データ線DL1（DL2）と▲▼１（▲▼２）との
間にはセンスアンプ15（16）が接続されている。センス
アンプ15（16）はデータ線DL1（DL2）と▲▼１（▲
▼２）との間の電位差を増幅するようになってい
る。なお、センスアンプ15,16はセンスアンプ活性化信
号0,S0に応じて導通するトランジスタ48,49により能
動化される。
間にはセンスアンプ15（16）が接続されている。センス
アンプ15（16）はデータ線DL1（DL2）と▲▼１（▲
▼２）との間の電位差を増幅するようになってい
る。なお、センスアンプ15,16はセンスアンプ活性化信
号0,S0に応じて導通するトランジスタ48,49により能
動化される。
データ線DL1（▲▼１）は更にトランジスタ44（4
5）のドレインに接続されており、データ線DL2（▲
▼２）はトランジスタ46（47）のドレインと接続されて
いる。トランジスタ44,46の各ソースはI/O線27と、トラ
ンジスタ45,47の各ソースは▲▼線28と接続され
ている。
5）のドレインに接続されており、データ線DL2（▲
▼２）はトランジスタ46（47）のドレインと接続されて
いる。トランジスタ44,46の各ソースはI/O線27と、トラ
ンジスタ45,47の各ソースは▲▼線28と接続され
ている。
トランジスタ44（46）,45（47）のゲートには、コラ
ムデコーダ18からコラムデコード信号CD1（CD2）が与え
られる。コラムデコーダ18にはＹアドレス信号及びコラ
ムデコーダ活性化信号YGEが与えられる。コラムデコー
ダ18は、コラムデコーダ活性化信号YGEに応じて、Ｙア
ドレス信号に基づいて、コラムデコード信号CD1又はCD2
を出力するようになっている。コラムデコーダ18はコラ
ムデコード信号CD1を出力したとき、トランジスタ44,45
を導通させて、データ線DL1をI/O線27と接続し、データ
線▲▼１を▲▼線28と接続する。
ムデコーダ18からコラムデコード信号CD1（CD2）が与え
られる。コラムデコーダ18にはＹアドレス信号及びコラ
ムデコーダ活性化信号YGEが与えられる。コラムデコー
ダ18は、コラムデコーダ活性化信号YGEに応じて、Ｙア
ドレス信号に基づいて、コラムデコード信号CD1又はCD2
を出力するようになっている。コラムデコーダ18はコラ
ムデコード信号CD1を出力したとき、トランジスタ44,45
を導通させて、データ線DL1をI/O線27と接続し、データ
線▲▼１を▲▼線28と接続する。
またコラムデコード信号CD2が出力されたときには、
トランジスタ46,47が夫々導通し、データ線DL2をI/O線2
7と接続し、データ線▲▼２を▲▼線28と接
続するようになっている。
トランジスタ46,47が夫々導通し、データ線DL2をI/O線2
7と接続し、データ線▲▼２を▲▼線28と接
続するようになっている。
前記センスアンプ15,16及びメモリセル1,3は第５図及
び第６図に示した回路と同様の回路となっている。
び第６図に示した回路と同様の回路となっている。
第２図はダミーセル20,21の回路図である。夫々のダ
ミーセル20,21はコントロールゲート線選択トランジス
タ207とメモリトランジスタ201と降圧用トランジスタ20
9とを直列接続しており、選択トランジスタ207はコント
ロールゲート線CGL1又はCGL2と接続され、そのゲートは
ダミーワード線DWLと接続される。メモリトランジスタ2
01のゲートは接地される。降圧用トランジスタ209は電
源線VCCと接続され、そのゲートはリファレンス電位線V
refと接続される。また選択トランジスタ207とメモリト
ランジスタ201との接続部は容量206を介して接地され
る。なお、リファレンス電位線Vrefには例えば3Vを、電
源線VCCには5Vを与える。またメモリトランジスタ201の
しきい値電圧は、メモリセルのメモリトランジスタ101
に“0"を書込んだときはそれと同一の例えば−3Vに、
“1"を書込んだときは3Vに設定している。
ミーセル20,21はコントロールゲート線選択トランジス
タ207とメモリトランジスタ201と降圧用トランジスタ20
9とを直列接続しており、選択トランジスタ207はコント
ロールゲート線CGL1又はCGL2と接続され、そのゲートは
ダミーワード線DWLと接続される。メモリトランジスタ2
01のゲートは接地される。降圧用トランジスタ209は電
源線VCCと接続され、そのゲートはリファレンス電位線V
refと接続される。また選択トランジスタ207とメモリト
ランジスタ201との接続部は容量206を介して接地され
る。なお、リファレンス電位線Vrefには例えば3Vを、電
源線VCCには5Vを与える。またメモリトランジスタ201の
しきい値電圧は、メモリセルのメモリトランジスタ101
に“0"を書込んだときはそれと同一の例えば−3Vに、
“1"を書込んだときは3Vに設定している。
次にこのように構成した不揮発性半導体記憶装置の動
作をその動作のタイミングチャートを示す第３図ととも
に説明する。DRAMの動作及びEEPROMの書込み動作の場合
は、ダミーワード線DWLが非選択になり、第７図及び第
８図により前述したと同様の動作をする。
作をその動作のタイミングチャートを示す第３図ととも
に説明する。DRAMの動作及びEEPROMの書込み動作の場合
は、ダミーワード線DWLが非選択になり、第７図及び第
８図により前述したと同様の動作をする。
さて、EEPROMの読出し動作の場合は、初めにEEPROMモ
ードが選択されて、BLT信号が立上るとトランジスタ38,
39,40,41が導通し、またイコライズ信号BLEQが立上ると
トランジスタ42,43が導通する。それによりトランジス
タ38,39,40,41によりコントロールゲート線CGL1とデー
タ線DL1とが、ビット線BL1とデータ線▲▼１とがコ
ントロールゲート線CGL2とデータ線DL2とが、ビット線B
L2とデータ線▲▼２とが各別に接続され、またトラ
ンジスタ42,43によりコントロールゲート線CGL1とデー
タ線DL1及びビット線BL1とデータ線▲▼１が、また
コントロールゲート線CGL2とデータ線DL2及びビット線B
L2とデータ線▲▼２が、夫々イコライズされつつ図
示しない接地用のトランジスタを介して接地される。
ードが選択されて、BLT信号が立上るとトランジスタ38,
39,40,41が導通し、またイコライズ信号BLEQが立上ると
トランジスタ42,43が導通する。それによりトランジス
タ38,39,40,41によりコントロールゲート線CGL1とデー
タ線DL1とが、ビット線BL1とデータ線▲▼１とがコ
ントロールゲート線CGL2とデータ線DL2とが、ビット線B
L2とデータ線▲▼２とが各別に接続され、またトラ
ンジスタ42,43によりコントロールゲート線CGL1とデー
タ線DL1及びビット線BL1とデータ線▲▼１が、また
コントロールゲート線CGL2とデータ線DL2及びビット線B
L2とデータ線▲▼２が、夫々イコライズされつつ図
示しない接地用のトランジスタを介して接地される。
このときBLT信号の立上りとともにEER信号が立上り、
各メモリセル1,3（第６図参照）では、電源線VCCからト
ランジスタ109を介してメモリトランジスタ101のソース
104を充電し始める。次にワード線WL1及びダミーワード
線DWLが選択されて、メモリセル1,3内のトランジスタ10
7,108が導通し、電源線VCCはトランジスタ101が導通す
るとビット線BL1,BL2と接続される。選択されたメモリ
セル1,3のデータが“0"のときメモリトランジスタ101が
導通してビット線BL1,BL2が充電される。一方、ダミー
セル20,21（第２図参照）内のトランジスタ207が導通
し、降圧用トランジスタ209はリファレンス電位線Vref
の電圧により導通していて、メモリトランジスタ201の
ソースを充電している。ところでダミーセル20,21のし
きい値電圧は、メモリセル1,3のメモリトランジスタ101
に“0"を書込んだときのしきい値電圧と同一にしてある
ため、メモリトランジスタ201が導通すると電源線VCCは
コントロールゲート線CGL1,CGL2と接続されて、コント
ロールゲート線CGL1,CGL2が充電される。ところで、ダ
ミーセル20,21においては降圧用トランジスタ209のゲー
トにはリファレンス電位線Vrefの3V程度の電圧が与えら
れているために、そのトランジスタ209の電流はその3V
に相当する大きさになっている。しかるにメモリセル1,
3においては、トランジスタ109のゲートには3Vより高い
5VのEER信号の電圧が与えられているから、そのトラン
ジスタ109を通じて流れる電流はトランジスタ209のそれ
より大きい。そのためコントロールゲート線CGL1,CGL2
の電位は、常にビット線BL1,BL2の電位より低く設定さ
れる。
各メモリセル1,3（第６図参照）では、電源線VCCからト
ランジスタ109を介してメモリトランジスタ101のソース
104を充電し始める。次にワード線WL1及びダミーワード
線DWLが選択されて、メモリセル1,3内のトランジスタ10
7,108が導通し、電源線VCCはトランジスタ101が導通す
るとビット線BL1,BL2と接続される。選択されたメモリ
セル1,3のデータが“0"のときメモリトランジスタ101が
導通してビット線BL1,BL2が充電される。一方、ダミー
セル20,21（第２図参照）内のトランジスタ207が導通
し、降圧用トランジスタ209はリファレンス電位線Vref
の電圧により導通していて、メモリトランジスタ201の
ソースを充電している。ところでダミーセル20,21のし
きい値電圧は、メモリセル1,3のメモリトランジスタ101
に“0"を書込んだときのしきい値電圧と同一にしてある
ため、メモリトランジスタ201が導通すると電源線VCCは
コントロールゲート線CGL1,CGL2と接続されて、コント
ロールゲート線CGL1,CGL2が充電される。ところで、ダ
ミーセル20,21においては降圧用トランジスタ209のゲー
トにはリファレンス電位線Vrefの3V程度の電圧が与えら
れているために、そのトランジスタ209の電流はその3V
に相当する大きさになっている。しかるにメモリセル1,
3においては、トランジスタ109のゲートには3Vより高い
5VのEER信号の電圧が与えられているから、そのトラン
ジスタ109を通じて流れる電流はトランジスタ209のそれ
より大きい。そのためコントロールゲート線CGL1,CGL2
の電位は、常にビット線BL1,BL2の電位より低く設定さ
れる。
それにより、コントロールゲート線CGL1,CGL2とビッ
ト線BL1,BL2との間には所定の電位差を確実に与えるこ
とができる。その後、センスアンプ活性化信号S0が与え
られて、センスアンプ15,16がその電位差を増幅してデ
ータを読出しラッチする。続いてコラムデコーダ活性化
信号YGEが立上り、コラムデコーダ信号CD1,CD2が出力さ
れてトランジスタ44,45,46,47が導通してセンスアンプ1
5,16にラッチされたデータ“0"がI/O線27、▲▼
線28に読出されて出力される。また選択されたメモリセ
ル1,3のデータが“1"のときには、ビット線BL1,BL2が充
電されず、その電位が接地レベルのため、コントロール
ゲート線CGL1,CGL2の電位より低く、センスアンプ15,16
のセンス時にその電位差が増幅されてデータ“1"が“0"
と同様に読出される。
ト線BL1,BL2との間には所定の電位差を確実に与えるこ
とができる。その後、センスアンプ活性化信号S0が与え
られて、センスアンプ15,16がその電位差を増幅してデ
ータを読出しラッチする。続いてコラムデコーダ活性化
信号YGEが立上り、コラムデコーダ信号CD1,CD2が出力さ
れてトランジスタ44,45,46,47が導通してセンスアンプ1
5,16にラッチされたデータ“0"がI/O線27、▲▼
線28に読出されて出力される。また選択されたメモリセ
ル1,3のデータが“1"のときには、ビット線BL1,BL2が充
電されず、その電位が接地レベルのため、コントロール
ゲート線CGL1,CGL2の電位より低く、センスアンプ15,16
のセンス時にその電位差が増幅されてデータ“1"が“0"
と同様に読出される。
このように本発明の不揮発性半導体記憶装置は、メモ
リトランジスタの特性のバラツキにより生じるセンスマ
ージンの不足を解消できる。また、第９図に示すよう
に、EEPROMの読出し時に、従来はEEPR信号を“H"レベル
にするとともにコントロールゲート線及びビット線の信
号レベルを所定値に設定する必要があったが、本発明に
よればその必要がなく、そのためメモリセルのアクセス
を高速にできる。
リトランジスタの特性のバラツキにより生じるセンスマ
ージンの不足を解消できる。また、第９図に示すよう
に、EEPROMの読出し時に、従来はEEPR信号を“H"レベル
にするとともにコントロールゲート線及びビット線の信
号レベルを所定値に設定する必要があったが、本発明に
よればその必要がなく、そのためメモリセルのアクセス
を高速にできる。
なお、本実施例ではメモリセル1,3のデータをともに
読出したが、メモリセル1,3のいずれか一方のデータを
読出す場合でも同様の効果が得られる。
読出したが、メモリセル1,3のいずれか一方のデータを
読出す場合でも同様の効果が得られる。
〔発明の効果〕 以上詳述したように本発明は、メモリセルのデータ読
出し時に、コントロールゲート線の電位を制御するため
にセンスアンプ以外のダミーセンスアンプを備える必要
がなく、コントロールゲート線以外の回路に電流を流し
続ける必要がないから、回路パターンの面積を小さくで
き、消費電流を抑制できる。またダミーセルを用いてコ
ントロールゲート線をビット線とは異なる電位に充電す
るようにしたので、コントロールゲート線とビット線と
の間に十分な電位差を与え得て、センスアンプのセンス
マージンを拡大でき、メモリトランジスタの特性のバラ
ツキによるセンスマージンの不足を解消することができ
る。更に従来はEEPR信号を“H"レベルに設定し、コント
ロールゲート線及びビット線を所定値に設定するサイク
ルが必要であったが、本発明によれば、その必要がなく
なり、それによりメモリセルのアクセスを高速にできる
等の優れた効果を奏する。
出し時に、コントロールゲート線の電位を制御するため
にセンスアンプ以外のダミーセンスアンプを備える必要
がなく、コントロールゲート線以外の回路に電流を流し
続ける必要がないから、回路パターンの面積を小さくで
き、消費電流を抑制できる。またダミーセルを用いてコ
ントロールゲート線をビット線とは異なる電位に充電す
るようにしたので、コントロールゲート線とビット線と
の間に十分な電位差を与え得て、センスアンプのセンス
マージンを拡大でき、メモリトランジスタの特性のバラ
ツキによるセンスマージンの不足を解消することができ
る。更に従来はEEPR信号を“H"レベルに設定し、コント
ロールゲート線及びビット線を所定値に設定するサイク
ルが必要であったが、本発明によれば、その必要がなく
なり、それによりメモリセルのアクセスを高速にできる
等の優れた効果を奏する。
第１図は本発明に係る不揮発性半導体記憶装置の回路
図、第２図はダミーセルの回路図、第３図はEEPROMとし
ての読出し動作のタイミングチャート、第４図は従来の
不揮発性半導体記憶装置の回路図、第５図はセンスアン
プの回路図、第６図はメモリセルの回路図、第７図はそ
のDRAM動作のタイミングチャート、第８図はEEPROM書込
み動作のタイミングチャート、第９図はEEPROM読出し動
作のタイミングチャートである。 1,3……メモリセル、5,6…10……高電圧切換スイッチ、
15,16……センスアンプ、17……ロウデコーダ、18……
コラムデコーダ、20,21……ダミーセル、CGL1,CGL2……
コントロールゲート線、BL1,BL2……ビット線、DL1,D
L2,▲▼1,▲▼２……データ線、DWL……ダミー
ワード線 なお、図中、同一符号は同一、又は相当部分を示す。
図、第２図はダミーセルの回路図、第３図はEEPROMとし
ての読出し動作のタイミングチャート、第４図は従来の
不揮発性半導体記憶装置の回路図、第５図はセンスアン
プの回路図、第６図はメモリセルの回路図、第７図はそ
のDRAM動作のタイミングチャート、第８図はEEPROM書込
み動作のタイミングチャート、第９図はEEPROM読出し動
作のタイミングチャートである。 1,3……メモリセル、5,6…10……高電圧切換スイッチ、
15,16……センスアンプ、17……ロウデコーダ、18……
コラムデコーダ、20,21……ダミーセル、CGL1,CGL2……
コントロールゲート線、BL1,BL2……ビット線、DL1,D
L2,▲▼1,▲▼２……データ線、DWL……ダミー
ワード線 なお、図中、同一符号は同一、又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中山 武志 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 宮脇 好和 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭58−118095（ＪＰ，Ａ)
Claims (1)
- 【請求項１】メモリセルをコントロールゲート線及びビ
ット線と接続しており、そのコントロールゲート線及び
ビット線に与える電気量を制御してデータの読出し、書
込み、消去をなし得る不揮発性半導体記憶装置におい
て、 前記メモリセルのデータ読出し時には、所定の電源線と
接続されたダミーセルを介して前記コントロールゲート
線に電位が与えられ、前記電源線からメモリセルのデー
タに応じて前記ビット線に電位が与えられるようになし
ており、コントロールゲート線とビット線との電位差を
増幅して検出するセンスアンプを備え、前記ダミーセル
は前記メモリから前記ビット線へ流れる電流より少ない
電流を、前記コントロールゲート線へ流すべく構成して
あることを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30052889A JP2596144B2 (ja) | 1989-11-16 | 1989-11-16 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30052889A JP2596144B2 (ja) | 1989-11-16 | 1989-11-16 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03160693A JPH03160693A (ja) | 1991-07-10 |
| JP2596144B2 true JP2596144B2 (ja) | 1997-04-02 |
Family
ID=17885908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30052889A Expired - Lifetime JP2596144B2 (ja) | 1989-11-16 | 1989-11-16 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2596144B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6038799B2 (ja) * | 1981-12-29 | 1985-09-03 | 富士通株式会社 | 不揮発性半導体メモリ回路 |
-
1989
- 1989-11-16 JP JP30052889A patent/JP2596144B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03160693A (ja) | 1991-07-10 |
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