JPH1173167A - Display control device - Google Patents
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- JPH1173167A JPH1173167A JP9234449A JP23444997A JPH1173167A JP H1173167 A JPH1173167 A JP H1173167A JP 9234449 A JP9234449 A JP 9234449A JP 23444997 A JP23444997 A JP 23444997A JP H1173167 A JPH1173167 A JP H1173167A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、マイクロコンピュ
ータと結合されて動作する表示制御装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display control device which operates in combination with a microcomputer.
【０００２】[0002]
【従来の技術】図２は従来の表示制御装置を示す回路ブ
ロック図である。図２において、（１）は１チップ型の
マイクロコンピュータである。マイクロコンピュータ
（１）内部には、従来の技術を説明する際に必要な構成
要件が示されている。（２）はＲＯＭ（例えばマスクＲ
ＯＭ）であり、マイクロコンピュータ（１）の動作を制
御する為のプログラムデータが格納されている。（３）
はインストラクションレジスタであり、ＲＯＭ（２）の
読み出しデータを保持するものである。（４）はインス
トラクションデコーダであり、インストラクションレジ
スタ（３）の保持データを解読して制御信号を出力する
ものである。マイクロコンピュータ（１）は、前記制御
信号に従って、各種の論理演算動作を実行する。（５）
はアキュムレータであり、演算データ等を一時保持する
ものである。（６）はＲＡＭ（例えばスタティックＲＡ
Ｍ）であり、演算データ等がアキュムレータ（５）を介
して書き込まれるものである。（７）はＲＯＭであり、
後述する液晶パネルに所定表示する為の表示データがテ
ーブルデータとして格納されたものであり、マイクロコ
ンピュータ（１）外部に設けられる。特に、前記液晶パ
ネルに所定表示を行う時、ＲＯＭ（２）のプログラムデ
ータの解読結果に従って、ＲＯＭ（７）の表示データが
アキュムレータ（５）を介してＲＡＭ（６）に書き込ま
れた状態となる。（８）はタイミングジェネレータであ
り、マイクロコンピュータ（１）の為のシステムクロッ
ク、液晶表示動作の基となるクロックＣＫを発生するも
のである。尚、前記クロックＣＫの周期は、システムク
ロックの周期に比べて非常に長い。2. Description of the Related Art FIG. 2 is a circuit block diagram showing a conventional display control device. In FIG. 2, (1) is a one-chip microcomputer. Inside the microcomputer (1), components necessary for explaining the conventional technology are shown. (2) is a ROM (for example, a mask R
OM), and stores program data for controlling the operation of the microcomputer (1). (3)
Is an instruction register for holding data read from the ROM (2). An instruction decoder (4) decodes data held in the instruction register (3) and outputs a control signal. The microcomputer (1) executes various logical operation operations according to the control signal. (5)
Is an accumulator for temporarily storing operation data and the like. (6) is a RAM (for example, a static RA
M), in which operation data and the like are written via the accumulator (5). (7) is a ROM,
Display data for predetermined display on a liquid crystal panel described later is stored as table data, and is provided outside the microcomputer (1). Particularly, when a predetermined display is performed on the liquid crystal panel, the display data of the ROM (7) is written to the RAM (6) via the accumulator (5) according to the result of decoding the program data of the ROM (2). . Reference numeral (8) denotes a timing generator which generates a system clock for the microcomputer (1) and a clock CK which is a basis of a liquid crystal display operation. Note that the cycle of the clock CK is much longer than the cycle of the system clock.
【０００３】（９）は液晶パネル（表示パネル）であ
り、ｍ本のコモン電極及びｎ本のセグメント電極をマト
リクス配置し、コモン電極及びセグメント電極の交点に
おけるコモン駆動電圧及びセグメント駆動電圧の電位差
が実効値電圧以上となった時にドット表示を可能とする
ものである。（１０）はコモン駆動回路であり、液晶パ
ネル（９）にコモン駆動電圧を供給するものである。
（１１）はセグメント駆動回路であり、液晶パネル
（９）にセグメント駆動電圧を供給するものである。[0003] (9) is a liquid crystal panel (display panel) in which m common electrodes and n segment electrodes are arranged in a matrix, and the potential difference between the common drive voltage and the segment drive voltage at the intersection of the common electrode and the segment electrode. When the voltage becomes equal to or higher than the effective value voltage, dot display is enabled. (10) is a common drive circuit for supplying a common drive voltage to the liquid crystal panel (9).
(11) is a segment drive circuit for supplying a segment drive voltage to the liquid crystal panel (9).
【０００４】（１２）は表示用ＲＡＭであり、液晶パネ
ル（９）に所定表示する為の表示データがマイクロコン
ピュータ（１）のプログラム命令の解読結果に従ってＲ
ＡＭ（６）から読み出されて書き込まれるものである。
表示用ＲＡＭ（１２）の各アドレスは、液晶パネル
（９）の各表示位置に１対１に対応している。表示用Ｒ
ＡＭ（１２）に書き込まれる表示データは論理値「１」
又は論理値「０」のバイナリデータである。表示データ
の各ビットは液晶パネル（９）の各表示ドットに対応す
る。即ち、表示データの所定ビットが論理値「１」の時
は対応ドットの点灯を指示し、表示データの所定ビット
が論理値「０」の時は対応ドットの消灯を指示する。
尚、表示用ＲＡＭ（１２）の１ワードはｘビットとす
る。[0004] Reference numeral 12 denotes a display RAM, in which display data for predetermined display on the liquid crystal panel 9 is stored in accordance with the decoding result of a program instruction of the microcomputer 1.
It is read from AM (6) and written.
Each address of the display RAM (12) has a one-to-one correspondence with each display position of the liquid crystal panel (9). R for display
The display data written to AM (12) is a logical value "1".
Alternatively, it is binary data of logical value “0”. Each bit of the display data corresponds to each display dot of the liquid crystal panel (9). That is, when the predetermined bit of the display data has the logical value "1", the corresponding dot is instructed to be turned on, and when the predetermined bit of the display data is the logical value "0", the corresponding dot is turned off.
One word of the display RAM (12) is x bits.
【０００５】（１３）はパラレルシリアル変換回路であ
り、表示用ＲＡＭ（１２）からｘビット単位で読み出さ
れた表示データをパラレル状態からシリアル状態へ変換
するものである。（１４）はｎビットのシフトレジスタ
であり、シフトクロックＳＣＫに同期して、パラレルシ
リアル変換回路（１３）から出力されるシリアル状態の
表示データをｎビットまで順次シフトして保持するもの
である。（１５）はｎビットのラッチ回路であり、シフ
トレジスタ（１４）が保持しているｎビットの表示デー
タをラッチするものである。セグメント駆動回路（１
１）は、ラッチ回路（１５）がラッチしている論理値
「１」又は論理値「０」から成るｎビットの表示データ
に応答したセグメント駆動電圧を発生するものである。
セグメント駆動回路（１１）は、論理値「１」の表示デ
ータが供給された時は液晶パネル（９）の対応ドットを
点灯させる為のセグメント駆動電圧を発生し、一方、論
理値「０」の表示データが供給された時は液晶パネル
（９）の対応ドットを消灯させる為のセグメント駆動電
圧を発生する。以上より、液晶パネル（９）の１行分の
ドット表示が実行される。（１６）はアドレスレジスタ
であり、表示用ＲＡＭ（１２）への表示データの書き込
みアドレスを保持するものである。（１７）はアドレス
レジスタであり、表示用ＲＡＭ（１２）からの表示デー
タの読み出しアドレスを保持するものである。尚、書き
込み及び読み出し専用のアドレスレジスタ（１６）（１
７）を設けた理由は、表示用ＲＡＭ（１２）の或るアド
レスに表示データを書き込みながらも、表示用ＲＡＭ
（１２）の別のアドレスから表示データを読み出す機能
を持たせたいからである。表示用ＲＡＭ（１２）がシン
グルポートの場合、書き込みアドレス及び読み出しアド
レスの指定は、マイクロコンピュータ（１）の１マシン
サイクルを構成する複数のシステムクロックの異なるタ
イミングを利用すればよい。（１８）は切換回路であ
り、マイクロコンピュータ（１）から出力される書き込
み許可信号＊ＷＲがローレベルの時はアドレスレジスタ
（１６）側と接続され、マイクロコンピュータ（１）か
ら出力される読み出し許可信号＊ＲＥがローレベルの時
はアドレスレジスタ（１７）側と接続される。A parallel-serial conversion circuit (13) converts display data read from the display RAM (12) in x-bit units from a parallel state to a serial state. Reference numeral (14) denotes an n-bit shift register, which sequentially shifts serial display data output from the parallel-serial conversion circuit (13) to n bits in synchronization with the shift clock SCK and holds the display data. (15) is an n-bit latch circuit for latching the n-bit display data held by the shift register (14). Segment drive circuit (1
1) generates a segment drive voltage in response to n-bit display data consisting of a logical value "1" or a logical value "0" latched by the latch circuit (15).
The segment driving circuit (11) generates a segment driving voltage for lighting the corresponding dot of the liquid crystal panel (9) when the display data of the logical value "1" is supplied, while the segment driving circuit (11) has the logical value "0". When the display data is supplied, a segment drive voltage for turning off the corresponding dot of the liquid crystal panel (9) is generated. As described above, dot display for one line of the liquid crystal panel (9) is executed. An address register (16) holds an address for writing display data to the display RAM (12). An address register (17) holds the read address of the display data from the display RAM (12). The write and read-only address registers (16) (1
The reason for providing 7) is that while writing display data to a certain address of the display RAM (12),
This is because it is desired to provide a function of reading display data from another address in (12). When the display RAM (12) has a single port, the write address and the read address may be specified using different timings of a plurality of system clocks constituting one machine cycle of the microcomputer (1). Reference numeral (18) denotes a switching circuit, which is connected to the address register (16) when the write enable signal * WR output from the microcomputer (1) is at a low level, and enables read output from the microcomputer (1). When the signal * RE is at low level, it is connected to the address register (17).
【０００６】（１９）はポートであり、表示用ＲＡＭ
（１２）の為のアドレスデータ及び書き込みデータを通
過させるものである。（２０）はバッファであり、表示
用ＲＡＭ（１２）を書き込み状態とする時は、ローレベ
ルの書き込み許可信号＊ＷＲが印加されて活性化され
る。（２１）は制御回路であり、書き込み許可信号＊Ｗ
Ｒ及び読み出し許可信号＊ＲＥの状態に応じて、前記ク
ロックＣＫを加工するものである。即ち、制御回路（２
１）は、書き込み許可信号＊ＷＲがローレベルの時は、
表示用ＲＡＭ（１２）の書き込みの為のタイミング信号
ＴＳを発生し、読み出し許可信号＊ＲＥがローレベルの
時は、表示用ＲＡＭ（１２）の読み出しの為のタイミン
グ信号ＴＳと、シフトレジスタ（１４）のシフトクロッ
クＳＣＫと、ラッチ回路（１５）のラッチクロックＬＣ
Ｋとを発生する。勿論、表示用ＲＡＭ（１２）を読み出
し状態とした時のタイミング信号ＴＳ、シフトクロック
ＳＣＫ、ラッチクロックＬＣＫの周波数は、液晶パネル
（９）の交番周波数に対応した周波数となっている。制
御回路（２１）は、表示ＲＡＭ（１２）の全アドレスに
表示データを書き込んだ時、即ち、表示ＲＡＭ（１２）
に液晶パネル（９）の１画面に相当する表示データを書
き込んだ時、終了信号ＥＮＤを出力する。(19) is a port, which is a display RAM.
It passes the address data and write data for (12). Reference numeral (20) denotes a buffer, and when the display RAM (12) is in a write state, a low-level write enable signal * WR is applied and activated. (21) is a control circuit, which is a write enable signal * W
The clock CK is processed according to the state of R and the read enable signal * RE. That is, the control circuit (2
1) When the write enable signal * WR is at a low level,
A timing signal TS for writing to the display RAM (12) is generated. When the read enable signal * RE is at a low level, a timing signal TS for reading from the display RAM (12) and a shift register (14) are output. ) And the latch clock LC of the latch circuit (15).
And K. Of course, the frequencies of the timing signal TS, the shift clock SCK, and the latch clock LCK when the display RAM (12) is in the read state are frequencies corresponding to the alternating frequency of the liquid crystal panel (9). The control circuit (21) writes the display data to all the addresses of the display RAM (12), that is, the display circuit (12).
When the display data corresponding to one screen of the liquid crystal panel (9) is written in the LCD panel, an end signal END is output.
【０００７】ＮＯＲゲート（２２）（２３）はＲＳフリ
ップフロップを構成し、ＮＯＲゲート（２２）の一方の
入力端子（セット端子）はインバータ（２４）を介して
書き込み許可信号＊ＷＲと接続され、ＮＯＲゲート（２
３）の一方の入力端子（リセット端子）は終了信号ＥＮ
Ｄと接続される。即ち、前記ＲＳフリップフロップは、
表示用ＲＡＭ（１２）への書き込みを開始する時にセッ
トされ、表示用ＲＡＭ（１２）への書き込みを終了した
時にリセットされる。（２５）はフラグであり、前記Ｒ
Ｓフリップフロップの出力がセットされる。フラグ（２
５）の内容はポート（１９）の１ビットにセットされ、
ポート（１９）の当該１ビットの内容はマイクロコンピ
ュータ（１）に取り込まれ、表示用ＲＡＭ（１２）の書
き込みの終了の判断に使用される。The NOR gates (22) and (23) constitute an RS flip-flop. One input terminal (set terminal) of the NOR gate (22) is connected to a write enable signal * WR via an inverter (24). NOR gate (2
One input terminal (reset terminal) of 3) is an end signal EN
Connected to D. That is, the RS flip-flop is
It is set when writing to the display RAM (12) is started, and is reset when writing to the display RAM (12) is completed. (25) is a flag, and the R
The output of the S flip-flop is set. Flag (2
The content of 5) is set to one bit of port (19),
The content of the one bit of the port (19) is taken into the microcomputer (1), and is used to determine the end of the writing to the display RAM (12).
【０００８】表示用ＲＡＭ（１２）を書き込み状態とす
る時、マイクロコンピュータ（１）のプログラム命令の
解読結果に従って以下の様に動作する。先ず、書き込み
許可信号＊ＷＲがローレベルになると、切換回路（１
８）がアドレスレジスタ（１６）側と接続され、バッフ
ァ（２０）が活性化され、制御回路（２１）がクロック
ＣＫに基づいてタイミング信号ＴＳを発生し、更に、フ
ラグ（２５）が論理値「１」となってマイクロコンピュ
ータ（１）が表示用ＲＡＭ（１２）の書き込み開始状態
を認識する。次に、ＲＡＭ（６）から表示用ＲＡＭ（１
２）の為のアドレスデータが読み出され、当該アドレス
データはポート（１９）及び切換回路（１８）を介して
アドレスレジスタ（１６）にセットされ、表示用ＲＡＭ
（１２）はアドレス指定される。次に、ＲＡＭ（６）か
ら表示用ＲＡＭ（１２）の為の表示データが読み出さ
れ、当該表示データはポート（１９）を介してバッファ
（２０）に一時保持される。当該表示データはタイミン
グ信号ＴＳに同期して表示用ＲＡＭ（１２）の指定アド
レスに書き込まれる。以上の動作を繰り返し、表示用Ｒ
ＡＭ（１２）の全アドレスに表示データが書き込まれ
る。When the display RAM (12) is in the write state, it operates as follows according to the result of decoding the program instruction of the microcomputer (1). First, when the write enable signal * WR becomes low level, the switching circuit (1
8) is connected to the address register (16) side, the buffer (20) is activated, the control circuit (21) generates the timing signal TS based on the clock CK, and the flag (25) is set to the logical value ""1" and the microcomputer (1) recognizes the writing start state of the display RAM (12). Next, from the RAM (6), the display RAM (1
The address data for 2) is read, and the address data is set in the address register (16) via the port (19) and the switching circuit (18), and the display RAM
(12) is addressed. Next, display data for the display RAM (12) is read from the RAM (6), and the display data is temporarily stored in the buffer (20) via the port (19). The display data is written to a designated address of the display RAM (12) in synchronization with the timing signal TS. By repeating the above operation, the display R
Display data is written to all addresses of the AM (12).
【０００９】[0009]
【発明が解決しようとする課題】ところで、図２の従来
回路では、マイクロコンピュータ（１）のシステムクロ
ックの周期の方が液晶表示に使用するクロックＣＫの周
期に比べて非常に短い点は先に述べた通りである。しか
し、表示用ＲＡＭ（１２）に供給されるタイミング信号
ＴＳはクロックＣＫを基準に作成される為、表示用ＲＡ
Ｍ（１２）をアドレス指定するタイミングと表示用ＲＡ
Ｍ（１２）に書き込み指示するタイミングとは全く独立
したものとなる。従って、マイクロコンピュータ（１）
は、アドレスレジスタ（１６）にアドレスデータをセッ
トした後は、表示用ＲＡＭ（１２）に表示データが書き
込まれるまで自らの処理を中断しなければならず、時間
が無駄になってしまう問題があった。By the way, in the conventional circuit of FIG. 2, the point that the period of the system clock of the microcomputer (1) is much shorter than the period of the clock CK used for the liquid crystal display is first. As mentioned. However, since the timing signal TS supplied to the display RAM (12) is generated based on the clock CK, the display RA
Timing for Addressing M (12) and RA for Display
This is completely independent of the timing at which a write instruction is issued to M (12). Therefore, the microcomputer (1)
However, after address data is set in the address register (16), it is necessary to suspend its own processing until display data is written to the display RAM (12), and there is a problem that time is wasted. Was.
【００１０】また、クロックＣＫは、マイクロコンピュ
ータ（１）の処理待ち時間の無駄を考えると、可能な限
り、短い周期（高い周波数）に設定することが望まし
い。しかし、これでは、液晶パネルの実際の交番周波数
が予め定められた交番周波数を超えてしまって液晶表示
が不十分となったり、消費電流が多くなったりする問題
があった。It is desirable that the clock CK be set to the shortest cycle (high frequency) as much as possible, considering waste of the processing wait time of the microcomputer (1). However, in this case, there has been a problem that the actual alternating frequency of the liquid crystal panel exceeds a predetermined alternating frequency, so that the liquid crystal display becomes insufficient or the current consumption increases.
【００１１】そこで、本発明は、マイクロコンピュータ
の処理待ち時間の無駄を省き、消費電流を少なくできる
表示制御装置を提供することを目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to provide a display control device capable of reducing the current consumption by eliminating the processing wait time of the microcomputer.
【００１２】[0012]
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、表示パネルに所定表
示する為の表示データがマイクロコンピュータからの指
示に従って格納される表示ＲＡＭを有する表示制御装置
において、前記表示ＲＡＭに書き込みを行う為の第１ク
ロック信号と、前記表示ＲＡＭから読み出しを行う為の
前記第１クロック信号より周波数の低い第２クロック信
号とを、前記マイクロコンピュータから独立して出力す
ることを特徴とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and a display RAM in which display data for predetermined display on a display panel is stored in accordance with an instruction from a microcomputer. A display controller having a first clock signal for writing to the display RAM and a second clock signal having a lower frequency than the first clock signal for reading from the display RAM. And output independently.
【００１３】[0013]
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。尚、図２と同じ構成については、同一番
号を記しその説明を省略する。図１において、（２６）
は制御回路であり、マイクロコンピュータ（１）のタイ
ミングジェネレータ（８）から発生するシステムクロッ
クと書き込み許可信号＊ＷＲとが印加される。即ち、制
御回路（２６）は、表示用ＲＡＭ（１２）を書き込み状
態とする場合、マイクロコンピュータ（１）のＲＯＭ
（２）から読み出されたプログラム命令の解読結果に従
って、書き込み許可信号＊ＷＲがローレベルになると、
前記システムクロックを内部の論理回路（図示せず）を
用いて演算処理し、前記システムクロックに同期した高
い周波数を有する書き込み用のタイミング信号ＴＳ１
（第１クロック信号）を発生する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The details of the present invention will be specifically described with reference to the drawings. In addition, about the structure same as FIG. 2, the same number is described and the description is abbreviate | omitted. In FIG. 1, (26)
Is a control circuit to which a system clock generated from a timing generator (8) of the microcomputer (1) and a write enable signal * WR are applied. That is, when the display RAM (12) is set to the write state, the control circuit (26) reads the ROM of the microcomputer (1).
When the write enable signal * WR goes low according to the result of decoding the program instruction read from (2),
The system clock is subjected to arithmetic processing using an internal logic circuit (not shown), and a write timing signal TS1 having a high frequency synchronized with the system clock is written.
(A first clock signal).
【００１４】（２７）は制御回路であり、マイクロコン
ピュータ（１）に内蔵されたクロックジェネレータ
（８）から発生する図２の従来技術と同様の低い周波数
のクロックＣＫ、書き込み許可信号＊ＷＲ、及び読み出
し許可信号＊ＲＥが印加される。即ち、制御回路（２
７）は、表示用ＲＡＭ（１２）を読み出し状態とする場
合、マイクロコンピュータ（１）に内蔵されたＲＯＭ
（２）から読み出されたプログラム命令の解読結果に従
って、読み出し許可信号＊ＲＥがローレベルになると、
前記クロックＣＫを内部の論理回路（図示せず）を用い
て演算処理し、液晶パネル（９）の液晶表示の為の交番
周波数に対応した読み出し用のタイミング信号ＴＳ２
（第２クロック信号）、パラレルシリアル変換回路（１
３）からシリアル出力された表示データをシフトレジス
タ（１４）に順次シフト入力する為のシフトクロックＳ
ＣＫ、及びシフトレジスタ（１４）に蓄えられたｎビッ
トの表示データをラッチ回路（１５）にラッチさせる為
のラッチクロックＬＣＫを発生する。A control circuit (27) is a clock generator (8) built in the microcomputer (1) and has the same low frequency clock CK as the prior art shown in FIG. 2, a write enable signal * WR, and a write enable signal * WR. The read permission signal * RE is applied. That is, the control circuit (2
7) A ROM built in the microcomputer (1) when the display RAM (12) is set to the read state.
When the read enable signal * RE goes low according to the result of decoding the program instruction read from (2),
The clock CK is subjected to arithmetic processing using an internal logic circuit (not shown), and a read timing signal TS2 corresponding to an alternating frequency for liquid crystal display of a liquid crystal panel (9).
(Second clock signal), parallel-serial conversion circuit (1
3) A shift clock S for sequentially shifting the display data serially output from 3) to the shift register (14).
A latch clock LCK for latching the CK and the n-bit display data stored in the shift register (14) by the latch circuit (15) is generated.
【００１５】以上の様に、本発明の実施の形態は、表示
用ＲＡＭ（１２）を書き込み状態とする為のタイミング
信号ＴＳ１と、表示用ＲＡＭ（１２）を読み出し状態と
する為のタイミング信号ＴＳ２とを、各々独立した２種
類のクロックから得る様にしたものである。表示用ＲＡ
Ｍ（１２）の書き込み動作はパラレルシリアル変換回路
（１３）、シフトレジスタ（１４）、及びラッチ回路
（１５）の動作とは関係ない為、表示用ＲＡＭ（１２）
の書き込み用のタイミング信号ＴＳ１は、液晶パネル
（９）の交番周波数より高い周波数であっても何ら支障
はない。As described above, in the embodiment of the present invention, the timing signal TS1 for setting the display RAM (12) to the write state and the timing signal TS2 for setting the display RAM (12) to the read state are provided. Are obtained from two independent clocks. RA for display
Since the write operation of M (12) is not related to the operation of the parallel-serial conversion circuit (13), shift register (14), and latch circuit (15), the display RAM (12)
There is no problem even if the write timing signal TS1 is higher than the alternating frequency of the liquid crystal panel (9).
【００１６】従って、表示用ＲＡＭ（１２）の書き込み
動作を従来より速く実行できる。また、マイクロコンピ
ュータ（１）のシステムクロックとタイミング信号ＴＳ
１とは同期している為、表示用ＲＡＭ（１２）の書き込
み動作が終了した後は、マイクロコンピュータ（１）は
フラグ（２５）の値が論理値「１」から論理値「０」へ
変化したことを検出して他の動作を実行することも可能
となり、無駄な時間を防止できる。更に、表示用ＲＡＭ
（１２）の読み出し用のタイミング信号ＴＳ２は、液晶
パネル（９）の交番周波数に対応した低い周波数でよい
為、液晶表示が良好となると共に消費電流を低減でき
る。Therefore, the write operation of the display RAM (12) can be executed faster than in the past. Further, the system clock of the microcomputer (1) and the timing signal TS
After the writing operation of the display RAM (12) is completed, the microcomputer (1) changes the value of the flag (25) from the logical value "1" to the logical value "0" since the writing operation of the display RAM (12) is completed. It is also possible to detect that the operation has been performed and execute another operation, thereby preventing wasted time. Furthermore, display RAM
Since the read timing signal TS2 of (12) may be a low frequency corresponding to the alternating frequency of the liquid crystal panel (9), the liquid crystal display is improved and the current consumption can be reduced.
【００１７】[0017]
【発明の効果】本発明によれば、表示用ＲＡＭの書き込
み動作を従来より速く実行できる。また、マイクロコン
ピュータのシステムクロックと書き込み用のタイミング
信号とは同期している為、表示用ＲＡＭの書き込み動作
が終了した後は、マイクロコンピュータは他の動作を実
行することも可能となり、無駄な時間を防止できる。更
に、表示用ＲＡＭの読み出し用のタイミング信号は、表
示パネルの表示周波数に対応した低い周波数でよい為、
良好な表示画面を得ることができると共に消費電流を低
減できる等の利点が得られる。According to the present invention, the writing operation of the display RAM can be executed faster than in the past. Also, since the system clock of the microcomputer is synchronized with the timing signal for writing, after the writing operation of the display RAM is completed, the microcomputer can execute other operations, and the wasted time is reduced. Can be prevented. Further, the timing signal for reading the display RAM may be a low frequency corresponding to the display frequency of the display panel.
Advantages are obtained such that a good display screen can be obtained and current consumption can be reduced.
【図１】本発明の表示制御装置を示す回路ブロック図で
ある。FIG. 1 is a circuit block diagram showing a display control device of the present invention.
【図２】従来の表示制御装置を示す回路ブロック図であ
る。FIG. 2 is a circuit block diagram showing a conventional display control device.
（１） マイクロコンピュータ （９） 液晶パネル （１２） 表示用ＲＡＭ （２６）（２７） 制御回路 (1) Microcomputer (9) Liquid crystal panel (12) Display RAM (26) (27) Control circuit
Claims (1)
タがマイクロコンピュータからの指示に従って格納され
る表示ＲＡＭを有する表示制御装置において、 前記表示ＲＡＭに書き込みを行う為の第１クロック信号
と、前記表示ＲＡＭから読み出しを行う為の前記第１ク
ロック信号より周波数の低い第２クロック信号とを、前
記マイクロコンピュータから独立して出力することを特
徴とする表示制御装置。1. A display control device having a display RAM in which display data for predetermined display on a display panel is stored in accordance with an instruction from a microcomputer, wherein: a first clock signal for writing to the display RAM; A display control device for outputting, independently of the microcomputer, a second clock signal having a lower frequency than the first clock signal for reading from a display RAM.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9234449A JPH1173167A (en) | 1997-08-29 | 1997-08-29 | Display control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9234449A JPH1173167A (en) | 1997-08-29 | 1997-08-29 | Display control device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006012140A Division JP2006163434A (en) | 2006-01-20 | 2006-01-20 | Display controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1173167A true JPH1173167A (en) | 1999-03-16 |
Family
ID=16971184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9234449A Pending JPH1173167A (en) | 1997-08-29 | 1997-08-29 | Display control device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1173167A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009109835A (en) * | 2007-10-31 | 2009-05-21 | Nec Electronics Corp | Liquid crystal display, lcd driver, and operation method for lcd driver |
-
1997
- 1997-08-29 JP JP9234449A patent/JPH1173167A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009109835A (en) * | 2007-10-31 | 2009-05-21 | Nec Electronics Corp | Liquid crystal display, lcd driver, and operation method for lcd driver |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051028 |
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| RD01 | Notification of change of attorney |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060120 |