JPH1168060A - 半導体装置のキャパシター製造方法 - Google Patents
半導体装置のキャパシター製造方法Info
- Publication number
- JPH1168060A JPH1168060A JP10181205A JP18120598A JPH1168060A JP H1168060 A JPH1168060 A JP H1168060A JP 10181205 A JP10181205 A JP 10181205A JP 18120598 A JP18120598 A JP 18120598A JP H1168060 A JPH1168060 A JP H1168060A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- forming
- interlayer insulating
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 誘電体膜を形成するために使用されるシリコ
ン窒化膜のクラック（ｃｒａｃｋ）及びシニング（ｔｈ
ｉｎｎｉｎｇ）現象を防止することができ、これにより
後続の湿式酸化工程によりビットラインが酸化される等
の問題点を解決することができる半導体装置のキャパシ
ター製造方法を提供する。 【解決手段】 半導体装置のキャパシター製造方法にお
いて、半導体基板１００上に活性領域と非活性領域を定
義するために素子分離領域１０２を形成し、半導体基板
１００の活性領域上にゲート電極を形成し、これを含ん
で半導体基板１００上に不純物がドーピングされない第
１層間絶縁膜１０６を形成し、第１層間絶縁膜１０６上
にビットライン１０８を形成し、このビットライン１０
８を含んで第１層間絶縁膜１０６上に不純物がドーピン
グされない第２層間絶縁膜１１０を形成する工程を具備
する。
ン窒化膜のクラック（ｃｒａｃｋ）及びシニング（ｔｈ
ｉｎｎｉｎｇ）現象を防止することができ、これにより
後続の湿式酸化工程によりビットラインが酸化される等
の問題点を解決することができる半導体装置のキャパシ
ター製造方法を提供する。 【解決手段】 半導体装置のキャパシター製造方法にお
いて、半導体基板１００上に活性領域と非活性領域を定
義するために素子分離領域１０２を形成し、半導体基板
１００の活性領域上にゲート電極を形成し、これを含ん
で半導体基板１００上に不純物がドーピングされない第
１層間絶縁膜１０６を形成し、第１層間絶縁膜１０６上
にビットライン１０８を形成し、このビットライン１０
８を含んで第１層間絶縁膜１０６上に不純物がドーピン
グされない第２層間絶縁膜１１０を形成する工程を具備
する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置のキャパ
シター製造に関するものであり、より詳しくはビットラ
インの酸化を防止する半導体装置のキャパシター製造方
法に関するものである。
シター製造に関するものであり、より詳しくはビットラ
インの酸化を防止する半導体装置のキャパシター製造方
法に関するものである。
【０００２】
【従来の技術】半導体装置がますます高集積化され、素
子の大きさが減少されながら半導体装置のキャパシター
のキャパシタンス（ｃａｐａｃｉｔａｎｃｅ）を確保す
ることが重要な解決課題である。
子の大きさが減少されながら半導体装置のキャパシター
のキャパシタンス（ｃａｐａｃｉｔａｎｃｅ）を確保す
ることが重要な解決課題である。
【０００３】特に、キャパシタンスは誘電体の誘電率及
びキャパシターの表面積に比例するので、従来ビットラ
インの下部にキャパシターを形成する方法としては、そ
れ以上キャパシタンスを維持することは非常に難しい。
びキャパシターの表面積に比例するので、従来ビットラ
インの下部にキャパシターを形成する方法としては、そ
れ以上キャパシタンスを維持することは非常に難しい。
【０００４】このような問題点を解決するために提案さ
れた方法がキャパシターをビットラインの上部に形成す
るＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉ
ｎｅ）構造のキャパシターとして、その一般的な構造が
図１に概略的に示されている。
れた方法がキャパシターをビットラインの上部に形成す
るＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉ
ｎｅ）構造のキャパシターとして、その一般的な構造が
図１に概略的に示されている。
【０００５】図１で、符号１０は半導体基板を示し、１
２は素子間分離のためのフィルド酸化膜を示し、１４は
コンタクパッドを示し、１６及び２０は層関絶縁膜を示
し、１８はビットラインを示し、２２及び２６はシリコ
ン窒化膜を示し、２４は酸化膜を示し、２８はキャパシ
ター下部電極、すなわち、ストレージノード（ｓｔｏｒ
ａｇｅ ｎｏｄｅ）を示し、３０は誘電膜を示し、３２
はキャパシター上部電極、すなわち、プレート電極を各
々示す。ここで、層間絶縁膜１６，２０は、通常ボロン
とフォスフォラス不純物がドーピングされたＢＰＳＧ
（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔ
ｅ Ｇｌａｓｓ）膜が使用される。
２は素子間分離のためのフィルド酸化膜を示し、１４は
コンタクパッドを示し、１６及び２０は層関絶縁膜を示
し、１８はビットラインを示し、２２及び２６はシリコ
ン窒化膜を示し、２４は酸化膜を示し、２８はキャパシ
ター下部電極、すなわち、ストレージノード（ｓｔｏｒ
ａｇｅ ｎｏｄｅ）を示し、３０は誘電膜を示し、３２
はキャパシター上部電極、すなわち、プレート電極を各
々示す。ここで、層間絶縁膜１６，２０は、通常ボロン
とフォスフォラス不純物がドーピングされたＢＰＳＧ
（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔ
ｅ Ｇｌａｓｓ）膜が使用される。
【０００６】しかし、上述した半導体装置のキャパシタ
ー構造において、ストレージノード２８を形成するため
のエッチング工程でその下部のコンタクと合わせミス、
すなわち、誤整列（ｍｉｓ−ａｌｉｇｎ）が発生される
と、図２に示されたように、コンタクホールの側壁上に
形成されたシリコン窒化膜２６がエッチングされ、ＢＰ
ＳＧ膜２０が露出してしまう。
ー構造において、ストレージノード２８を形成するため
のエッチング工程でその下部のコンタクと合わせミス、
すなわち、誤整列（ｍｉｓ−ａｌｉｇｎ）が発生される
と、図２に示されたように、コンタクホールの側壁上に
形成されたシリコン窒化膜２６がエッチングされ、ＢＰ
ＳＧ膜２０が露出してしまう。
【０００７】従って、次に、誘電体膜形成用シリコン窒
化膜３０を形成すると、ＢＰＳＧ膜２０と誘電体膜形成
用シリコン窒化膜３０が相互接続される。一方、ＢＰＳ
Ｇ膜２０上にはシリコン窒化膜３０が比較的に薄く形成
されるシンニング（ｔｈｉｎｎｉｎｇ）が発生する。結
果的に、熱に弱い窒化膜３０が比較的薄く形成されるシ
ンニング（ｔｈｉｎｎｉｎｇ）が発生する。結果的に、
熱に弱いＢＰＳＧ膜２０の流動的な動きにより、誘電体
膜形成用シリコン窒化膜３０が割れるクラック（ｃｒａ
ｃｋ）現象が発生する。
化膜３０を形成すると、ＢＰＳＧ膜２０と誘電体膜形成
用シリコン窒化膜３０が相互接続される。一方、ＢＰＳ
Ｇ膜２０上にはシリコン窒化膜３０が比較的に薄く形成
されるシンニング（ｔｈｉｎｎｉｎｇ）が発生する。結
果的に、熱に弱い窒化膜３０が比較的薄く形成されるシ
ンニング（ｔｈｉｎｎｉｎｇ）が発生する。結果的に、
熱に弱いＢＰＳＧ膜２０の流動的な動きにより、誘電体
膜形成用シリコン窒化膜３０が割れるクラック（ｃｒａ
ｃｋ）現象が発生する。
【０００８】これにより、誘電体膜形成用シリコン窒化
膜３０の湿式酸化（ｗｅｔ ｏｘｉｄａｔｉｏｎ）工程
で、Ｏ2成分が誘電体膜形成用シリコン酸化膜３０のひ
び割れの間に流入し、ビットライン１８を酸化させると
いう深刻な問題点が発生される。
膜３０の湿式酸化（ｗｅｔ ｏｘｉｄａｔｉｏｎ）工程
で、Ｏ2成分が誘電体膜形成用シリコン酸化膜３０のひ
び割れの間に流入し、ビットライン１８を酸化させると
いう深刻な問題点が発生される。
【０００９】
【発明が解決しようとする課題】上述した問題点を解決
するために提案された本発明は、ビットラインの酸化を
防止することができる半導体装置のキャパシター製造方
法を提供することを目的とする。
するために提案された本発明は、ビットラインの酸化を
防止することができる半導体装置のキャパシター製造方
法を提供することを目的とする。
【００１０】
【課題を解決するための手段】上述したような目的を達
成するための本発明によると、半導体装置のキャパシタ
ー製造方法は、半導体基板上に活性領域と非活性領域を
定義するために素子分離領域を形成する工程と、半導体
基板の活性領域上にゲート電極を形成する工程と、ゲー
ト電極を含んで半導体基板上に不純物がドーピングされ
ない第１層間絶縁膜を形成する工程と、第１層間絶縁膜
上にビットラインを形成する工程と、ビットラインを含
んで第１層間絶縁膜上に不純物がドーピングされない第
２層間絶縁膜を形成する工程とを含む。
成するための本発明によると、半導体装置のキャパシタ
ー製造方法は、半導体基板上に活性領域と非活性領域を
定義するために素子分離領域を形成する工程と、半導体
基板の活性領域上にゲート電極を形成する工程と、ゲー
ト電極を含んで半導体基板上に不純物がドーピングされ
ない第１層間絶縁膜を形成する工程と、第１層間絶縁膜
上にビットラインを形成する工程と、ビットラインを含
んで第１層間絶縁膜上に不純物がドーピングされない第
２層間絶縁膜を形成する工程とを含む。
【００１１】この方法の好ましい実施の形態において、
第２層間絶縁膜及び第１層間絶縁膜を次第にエッチング
してコンタクホールを形成する工程と、コンタクホール
を導電物質で充填して第２層間絶縁膜上にキャパシター
下部電極を形成する工程と、キャパシター下部電極を含
んで、第２層間絶縁膜上に誘電体膜を形成する工程と、
誘電体膜上にキャパシター上部電極を形成する工程とを
さらに含むことができる。
第２層間絶縁膜及び第１層間絶縁膜を次第にエッチング
してコンタクホールを形成する工程と、コンタクホール
を導電物質で充填して第２層間絶縁膜上にキャパシター
下部電極を形成する工程と、キャパシター下部電極を含
んで、第２層間絶縁膜上に誘電体膜を形成する工程と、
誘電体膜上にキャパシター上部電極を形成する工程とを
さらに含むことができる。
【００１２】この方法の好ましい実施の形態において、
第２層間絶縁膜上にシリコン窒化膜及び酸化膜を順次的
に形成する工程と、酸化膜、シリコン酸化膜、第２層間
絶縁膜、 そして、第１層間絶縁膜を次第にエッチング
してコンタクホールを形成する工程と、コンタクホール
を導電物質で充填して第２創刊絶縁膜上にキャパシター
下部電極を形成する工程と、キャパシター下部電極を含
んで第２層間絶縁膜上に誘電体膜を形成する工程と、誘
電体膜上にキャパシター上部電極を形成する工程とをさ
らに含むことができる。
第２層間絶縁膜上にシリコン窒化膜及び酸化膜を順次的
に形成する工程と、酸化膜、シリコン酸化膜、第２層間
絶縁膜、 そして、第１層間絶縁膜を次第にエッチング
してコンタクホールを形成する工程と、コンタクホール
を導電物質で充填して第２創刊絶縁膜上にキャパシター
下部電極を形成する工程と、キャパシター下部電極を含
んで第２層間絶縁膜上に誘電体膜を形成する工程と、誘
電体膜上にキャパシター上部電極を形成する工程とをさ
らに含むことができる。
【００１３】このような半導体装置のキャパシター製造
方法により、誘電体膜を形成するために形成されるシリ
コン窒化膜のクラック及びシニング現象を防止すること
ができ、従って、後続の湿式酸化工程によりビットライ
ンが酸化される等の問題点を解決することができる。
方法により、誘電体膜を形成するために形成されるシリ
コン窒化膜のクラック及びシニング現象を防止すること
ができ、従って、後続の湿式酸化工程によりビットライ
ンが酸化される等の問題点を解決することができる。
【００１４】
【発明の実施の形態】以下、本発明の好ましい実施の形
態について図３から６までを参照して、より詳細に説明
する。
態について図３から６までを参照して、より詳細に説明
する。
【００１５】図３から図６までは、本発明の一実施の形
態として示した半導体装置のキャパシター製造方法の工
程を順次的に示すフローチャートである。
態として示した半導体装置のキャパシター製造方法の工
程を順次的に示すフローチャートである。
【００１６】まず、図３を参照すると、半導体基板１０
０上に活性領域と非活性領域を定義するためフィールド
酸化膜（ｆｉｅｌｄ ｏｘｉｄｅ；１０２）が形成され
る。図示しないゲート電極を形成した半導体基板１００
の活性領域上にコンタクパッド１０４が形成される。コ
ンタクパッド１０４は例えば、ポリシリコン膜をこの分
野でよく知られているフォトリソグラフィー（ｐｈｏｔ
ｏｌｉｔｈｏｇｒａｐｈｙ）工程とエッチング工程でパ
ターニング（ｐａｔｔｅｒｎｉｎｇ）して形成される。
０上に活性領域と非活性領域を定義するためフィールド
酸化膜（ｆｉｅｌｄ ｏｘｉｄｅ；１０２）が形成され
る。図示しないゲート電極を形成した半導体基板１００
の活性領域上にコンタクパッド１０４が形成される。コ
ンタクパッド１０４は例えば、ポリシリコン膜をこの分
野でよく知られているフォトリソグラフィー（ｐｈｏｔ
ｏｌｉｔｈｏｇｒａｐｈｙ）工程とエッチング工程でパ
ターニング（ｐａｔｔｅｒｎｉｎｇ）して形成される。
【００１７】コンタクパッド１０４を含む半導体基板１
００上に層間絶縁のための第１ＵＳＧ（Ｕｎｄｏｐｅｄ
Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ；１０６）膜が堆積さ
れた後、第１ＵＳＧ膜１０６上にビットライン用ポリシ
リコン膜１０８ａとタングステンシリサイド膜１０８ｂ
が順次的に形成する。この時、第１ＵＳＧ膜１０６は約
１０００オングストロームから５０００オングストロー
ムの厚さの範囲内で形成される。
００上に層間絶縁のための第１ＵＳＧ（Ｕｎｄｏｐｅｄ
Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ；１０６）膜が堆積さ
れた後、第１ＵＳＧ膜１０６上にビットライン用ポリシ
リコン膜１０８ａとタングステンシリサイド膜１０８ｂ
が順次的に形成する。この時、第１ＵＳＧ膜１０６は約
１０００オングストロームから５０００オングストロー
ムの厚さの範囲内で形成される。
【００１８】続いて、この技術分野でよく知られている
写真エッチング工程でポリシリコン膜とタングステンシ
リサイド膜がパターニングされビットライン１０８が形
成される。
写真エッチング工程でポリシリコン膜とタングステンシ
リサイド膜がパターニングされビットライン１０８が形
成される。
【００１９】続いて、図４において、ビットライン１０
８を含んで第１ＵＳＧ膜１０６上に平坦化のための第２
ＵＳＧ膜１１０が堆積される。第２ＵＳＧ膜１１０は約
１０００オングストロームから１５０００オングストロ
ームまでの厚さの範囲内に堆積される。第２ＵＳＧ膜１
１０上にシリコン窒化膜１１２と酸化膜１１４が順次的
に堆積される。ここで、酸化膜１１４は約２０００オン
グストロームの厚さの範囲内に堆積される。
８を含んで第１ＵＳＧ膜１０６上に平坦化のための第２
ＵＳＧ膜１１０が堆積される。第２ＵＳＧ膜１１０は約
１０００オングストロームから１５０００オングストロ
ームまでの厚さの範囲内に堆積される。第２ＵＳＧ膜１
１０上にシリコン窒化膜１１２と酸化膜１１４が順次的
に堆積される。ここで、酸化膜１１４は約２０００オン
グストロームの厚さの範囲内に堆積される。
【００２０】ここで、層間絶縁膜として第１ＵＳＧ膜１
０６及び第２ＵＳＧ膜１１０が使用されることに注意し
なければならない。ＢＰＳＧ膜とは異なりＵＳＧ膜は不
純物が塗布されないので、熱的に安定するだけでなく、
その特性上シリコン窒化物との接着性がよい。
０６及び第２ＵＳＧ膜１１０が使用されることに注意し
なければならない。ＢＰＳＧ膜とは異なりＵＳＧ膜は不
純物が塗布されないので、熱的に安定するだけでなく、
その特性上シリコン窒化物との接着性がよい。
【００２１】続いて、図面には図示されていないが、酸
化膜１１４上にフォトレジストパターンが形成され、フ
ォトレジストパターンをマスクとして使用してコンタク
パッド１０４の上部表面が露出されるように酸化膜１１
４，シリコン窒化膜１１２，第２ＵＳＧ膜１１０，そし
て、第１ＵＳＧ膜１０６が順次的にエッチングされる。
そうすると、図５に示されたように、キャパシターのス
トレージノード（ｓｔｏｒａｇｅ ｎｏｄｅ）とコンタ
クトパッド１０４を相互接続させるためのコンタクトホ
ール１１６が形成される。
化膜１１４上にフォトレジストパターンが形成され、フ
ォトレジストパターンをマスクとして使用してコンタク
パッド１０４の上部表面が露出されるように酸化膜１１
４，シリコン窒化膜１１２，第２ＵＳＧ膜１１０，そし
て、第１ＵＳＧ膜１０６が順次的にエッチングされる。
そうすると、図５に示されたように、キャパシターのス
トレージノード（ｓｔｏｒａｇｅ ｎｏｄｅ）とコンタ
クトパッド１０４を相互接続させるためのコンタクトホ
ール１１６が形成される。
【００２２】最後に、図６を参照すると、コンタクホー
ル１１６が完全に充填されるように酸化膜１１４上にポ
リシリコン膜が堆積された後、ポリシリコン膜がこの分
野でよく知られた写真エッチング工程でパターニングさ
れ、キャパシター下部電極、すなわち、ストレージノー
ド電極１１８が形成される。
ル１１６が完全に充填されるように酸化膜１１４上にポ
リシリコン膜が堆積された後、ポリシリコン膜がこの分
野でよく知られた写真エッチング工程でパターニングさ
れ、キャパシター下部電極、すなわち、ストレージノー
ド電極１１８が形成される。
【００２３】ストレージノード電極１１８を含んで酸化
膜１１４上にシリコン窒化膜が形成された後、シリコン
窒化膜の一部が約７００℃から９００℃までの範囲内で
湿式酸化（ｗｅｔ ｏｘｉｄａｔｉｏｎ）され、ＮＯ
（ｎｉｔｒａｄｅーｏｘｉｄｅ）膜である誘電体膜（ｄ
ｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ；１２０）が形成され
る。続いて、誘電体膜１２０上にキャパシター上部電
極、すなわち、プレート電極１２２が形成されると、結
果的にキャパシターが完成される。
膜１１４上にシリコン窒化膜が形成された後、シリコン
窒化膜の一部が約７００℃から９００℃までの範囲内で
湿式酸化（ｗｅｔ ｏｘｉｄａｔｉｏｎ）され、ＮＯ
（ｎｉｔｒａｄｅーｏｘｉｄｅ）膜である誘電体膜（ｄ
ｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ；１２０）が形成され
る。続いて、誘電体膜１２０上にキャパシター上部電
極、すなわち、プレート電極１２２が形成されると、結
果的にキャパシターが完成される。
【００２４】尚、第２ＵＳＧ膜１１０上のシリコン窒化
膜１１２と酸化膜１１４堆積工程は省略可能である。
膜１１２と酸化膜１１４堆積工程は省略可能である。
【００２５】上述した方法で、キャパシターのストレー
ジノード電極の形成する時に電極パターンが誤整列され
るとしても、シリコン窒化膜１２０が第１ＵＳＧ膜１１
０に正常的な厚さで形成されることができるし、又、第
１ＵＳＧ膜１１０が流動的ではなくて誘電体形成用シリ
コン窒化膜１２０のクラック現象が防止される。又、コ
ンタクホールの両側にビットラインの酸化防止用シリコ
ン窒化膜が形成される必要がない。
ジノード電極の形成する時に電極パターンが誤整列され
るとしても、シリコン窒化膜１２０が第１ＵＳＧ膜１１
０に正常的な厚さで形成されることができるし、又、第
１ＵＳＧ膜１１０が流動的ではなくて誘電体形成用シリ
コン窒化膜１２０のクラック現象が防止される。又、コ
ンタクホールの両側にビットラインの酸化防止用シリコ
ン窒化膜が形成される必要がない。
【００２６】
【発明の効果】上述したような半導体装置のキャパシタ
ー製造方法により、誘電体膜を形成するために形成され
るシリコン窒化膜のクラック及びシンニング現象を防止
することができるし、従って、後続湿式酸化工程により
ビットラインが酸化される等の問題点を解決することが
できる。
ー製造方法により、誘電体膜を形成するために形成され
るシリコン窒化膜のクラック及びシンニング現象を防止
することができるし、従って、後続湿式酸化工程により
ビットラインが酸化される等の問題点を解決することが
できる。
【図１】 従来半導体装置のキャパシターの構造を概略
的に示す断面図である。
的に示す断面図である。
【図２】 従来半導体装置のキャパシターの構造を概略
的に示す断面図である。
的に示す断面図である。
【図３】 本発明の一実施の形態として示した半導体装
置のキャパシターの製造方法の工程を順次的に示すフロ
ーチャートである。
置のキャパシターの製造方法の工程を順次的に示すフロ
ーチャートである。
【図４】 本発明の一実施の形態として示した半導体装
置のキャパシターの製造方法の工程を順次的に示すフロ
ーチャートである。
置のキャパシターの製造方法の工程を順次的に示すフロ
ーチャートである。
【図５】 本発明の一実施の形態として示した半導体装
置のキャパシターの製造方法の工程を順次的に示すフロ
ーチャートである。
置のキャパシターの製造方法の工程を順次的に示すフロ
ーチャートである。
【図６】 本発明の一実施の形態として示した半導体装
置のキャパシターの製造方法の工程を順次的に示すフロ
ーチャートである。
置のキャパシターの製造方法の工程を順次的に示すフロ
ーチャートである。
１００：半導体基板 １０２：素子分離領域 １０４：コンタクパッド １０６，１１０：層間絶縁膜 １０８：ビットライン １１２：シリコン窒化膜 １１４：酸化膜 １１８：ストレージノード電極 １２０：誘電体膜 １２２：プレート電極
Claims (10)
- 【請求項１】 半導体基板上に活性領域と非活性領域を
定義するために素子分離領域を形成する工程と、 前記半導体基板の活性領域上に第１導電層を形成する工
程と、 前記第１導電層を含んで半導体基板上に不純物がドーピ
ングされない第１層間絶縁膜を形成する工程と、 前記第１層間絶縁膜上に第２導電層を形成する工程と、 前記第２導電層含んで前記第１層間絶縁膜上に不純物が
ドーピングされない第２層間絶縁膜を形成する工程とを
具備する半導体装置のキャパシター製造方法。 - 【請求項２】 前記第１層間絶縁膜と前記第２層間絶縁
膜とは、ＵＳＧ膜で形成される請求項１に記載の半導体
装置のキャパシター製造方法。 - 【請求項３】 前記第１層間絶縁膜は、１０００オング
ストロームから５０００オングストロームまでの厚さの
範囲内で形成される請求項１に記載の半導体装置のキャ
パシター製造方法。 - 【請求項４】 前記第２層間絶縁膜は、１０００オング
ストロームから１５０００オングストロームまでの厚さ
の範囲内で形成される請求項１に記載の半導体装置のキ
ャパシター製造方法。 - 【請求項５】 前記第２層間絶縁膜と第１層間絶縁膜と
を次第に蝕核してコンタクホールを形成する工程と、 前記コンタクホール内を導電物質で充填して前記第２層
間絶縁膜上にキャパシター下部電極を形成する工程と、 前記キャパシター下部電極を含んで第２層間絶縁膜上に
誘電体膜を形成する工程と、 前記誘電体膜上にキャパシター上部電極を形成する工程
とを含む請求項１に記載の半導体装置のキャパシター製
造方法。 - 【請求項６】 前記誘電体膜形成工程は、前記キャパシ
ター下部電極を含んで前記第２層間絶縁膜上にシリコン
窒化膜を形成する工程と、 前記シリコン窒化膜を湿式酸化する工程を含む請求項５
に記載の半導体装置のキャパシター製造方法。 - 【請求項７】 前記湿式酸化工程は、７００℃から９０
０℃までの範囲内で行われる請求項６に記載の半導体装
置のキャパシター製造方法。 - 【請求項８】 前記第２層間絶縁膜上にシリコン窒化膜
及び酸化膜を順次に形成する工程と、 前記酸化膜、シリコン窒化膜、第２層間絶縁膜、そし
て、第１層間絶縁膜を次第にエッチングしてコンタクホ
ールを形成する工程と、 前記コンタクホール内を導電物質で充填して第２層間絶
縁膜上にキャパシター下部電極を形成する工程と、 前記キャパシター下部電極を含んで第２層間絶縁膜上に
誘電体膜を形成する工程と、 前記誘電体膜上にキャパシター上部電極を形成する工程
とを含む請求項１に記載の半導体装置のキャパシター製
造方法。 - 【請求項９】 前記誘電体膜形成工程は、前記キャパシ
ター下部電極を含んで 前記第２層間絶縁膜上にシリコ
ン窒化膜を形成する工程と、 前記シリコン窒化膜を湿式酸化する工程とを含む請求項
８に記載の半導体装置のキャパシター製造方法。 - 【請求項１０】 前記湿式酸化工程は、７００℃から９
００℃までの範囲内で行われる請求項９に記載の半導体
装置のキャパシター製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970028190A KR100240878B1 (ko) | 1997-06-27 | 1997-06-27 | 반도체 장치의 커패시터 제조 방법 |
| KR199728190 | 1997-06-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1168060A true JPH1168060A (ja) | 1999-03-09 |
Family
ID=19511727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10181205A Pending JPH1168060A (ja) | 1997-06-27 | 1998-06-26 | 半導体装置のキャパシター製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH1168060A (ja) |
| KR (1) | KR100240878B1 (ja) |
| CN (1) | CN1127134C (ja) |
| TW (1) | TW406349B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6436761B1 (en) | 1999-09-10 | 2002-08-20 | Nec Corporation | Method for manufacturing semiconductor memory devices |
-
1997
- 1997-06-27 KR KR1019970028190A patent/KR100240878B1/ko not_active IP Right Cessation
-
1998
- 1998-06-19 TW TW087109855A patent/TW406349B/zh not_active IP Right Cessation
- 1998-06-25 CN CN98102739A patent/CN1127134C/zh not_active Expired - Lifetime
- 1998-06-26 JP JP10181205A patent/JPH1168060A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6436761B1 (en) | 1999-09-10 | 2002-08-20 | Nec Corporation | Method for manufacturing semiconductor memory devices |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1204150A (zh) | 1999-01-06 |
| KR19990004176A (ko) | 1999-01-15 |
| CN1127134C (zh) | 2003-11-05 |
| TW406349B (en) | 2000-09-21 |
| KR100240878B1 (ko) | 2000-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100230422B1 (ko) | 반도체장치의 커패시터 제조방법 | |
| KR0168346B1 (ko) | 고유전율 재료를 이용한 커패시터 및 그 제조방법 | |
| JP2920119B2 (ja) | 半導体素子のキャパシタ製造方法 | |
| JP4550185B2 (ja) | Ｄｒａｍ装置の製造方法 | |
| JP2002009174A (ja) | 半導体メモリ素子及びその製造方法 | |
| JP3114931B2 (ja) | 導電体プラグを備えた半導体装置およびその製造方法 | |
| US6281073B1 (en) | Method for fabricating dynamic random access memory cell | |
| KR100272673B1 (ko) | 반도체 메모리 장치의 제조 방법 | |
| US6174782B1 (en) | Method of fabricating lower electrode of capacitor | |
| US6498100B2 (en) | Method of manufacturing semiconductor devices | |
| WO2021022811A1 (zh) | 半导体结构及其形成方法 | |
| JPH1168060A (ja) | 半導体装置のキャパシター製造方法 | |
| JP2620529B2 (ja) | ディーラム キャパシター製造方法 | |
| JPH10189709A (ja) | 集積回路装置の製造方法 | |
| JP3132451B2 (ja) | 半導体装置およびその製造方法 | |
| JP3172229B2 (ja) | 半導体装置の製造方法 | |
| KR100612941B1 (ko) | 반도체 장치의 캐패시터 제조방법 | |
| JPH11330400A (ja) | ダイナミックｒａｍセルキャパシタの製造方法 | |
| KR20010048350A (ko) | 반도체 장치 제조 방법 | |
| KR20010057385A (ko) | 캐패시터 및 그의 제조 방법 | |
| KR100476380B1 (ko) | 반도체 장치의 실린더형 캐패시터 제조방법 | |
| KR0176162B1 (ko) | 반도체 메모리 소자 및 그 저항층 형성방법 | |
| KR100712493B1 (ko) | 반도체 소자 및 그 제조방법 | |
| JPH11177058A (ja) | 半導体装置及びその製造方法 | |
| JPH09148436A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050125 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070425 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070508 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070808 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070828 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080212 |