JPH1153329A - 情報処理システム - Google Patents
情報処理システムInfo
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- JPH1153329A JPH1153329A JP21096697A JP21096697A JPH1153329A JP H1153329 A JPH1153329 A JP H1153329A JP 21096697 A JP21096697 A JP 21096697A JP 21096697 A JP21096697 A JP 21096697A JP H1153329 A JPH1153329 A JP H1153329A
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- Japan
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- processing system
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Abstract
(57)【要約】
【課題】 エラーが発生したプロセッサの縮退後も安定
して正常にマルチプロセッサの動作を行う。 【解決手段】 複数のプロセッサ21 〜2n の内、いず
れかのプロセッサにエラーが発生した場合、そのプロセ
ッサからエラー検出信号がエラー情報格納レジスタ6に
出力され、所定のビットに、’1’がエラー情報として
格納される。情報処理システムの再起動後、情報レジス
タ監視部7はエラー情報格納レジスタ6のエラー情報を
読み込み、電圧制御モジュール31 〜3n の内、エラー
が発生しているプロセッサの電圧制御モジュールを停止
する制御信号を出力し、電源電圧の供給を停止する。
して正常にマルチプロセッサの動作を行う。 【解決手段】 複数のプロセッサ21 〜2n の内、いず
れかのプロセッサにエラーが発生した場合、そのプロセ
ッサからエラー検出信号がエラー情報格納レジスタ6に
出力され、所定のビットに、’1’がエラー情報として
格納される。情報処理システムの再起動後、情報レジス
タ監視部7はエラー情報格納レジスタ6のエラー情報を
読み込み、電圧制御モジュール31 〜3n の内、エラー
が発生しているプロセッサの電圧制御モジュールを停止
する制御信号を出力し、電源電圧の供給を停止する。
Description
【0001】
【発明の属する技術分野】本発明は、情報処理システム
に関し、特に、複数のプロセッサからなるマルチプロセ
ッサの縮退制御に適用して有効な技術に関するものであ
る。
に関し、特に、複数のプロセッサからなるマルチプロセ
ッサの縮退制御に適用して有効な技術に関するものであ
る。
【0002】
【従来の技術】サーバやワークステーションのコンピュ
ータなどの情報処理システムに用いられる複数のプロセ
ッサ、すなわちマルチプロセッサにおける縮退制御とし
て、たとえば、特開平8−221375号公報に示され
るように、エラーが発生したプロセッサに対してリセッ
ト信号を入力し続けることにより当該プロセッサを切り
放した状態とし、正常に動作するプロセッサだけを選択
して情報処理システムを再起動させるものが知られてい
る。
ータなどの情報処理システムに用いられる複数のプロセ
ッサ、すなわちマルチプロセッサにおける縮退制御とし
て、たとえば、特開平8−221375号公報に示され
るように、エラーが発生したプロセッサに対してリセッ
ト信号を入力し続けることにより当該プロセッサを切り
放した状態とし、正常に動作するプロセッサだけを選択
して情報処理システムを再起動させるものが知られてい
る。
【0003】
【発明が解決しようとする課題】ところが、上記のよう
な情報処理システムのマルチプロセッサにおける縮退制
御技術では、次のような問題点があることが本発明者に
より見い出された。
な情報処理システムのマルチプロセッサにおける縮退制
御技術では、次のような問題点があることが本発明者に
より見い出された。
【0004】すなわち、エラーが発生したプロセッサが
異常な信号を出力したために他のプロセッサが誤動作し
たり、エラーが発生したプロセッサが異常に電力を消費
したために他のプロセッサに供給される電力の電圧が低
下するなどの二次障害が生じる恐れがある。
異常な信号を出力したために他のプロセッサが誤動作し
たり、エラーが発生したプロセッサが異常に電力を消費
したために他のプロセッサに供給される電力の電圧が低
下するなどの二次障害が生じる恐れがある。
【0005】また、それによって、情報処理システムが
安定して動作しなくなるという問題もある。
安定して動作しなくなるという問題もある。
【0006】本発明の目的は、エラーが発生したプロセ
ッサの縮退後も安定して正常な他のプロセッサを動作さ
せることのできる縮退制御システムを提供することにあ
る。
ッサの縮退後も安定して正常な他のプロセッサを動作さ
せることのできる縮退制御システムを提供することにあ
る。
【0007】
【課題を解決するための手段】本発明の情報処理システ
ムは、複数のプロセッサに所定の電圧の電力を供給する
電圧制御部と、複数のプロセッサのエラー検出信号を格
納するエラー情報格納部と、当該エラー情報格納部に格
納された情報に基づいて前記電圧制御部に制御信号を出
力し、電圧制御部の制御を行う電圧監視制御部とを設け
たものである。
ムは、複数のプロセッサに所定の電圧の電力を供給する
電圧制御部と、複数のプロセッサのエラー検出信号を格
納するエラー情報格納部と、当該エラー情報格納部に格
納された情報に基づいて前記電圧制御部に制御信号を出
力し、電圧制御部の制御を行う電圧監視制御部とを設け
たものである。
【0008】以上のことにより、エラーが発生したプロ
セッサへの電力の供給を停止するので、正常な他のプロ
セッサに影響を及ぼすことなく、プロセッサの縮退を行
うことができ、サーバやワークステーションなどの情報
処理システムを安定して動作させることができ、製品の
信頼性を大幅に向上することができる。
セッサへの電力の供給を停止するので、正常な他のプロ
セッサに影響を及ぼすことなく、プロセッサの縮退を行
うことができ、サーバやワークステーションなどの情報
処理システムを安定して動作させることができ、製品の
信頼性を大幅に向上することができる。
【0009】また、情報処理システムは、上記の構成に
加えて、複数のプロセッサのエラー検出信号を格納する
エラー情報格納部に格納された情報のバックアップを行
うバッテリを設けるようにしてもよい。
加えて、複数のプロセッサのエラー検出信号を格納する
エラー情報格納部に格納された情報のバックアップを行
うバッテリを設けるようにしてもよい。
【0010】それによって、エラー情報格納部に格納さ
れた情報のバックアップを簡単な回路構成で安価に行う
ことができる。
れた情報のバックアップを簡単な回路構成で安価に行う
ことができる。
【0011】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【0012】図1は、本発明の一実施の形態による情報
処理システムの要部のブロック図、図2は、本発明の一
実施の形態による縮退制御における動作フローチャート
である。
処理システムの要部のブロック図、図2は、本発明の一
実施の形態による縮退制御における動作フローチャート
である。
【0013】本実施の形態において、サーバなどのマル
チプロセッサで構成される情報処理システム1は、各々
のプロセッサ21 〜2n に安定した電圧の電力を供給す
るための電圧制御モジュール(電圧制御部)31 〜3n
が設けられている。また、それぞれの電圧制御モジュー
ル31 〜3n は、プロセッサ21 〜2n と電気的に接続
されている。
チプロセッサで構成される情報処理システム1は、各々
のプロセッサ21 〜2n に安定した電圧の電力を供給す
るための電圧制御モジュール(電圧制御部)31 〜3n
が設けられている。また、それぞれの電圧制御モジュー
ル31 〜3n は、プロセッサ21 〜2n と電気的に接続
されている。
【0014】この電圧制御モジュール31 〜3n はレギ
ュレータ的な役割を持ち、図示しない電源から電力が供
給されると所定の電圧の電力をプロセッサ21 〜2n に
供給する。最近のプロセッサは、電源ユニットから供給
される電力の電圧変動が、たとえば、±1%以下である
ような厳しい条件を仕様として要求する場合がある。電
圧制御モジュール31 〜3n は、このようなプロセッサ
に対して、要求された範囲の電圧の電力を供給する。
ュレータ的な役割を持ち、図示しない電源から電力が供
給されると所定の電圧の電力をプロセッサ21 〜2n に
供給する。最近のプロセッサは、電源ユニットから供給
される電力の電圧変動が、たとえば、±1%以下である
ような厳しい条件を仕様として要求する場合がある。電
圧制御モジュール31 〜3n は、このようなプロセッサ
に対して、要求された範囲の電圧の電力を供給する。
【0015】たとえば、電源ユニットからケーブルなど
で+12V、−12V、+5V、−5V、+3.3Vの電
圧の電力をボードに供給し、ボードのソケットに組み込
んだの電圧制御モジュール31 〜3n によりプロセッサ
21 〜2n に所定電圧の電力を供給する。
で+12V、−12V、+5V、−5V、+3.3Vの電
圧の電力をボードに供給し、ボードのソケットに組み込
んだの電圧制御モジュール31 〜3n によりプロセッサ
21 〜2n に所定電圧の電力を供給する。
【0016】さらに、これらプロセッサ21 〜2n は、
パリティエラー、内部エラーや浮動小数点エラーなどの
障害がプロッセサ内部において発生した場合にエラー検
出信号を出力するエラー検出機能を有している。
パリティエラー、内部エラーや浮動小数点エラーなどの
障害がプロッセサ内部において発生した場合にエラー検
出信号を出力するエラー検出機能を有している。
【0017】また、情報処理システム1には、たとえ
ば、アプリケーションソフトウェアなどが格納されてい
る主記憶装置4が設けられており、この主記憶装置4は
プロセッサ21 〜2n によって供給される構成となって
おり、これらプロセッサ21 〜2n と主記憶装置4と
は、プロセッサバス5を介して信号のやり取りが行われ
ている。
ば、アプリケーションソフトウェアなどが格納されてい
る主記憶装置4が設けられており、この主記憶装置4は
プロセッサ21 〜2n によって供給される構成となって
おり、これらプロセッサ21 〜2n と主記憶装置4と
は、プロセッサバス5を介して信号のやり取りが行われ
ている。
【0018】次に、情報処理システム1には、プロセッ
サ21 〜2n から出力されるエラー検出信号をエラー情
報として格納するエラー情報格納レジスタ(エラー情報
格納部)6が設けられ、プロセッサ21 〜2n とエラー
情報格納レジスタ6が電気的に接続されている。
サ21 〜2n から出力されるエラー検出信号をエラー情
報として格納するエラー情報格納レジスタ(エラー情報
格納部)6が設けられ、プロセッサ21 〜2n とエラー
情報格納レジスタ6が電気的に接続されている。
【0019】エラー情報格納レジスタ6へのアクセスに
ついては、各プロセッサ21 〜2nが直接各々に対する
エラー情報格納レジスタ6をリード/ライトするように
構成してもよいし、エラー情報格納レジスタ6がアクセ
スを制御するチップを備え、プロセッサからの信号に応
じて制御チップがリード/ライトするようにしてもよ
い。
ついては、各プロセッサ21 〜2nが直接各々に対する
エラー情報格納レジスタ6をリード/ライトするように
構成してもよいし、エラー情報格納レジスタ6がアクセ
スを制御するチップを備え、プロセッサからの信号に応
じて制御チップがリード/ライトするようにしてもよ
い。
【0020】さらに、このエラー情報格納レジスタ6
は、割り付けられた所定のビットに個々のプロセッサ2
1 〜2n のエラー検出信号ならびに各々のプロセッサ2
1 〜2n への電力供給の有無に関する情報が格納される
ようになっている。
は、割り付けられた所定のビットに個々のプロセッサ2
1 〜2n のエラー検出信号ならびに各々のプロセッサ2
1 〜2n への電力供給の有無に関する情報が格納される
ようになっている。
【0021】さらに、情報処理システム1には、エラー
情報格納レジスタ6に格納されたエラー情報に基づいて
電圧制御モジュール31 〜3n に制御信号を出力する情
報レジスタ監視部(電圧監視制御部)6が設けられてお
り、情報レジスタ監視部7はエラー情報格納レジスタ6
ならびに電圧制御モジュール31 〜3n と電気的に接続
されている。
情報格納レジスタ6に格納されたエラー情報に基づいて
電圧制御モジュール31 〜3n に制御信号を出力する情
報レジスタ監視部(電圧監視制御部)6が設けられてお
り、情報レジスタ監視部7はエラー情報格納レジスタ6
ならびに電圧制御モジュール31 〜3n と電気的に接続
されている。
【0022】そして、本発明を構成する電圧制御モジュ
ール31 〜3n 、エラー情報格納レジスタ6および情報
レジスタ監視部7は、たとえば、情報処理システム1に
組み込まれるボード上に実装される。情報レジスタ監視
部7は、上記ボードにチップなどの形で実装される。エ
ラー情報格納レジスタ6は、図1に示すように、各プロ
セッサ21 〜2n 毎に物理的に独立した構成であっても
よいし、物理的には各プロセッサ21 〜2n に対して共
通のレジスタを論理的に分割して各プロセッサ21 〜2
n に割り当てる構成であってもよい。また、電圧制御モ
ジュール31 〜3n はボード上のソケットに組み込む構
造であってもよい。
ール31 〜3n 、エラー情報格納レジスタ6および情報
レジスタ監視部7は、たとえば、情報処理システム1に
組み込まれるボード上に実装される。情報レジスタ監視
部7は、上記ボードにチップなどの形で実装される。エ
ラー情報格納レジスタ6は、図1に示すように、各プロ
セッサ21 〜2n 毎に物理的に独立した構成であっても
よいし、物理的には各プロセッサ21 〜2n に対して共
通のレジスタを論理的に分割して各プロセッサ21 〜2
n に割り当てる構成であってもよい。また、電圧制御モ
ジュール31 〜3n はボード上のソケットに組み込む構
造であってもよい。
【0023】また、エラー情報格納レジスタ6、情報レ
ジスタ監視部7は、バックアップ電源としてバッテリが
設けられており、前述した情報処理システム1の電源が
切られた場合でもエラー情報が消去されないようになっ
ている。
ジスタ監視部7は、バックアップ電源としてバッテリが
設けられており、前述した情報処理システム1の電源が
切られた場合でもエラー情報が消去されないようになっ
ている。
【0024】次に、本実施の形態の作用について、図1
および図2のフローチャートを用いて説明する。
および図2のフローチャートを用いて説明する。
【0025】まず、複数のプロセッサ21 〜2n の内、
たとえば、プロセッサ21 にエラーが発生したとする
(ステップS101)。
たとえば、プロセッサ21 にエラーが発生したとする
(ステップS101)。
【0026】この場合、プロセッサ21 からは、エラー
検出信号がエラー情報格納レジスタ6に出力され、この
エラー情報格納レジスタ6においてプロセッサ21 用に
割り付けられた所定のビットに、たとえば、’1’が格
納される(ステップS102)。
検出信号がエラー情報格納レジスタ6に出力され、この
エラー情報格納レジスタ6においてプロセッサ21 用に
割り付けられた所定のビットに、たとえば、’1’が格
納される(ステップS102)。
【0027】ここで、プロセッサ21 はエラー検出信号
を出力した後、プロセッサ21 それ自体が動作を停止す
ることによって、ハングアップなどにより情報処理シス
テム1の動作が不安定となったり、あるいはリセット操
作を行う表示などが行われるので、ユーザがリセットを
行い、情報処理システム1の再起動を行う(ステップS
103)。
を出力した後、プロセッサ21 それ自体が動作を停止す
ることによって、ハングアップなどにより情報処理シス
テム1の動作が不安定となったり、あるいはリセット操
作を行う表示などが行われるので、ユーザがリセットを
行い、情報処理システム1の再起動を行う(ステップS
103)。
【0028】そして、再起動が行われると、情報レジス
タ監視部7はエラー情報格納レジスタ6に格納された各
々のビットのエラー情報を読み込む(ステップS10
4)。この場合、プロセッサ21 用に割り付けられたビ
ットに’1’が格納されているので、情報レジスタ監視
部7はプロセッサ21 にエラーが発生したことを検知す
る。
タ監視部7はエラー情報格納レジスタ6に格納された各
々のビットのエラー情報を読み込む(ステップS10
4)。この場合、プロセッサ21 用に割り付けられたビ
ットに’1’が格納されているので、情報レジスタ監視
部7はプロセッサ21 にエラーが発生したことを検知す
る。
【0029】次に、情報レジスタ監視部7は、エラーが
発生しているプロセッサ21 に所定の電圧の電力を供給
している電圧制御モジュール31 のみに電力の供給を停
止する制御信号、すなわち、ディスエーブル信号を出力
し(ステップS105)、その他の正常に動作している
プロセッサ21 〜2n に電力を供給している電圧制御モ
ジュール32 〜3n には電力を供給する制御信号、すな
わち、イネーブル信号の出力を行う。
発生しているプロセッサ21 に所定の電圧の電力を供給
している電圧制御モジュール31 のみに電力の供給を停
止する制御信号、すなわち、ディスエーブル信号を出力
し(ステップS105)、その他の正常に動作している
プロセッサ21 〜2n に電力を供給している電圧制御モ
ジュール32 〜3n には電力を供給する制御信号、すな
わち、イネーブル信号の出力を行う。
【0030】よって、情報処理システム1の再起動後
は、電圧制御モジュール31 における電力の供給が停止
され、エラーが発生したプロセッサ21 に電力が供給さ
れず(ステップS106)、その他のプロセッサ22 〜
2n には電力が供給されることになり、プロセッサ21
を切り放して情報処理システム1の動作が行われている
状態となる(ステップS107)。
は、電圧制御モジュール31 における電力の供給が停止
され、エラーが発生したプロセッサ21 に電力が供給さ
れず(ステップS106)、その他のプロセッサ22 〜
2n には電力が供給されることになり、プロセッサ21
を切り放して情報処理システム1の動作が行われている
状態となる(ステップS107)。
【0031】それにより、本実施の形態によれば、情報
レジスタ監視部7がエラーの発生したプロセッサ21 の
電力の供給を停止して縮退を行うので、他のプロセッサ
22〜2n や情報処理システムに悪影響を及ぼすことな
く、正常に安定して行うことができる。
レジスタ監視部7がエラーの発生したプロセッサ21 の
電力の供給を停止して縮退を行うので、他のプロセッサ
22〜2n や情報処理システムに悪影響を及ぼすことな
く、正常に安定して行うことができる。
【0032】また、オペレータなどが容易にプロセッサ
21 などの障害プロセッサを修復、交換することができ
るように、各プロセッサ21 〜2n 毎の電力供給有無を
表示する表示装置を情報処理システム1に設けてもよ
い。
21 などの障害プロセッサを修復、交換することができ
るように、各プロセッサ21 〜2n 毎の電力供給有無を
表示する表示装置を情報処理システム1に設けてもよ
い。
【0033】この場合、起動の際に情報処理システム1
は、エラー情報格納レジスタ6にアクセスして、プロセ
ッサ21 〜2n 毎の電力供給有無、動作状態に関する情
報などを収集する。そして、各プロセッサ21 〜2n 毎
の電力供給有無を上記表示装置に表示する。
は、エラー情報格納レジスタ6にアクセスして、プロセ
ッサ21 〜2n 毎の電力供給有無、動作状態に関する情
報などを収集する。そして、各プロセッサ21 〜2n 毎
の電力供給有無を上記表示装置に表示する。
【0034】また、図3に示すように、主記憶装置4に
エラー情報格納レジスタ6を所定のバス5aによって電
気的に接続することによって収集した情報を主記憶装置
4に記憶するようにしてもよい。主記憶装置4に情報を
記憶することによって、情報処理システム1の電源を落
とさない限り、各プロセッサ21 〜2n の電力供給有無
や障害有無などの動作状態に関する情報の履歴を自由に
参照することができ、障害を解析する際の情報として利
用することができる。
エラー情報格納レジスタ6を所定のバス5aによって電
気的に接続することによって収集した情報を主記憶装置
4に記憶するようにしてもよい。主記憶装置4に情報を
記憶することによって、情報処理システム1の電源を落
とさない限り、各プロセッサ21 〜2n の電力供給有無
や障害有無などの動作状態に関する情報の履歴を自由に
参照することができ、障害を解析する際の情報として利
用することができる。
【0035】上記表示装置としてはプロセッサ21 〜2
n 毎の電力供給有無を表示できる装置なら何でもよい。
たとえば、LED(Light Emitting D
iode)を用いた場合、電力が供給されているプロセ
ッサに対応するLEDをONにしてもよいし、障害プロ
セッサを強調するため、電力が供給されていないプロセ
ッサに対応するLEDをONにしてもよい。あるいは、
LEDの代わりに小形の液晶ディスプレイを用いて、プ
ロセッサ毎に電力供給有無を表示させるようにしてもよ
い。
n 毎の電力供給有無を表示できる装置なら何でもよい。
たとえば、LED(Light Emitting D
iode)を用いた場合、電力が供給されているプロセ
ッサに対応するLEDをONにしてもよいし、障害プロ
セッサを強調するため、電力が供給されていないプロセ
ッサに対応するLEDをONにしてもよい。あるいは、
LEDの代わりに小形の液晶ディスプレイを用いて、プ
ロセッサ毎に電力供給有無を表示させるようにしてもよ
い。
【0036】上記表示装置により人目で容易に各プロセ
ッサ21 〜2n 毎の電力供給有無を判断できるので、オ
ペレータなどが障害が発生したプロセッサを容易に特定
することができる。
ッサ21 〜2n 毎の電力供給有無を判断できるので、オ
ペレータなどが障害が発生したプロセッサを容易に特定
することができる。
【0037】なお、情報処理システム1がエラー情報格
納レジスタ6の内容に基づいて各プロセッサ21 〜2n
の電力供給有無や障害有無などの動作状態に関する情報
をディスクなどの不揮発記憶装置に履歴情報として記憶
するようにすれば、障害を解析する際の情報として利用
することができる。
納レジスタ6の内容に基づいて各プロセッサ21 〜2n
の電力供給有無や障害有無などの動作状態に関する情報
をディスクなどの不揮発記憶装置に履歴情報として記憶
するようにすれば、障害を解析する際の情報として利用
することができる。
【0038】また、本実施の形態では、エラー情報格納
レジスタ6のバックアップ用電源としてバッテリを設け
ていたが、たとえば、フラッシュメモリなどにプロセッ
サ21 〜2n から出力するエラー検出信号を格納するこ
とによりバッテリを不要としてもよい。
レジスタ6のバックアップ用電源としてバッテリを設け
ていたが、たとえば、フラッシュメモリなどにプロセッ
サ21 〜2n から出力するエラー検出信号を格納するこ
とによりバッテリを不要としてもよい。
【0039】本発明は前記実施の形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で種々変更可能で
あることはいうまでもない。
ではなく、その要旨を逸脱しない範囲で種々変更可能で
あることはいうまでもない。
【0040】たとえば、プロセッサの所定のピンに所定
の制御信号が入力されるとすべてのピンがハイインピー
ダンスとなる機能を設けるようにしても、他のプロセッ
サなどに悪影響を及ぼすことなく、正常に安定して情報
処理システムを動作させることができる。
の制御信号が入力されるとすべてのピンがハイインピー
ダンスとなる機能を設けるようにしても、他のプロセッ
サなどに悪影響を及ぼすことなく、正常に安定して情報
処理システムを動作させることができる。
【0041】この場合、情報レジスタ監視部7(図1)
から出力される制御信号を前述した所定のピンに入力す
ることによって制御を行う。
から出力される制御信号を前述した所定のピンに入力す
ることによって制御を行う。
【0042】また、前記実施の形態においては、各プロ
セッサが一つの主記憶装置を共有する構成のマルチプロ
セッサについて説明したが、各プロセッサが各々主記憶
装置を有するマルチプロセッサであってもよい。後者の
場合、各プロセッサがネットワークあるいは専用の通信
路により相互に通信可能なようにシステムを構成する。
セッサが一つの主記憶装置を共有する構成のマルチプロ
セッサについて説明したが、各プロセッサが各々主記憶
装置を有するマルチプロセッサであってもよい。後者の
場合、各プロセッサがネットワークあるいは専用の通信
路により相互に通信可能なようにシステムを構成する。
【0043】
(1)本発明によれば、エラーが発生したプロセッサの
電源電圧の供給を停止することにより、正常な他のプロ
セッサに影響を及ぼすことなく、プロセッサの縮退を行
うことができる。
電源電圧の供給を停止することにより、正常な他のプロ
セッサに影響を及ぼすことなく、プロセッサの縮退を行
うことができる。
【0044】(2)また、本発明では、上記(1)によ
り、サーバやワークステーションなどのコンピュータで
ある情報処理システムを安定して動作させることがで
き、製品の信頼性を大幅に向上することができる。
り、サーバやワークステーションなどのコンピュータで
ある情報処理システムを安定して動作させることがで
き、製品の信頼性を大幅に向上することができる。
【図1】本発明の一実施の形態による情報処理システム
の要部のブロック図である。
の要部のブロック図である。
【図2】本発明の一実施の形態による縮退制御における
動作フローチャートである。
動作フローチャートである。
【図3】本発明の他の実施の形態による情報処理システ
ムの要部のブロック図である。
ムの要部のブロック図である。
1…情報処理システム,21 〜2n …プロセッサ,31
〜3n …電圧制御モジュール(電圧制御部),4…主記
憶装置,5…プロセッサバス,6…エラー情報格納レジ
スタ(エラー情報格納部),7…情報レジスタ監視部
(電圧監視制御部)。
〜3n …電圧制御モジュール(電圧制御部),4…主記
憶装置,5…プロセッサバス,6…エラー情報格納レジ
スタ(エラー情報格納部),7…情報レジスタ監視部
(電圧監視制御部)。
Claims (1)
- 【請求項1】 複数のプロセッサが用いられた情報処理
システムであって、前記複数のプロセッサの各々に所定
の電圧電力を供給する電圧制御部と、前記複数のプロセ
ッサの各々のプロセッサのエラー検出信号を格納するエ
ラー情報格納部と、前記エラー情報格納部に格納された
情報に基づいて前記電圧制御部に制御信号を出力し、前
記電圧制御部の制御を行う電圧監視制御部とを有するこ
とを特徴とする情報処理システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21096697A JPH1153329A (ja) | 1997-08-05 | 1997-08-05 | 情報処理システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21096697A JPH1153329A (ja) | 1997-08-05 | 1997-08-05 | 情報処理システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1153329A true JPH1153329A (ja) | 1999-02-26 |
Family
ID=16598076
Family Applications (1)
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JP21096697A Pending JPH1153329A (ja) | 1997-08-05 | 1997-08-05 | 情報処理システム |
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JP (1) | JPH1153329A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101000554B1 (ko) | 2008-06-17 | 2010-12-14 | 엘지전자 주식회사 | 시스템 강제종료 장치 및 방법 |
EP2466467A1 (en) | 2010-12-16 | 2012-06-20 | Hitachi Ltd. | Information Processing System |
JP2016078211A (ja) * | 2014-10-22 | 2016-05-16 | セイコーエプソン株式会社 | ロボット |
US9465422B2 (en) | 2014-02-20 | 2016-10-11 | Fujitsu Limited | Information processing system and control method for information processing system |
US9817672B2 (en) | 2014-03-28 | 2017-11-14 | Fujitsu Limited | Information processing apparatus and method for controlling information processing apparatus |
-
1997
- 1997-08-05 JP JP21096697A patent/JPH1153329A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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