JPH1153329A - 情報処理システム - Google Patents
情報処理システムInfo
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- JPH1153329A JPH1153329A JP21096697A JP21096697A JPH1153329A JP H1153329 A JPH1153329 A JP H1153329A JP 21096697 A JP21096697 A JP 21096697A JP 21096697 A JP21096697 A JP 21096697A JP H1153329 A JPH1153329 A JP H1153329A
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- Japan
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- processing system
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Abstract
(57)【要約】
【課題】 エラーが発生したプロセッサの縮退後も安定
して正常にマルチプロセッサの動作を行う。 【解決手段】 複数のプロセッサ２1 〜２n の内、いず
れかのプロセッサにエラーが発生した場合、そのプロセ
ッサからエラー検出信号がエラー情報格納レジスタ６に
出力され、所定のビットに、’１’がエラー情報として
格納される。情報処理システムの再起動後、情報レジス
タ監視部７はエラー情報格納レジスタ６のエラー情報を
読み込み、電圧制御モジュール３1 〜３n の内、エラー
が発生しているプロセッサの電圧制御モジュールを停止
する制御信号を出力し、電源電圧の供給を停止する。
して正常にマルチプロセッサの動作を行う。 【解決手段】 複数のプロセッサ２1 〜２n の内、いず
れかのプロセッサにエラーが発生した場合、そのプロセ
ッサからエラー検出信号がエラー情報格納レジスタ６に
出力され、所定のビットに、’１’がエラー情報として
格納される。情報処理システムの再起動後、情報レジス
タ監視部７はエラー情報格納レジスタ６のエラー情報を
読み込み、電圧制御モジュール３1 〜３n の内、エラー
が発生しているプロセッサの電圧制御モジュールを停止
する制御信号を出力し、電源電圧の供給を停止する。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理システム
に関し、特に、複数のプロセッサからなるマルチプロセ
ッサの縮退制御に適用して有効な技術に関するものであ
る。
に関し、特に、複数のプロセッサからなるマルチプロセ
ッサの縮退制御に適用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】サーバやワークステーションのコンピュ
ータなどの情報処理システムに用いられる複数のプロセ
ッサ、すなわちマルチプロセッサにおける縮退制御とし
て、たとえば、特開平８−２２１３７５号公報に示され
るように、エラーが発生したプロセッサに対してリセッ
ト信号を入力し続けることにより当該プロセッサを切り
放した状態とし、正常に動作するプロセッサだけを選択
して情報処理システムを再起動させるものが知られてい
る。
ータなどの情報処理システムに用いられる複数のプロセ
ッサ、すなわちマルチプロセッサにおける縮退制御とし
て、たとえば、特開平８−２２１３７５号公報に示され
るように、エラーが発生したプロセッサに対してリセッ
ト信号を入力し続けることにより当該プロセッサを切り
放した状態とし、正常に動作するプロセッサだけを選択
して情報処理システムを再起動させるものが知られてい
る。
【０００３】
【発明が解決しようとする課題】ところが、上記のよう
な情報処理システムのマルチプロセッサにおける縮退制
御技術では、次のような問題点があることが本発明者に
より見い出された。
な情報処理システムのマルチプロセッサにおける縮退制
御技術では、次のような問題点があることが本発明者に
より見い出された。
【０００４】すなわち、エラーが発生したプロセッサが
異常な信号を出力したために他のプロセッサが誤動作し
たり、エラーが発生したプロセッサが異常に電力を消費
したために他のプロセッサに供給される電力の電圧が低
下するなどの二次障害が生じる恐れがある。
異常な信号を出力したために他のプロセッサが誤動作し
たり、エラーが発生したプロセッサが異常に電力を消費
したために他のプロセッサに供給される電力の電圧が低
下するなどの二次障害が生じる恐れがある。
【０００５】また、それによって、情報処理システムが
安定して動作しなくなるという問題もある。
安定して動作しなくなるという問題もある。
【０００６】本発明の目的は、エラーが発生したプロセ
ッサの縮退後も安定して正常な他のプロセッサを動作さ
せることのできる縮退制御システムを提供することにあ
る。
ッサの縮退後も安定して正常な他のプロセッサを動作さ
せることのできる縮退制御システムを提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明の情報処理システ
ムは、複数のプロセッサに所定の電圧の電力を供給する
電圧制御部と、複数のプロセッサのエラー検出信号を格
納するエラー情報格納部と、当該エラー情報格納部に格
納された情報に基づいて前記電圧制御部に制御信号を出
力し、電圧制御部の制御を行う電圧監視制御部とを設け
たものである。
ムは、複数のプロセッサに所定の電圧の電力を供給する
電圧制御部と、複数のプロセッサのエラー検出信号を格
納するエラー情報格納部と、当該エラー情報格納部に格
納された情報に基づいて前記電圧制御部に制御信号を出
力し、電圧制御部の制御を行う電圧監視制御部とを設け
たものである。
【０００８】以上のことにより、エラーが発生したプロ
セッサへの電力の供給を停止するので、正常な他のプロ
セッサに影響を及ぼすことなく、プロセッサの縮退を行
うことができ、サーバやワークステーションなどの情報
処理システムを安定して動作させることができ、製品の
信頼性を大幅に向上することができる。
セッサへの電力の供給を停止するので、正常な他のプロ
セッサに影響を及ぼすことなく、プロセッサの縮退を行
うことができ、サーバやワークステーションなどの情報
処理システムを安定して動作させることができ、製品の
信頼性を大幅に向上することができる。
【０００９】また、情報処理システムは、上記の構成に
加えて、複数のプロセッサのエラー検出信号を格納する
エラー情報格納部に格納された情報のバックアップを行
うバッテリを設けるようにしてもよい。
加えて、複数のプロセッサのエラー検出信号を格納する
エラー情報格納部に格納された情報のバックアップを行
うバッテリを設けるようにしてもよい。
【００１０】それによって、エラー情報格納部に格納さ
れた情報のバックアップを簡単な回路構成で安価に行う
ことができる。
れた情報のバックアップを簡単な回路構成で安価に行う
ことができる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１２】図１は、本発明の一実施の形態による情報
処理システムの要部のブロック図、図２は、本発明の一
実施の形態による縮退制御における動作フローチャート
である。
処理システムの要部のブロック図、図２は、本発明の一
実施の形態による縮退制御における動作フローチャート
である。
【００１３】本実施の形態において、サーバなどのマル
チプロセッサで構成される情報処理システム１は、各々
のプロセッサ２1 〜２n に安定した電圧の電力を供給す
るための電圧制御モジュール（電圧制御部）３1 〜３n
が設けられている。また、それぞれの電圧制御モジュー
ル３1 〜３n は、プロセッサ２1 〜２n と電気的に接続
されている。
チプロセッサで構成される情報処理システム１は、各々
のプロセッサ２1 〜２n に安定した電圧の電力を供給す
るための電圧制御モジュール（電圧制御部）３1 〜３n
が設けられている。また、それぞれの電圧制御モジュー
ル３1 〜３n は、プロセッサ２1 〜２n と電気的に接続
されている。
【００１４】この電圧制御モジュール３1 〜３n はレギ
ュレータ的な役割を持ち、図示しない電源から電力が供
給されると所定の電圧の電力をプロセッサ２1 〜２n に
供給する。最近のプロセッサは、電源ユニットから供給
される電力の電圧変動が、たとえば、±１％以下である
ような厳しい条件を仕様として要求する場合がある。電
圧制御モジュール３1 〜３n は、このようなプロセッサ
に対して、要求された範囲の電圧の電力を供給する。
ュレータ的な役割を持ち、図示しない電源から電力が供
給されると所定の電圧の電力をプロセッサ２1 〜２n に
供給する。最近のプロセッサは、電源ユニットから供給
される電力の電圧変動が、たとえば、±１％以下である
ような厳しい条件を仕様として要求する場合がある。電
圧制御モジュール３1 〜３n は、このようなプロセッサ
に対して、要求された範囲の電圧の電力を供給する。
【００１５】たとえば、電源ユニットからケーブルなど
で＋１２Ｖ、−１２Ｖ、＋５Ｖ、−５Ｖ、＋3.３Ｖの電
圧の電力をボードに供給し、ボードのソケットに組み込
んだの電圧制御モジュール３1 〜３n によりプロセッサ
２1 〜２n に所定電圧の電力を供給する。
で＋１２Ｖ、−１２Ｖ、＋５Ｖ、−５Ｖ、＋3.３Ｖの電
圧の電力をボードに供給し、ボードのソケットに組み込
んだの電圧制御モジュール３1 〜３n によりプロセッサ
２1 〜２n に所定電圧の電力を供給する。
【００１６】さらに、これらプロセッサ２1 〜２n は、
パリティエラー、内部エラーや浮動小数点エラーなどの
障害がプロッセサ内部において発生した場合にエラー検
出信号を出力するエラー検出機能を有している。
パリティエラー、内部エラーや浮動小数点エラーなどの
障害がプロッセサ内部において発生した場合にエラー検
出信号を出力するエラー検出機能を有している。
【００１７】また、情報処理システム１には、たとえ
ば、アプリケーションソフトウェアなどが格納されてい
る主記憶装置４が設けられており、この主記憶装置４は
プロセッサ２1 〜２n によって供給される構成となって
おり、これらプロセッサ２1 〜２n と主記憶装置４と
は、プロセッサバス５を介して信号のやり取りが行われ
ている。
ば、アプリケーションソフトウェアなどが格納されてい
る主記憶装置４が設けられており、この主記憶装置４は
プロセッサ２1 〜２n によって供給される構成となって
おり、これらプロセッサ２1 〜２n と主記憶装置４と
は、プロセッサバス５を介して信号のやり取りが行われ
ている。
【００１８】次に、情報処理システム１には、プロセッ
サ２1 〜２n から出力されるエラー検出信号をエラー情
報として格納するエラー情報格納レジスタ（エラー情報
格納部）６が設けられ、プロセッサ２1 〜２n とエラー
情報格納レジスタ６が電気的に接続されている。
サ２1 〜２n から出力されるエラー検出信号をエラー情
報として格納するエラー情報格納レジスタ（エラー情報
格納部）６が設けられ、プロセッサ２1 〜２n とエラー
情報格納レジスタ６が電気的に接続されている。
【００１９】エラー情報格納レジスタ６へのアクセスに
ついては、各プロセッサ２1 〜２nが直接各々に対する
エラー情報格納レジスタ６をリード／ライトするように
構成してもよいし、エラー情報格納レジスタ６がアクセ
スを制御するチップを備え、プロセッサからの信号に応
じて制御チップがリード／ライトするようにしてもよ
い。
ついては、各プロセッサ２1 〜２nが直接各々に対する
エラー情報格納レジスタ６をリード／ライトするように
構成してもよいし、エラー情報格納レジスタ６がアクセ
スを制御するチップを備え、プロセッサからの信号に応
じて制御チップがリード／ライトするようにしてもよ
い。
【００２０】さらに、このエラー情報格納レジスタ６
は、割り付けられた所定のビットに個々のプロセッサ２
1 〜２n のエラー検出信号ならびに各々のプロセッサ２
1 〜２n への電力供給の有無に関する情報が格納される
ようになっている。
は、割り付けられた所定のビットに個々のプロセッサ２
1 〜２n のエラー検出信号ならびに各々のプロセッサ２
1 〜２n への電力供給の有無に関する情報が格納される
ようになっている。
【００２１】さらに、情報処理システム１には、エラー
情報格納レジスタ６に格納されたエラー情報に基づいて
電圧制御モジュール３1 〜３n に制御信号を出力する情
報レジスタ監視部（電圧監視制御部）６が設けられてお
り、情報レジスタ監視部７はエラー情報格納レジスタ６
ならびに電圧制御モジュール３1 〜３n と電気的に接続
されている。
情報格納レジスタ６に格納されたエラー情報に基づいて
電圧制御モジュール３1 〜３n に制御信号を出力する情
報レジスタ監視部（電圧監視制御部）６が設けられてお
り、情報レジスタ監視部７はエラー情報格納レジスタ６
ならびに電圧制御モジュール３1 〜３n と電気的に接続
されている。
【００２２】そして、本発明を構成する電圧制御モジュ
ール３1 〜３n 、エラー情報格納レジスタ６および情報
レジスタ監視部７は、たとえば、情報処理システム１に
組み込まれるボード上に実装される。情報レジスタ監視
部７は、上記ボードにチップなどの形で実装される。エ
ラー情報格納レジスタ６は、図１に示すように、各プロ
セッサ２1 〜２n 毎に物理的に独立した構成であっても
よいし、物理的には各プロセッサ２1 〜２n に対して共
通のレジスタを論理的に分割して各プロセッサ２1 〜２
n に割り当てる構成であってもよい。また、電圧制御モ
ジュール３1 〜３n はボード上のソケットに組み込む構
造であってもよい。
ール３1 〜３n 、エラー情報格納レジスタ６および情報
レジスタ監視部７は、たとえば、情報処理システム１に
組み込まれるボード上に実装される。情報レジスタ監視
部７は、上記ボードにチップなどの形で実装される。エ
ラー情報格納レジスタ６は、図１に示すように、各プロ
セッサ２1 〜２n 毎に物理的に独立した構成であっても
よいし、物理的には各プロセッサ２1 〜２n に対して共
通のレジスタを論理的に分割して各プロセッサ２1 〜２
n に割り当てる構成であってもよい。また、電圧制御モ
ジュール３1 〜３n はボード上のソケットに組み込む構
造であってもよい。
【００２３】また、エラー情報格納レジスタ６、情報レ
ジスタ監視部７は、バックアップ電源としてバッテリが
設けられており、前述した情報処理システム１の電源が
切られた場合でもエラー情報が消去されないようになっ
ている。
ジスタ監視部７は、バックアップ電源としてバッテリが
設けられており、前述した情報処理システム１の電源が
切られた場合でもエラー情報が消去されないようになっ
ている。
【００２４】次に、本実施の形態の作用について、図１
および図２のフローチャートを用いて説明する。
および図２のフローチャートを用いて説明する。
【００２５】まず、複数のプロセッサ２1 〜２n の内、
たとえば、プロセッサ２1 にエラーが発生したとする
（ステップＳ１０１）。
たとえば、プロセッサ２1 にエラーが発生したとする
（ステップＳ１０１）。
【００２６】この場合、プロセッサ２1 からは、エラー
検出信号がエラー情報格納レジスタ６に出力され、この
エラー情報格納レジスタ６においてプロセッサ２1 用に
割り付けられた所定のビットに、たとえば、’１’が格
納される（ステップＳ１０２）。
検出信号がエラー情報格納レジスタ６に出力され、この
エラー情報格納レジスタ６においてプロセッサ２1 用に
割り付けられた所定のビットに、たとえば、’１’が格
納される（ステップＳ１０２）。
【００２７】ここで、プロセッサ２1 はエラー検出信号
を出力した後、プロセッサ２1 それ自体が動作を停止す
ることによって、ハングアップなどにより情報処理シス
テム１の動作が不安定となったり、あるいはリセット操
作を行う表示などが行われるので、ユーザがリセットを
行い、情報処理システム１の再起動を行う（ステップＳ
１０３）。
を出力した後、プロセッサ２1 それ自体が動作を停止す
ることによって、ハングアップなどにより情報処理シス
テム１の動作が不安定となったり、あるいはリセット操
作を行う表示などが行われるので、ユーザがリセットを
行い、情報処理システム１の再起動を行う（ステップＳ
１０３）。
【００２８】そして、再起動が行われると、情報レジス
タ監視部７はエラー情報格納レジスタ６に格納された各
々のビットのエラー情報を読み込む（ステップＳ１０
４）。この場合、プロセッサ２1 用に割り付けられたビ
ットに’１’が格納されているので、情報レジスタ監視
部７はプロセッサ２1 にエラーが発生したことを検知す
る。
タ監視部７はエラー情報格納レジスタ６に格納された各
々のビットのエラー情報を読み込む（ステップＳ１０
４）。この場合、プロセッサ２1 用に割り付けられたビ
ットに’１’が格納されているので、情報レジスタ監視
部７はプロセッサ２1 にエラーが発生したことを検知す
る。
【００２９】次に、情報レジスタ監視部７は、エラーが
発生しているプロセッサ２1 に所定の電圧の電力を供給
している電圧制御モジュール３1 のみに電力の供給を停
止する制御信号、すなわち、ディスエーブル信号を出力
し（ステップＳ１０５）、その他の正常に動作している
プロセッサ２1 〜２n に電力を供給している電圧制御モ
ジュール３2 〜３n には電力を供給する制御信号、すな
わち、イネーブル信号の出力を行う。
発生しているプロセッサ２1 に所定の電圧の電力を供給
している電圧制御モジュール３1 のみに電力の供給を停
止する制御信号、すなわち、ディスエーブル信号を出力
し（ステップＳ１０５）、その他の正常に動作している
プロセッサ２1 〜２n に電力を供給している電圧制御モ
ジュール３2 〜３n には電力を供給する制御信号、すな
わち、イネーブル信号の出力を行う。
【００３０】よって、情報処理システム１の再起動後
は、電圧制御モジュール３1 における電力の供給が停止
され、エラーが発生したプロセッサ２1 に電力が供給さ
れず（ステップＳ１０６）、その他のプロセッサ２2 〜
２n には電力が供給されることになり、プロセッサ２1
を切り放して情報処理システム１の動作が行われている
状態となる（ステップＳ１０７）。
は、電圧制御モジュール３1 における電力の供給が停止
され、エラーが発生したプロセッサ２1 に電力が供給さ
れず（ステップＳ１０６）、その他のプロセッサ２2 〜
２n には電力が供給されることになり、プロセッサ２1
を切り放して情報処理システム１の動作が行われている
状態となる（ステップＳ１０７）。
【００３１】それにより、本実施の形態によれば、情報
レジスタ監視部７がエラーの発生したプロセッサ２1 の
電力の供給を停止して縮退を行うので、他のプロセッサ
２2〜２n や情報処理システムに悪影響を及ぼすことな
く、正常に安定して行うことができる。
レジスタ監視部７がエラーの発生したプロセッサ２1 の
電力の供給を停止して縮退を行うので、他のプロセッサ
２2〜２n や情報処理システムに悪影響を及ぼすことな
く、正常に安定して行うことができる。
【００３２】また、オペレータなどが容易にプロセッサ
２1 などの障害プロセッサを修復、交換することができ
るように、各プロセッサ２1 〜２n 毎の電力供給有無を
表示する表示装置を情報処理システム１に設けてもよ
い。
２1 などの障害プロセッサを修復、交換することができ
るように、各プロセッサ２1 〜２n 毎の電力供給有無を
表示する表示装置を情報処理システム１に設けてもよ
い。
【００３３】この場合、起動の際に情報処理システム１
は、エラー情報格納レジスタ６にアクセスして、プロセ
ッサ２1 〜２n 毎の電力供給有無、動作状態に関する情
報などを収集する。そして、各プロセッサ２1 〜２n 毎
の電力供給有無を上記表示装置に表示する。
は、エラー情報格納レジスタ６にアクセスして、プロセ
ッサ２1 〜２n 毎の電力供給有無、動作状態に関する情
報などを収集する。そして、各プロセッサ２1 〜２n 毎
の電力供給有無を上記表示装置に表示する。
【００３４】また、図３に示すように、主記憶装置４に
エラー情報格納レジスタ６を所定のバス５ａによって電
気的に接続することによって収集した情報を主記憶装置
４に記憶するようにしてもよい。主記憶装置４に情報を
記憶することによって、情報処理システム１の電源を落
とさない限り、各プロセッサ２1 〜２n の電力供給有無
や障害有無などの動作状態に関する情報の履歴を自由に
参照することができ、障害を解析する際の情報として利
用することができる。
エラー情報格納レジスタ６を所定のバス５ａによって電
気的に接続することによって収集した情報を主記憶装置
４に記憶するようにしてもよい。主記憶装置４に情報を
記憶することによって、情報処理システム１の電源を落
とさない限り、各プロセッサ２1 〜２n の電力供給有無
や障害有無などの動作状態に関する情報の履歴を自由に
参照することができ、障害を解析する際の情報として利
用することができる。
【００３５】上記表示装置としてはプロセッサ２1 〜２
n 毎の電力供給有無を表示できる装置なら何でもよい。
たとえば、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄ
ｉｏｄｅ）を用いた場合、電力が供給されているプロセ
ッサに対応するＬＥＤをＯＮにしてもよいし、障害プロ
セッサを強調するため、電力が供給されていないプロセ
ッサに対応するＬＥＤをＯＮにしてもよい。あるいは、
ＬＥＤの代わりに小形の液晶ディスプレイを用いて、プ
ロセッサ毎に電力供給有無を表示させるようにしてもよ
い。
n 毎の電力供給有無を表示できる装置なら何でもよい。
たとえば、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄ
ｉｏｄｅ）を用いた場合、電力が供給されているプロセ
ッサに対応するＬＥＤをＯＮにしてもよいし、障害プロ
セッサを強調するため、電力が供給されていないプロセ
ッサに対応するＬＥＤをＯＮにしてもよい。あるいは、
ＬＥＤの代わりに小形の液晶ディスプレイを用いて、プ
ロセッサ毎に電力供給有無を表示させるようにしてもよ
い。
【００３６】上記表示装置により人目で容易に各プロセ
ッサ２1 〜２n 毎の電力供給有無を判断できるので、オ
ペレータなどが障害が発生したプロセッサを容易に特定
することができる。
ッサ２1 〜２n 毎の電力供給有無を判断できるので、オ
ペレータなどが障害が発生したプロセッサを容易に特定
することができる。
【００３７】なお、情報処理システム１がエラー情報格
納レジスタ６の内容に基づいて各プロセッサ２1 〜２n
の電力供給有無や障害有無などの動作状態に関する情報
をディスクなどの不揮発記憶装置に履歴情報として記憶
するようにすれば、障害を解析する際の情報として利用
することができる。
納レジスタ６の内容に基づいて各プロセッサ２1 〜２n
の電力供給有無や障害有無などの動作状態に関する情報
をディスクなどの不揮発記憶装置に履歴情報として記憶
するようにすれば、障害を解析する際の情報として利用
することができる。
【００３８】また、本実施の形態では、エラー情報格納
レジスタ６のバックアップ用電源としてバッテリを設け
ていたが、たとえば、フラッシュメモリなどにプロセッ
サ２1 〜２n から出力するエラー検出信号を格納するこ
とによりバッテリを不要としてもよい。
レジスタ６のバックアップ用電源としてバッテリを設け
ていたが、たとえば、フラッシュメモリなどにプロセッ
サ２1 〜２n から出力するエラー検出信号を格納するこ
とによりバッテリを不要としてもよい。
【００３９】本発明は前記実施の形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で種々変更可能で
あることはいうまでもない。
ではなく、その要旨を逸脱しない範囲で種々変更可能で
あることはいうまでもない。
【００４０】たとえば、プロセッサの所定のピンに所定
の制御信号が入力されるとすべてのピンがハイインピー
ダンスとなる機能を設けるようにしても、他のプロセッ
サなどに悪影響を及ぼすことなく、正常に安定して情報
処理システムを動作させることができる。
の制御信号が入力されるとすべてのピンがハイインピー
ダンスとなる機能を設けるようにしても、他のプロセッ
サなどに悪影響を及ぼすことなく、正常に安定して情報
処理システムを動作させることができる。
【００４１】この場合、情報レジスタ監視部７（図１）
から出力される制御信号を前述した所定のピンに入力す
ることによって制御を行う。
から出力される制御信号を前述した所定のピンに入力す
ることによって制御を行う。
【００４２】また、前記実施の形態においては、各プロ
セッサが一つの主記憶装置を共有する構成のマルチプロ
セッサについて説明したが、各プロセッサが各々主記憶
装置を有するマルチプロセッサであってもよい。後者の
場合、各プロセッサがネットワークあるいは専用の通信
路により相互に通信可能なようにシステムを構成する。
セッサが一つの主記憶装置を共有する構成のマルチプロ
セッサについて説明したが、各プロセッサが各々主記憶
装置を有するマルチプロセッサであってもよい。後者の
場合、各プロセッサがネットワークあるいは専用の通信
路により相互に通信可能なようにシステムを構成する。
【００４３】
（１）本発明によれば、エラーが発生したプロセッサの
電源電圧の供給を停止することにより、正常な他のプロ
セッサに影響を及ぼすことなく、プロセッサの縮退を行
うことができる。
電源電圧の供給を停止することにより、正常な他のプロ
セッサに影響を及ぼすことなく、プロセッサの縮退を行
うことができる。
【００４４】（２）また、本発明では、上記（１）によ
り、サーバやワークステーションなどのコンピュータで
ある情報処理システムを安定して動作させることがで
き、製品の信頼性を大幅に向上することができる。
り、サーバやワークステーションなどのコンピュータで
ある情報処理システムを安定して動作させることがで
き、製品の信頼性を大幅に向上することができる。
【図１】本発明の一実施の形態による情報処理システム
の要部のブロック図である。
の要部のブロック図である。
【図２】本発明の一実施の形態による縮退制御における
動作フローチャートである。
動作フローチャートである。
【図３】本発明の他の実施の形態による情報処理システ
ムの要部のブロック図である。
ムの要部のブロック図である。
１…情報処理システム，２1 〜２n …プロセッサ，３1
〜３n …電圧制御モジュール（電圧制御部），４…主記
憶装置，５…プロセッサバス，６…エラー情報格納レジ
スタ（エラー情報格納部），７…情報レジスタ監視部
（電圧監視制御部）。
〜３n …電圧制御モジュール（電圧制御部），４…主記
憶装置，５…プロセッサバス，６…エラー情報格納レジ
スタ（エラー情報格納部），７…情報レジスタ監視部
（電圧監視制御部）。
Claims (1)
- 【請求項１】 複数のプロセッサが用いられた情報処理
システムであって、前記複数のプロセッサの各々に所定
の電圧電力を供給する電圧制御部と、前記複数のプロセ
ッサの各々のプロセッサのエラー検出信号を格納するエ
ラー情報格納部と、前記エラー情報格納部に格納された
情報に基づいて前記電圧制御部に制御信号を出力し、前
記電圧制御部の制御を行う電圧監視制御部とを有するこ
とを特徴とする情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21096697A JPH1153329A (ja) | 1997-08-05 | 1997-08-05 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21096697A JPH1153329A (ja) | 1997-08-05 | 1997-08-05 | 情報処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1153329A true JPH1153329A (ja) | 1999-02-26 |
Family
ID=16598076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21096697A Pending JPH1153329A (ja) | 1997-08-05 | 1997-08-05 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1153329A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101000554B1 (ko) | 2008-06-17 | 2010-12-14 | 엘지전자 주식회사 | 시스템 강제종료 장치 및 방법 |
| EP2466467A1 (en) | 2010-12-16 | 2012-06-20 | Hitachi Ltd. | Information Processing System |
| JP2016078211A (ja) * | 2014-10-22 | 2016-05-16 | セイコーエプソン株式会社 | ロボット |
| US9465422B2 (en) | 2014-02-20 | 2016-10-11 | Fujitsu Limited | Information processing system and control method for information processing system |
| US9817672B2 (en) | 2014-03-28 | 2017-11-14 | Fujitsu Limited | Information processing apparatus and method for controlling information processing apparatus |
-
1997
- 1997-08-05 JP JP21096697A patent/JPH1153329A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101000554B1 (ko) | 2008-06-17 | 2010-12-14 | 엘지전자 주식회사 | 시스템 강제종료 장치 및 방법 |
| EP2466467A1 (en) | 2010-12-16 | 2012-06-20 | Hitachi Ltd. | Information Processing System |
| JP2012128697A (ja) * | 2010-12-16 | 2012-07-05 | Hitachi Ltd | 情報処理装置 |
| EP2535817A1 (en) | 2010-12-16 | 2012-12-19 | Hitachi, Ltd. | Information processing system |
| US9465422B2 (en) | 2014-02-20 | 2016-10-11 | Fujitsu Limited | Information processing system and control method for information processing system |
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| JP2016078211A (ja) * | 2014-10-22 | 2016-05-16 | セイコーエプソン株式会社 | ロボット |
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