JPH1153329A - Information processing system - Google Patents
Information processing systemInfo
- Publication number
- JPH1153329A JPH1153329A JP21096697A JP21096697A JPH1153329A JP H1153329 A JPH1153329 A JP H1153329A JP 21096697 A JP21096697 A JP 21096697A JP 21096697 A JP21096697 A JP 21096697A JP H1153329 A JPH1153329 A JP H1153329A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- error
- processing system
- information
- information processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Multi Processors (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、情報処理システム
に関し、特に、複数のプロセッサからなるマルチプロセ
ッサの縮退制御に適用して有効な技術に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information processing system, and more particularly to a technique effective when applied to degeneration control of a multiprocessor including a plurality of processors.
【０００２】[0002]
【従来の技術】サーバやワークステーションのコンピュ
ータなどの情報処理システムに用いられる複数のプロセ
ッサ、すなわちマルチプロセッサにおける縮退制御とし
て、たとえば、特開平８−２２１３７５号公報に示され
るように、エラーが発生したプロセッサに対してリセッ
ト信号を入力し続けることにより当該プロセッサを切り
放した状態とし、正常に動作するプロセッサだけを選択
して情報処理システムを再起動させるものが知られてい
る。2. Description of the Related Art As a degeneration control in a plurality of processors used in an information processing system such as a computer of a server or a workstation, that is, a multiprocessor, an error occurs as shown in, for example, JP-A-8-221375. 2. Description of the Related Art There is known a processor in which a reset signal is continuously input to a processor so that the processor is disconnected, and only a processor that operates normally is selected to restart the information processing system.
【０００３】[0003]
【発明が解決しようとする課題】ところが、上記のよう
な情報処理システムのマルチプロセッサにおける縮退制
御技術では、次のような問題点があることが本発明者に
より見い出された。However, the present inventor has found that the degeneration control technique in the multiprocessor of the information processing system as described above has the following problems.
【０００４】すなわち、エラーが発生したプロセッサが
異常な信号を出力したために他のプロセッサが誤動作し
たり、エラーが発生したプロセッサが異常に電力を消費
したために他のプロセッサに供給される電力の電圧が低
下するなどの二次障害が生じる恐れがある。That is, another processor malfunctions because the processor in which the error has occurred outputs an abnormal signal, or the voltage of the power supplied to the other processor is abnormal because the processor in which the error has occurred abnormally consumes power. There is a possibility that secondary obstacles such as lowering may occur.
【０００５】また、それによって、情報処理システムが
安定して動作しなくなるという問題もある。There is another problem that the information processing system does not operate stably.
【０００６】本発明の目的は、エラーが発生したプロセ
ッサの縮退後も安定して正常な他のプロセッサを動作さ
せることのできる縮退制御システムを提供することにあ
る。SUMMARY OF THE INVENTION It is an object of the present invention to provide a degeneration control system capable of operating a normal processor stably even after degeneration of a processor in which an error has occurred.
【０００７】[0007]
【課題を解決するための手段】本発明の情報処理システ
ムは、複数のプロセッサに所定の電圧の電力を供給する
電圧制御部と、複数のプロセッサのエラー検出信号を格
納するエラー情報格納部と、当該エラー情報格納部に格
納された情報に基づいて前記電圧制御部に制御信号を出
力し、電圧制御部の制御を行う電圧監視制御部とを設け
たものである。An information processing system according to the present invention comprises: a voltage control unit for supplying power of a predetermined voltage to a plurality of processors; an error information storage unit for storing error detection signals of the plurality of processors; A voltage monitoring control unit that outputs a control signal to the voltage control unit based on the information stored in the error information storage unit and controls the voltage control unit.
【０００８】以上のことにより、エラーが発生したプロ
セッサへの電力の供給を停止するので、正常な他のプロ
セッサに影響を及ぼすことなく、プロセッサの縮退を行
うことができ、サーバやワークステーションなどの情報
処理システムを安定して動作させることができ、製品の
信頼性を大幅に向上することができる。As described above, the supply of power to the processor in which an error has occurred is stopped, so that the processor can be degenerated without affecting other normal processors, and servers and workstations can be degraded. The information processing system can be operated stably, and the reliability of the product can be greatly improved.
【０００９】また、情報処理システムは、上記の構成に
加えて、複数のプロセッサのエラー検出信号を格納する
エラー情報格納部に格納された情報のバックアップを行
うバッテリを設けるようにしてもよい。Further, in addition to the above configuration, the information processing system may be provided with a battery for backing up information stored in an error information storage unit that stores error detection signals of a plurality of processors.
【００１０】それによって、エラー情報格納部に格納さ
れた情報のバックアップを簡単な回路構成で安価に行う
ことができる。Thus, the information stored in the error information storage unit can be backed up at a low cost with a simple circuit configuration.
【００１１】[0011]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【００１２】図１は、本発明の一実施の形態による情報
処理システムの要部のブロック図、図２は、本発明の一
実施の形態による縮退制御における動作フローチャート
である。FIG. 1 is a block diagram of a main part of an information processing system according to one embodiment of the present invention, and FIG. 2 is an operation flowchart in degeneration control according to one embodiment of the present invention.
【００１３】本実施の形態において、サーバなどのマル
チプロセッサで構成される情報処理システム１は、各々
のプロセッサ２1 〜２n に安定した電圧の電力を供給す
るための電圧制御モジュール（電圧制御部）３1 〜３n
が設けられている。また、それぞれの電圧制御モジュー
ル３1 〜３n は、プロセッサ２1 〜２n と電気的に接続
されている。[0013] In this embodiment, the information processing system 1 made up of multi-processor such as a server, the voltage control module for supplying power of stable voltage to each of the processors 2 1 to 2 n (voltage control unit ) 3 1 -3 n
Is provided. Further, 3 1 to 3 n each voltage control module is electrically connected to the processor 2 1 to 2 n.
【００１４】この電圧制御モジュール３1 〜３n はレギ
ュレータ的な役割を持ち、図示しない電源から電力が供
給されると所定の電圧の電力をプロセッサ２1 〜２n に
供給する。最近のプロセッサは、電源ユニットから供給
される電力の電圧変動が、たとえば、±１％以下である
ような厳しい条件を仕様として要求する場合がある。電
圧制御モジュール３1 〜３n は、このようなプロセッサ
に対して、要求された範囲の電圧の電力を供給する。[0014] The voltage control module 3 1 to 3 n has a regulator role, supplies the electric power is supplied from a power source (not shown) the power of the predetermined voltage to the processor 2 1 to 2 n. A recent processor may require, as a specification, a severe condition in which a voltage fluctuation of power supplied from a power supply unit is, for example, ± 1% or less. Voltage control module 3 1 to 3 n are supplied to such a processor, a power voltage of the requested range.
【００１５】たとえば、電源ユニットからケーブルなど
で＋１２Ｖ、−１２Ｖ、＋５Ｖ、−５Ｖ、＋3.３Ｖの電
圧の電力をボードに供給し、ボードのソケットに組み込
んだの電圧制御モジュール３1 〜３n によりプロセッサ
２1 〜２n に所定電圧の電力を供給する。[0015] For example, like in + 12V cable from the power supply, -12V, + 5V, -5V, + to power voltage to the board of 3.3V, the voltage control module 3 1 to 3 n of incorporating the socket board supplies power of a predetermined voltage to the processor 2 1 to 2 n.
【００１６】さらに、これらプロセッサ２1 〜２n は、
パリティエラー、内部エラーや浮動小数点エラーなどの
障害がプロッセサ内部において発生した場合にエラー検
出信号を出力するエラー検出機能を有している。[0016] In addition, these processors 2 1 ~2 n is,
It has an error detection function that outputs an error detection signal when a failure such as a parity error, an internal error, or a floating point error occurs inside the processor.
【００１７】また、情報処理システム１には、たとえ
ば、アプリケーションソフトウェアなどが格納されてい
る主記憶装置４が設けられており、この主記憶装置４は
プロセッサ２1 〜２n によって供給される構成となって
おり、これらプロセッサ２1 〜２n と主記憶装置４と
は、プロセッサバス５を介して信号のやり取りが行われ
ている。Further, the information processing system 1, for example, application software, etc. have main memory 4 is provided that is stored, the main storage device 4 and the structure provided by the processor 2 1 to 2 n it is, and these processors 2 1 to 2 n and the main memory 4, the signal exchange is performed via the processor bus 5.
【００１８】次に、情報処理システム１には、プロセッ
サ２1 〜２n から出力されるエラー検出信号をエラー情
報として格納するエラー情報格納レジスタ（エラー情報
格納部）６が設けられ、プロセッサ２1 〜２n とエラー
情報格納レジスタ６が電気的に接続されている。Next, the information processing system 1, the error information storage register for storing the error detection signal output from the processor 2 1 to 2 n as the error information (error information storage unit) 6 is provided, the processor 2 1 ２2 n and the error information storage register 6 are electrically connected.
【００１９】エラー情報格納レジスタ６へのアクセスに
ついては、各プロセッサ２1 〜２nが直接各々に対する
エラー情報格納レジスタ６をリード／ライトするように
構成してもよいし、エラー情報格納レジスタ６がアクセ
スを制御するチップを備え、プロセッサからの信号に応
じて制御チップがリード／ライトするようにしてもよ
い。Regarding access to the error information storage register 6, each of the processors 2 1 to 2 n may directly read / write the error information storage register 6 for each processor. A chip for controlling access may be provided, and the control chip may read / write according to a signal from the processor.
【００２０】さらに、このエラー情報格納レジスタ６
は、割り付けられた所定のビットに個々のプロセッサ２
1 〜２n のエラー検出信号ならびに各々のプロセッサ２
1 〜２n への電力供給の有無に関する情報が格納される
ようになっている。Further, the error information storage register 6
Indicates that each processor 2 has a predetermined bit assigned to it.
1 to 2 n error detection signals and each processor 2
Information on the presence or absence of power supply to 1 to 2 n is stored.
【００２１】さらに、情報処理システム１には、エラー
情報格納レジスタ６に格納されたエラー情報に基づいて
電圧制御モジュール３1 〜３n に制御信号を出力する情
報レジスタ監視部（電圧監視制御部）６が設けられてお
り、情報レジスタ監視部７はエラー情報格納レジスタ６
ならびに電圧制御モジュール３1 〜３n と電気的に接続
されている。Furthermore, the information processing system 1, information register monitoring unit for outputting a control signal to the voltage control module 3 1 to 3 n on the basis of the error information stored in the error information storage register 6 (voltage monitoring control unit) The information register monitoring unit 7 includes an error information storage register 6.
And it is connected a voltage control module 3 1 to 3 n and electrically.
【００２２】そして、本発明を構成する電圧制御モジュ
ール３1 〜３n 、エラー情報格納レジスタ６および情報
レジスタ監視部７は、たとえば、情報処理システム１に
組み込まれるボード上に実装される。情報レジスタ監視
部７は、上記ボードにチップなどの形で実装される。エ
ラー情報格納レジスタ６は、図１に示すように、各プロ
セッサ２1 〜２n 毎に物理的に独立した構成であっても
よいし、物理的には各プロセッサ２1 〜２n に対して共
通のレジスタを論理的に分割して各プロセッサ２1 〜２
n に割り当てる構成であってもよい。また、電圧制御モ
ジュール３1 〜３n はボード上のソケットに組み込む構
造であってもよい。The voltage control modules 3 1 to 3 n , the error information storage register 6 and the information register monitor 7 constituting the present invention are mounted on a board incorporated in the information processing system 1, for example. The information register monitoring unit 7 is mounted on the board in the form of a chip or the like. Error information storage register 6, as shown in FIG. 1, may be a physically independent structure to each processor 2 1 each to 2 n, physically for each processor 2 1 to 2 n a common register logically divided each processor 2 1 to 2
A configuration in which n is assigned may be used. Further, the voltage control module 3 1 to 3 n can be a structure that incorporates the socket on the board.
【００２３】また、エラー情報格納レジスタ６、情報レ
ジスタ監視部７は、バックアップ電源としてバッテリが
設けられており、前述した情報処理システム１の電源が
切られた場合でもエラー情報が消去されないようになっ
ている。The error information storage register 6 and the information register monitoring section 7 are provided with a battery as a backup power supply, so that even if the information processing system 1 is turned off, the error information is not erased. ing.
【００２４】次に、本実施の形態の作用について、図１
および図２のフローチャートを用いて説明する。Next, the operation of this embodiment will be described with reference to FIG.
This will be described with reference to the flowchart of FIG.
【００２５】まず、複数のプロセッサ２1 〜２n の内、
たとえば、プロセッサ２1 にエラーが発生したとする
（ステップＳ１０１）。First, among the plurality of processors 2 1 to 2 n ,
For example, an error has occurred in the processor 2 1 (step S101).
【００２６】この場合、プロセッサ２1 からは、エラー
検出信号がエラー情報格納レジスタ６に出力され、この
エラー情報格納レジスタ６においてプロセッサ２1 用に
割り付けられた所定のビットに、たとえば、’１’が格
納される（ステップＳ１０２）。[0026] In this case, from the processor 2 1, the error detection signal is output to the error information storage register 6, the predetermined bit allocated in the error information storage register 6 for the processor 2 1, for example, '1' Is stored (step S102).
【００２７】ここで、プロセッサ２1 はエラー検出信号
を出力した後、プロセッサ２1 それ自体が動作を停止す
ることによって、ハングアップなどにより情報処理シス
テム１の動作が不安定となったり、あるいはリセット操
作を行う表示などが行われるので、ユーザがリセットを
行い、情報処理システム１の再起動を行う（ステップＳ
１０３）。[0027] Here, after the processor 2 1 which outputs an error detection signal by the processor 2 1 itself stops the operation, or become the operation of the information processing system 1 is unstable due hang or reset, Since a display for performing an operation or the like is performed, the user resets and restarts the information processing system 1 (step S
103).
【００２８】そして、再起動が行われると、情報レジス
タ監視部７はエラー情報格納レジスタ６に格納された各
々のビットのエラー情報を読み込む（ステップＳ１０
４）。この場合、プロセッサ２1 用に割り付けられたビ
ットに’１’が格納されているので、情報レジスタ監視
部７はプロセッサ２1 にエラーが発生したことを検知す
る。When the restart is performed, the information register monitor 7 reads the error information of each bit stored in the error information storage register 6 (step S10).
4). In this case, since the processor 2 '1' bits allocated for 1 is stored, the information register monitoring unit 7 detects that an error has occurred in the processor 2 1.
【００２９】次に、情報レジスタ監視部７は、エラーが
発生しているプロセッサ２1 に所定の電圧の電力を供給
している電圧制御モジュール３1 のみに電力の供給を停
止する制御信号、すなわち、ディスエーブル信号を出力
し（ステップＳ１０５）、その他の正常に動作している
プロセッサ２1 〜２n に電力を供給している電圧制御モ
ジュール３2 〜３n には電力を供給する制御信号、すな
わち、イネーブル信号の出力を行う。Next, the information register monitoring unit 7, a control signal for stopping the supply of power to only the voltage control module 3 1 that supplies power of a predetermined voltage to the processor 2 1 an error has occurred, i.e. , disable signal outputs (step S105), other control signal for supplying power to the voltage control module 3 2 to 3 n which supplies power to the processor 2 1 to 2 n are operating correctly, That is, an enable signal is output.
【００３０】よって、情報処理システム１の再起動後
は、電圧制御モジュール３1 における電力の供給が停止
され、エラーが発生したプロセッサ２1 に電力が供給さ
れず（ステップＳ１０６）、その他のプロセッサ２2 〜
２n には電力が供給されることになり、プロセッサ２1
を切り放して情報処理システム１の動作が行われている
状態となる（ステップＳ１０７）。[0030] Thus, after a restart of the information processing system 1, the power supply of the voltage control module 3 1 is stopped, no power is supplied to the processor 2 1 of an error (step S106), the other processors 2 2 to
2 n will be supplied with power and the processor 2 1
Are cut off, and the information processing system 1 is operated (step S107).
【００３１】それにより、本実施の形態によれば、情報
レジスタ監視部７がエラーの発生したプロセッサ２1 の
電力の供給を停止して縮退を行うので、他のプロセッサ
２2〜２n や情報処理システムに悪影響を及ぼすことな
く、正常に安定して行うことができる。[0031] Thus, according to this embodiment, since information register monitoring unit 7 performs degeneration by stopping the supply of the processor 2 1 of the electric power generated in error, the other processors 2 2 to 2 n and information It can be performed normally and stably without adversely affecting the processing system.
【００３２】また、オペレータなどが容易にプロセッサ
２1 などの障害プロセッサを修復、交換することができ
るように、各プロセッサ２1 〜２n 毎の電力供給有無を
表示する表示装置を情報処理システム１に設けてもよ
い。Moreover, repair the fault processor such as an operator, such as is readily processor 2 1, so that it can be replaced, the information processing system 1 a display device for displaying a power supply whether each processor 2 1 each to 2 n May be provided.
【００３３】この場合、起動の際に情報処理システム１
は、エラー情報格納レジスタ６にアクセスして、プロセ
ッサ２1 〜２n 毎の電力供給有無、動作状態に関する情
報などを収集する。そして、各プロセッサ２1 〜２n 毎
の電力供給有無を上記表示装置に表示する。In this case, the information processing system 1
May access the error information storage register 6, collecting power supply whether processor 2 1 each to 2 n, and information about the operating state. Then, to display the power supply whether each processor 2 1 each to 2 n to the display device.
【００３４】また、図３に示すように、主記憶装置４に
エラー情報格納レジスタ６を所定のバス５ａによって電
気的に接続することによって収集した情報を主記憶装置
４に記憶するようにしてもよい。主記憶装置４に情報を
記憶することによって、情報処理システム１の電源を落
とさない限り、各プロセッサ２1 〜２n の電力供給有無
や障害有無などの動作状態に関する情報の履歴を自由に
参照することができ、障害を解析する際の情報として利
用することができる。As shown in FIG. 3, information collected by electrically connecting the error information storage register 6 to the main storage device 4 by a predetermined bus 5a may be stored in the main storage device 4. Good. By storing information in the main memory 4, as long as not to drop the power of the information processing system 1, referring to the history of the information about the operational status, such as the power supply presence and failure whether each processor 2 1 to 2 n free It can be used as information when analyzing a failure.
【００３５】上記表示装置としてはプロセッサ２1 〜２
n 毎の電力供給有無を表示できる装置なら何でもよい。
たとえば、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄ
ｉｏｄｅ）を用いた場合、電力が供給されているプロセ
ッサに対応するＬＥＤをＯＮにしてもよいし、障害プロ
セッサを強調するため、電力が供給されていないプロセ
ッサに対応するＬＥＤをＯＮにしてもよい。あるいは、
ＬＥＤの代わりに小形の液晶ディスプレイを用いて、プ
ロセッサ毎に電力供給有無を表示させるようにしてもよ
い。[0035] As the display device processor 2 1 to 2
Any device that can display the presence or absence of power supply for each n may be used.
For example, an LED (Light Emitting D
When iode) is used, an LED corresponding to a processor to which power is supplied may be turned on, or an LED corresponding to a processor to which power is not supplied may be turned on to emphasize a failed processor. . Or,
Instead of the LED, a small liquid crystal display may be used to display the power supply presence / absence for each processor.
【００３６】上記表示装置により人目で容易に各プロセ
ッサ２1 〜２n 毎の電力供給有無を判断できるので、オ
ペレータなどが障害が発生したプロセッサを容易に特定
することができる。Since the power supply for each of the processors 2 1 to 2 n can be easily determined by the above-mentioned display device, the operator or the like can easily identify the failed processor.
【００３７】なお、情報処理システム１がエラー情報格
納レジスタ６の内容に基づいて各プロセッサ２1 〜２n
の電力供給有無や障害有無などの動作状態に関する情報
をディスクなどの不揮発記憶装置に履歴情報として記憶
するようにすれば、障害を解析する際の情報として利用
することができる。The information processing system 1 determines whether each of the processors 2 1 to 2 n based on the contents of the error information storage register 6.
If the information on the operation state, such as the presence or absence of power supply and the presence or absence of a failure, is stored as history information in a non-volatile storage device such as a disk, it can be used as information for analyzing a failure.
【００３８】また、本実施の形態では、エラー情報格納
レジスタ６のバックアップ用電源としてバッテリを設け
ていたが、たとえば、フラッシュメモリなどにプロセッ
サ２1 〜２n から出力するエラー検出信号を格納するこ
とによりバッテリを不要としてもよい。Further, in this embodiment, had a battery provided as a backup power source of the error information storage register 6, for example, storing the error detection signal to output to the flash memory from the processor 2 1 to 2 n Battery may not be necessary.
【００３９】本発明は前記実施の形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で種々変更可能で
あることはいうまでもない。The present invention is not limited to the above-described embodiment, and it goes without saying that various changes can be made without departing from the gist of the present invention.
【００４０】たとえば、プロセッサの所定のピンに所定
の制御信号が入力されるとすべてのピンがハイインピー
ダンスとなる機能を設けるようにしても、他のプロセッ
サなどに悪影響を及ぼすことなく、正常に安定して情報
処理システムを動作させることができる。For example, even if a function is provided in which all pins become high impedance when a predetermined control signal is input to a predetermined pin of a processor, the function can be normally stabilized without adversely affecting other processors. Thus, the information processing system can be operated.
【００４１】この場合、情報レジスタ監視部７（図１）
から出力される制御信号を前述した所定のピンに入力す
ることによって制御を行う。In this case, the information register monitor 7 (FIG. 1)
The control is performed by inputting the control signal output from the above-mentioned to a predetermined pin.
【００４２】また、前記実施の形態においては、各プロ
セッサが一つの主記憶装置を共有する構成のマルチプロ
セッサについて説明したが、各プロセッサが各々主記憶
装置を有するマルチプロセッサであってもよい。後者の
場合、各プロセッサがネットワークあるいは専用の通信
路により相互に通信可能なようにシステムを構成する。Further, in the above-described embodiment, the multiprocessor in which each processor shares one main storage device has been described. However, each processor may be a multiprocessor having each main storage device. In the latter case, the system is configured so that the processors can communicate with each other via a network or a dedicated communication path.
【００４３】[0043]
（１）本発明によれば、エラーが発生したプロセッサの
電源電圧の供給を停止することにより、正常な他のプロ
セッサに影響を及ぼすことなく、プロセッサの縮退を行
うことができる。(1) According to the present invention, by stopping the supply of the power supply voltage to the processor in which an error has occurred, the processor can be degenerated without affecting other normal processors.
【００４４】（２）また、本発明では、上記（１）によ
り、サーバやワークステーションなどのコンピュータで
ある情報処理システムを安定して動作させることがで
き、製品の信頼性を大幅に向上することができる。(2) According to the present invention, according to the above (1), an information processing system, which is a computer such as a server or a workstation, can be operated stably, and the reliability of products can be greatly improved. Can be.
【図１】本発明の一実施の形態による情報処理システム
の要部のブロック図である。FIG. 1 is a block diagram of a main part of an information processing system according to an embodiment of the present invention.
【図２】本発明の一実施の形態による縮退制御における
動作フローチャートである。FIG. 2 is an operation flowchart in degeneration control according to one embodiment of the present invention.
【図３】本発明の他の実施の形態による情報処理システ
ムの要部のブロック図である。FIG. 3 is a block diagram of a main part of an information processing system according to another embodiment of the present invention.
１…情報処理システム，２1 〜２n …プロセッサ，３1
〜３n …電圧制御モジュール（電圧制御部），４…主記
憶装置，５…プロセッサバス，６…エラー情報格納レジ
スタ（エラー情報格納部），７…情報レジスタ監視部
（電圧監視制御部）。1 ... information processing system, 2 1 to 2 n ... processor, 3 1
To 3 n ... voltage control module (voltage control unit), 4 ... main memory, 5 ... processor bus, 6 ... error information storage register (error information storage section), 7 ... information register monitoring unit (voltage monitoring control unit).
Claims (1)
システムであって、前記複数のプロセッサの各々に所定
の電圧電力を供給する電圧制御部と、前記複数のプロセ
ッサの各々のプロセッサのエラー検出信号を格納するエ
ラー情報格納部と、前記エラー情報格納部に格納された
情報に基づいて前記電圧制御部に制御信号を出力し、前
記電圧制御部の制御を行う電圧監視制御部とを有するこ
とを特徴とする情報処理システム。1. An information processing system using a plurality of processors, a voltage control unit for supplying a predetermined voltage power to each of the plurality of processors, and an error detection signal of each processor of the plurality of processors. An error information storage unit that stores a control signal to the voltage control unit based on information stored in the error information storage unit, and a voltage monitoring control unit that controls the voltage control unit. Characteristic information processing system.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21096697A JPH1153329A (en) | 1997-08-05 | 1997-08-05 | Information processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21096697A JPH1153329A (en) | 1997-08-05 | 1997-08-05 | Information processing system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1153329A true JPH1153329A (en) | 1999-02-26 |
Family
ID=16598076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21096697A Pending JPH1153329A (en) | 1997-08-05 | 1997-08-05 | Information processing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1153329A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101000554B1 (en) | 2008-06-17 | 2010-12-14 | 엘지전자 주식회사 | Apparatus and method for shutting down system |
| EP2466467A1 (en) | 2010-12-16 | 2012-06-20 | Hitachi Ltd. | Information Processing System |
| JP2016078211A (en) * | 2014-10-22 | 2016-05-16 | セイコーエプソン株式会社 | robot |
| US9465422B2 (en) | 2014-02-20 | 2016-10-11 | Fujitsu Limited | Information processing system and control method for information processing system |
| US9817672B2 (en) | 2014-03-28 | 2017-11-14 | Fujitsu Limited | Information processing apparatus and method for controlling information processing apparatus |
-
1997
- 1997-08-05 JP JP21096697A patent/JPH1153329A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101000554B1 (en) | 2008-06-17 | 2010-12-14 | 엘지전자 주식회사 | Apparatus and method for shutting down system |
| EP2466467A1 (en) | 2010-12-16 | 2012-06-20 | Hitachi Ltd. | Information Processing System |
| JP2012128697A (en) * | 2010-12-16 | 2012-07-05 | Hitachi Ltd | Information processing unit |
| EP2535817A1 (en) | 2010-12-16 | 2012-12-19 | Hitachi, Ltd. | Information processing system |
| US9465422B2 (en) | 2014-02-20 | 2016-10-11 | Fujitsu Limited | Information processing system and control method for information processing system |
| US9817672B2 (en) | 2014-03-28 | 2017-11-14 | Fujitsu Limited | Information processing apparatus and method for controlling information processing apparatus |
| JP2016078211A (en) * | 2014-10-22 | 2016-05-16 | セイコーエプソン株式会社 | robot |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5327435A (en) | Method for testing a processor module in a computer system | |
| US5519832A (en) | Method and apparatus for displaying module diagnostic results | |
| US7512830B2 (en) | Management module failover across multiple blade center chassis | |
| US7350090B2 (en) | Ensuring power availability to a blade server when blade management controller is corrupted | |
| US20040215991A1 (en) | Power-up of multiple processors when a voltage regulator module has failed | |
| US7194655B2 (en) | Method and system for autonomously rebuilding a failed server and a computer system utilizing the same | |
| US10846159B2 (en) | System and method for managing, resetting and diagnosing failures of a device management bus | |
| JP4749308B2 (en) | Power supply device and power supply method for power supply device | |
| JP2007286937A (en) | Storage device and power source failure management method for storage device | |
| CN106326061B (en) | Cache data processing method and equipment | |
| JP2004126972A (en) | Disk array device and power supply method therefor | |
| US7404092B2 (en) | Power supply control in a server system | |
| JP2003150280A (en) | Backup management system and method | |
| US7266628B2 (en) | System and method of retiring events upon device replacement | |
| US20120159241A1 (en) | Information processing system | |
| US20240220385A1 (en) | Power source consumption management apparatus for four-way server | |
| US10853211B2 (en) | System and method for chassis-based virtual storage drive configuration | |
| US20030115397A1 (en) | Computer system with dedicated system management buses | |
| JPH1153329A (en) | Information processing system | |
| US20050223284A1 (en) | Techniques for maintaining operation of data storage system during a failure | |
| US8738829B2 (en) | Information system for replacing failed I/O board with standby I/O board | |
| JP2000163164A (en) | Power source controller and no-break power unit | |
| JP3448197B2 (en) | Information processing device | |
| JPH06250866A (en) | Memory control device | |
| US7155552B1 (en) | Apparatus and method for highly available module insertion |