JPH1146345A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 映像信号の状態が悪くても、簡単化したメモ
リ制御で安定した静止画、動画を表示する。 【解決手段】 表示用水平同期信号４と、第一垂直同期
信号５と、モード切換信号６から、メモリ制御手段７を
介してメモリ制御信号８を出力する。入力ディジタル映
像信号１のメモリ２への書き込みと、出力ディジタル映
像信号３のメモリ２からの読み出しをメモリ制御信号８
で制御する。静止画を表示する場合、色副搬送波の位相
の連続性の確保と、映像のがたつきを防ぐため、表示用
水平同期信号４の入力タイミングを調整し、メモリ２か
ら出力ディジタル映像信号３の読み出しを制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、安定した動画、静
止画表示を可能にし、簡単化したメモリ制御方法を特徴
とする、メモリ制御装置に関するものである。

【０００２】

【従来の技術】複合映像信号のカラー静止画を表示する
には、映像信号をＡ／Ｄ変換して、一旦フィールドメモ
リに蓄える。一旦蓄えた１フィールド分のディジタル映
像信号を繰り返してフィールドメモリから読み出し、Ｄ
／Ａ変換する。Ｄ／Ａ変換後の映像信号から、輝度信
号、色差信号、同期信号を取り出して映像を表示する。
しかし、映像信号に含まれる色副搬送波の位相の連続性
を確保しなくては、適切な色の復元が不可能である。色
副搬送波の位相の連続性は、フィールドメモリからのデ
ータ読み出しタイミングに依存する。従ってフィールド
メモリからのデータの読み出しタイミングを制御するメ
モリ制御装置が必要になる。

【０００３】従来のこの種のメモリ制御装置は、図２４
に示すように構成されている。図２４において、１０１
はＮＴＳＣ方式の入力アナログ映像信号をＡ／Ｄ変換す
るＡ／Ｄ変換器、１０２はＡ／Ｄ変換したディジタル映
像信号を２フィールド分記憶するフィールドメモリ、１
０３はフィールドメモリ１０２の出力のディジタル映像
信号をＤ／Ａ変換し、出力アナログ映像信号を出力する
Ｄ／Ａ変換器、１０４は出力アナログ映像信号から水平
同期信号と垂直同期信号を分離する同期分離手段、１０
５はフィールドメモリ１０２を制御するメモリ制御信号
を出力するメモリ制御手段、１０６は入力アナログ映像
信号からメモリ制御手段１０５を制御する信号を出力す
る信号制御手段である。メモリ制御手段１０５には、信
号制御手段１０６からの出力信号の他に、動画・静止画
表示切換を行うモード切換信号と、入力アナログ映像信
号に含まれている色副搬送波周波数と同一の周波数であ
る色副搬送波クロック信号が入力される。

【０００４】上記のように構成されるメモリ制御装置に
ついてその動作を説明する。いまフィールドメモリ１０
２は、１フィールド分のディジタル映像信号を蓄えれら
れるメモリ二つで構成し、それぞれをメモリＡ、メモリ
Ｂとする。

【０００５】図２５に示すように、メモリＡ、メモリＢ
はそれぞれライトアドレスリセット端子（ハイアクティ
ブ）、リードアドレスリセット端子（ハイアクティ
ブ）、ライトイネーブル端子（ロウアクティブ）、リー
ドイネーブル端子（ロウアクティブ）を有し、メモリ制
御信号は制御信号Ｄ（１）、制御信号Ｄ（２）、制御信
号Ｅ（１）、制御信号Ｅ（２）、制御信号Ｆ（１）、制
御信号Ｆ（２）から構成される。制御信号Ｄ（１）はメ
モリＡ、メモリＢのライトアドレスリセット信号、制御
信号Ｄ（２）は、メモリＡ、メモリＢのリードアドレス
リセット信号、制御信号Ｅ（１）は、メモリＡのライト
イネーブル信号、制御信号Ｅ（２）はメモリＢのライト
イネーブル信号、制御信号Ｆ（１）は、メモリＡのリー
ドイネーブル信号、制御信号Ｆ（２）は、メモリＢのリ
ードイネーブル信号となる。メモリＡ、メモリＢのライ
トアドレスはライトイネーブル端子がｌｏｗとなった場
合、データを書き込みつつ自己インクリメントする。メ
モリＡ、メモリＢのリードアドレスは、リードイネーブ
ル端子がｌｏｗとなった場合、データの読み出しを行い
つつ自己インクリメントする。また、ライトアドレスリ
セット信号Ｄ（１）、リードアドレスリセット信号Ｄ
（２）をｈｉｇｈにすることで、ライトアドレス、リー
ドアドレスを初期化する。

【０００６】図２４のモード切換信号がｌｏｗで、動画
を表示するときの各信号のタイミング図を図２６に示
す。図２４の入力アナログ映像信号をＡ／Ｄ変換器１０
１でＡ／Ｄ変換する。図２６の制御信号Ｅ（１）がｌｏ
ｗのときに、そのＡ／Ｄ変換した２６３ライン分のデー
タをメモリＡに書き込む。同じように、制御信号Ｅ
（２）がｌｏｗのときに、次フィールドの図２４の入力
アナログ映像信号をＡ／Ｄ変換し、２６２ライン分のデ
ータをメモリＢに書き込む。これを交互に繰り返す。

【０００７】一方、フィールドメモリ１０２の読み出し
は、書き込みと同様に、図２５のメモリＡ、メモリＢか
ら交互に行い、図２４のフィールドメモリ１０２から読
み出したデータは、Ｄ／Ａ変換器１０３でＤ／Ａ変換す
る。水平同期信号と垂直同期信号は、図２４の同期分離
手段１０４によってＤ／Ａ変換器１０３からの出力アナ
ログ映像信号から分離される。

【０００８】図２６に示したように、メモリＡには、２
６３ライン分、メモリＢには２６２ライン分のデータを
書き込み、その書き込んだデータを交互に読み出すこと
で、動画の映像を出力する。

【０００９】次に、図２４のモード切換信号がｈｉｇｈ
で、静止画を表示するときの動作を説明する。図２７に
示すように、例えば図２５のメモリＡに書き込んだ１フ
ィールド分の映像信号を繰り返し読み出して静止画を表
示する場合、メモリＡからのデータの読み出しは、２６
３ライン分、２６２ライン分を交互に行う。そうするこ
とで水平同期信号と垂直同期信号の周波数との整合性を
図る。さらに、図２４中の出力アナログ映像信号に含ま
れる色副搬送波の位相の連続性も考慮する必要がある。
図２７に示すように、色副搬送波クロック信号に同期し
てメモリＡの読み出しを開始することで、メモリＡから
読み出した図２４の出力アナログ映像信号中の色副搬送
波の位相は常に連続し、適切に色を再生できる。水平同
期信号は、Ｄ／Ａ変換器１０３の出力から同期分離手段
１０４を通してそのまま分離されるため、出力アナログ
映像信号と、水平同期信号の相対的位相関係は常に一定
に保たれ、映像にがたつきは生じない。

【００１０】

【発明が解決しようとする課題】しかしながら、このよ
うな構成のメモリ制御装置は、フィールドメモリ１０２
に映像信号を読み書きするために、図２６、図２７のよ
うにフィールドメモリ１０２に記憶する映像信号のライ
ン数を考慮した複雑なフィールドメモリ制御が必要とな
る。また、図２４で示したように、静止画表示するため
の水平同期信号と垂直同期信号は、フィールドメモリ１
０２に蓄えた映像信号をＤ／Ａ変換した後に、同期分離
手段１０４で分離される。すなわち、フィールドメモリ
１０２に蓄えた映像信号中の同期信号成分が欠落、また
は過剰に含まれている場合、同期分離手段１０４から正
しく同期信号を分離できず、静止画表示を行おうとして
も、適切に静止画を表示することができない。また、動
画表示についても同様な理由で映像が乱れる。仮に、入
力アナログ映像信号から直接同期分離手段１０４によっ
て水平同期信号、垂直同期信号を分離し、信号処理を施
して安定した同期信号を供給しようとしても、本質的に
同じ問題が残る。

【００１１】本発明は、上記従来技術の問題を解決する
ものであり、入力映像信号の状態に関わらず、表示する
映像に乱れやがたつきを生じることなく、簡単な方法で
静止画、および動画を安定して表示することが可能なメ
モリ制御装置を提供することを目的とする。

【００１２】

【課題を解決するための手段】この目的を達するため
に、本発明に係るメモリ制御装置は、少数の制御信号を
入力とし、少数のメモリ制御信号を出力とするメモリ制
御手段と、メモリ制御信号によって制御され、入力映像
信号の書き込みと出力映像信号の読み出しを行うメモリ
とを備えるように構成したものである。

【００１３】

【発明の実施の形態】本発明の請求項１に記載の発明
は、複数の制御信号を入力とし、複数のメモリ制御信号
を出力するメモリ制御手段と、前記複数のメモリ制御信
号により入力映像信号の書き込みと出力映像信号の読み
出しを制御されるメモリとを備え、前記メモリ制御手段
が、入力した第二の制御信号を検出して前記メモリに対
する書き込み／読み出しをリセットする第一のメモリ制
御信号を出力し、その後、第一の制御信号を検出して前
記メモリに対する入力映像信号の書き込みと出力映像信
号の読み出しとを開始する第二のメモリ制御信号を出力
するメモリ制御装置であり、簡単なメモリ制御方法で回
路規模を削減でき、静止画または動画を安定して表示す
ることができるという作用を有する。なお、第一の制御
信号と第二の制御信号の検出は、立ち下がりでも、立ち
上がりでもよい。

【００１４】本発明の請求項２に記載の発明は、動画表
示モードと静止画表示モードを切り換える第三の制御信
号をメモリ制御手段に入力する請求項１記載のメモリ制
御装置であり、簡単なメモリ制御方法で回路規模を削減
でき、静止画および動画を安定して表示することができ
るという作用を有する。

【００１５】本発明の請求項３に記載の発明は、第一の
制御信号が表示用水平同期信号であり、第二の制御信号
が垂直同期信号である請求項１または２記載のメモリ制
御装置であり、簡単なメモリ制御方法で回路規模を削減
でき、静止画および動画を安定して表示することができ
るという作用を有する。

【００１６】本発明の請求項４に記載の発明は、第二の
制御信号および第四の制御信号を入力して第一の制御信
号を生成する第一の制御手段を備えた請求項１から３の
いずれかに記載のメモリ制御装置であり、簡単なメモリ
制御方法で回路規模を削減でき、静止画および動画を安
定して表示することができるという作用を有する。

【００１７】本発明の請求項５に記載の発明は、第一の
制御手段に第三の制御信号を入力する請求項４記載のメ
モリ制御装置であり、簡単なメモリ制御方法で回路規模
を削減でき、静止画および動画を安定して表示すること
ができるという作用を有する。

【００１８】本発明の請求項６に記載の発明は、第四の
制御信号が水平同期信号である請求項４または５記載の
メモリ制御装置であり、簡単なメモリ制御方法で回路規
模を削減でき、静止画および動画を安定して表示するこ
とができるという作用を有する。

【００１９】本発明の請求項７に記載の発明は、第二の
制御信号および第四の制御信号を入力して第二の制御信
号を補正した信号を生成してメモリ制御手段および第一
の制御手段に出力するとともに、第四の制御信号を補正
した信号を生成して第一の制御手段に出力する信号処理
手段とを備えた請求項４から６のいずれかに記載のメモ
リ制御装置であり、入力する制御信号の状態に関わら
ず、表示する映像に乱れやがたつきを生じることなく、
簡単なメモリ制御方法で回路規模を削減でき、静止画お
よび動画を安定して表示することができるという作用を
有する。

【００２０】本発明の請求項８に記載の発明は、第二の
制御信号および第四の制御信号を入力して第二の制御信
号および第四の制御信号を補正した信号を生成してメモ
リ制御手段に出力する信号処理手段を備えた請求項１ま
たは２記載のメモリ制御装置で、入力した制御信号の状
態に関わらず、表示する映像に乱れやがたつきを生じる
ことなく、簡単なメモリ制御方法で回路規模を削減で
き、静止画および動画を安定して表示することができる
という作用を有する。

【００２１】本発明の請求項９に記載の発明は、入力映
像信号をメモリに記憶する形態に変換してメモリに入力
する第一の信号変換手段と、メモリからの映像信号を表
示に適した形態の信号に変換して出力する第二の信号変
換手段を備え、信号処理手段の入力が、入力映像信号ま
たは入力映像信号をメモリに記憶する形態に変換した信
号である請求項７記載のメモリ制御装置であり、入力映
像信号の状態に関わらず、表示する映像に乱れやがたつ
きを生じることなく、簡単なメモリ制御方法で回路規模
を削減でき、静止画および動画を安定して表示できると
いう作用を有する。

【００２２】本発明の請求項１０に記載の発明は、第一
の信号変換手段がＡ／Ｄ変換器で、第二の信号変換手段
がＤ／Ａ変換器である請求項９記載のメモリ制御装置で
あり、入力映像信号の状態に関わらず、表示する映像に
乱れやがたつきを生じることなく、簡単なメモリ制御方
法で回路規模を削減でき、静止画および動画を安定して
表示できるという作用を有する。

【００２３】本発明の請求項１１に記載の発明は、静止
画を表示する際に、出力映像信号中の色副搬送波の位相
が連続するように、第一の制御信号のメモリ制御手段へ
の入力タイミングを調整してメモリから出力映像信号の
読み出しを制御する請求項１から１０のいずれかに記載
のメモリ制御装置であり、入力映像信号の状態に関わら
ず、表示する映像に乱れやがたつきを生じることなく、
簡単なメモリ制御方法で回路規模を削減でき、静止画お
よび動画を安定して表示することができる作用を有す
る。

【００２４】本発明の請求項１２に記載の発明は、第一
の制御信号のメモリ制御手段への入力タイミングの調整
を、任意の周波数のクロック信号を用いて行う請求項１
１記載のメモリ制御装置であり、入力映像信号の状態に
関わらず、表示する映像に乱れやがたつきを生じること
なく、簡単なメモリ制御方法で回路規模を削減でき、静
止画および動画を安定して表示することができる作用を
有する。

【００２５】本発明の請求項１３に記載の発明は、第一
の制御信号のメモリ制御手段への入力タイミングの調整
を、色副搬送波と同一の周波数であるクロック信号を用
いて行う請求項１２記載のメモリ制御装置であり、入力
映像信号の状態に関わらず、表示する映像に乱れやがた
つきを生じることなく、簡単なメモリ制御方法で回路規
模を削減でき、静止画および動画を安定して表示するこ
とができる作用を有する。

【００２６】本発明の請求項１４に記載の発明は、第二
の制御信号と、第一の制御信号または第四の制御信号と
を入力とし、第七の制御信号を出力する第二の制御手段
を備え、第七の制御信号の出力タイミングの調整を行う
請求項１から１３のいずれかに記載のメモリ制御装置で
あり、入力映像信号の状態に関わらず、表示する映像に
乱れやがたつきを生じることなく、簡単なメモリ制御方
法で回路規模を削減でき、静止画および動画を安定して
表示することができる作用を有する。

【００２７】本発明の請求項１５に記載の発明は、第二
の制御信号と、第一の制御信号または第四の制御信号と
を入力とし、第七の制御信号を出力する第二の制御手段
を備え、メモリ制御手段が、第七の制御信号を検出して
メモリに対する書き込み／読み出しをリセットする第一
のメモリ制御信号を出力する請求項１から１３のいずれ
かに記載のメモリ制御装置であり、入力映像信号の状態
に関わらず、表示する映像に乱れやがたつきを生じるこ
となく、簡単なメモリ制御方法で回路規模を削減でき、
静止画および動画を安定して表示することができる作用
を有する。

【００２８】本発明の請求項１６に記載の発明は、第二
の制御手段の入力を信号処理手段の出力とした請求項１
４または１５記載のメモリ制御装置であり、入力映像信
号の状態に関わらず、表示する映像に乱れやがたつきを
生じることなく、簡単なメモリ制御方法で回路規模を削
減でき、静止画および動画を安定して表示することがで
きる作用を有する。

【００２９】本発明の請求項１７に記載の発明は、第七
の制御信号が表示用垂直同期信号である請求項１４また
は１６記載のメモリ制御装置で、入力映像信号の状態に
関わらず、表示する映像に乱れやがたつきを生じること
なく、簡単なメモリ制御方法で回路規模を削減でき、静
止画および動画を安定して表示することができる作用を
有する。

【００３０】本発明の請求項１８に記載の発明は、第二
の制御手段に第三の制御信号を入力する請求項１４から
１７のいずれかに記載のメモリ制御装置で、入力映像信
号の状態に関わらず、表示する映像に乱れやがたつきを
生じることなく、簡単なメモリ制御方法で回路規模を削
減でき、静止画および動画を安定して表示することがで
きる作用を有する。

【００３１】（実施の形態１）以下、図面を参照して本
発明の実施の形態を詳細に説明する。図１は、本発明の
実施の形態１におけるメモリ制御装置の構成を示すブロ
ック図である。図１において、１は入力ディジタル信号
としての第一映像信号、２はメモリ、３は出力ディジタ
ル信号としての第二映像信号、４は負論理の表示用水平
同期信号としての第一制御信号、５は負論理の第一垂直
同期信号としての第二制御信号、６はモード切換信号と
しての第三制御信号、７はメモリ制御手段、８はメモリ
制御信号である。

【００３２】以上のように構成された本実施の形態１の
メモリ制御装置について、図１から図４を用いてその動
作を説明する。一例として、メモリ２を１フィールド分
のディジタル映像信号を記憶できるフィールドメモリ二
つで構成し、図２に示すように、それぞれをメモリＡ、
メモリＢとする。メモリＡ、メモリＢにはそれぞれライ
トアドレスリセット端子（ハイアクティブ）、リードア
ドレスリセット端子（ハイアクティブ）、ライトイネー
ブル端子（ロウアクティブ）、リードイネーブル端子
（ロウアクティブ）を有し、メモリ制御信号８は制御信
号ａ、制御信号ｂ、制御信号ｃで構成されるものとす
る。制御信号ａはメモリＡ、メモリＢのライトアドレス
・リードアドレスリセット信号、制御信号ｂはメモリＡ
ライトイネーブル・メモリＢリードイネーブル信号、制
御信号ｃはメモリＡリードイネーブル・メモリＢライト
イネーブル信号となる。

【００３３】図１のモード切換信号６がｌｏｗで、動画
表示を行うときの各信号のタイミング図を図３に示す。
図１のメモリ制御手段７において、図３に示すように、
第一垂直同期信号５の立ち下がりエッジを検出後、制御
信号ａを所定時間ｈｉｇｈにし、メモリＡ、メモリＢの
リードアドレス、ライトアドレスを初期化する。次に、
表示用水平同期信号４の立ち下がりエッジを検出後、制
御信号ｂをｌｏｗにし、メモリＡには図１の入力ディジ
タル映像信号１を書き込み、メモリＢからは、図１の出
力ディジタル映像信号３を読み出す。このとき、メモリ
Ａのライトアドレスは、図１の入力ディジタル映像信号
１の書き込みと同時に自己インクリメントし、メモリＢ
のリードアドレスは、図１の出力ディジタル映像信号３
を読み出すと同時に自己インクリメントする。

【００３４】再度、図３の第一垂直同期信号５の立ち下
がりエッジを検出後、制御信号ａを所定時間ｈｉｇｈに
し、メモリＡ、メモリＢのライトアドレス、リードアド
レスを初期化する。同時に制御信号ｂをｈｉｇｈにし、
メモリＡへの図１の入力ディジタル映像信号１の書き込
みと、メモリＢからの図１の出力ディジタル映像信号３
の読み出しを止める。次に表示用水平同期信号４の立ち
下がりエッジを検出して制御信号ｃをｌｏｗにし、メモ
リＡから図１の出力ディジタル映像信号３を読み出す。
メモリＢには、図１の入力ディジタル映像信号１を書き
込む。このとき、メモリＡのリードアドレスは、図１の
出力ディジタル映像信号３を読み出すと同時に自己イン
クリメントし、メモリＢのライトアドレスは、図１の入
力ディジタル映像信号１の書き込みと同時に自己インク
リメントする。以上の動作を繰り返す。

【００３５】図３において、第一垂直同期信号５の立ち
下がりエッジを検出後、表示用水平同期信号４の最初の
立ち下がりエッジで図１の入力ディジタル映像信号１の
書き込みと、図１の出力ディジタル映像信号３の読み出
しを開始するため、図１の出力ディジタル映像信号３中
の映像信号成分と、表示用水平同期信号４の位相差は適
切に一定に保たれ、映像にがたつきは生じない。また、
奇数フィールド、偶数フィールドを交互にメモリ２から
読み出すため、色副搬送波の位相の連続性は保たれ、色
を適切に再生できる。

【００３６】次に、図１のモード切換信号６がｈｉｇｈ
で、静止画表示をする場合の各信号のタイミング図を図
４に示す。図１中のメモリ制御手段７において、図４に
示しように、第一垂直同期信号５の立ち下がりエッジ検
出後、制御信号ａを所定時間ｈｉｇｈにし、メモリＡ、
メモリＢのアドレスを初期化する。つぎに、図１の出力
ディジタル映像信号３中の色副搬送波の位相が連続する
ように表示用水平同期信号４の位相を、点線から実線に
補正して入力する。補正して入力した表示用水平同期信
号４の最初の立ち下がりエッジを検出後、制御信号ｂを
ｌｏｗにし、メモリＡには、図１の入力ディジタル映像
信号１を書き込む。メモリＢからは図１の出力ディジタ
ル映像信号３を読み出す。このとき、メモリＢのリード
アドレスは、図１の出力ディジタル映像信号３を読み出
すと同時に自己インクリメントし、メモリＡのライトア
ドレスは、図１の入力ディジタル映像信号１の書き込み
と同時に自己インクリメントする。

【００３７】再度、図３の第一垂直同期信号５の立ち下
がりエッジを検出すると、制御信号ａを所定時間ｈｉｇ
ｈにして、メモリＡ、メモリＢのライトアドレス、リー
ドアドレスを初期化し、同時に制御信号ｂをｈｉｇｈに
して、メモリＡへの図１の入力ディジタル映像信号１の
書き込みと、メモリＢからの図１の出力ディジタル映像
信号３の読み出しを止める。つぎに、再度点線から実線
に補正して入力した表示用水平同期信号４の最初の立ち
下がりエッジを検出した後、制御信号ｂをｌｏｗにし、
メモリＡには図１の入力ディジタル映像信号１を書き込
む。メモリＢからは図１の出力ディジタル映像信号３を
読み出す。このとき、メモリＡのライトアドレスは、図
１の入力ディジタル映像信号１の書き込みと同時に自己
インクリメントし、メモリＢのリードアドレスは、図１
の出力ディジタル映像信号３を読み出すと同時に自己イ
ンクリメントする。以上のような動作を繰り返す。

【００３８】図３に示すように、メモリＢから読み出し
た図１の出力ディジタル映像信号３が動画表示時にメモ
リＢへ書き込みを開始されたタイミングは、第一垂直同
期信号５の立ち下がりエッジ後の表示用水平同期信号４
の立ち下がりエッジ検出時である。そのため、図４に示
すように、メモリＢの読み出し開始タイミングと表示用
水平同期信号４との位相関係がメモリ２への書き込み時
と等しくなり、静止画像にがたつきは生じない。また、
表示用水平同期信号４は、図１の出力ディジタル映像信
号３中に含まれる色副搬送波の連続性を確保できるよう
に位相補正をしてメモリ制御手段７に入力するため、適
切に色も再生できる。

【００３９】さらに図１および図２において、メモリ制
御に必要なメモリ制御信号８の構成本数も、従来例の図
２５と比較して少ない本数で構成できる。

【００４０】このように、本実施の形態１によれば、図
１の入力ディジタル映像信号１のライン数を一切考慮す
る必要がなく、表示用水平同期信号４、第一垂直同期信
号５を利用した簡単化したメモリ制御手段７で、回路規
模が削減でき、安定した動画表示、静止画表示を行うた
めのメモリ制御を可能にする。メモリ制御信号８の構成
本数も削減できる。

【００４１】なお、以上の説明では、メモリＢからの出
力を静止画表示する場合を示したが、メモリＡからの出
力を静止画表示してもよく、第一映像信号１を入力ディ
ジタル映像信号、第二映像信号３を出力ディジタル映像
信号で示したが、映像信号の形態はメモリ２にあわせて
任意でよい。また図２において、メモリ２を１フィール
ド分の映像信号を記憶できる、ハイアクティブのリード
アドレスリセット端子、ハイアクティブのライトアドレ
スリセット端子、ロウアクティブのリードイネーブル端
子、ロウアクティブのライトイネーブル端子を有する二
つのフィールドメモリでの構成で示したが、その他のメ
モリで、１つあるいは複数で構成に変更してもよく、そ
れに合わせて、メモリ制御信号８の構成を変更してもよ
い。各入力信号の検出は、立ち下がりエッジを利用した
が、その他の方法でもよく、検出タイミングも任意に設
定してよい。各出力信号の変化のタイミングも任意でよ
い。

【００４２】さらに、図１において、第一制御信号４を
負論理の表示用水平同期信号、第二制御信号５を負論理
の第一垂直同期信号、第三制御信号６をモード切換信号
としたが、その他の適切な制御信号でもよく、正論理、
負論理はどちらでもよい。

【００４３】（実施の形態２）図５は本発明の実施の形
態２のメモリ制御装置を示すブロック図である。実施の
形態２は、上記実施の形態１のメモリ制御装置に、第二
制御信号５と、第三制御信号６と、第四制御信号９と、
クロック信号１０を入力とし、第一制御信号４を出力す
る第一制御手段１１を設けたものである。図１に示した
実施の形態１で説明した構成に対応するものには同一の
符号を付してある。図５において、１は入力ディジタル
映像信号としての第一映像信号、２はメモリ、３は出力
ディジタル映像信号としての第二映像信号、４は負論理
の表示用水平同期信号としての第一制御信号、５は負論
理の第一垂直同期信号としての第二制御信号、６はモー
ド切換信号としての第三制御信号、７はメモリ制御手
段、８はメモリ制御信号である。さらに、９は負論理の
第一水平同期信号としての第四制御信号、１０は色副搬
送波周波数と同一の周波数のクロック信号、１１は第一
制御手段である。

【００４４】以上のように構成された本実施の形態２の
メモリ制御装置について、図２および図５から図７を用
いてその動作を説明する。一例として、メモリ２を１フ
ィールド分のディジタル映像信号を記憶できるフィール
ドメモリ二つで構成し、図２に示すようにそれぞれをメ
モリＡ、メモリＢとする。メモリＡ、メモリＢにはそれ
ぞれライトアドレスリセット端子（ハイアクティブ）、
リードアドレスリセット端子（ハイアクティブ）、ライ
トイネーブル端子（ロウアクティブ）、リードイネーブ
ル端子（ロウアクティブ）を有し、メモリ制御信号８を
制御信号ａ、制御信号ｂ、制御信号ｃで構成されるもの
とする。制御信号ａはメモリＡ、メモリＢのライトアド
レス・リードアドレスリセット信号、制御信号ｂは、メ
モリＡライトイネーブル・メモリＢリードイネーブル信
号、制御信号ｃは、メモリＡリードイネーブル・メモリ
Ｂライトイネーブル信号となる。

【００４５】図５のモード切換信号６がｌｏｗで、動画
表示をする場合の各信号のタイミング図を図６に示す。

【００４６】図５中のメモリ制御手段７において、図６
に示すように第一垂直同期信号５の立ち下がりエッジを
検出後、制御信号ａを所定時間ｈｉｇｈにし、メモリ
Ａ、メモリＢのリードアドレス、ライトアドレスを初期
化する。ここで、図５の第一制御手段１１によって生成
される図６の表示用水平同期信号４は、第一水平同期信
号９と等しい信号か、一定の位相差を維持して信号を出
力するものとする。表示用水平同期信号４の立ち下がり
エッジを検出後、制御信号ｂをｌｏｗにし、メモリＡに
は図５の入力ディジタル映像信号１を書き込み、メモリ
Ｂからは図５の出力ディジタル映像信号３を読み出す。
このとき、メモリＡのライトアドレスは、図５の入力デ
ィジタル映像信号１の書き込みと同時に自己インクリメ
ントし、メモリＢのリードアドレスは、図５の出力ディ
ジタル映像信号３を読み出すと同時に自己インクリメン
トする。

【００４７】再度、図６の第一垂直同期信号５の立ち下
がりエッジを検出後、制御信号ａを所定時間ｈｉｇｈに
し、メモリＡ、メモリＢのライトアドレス、リードアド
レスを初期化する。同時に制御信号ｂをｈｉｇｈにし、
メモリＡへの図５の入力ディジタル映像信号１の書き込
みと、メモリＢからの図５の出力ディジタル映像信号３
の読み出しを止める。次に図６の表示用水平同期信号４
の立ち下がりエッジを検出後、制御信号ｃをｌｏｗに
し、メモリＡから図５の出力ディジタル映像信号３を読
み出す。メモリＢには、図５の入力ディジタル映像信号
１を書き込む。このとき、メモリＡのリードアドレス
は、図５の出力ディジタル映像信号３を読み出すと同時
に自己インクリメントし、メモリＢのライトアドレス
は、図５の入力ディジタル映像信号１の書き込みと同時
に自己インクリメントする。以上の動作を繰り返す。

【００４８】図６において、第一垂直同期信号５の立ち
下がりエッジ検出後、表示用水平同期信号４の最初の立
ち下がりエッジで図５の入力ディジタル映像信号１の書
き込みと、図５の出力ディジタル映像信号３の読み出し
を開始するため、図５の出力ディジタル映像信号３中の
映像信号成分と、表示用水平同期信号４との位相差は、
適切に一定に保たれるため、映像にがたつきは生じな
い。また、奇数フィールド、偶数フィールドを交互にメ
モリ２から読み出すため、色副搬送波の位相の連続性は
保たれ、色を適切に再生できる。

【００４９】次に、図５のモード切換信号６がｈｉｇｈ
で、静止画表示する場合のメモリ制御信号８のタイミン
グ図を図７に示す。

【００５０】図５中のメモリ制御手段７において、図７
に示すように、第一垂直同期信号５の立ち下がりエッジ
検出後、制御信号ａを所定時間ｈｉｇｈにし、メモリ
Ａ、メモリＢのアドレスを初期化する。次に、表示用水
平同期信号４の出力は、図５の出力ディジタル映像信号
３に含まれる色副搬送波の位相が連続するように、色副
搬送波と同一周波数のクロック信号１０に一度同期した
後に出力する。すると、表示用水平同期信号４は、第一
水平同期信号９に対して、図７に示すように点線から実
線へ出力が補正される。この表示用水平同期信号４の立
ち下がりエッジを検出後、制御信号ｂをｌｏｗにし、メ
モリＡには図５の入力ディジタル映像信号１を書き込
む。メモリＢからは、図５の出力ディジタル映像信号３
を読み出す。このとき、メモリＢのリードアドレスは図
５の出力ディジタル映像信号３を読み出すと同時に自己
インクリメントし、メモリＡのライトアドレスは、図５
の入力ディジタル映像信号１の書き込みと同時に自己イ
ンクリメントする。

【００５１】再度、図７の第一垂直同期信号５の立ち下
がりエッジを検出すると、制御信号ａを所定時間ｈｉｇ
ｈにして、メモリＡ、メモリＢのライトアドレス、リー
ドアドレスを初期化する。同時に制御信号ｂをｈｉｇｈ
にして、メモリＢからの図５の出力ディジタル映像信号
３の読み出しを止める。次に表示用水平同期信号４は、
再び色副搬送波と同一周波数のクロック信号１０に一度
同期した後に出力する。すると、図７に示すように表示
用水平同期信号４は第一水平同期信号９に対して、点線
から実線へ出力が再度補正される。この表示用水平同期
信号４の最初の立ち下がりエッジを検出後、制御信号ｂ
をｌｏｗにする。メモリＡには図５の入力ディジタル映
像信号１を書き込み、メモリＢからは図５の出力ディジ
タル映像信号３を読み出す。このとき、メモリＡのライ
トアドレスは、図５の入力ディジタル映像信号１の書き
込みと同時に自己インクリメントし、メモリＢのリード
アドレスは、図５の出力ディジタル映像信号３を読み出
すと同時に自己インクリメントする。以上のような動作
を繰り返す。

【００５２】図６に示すように、メモリＢから読み出し
た図５の出力ディジタル映像信号３が動画表示時にメモ
リＢへ書き込みを開始されたタイミングは、第一垂直同
期信号５の立ち下がりエッジ後の表示用水平同期信号４
の立ち下がりエッジ検出時である。そのため図７に示す
ように、メモリＢの読み出し開始タイミングと表示用水
平同期信号４との位相関係は、適切に保たれ、静止画像
にがたつきは生じない。また、メモリＢから図５の出力
ディジタル映像信号３を読み出し直す周期は、色副搬送
波と同一周波数のクロック信号１０の周期の整数倍にな
るので、図５の出力ディジタル映像信号３に含まれる色
副搬送波の位相の連続性が確保でき、色を適切に再生で
きる。

【００５３】さらに、図２および図５において、メモリ
制御に必要なメモリ制御信号８の構成本数は、従来例の
図２５と比較して少ない構成本数で実現できる。

【００５４】このように、本実施の形態２によれば、図
５の第一制御手段１１により、動画、静止画表示に関わ
らず、色を適切に再生しつつ、がたつきのない映像を表
示することが可能な表示用水平同期信号４を出力するこ
とができる。また、図５の入力ディジタル映像信号１の
ライン数を一切考慮する必要がなく、第一垂直同期信号
５、表示用水平同期信号４を利用した簡単化したメモリ
制御手段７で回路規模を削減でき、安定した動画表示、
静止画表示を行うためのメモリ制御を可能にする。メモ
リ制御信号８の構成本数も削減できる。

【００５５】なお、以上の説明では、メモリＢからの出
力を静止画表示する場合を示したが、メモリＡからの出
力を静止画表示してもよく、第一映像信号１を入力ディ
ジタル映像信号、第二映像信号３を出力ディジタル映像
信号で示したが、映像信号の形態はメモリ２にあわせて
任意でよい。また図２において、メモリ２を１フィール
ド分の映像信号を記憶できる、ハイアクティブのリード
アドレスリセット端子、ハイアクティブのライトアドレ
スリセット端子、ロウアクティブのリードイネーブル端
子、ロウアクティブのライトイネーブル端子を有する二
つのフィールドメモリでの構成で示したが、その他のメ
モリで、１つあるいは複数で構成してもよく、それに合
わせて、メモリ制御信号８の構成を変更してもよい。各
入力信号の検出は、立ち下がりエッジを利用したが、そ
の他の方法でもよく、検出タイミングも任意に設定して
よい。各出力信号の変化のタイミングも任意でよい。

【００５６】さらに、図５において、第一制御信号４を
負論理の表示用水平同期信号、第二制御信号５を負論理
の第一垂直同期信号、第三制御信号６をモード切換信
号、第四制御信号９を負論理の第一水平同期信号とした
が、その他の適切な制御信号でもよく、正論理、負論理
はどちらでもよい。クロック信号１０の周波数を色副搬
送波周波数と同一の周波数であるとしたが、任意の周波
数でもよく、メモリ制御にクロック信号１０の立ち上が
りエッジ、立ち下がりエッジどちらか、または両方を利
用してもよい。

【００５７】（実施の形態３）図８は本発明の実施の形
態３におけるメモリ制御装置の構成を示すブロック図で
ある。本実施の形態３は、上記実施の形態２のメモリ制
御装置に、第二制御信号５と第四制御信号９とを入力と
し、第五制御信号１３と、第六制御信号１４とを出力す
る信号処理手段１２と、第二制御信号５と第四制御信号
９の代わりに、第五制御信号１３と第六制御信号１４と
を入力とした第一制御手段１１と、第二制御信号５の代
わりに、第六制御信号１４を入力としたメモリ制御手段
７とを設けたものである。図５に示した実施の形態２で
説明した構成に対応するものには同一の符号を付してあ
る。

【００５８】図８において、１は入力ディジタル映像信
号としての第一映像信号、２はメモリ、３は出力ディジ
タル映像信号としての第二映像信号、４は負論理の表示
用水平同期信号としての第一制御信号、５は負論理の第
一垂直同期信号としての第二制御信号、６はモード切換
信号としての第三制御信号、７はメモリ制御手段、８は
メモリ制御信号、９は負論理の第一水平同期信号として
の第四制御信号、１０は色副搬送波周波数と同一周波数
のクロック信号、１１は第一制御手段である。

【００５９】さらに、１２は信号処理手段、１３は第二
水平同期信号としての第五制御信号、１４は第二垂直同
期信号としての第六制御信号である。

【００６０】以上のように構成された本実施の形態３の
メモリ制御装置について、図２および図８から図１０を
用いてその動作を説明する。一例として、メモリ２を１
フィールド分のディジタル映像信号を記憶できるフィー
ルドメモリ二つで構成し、図２に示すようにそれぞれを
メモリＡ、メモリＢとする。メモリＡ、メモリＢはそれ
ぞれライトアドレスリセット端子（ハイアクティブ）、
リードアドレスリセット端子（ハイアクティブ）、ライ
トイネーブル端子（ロウアクティブ）、リードイネーブ
ル端子（ロウアクティブ）を有し、メモリ制御信号８を
制御信号ａ、制御信号ｂ、制御信号ｃで構成する。制御
信号ａはメモリＡ、Ｂのライトアドレス、リードアドレ
スリセット信号、制御信号ｂは、メモリＡライトイネー
ブル・メモリＢリードイネーブル信号、制御信号ｃは、
メモリＡリードイネーブル・メモリＢライトイネーブル
信号となる。

【００６１】図８のモード切換信号６がｌｏｗで、動画
表示をするときの各信号のタイミング図を図９に示す。
第一垂直同期信号５、第一水平同期信号９の状態が悪
く、パルスが欠落したり、過剰に含まれることがある場
合、これらの第一垂直同期信号５、第一水平同期信号９
を図８中の信号処理手段１２で補正処理すると、図９の
第二水平同期信号１３および第二垂直同期信号１４のよ
うに安定した同期信号となる。

【００６２】図８中のメモリ制御手段７において、図９
に示すように、第二垂直同期信号１４の立ち下がりエッ
ジを検出後、制御信号ａを所定時間ｈｉｇｈにし、メモ
リＡ、メモリＢのリードアドレス、ライトアドレスを初
期化する。図８の第一制御手段１１によって生成される
図９の表示用水平同期信号４は、第二水平同期信号１３
と等しい信号か、一定の位相差を維持して信号を出力す
るものとする。表示用水平同期信号４の立ち下がりエッ
ジを検出後、制御信号ｂをｌｏｗにし、メモリＡには図
８の入力ディジタル映像信号１を書き込み、メモリＢか
らは図８の出力ディジタル映像信号３を読み出す。この
とき、メモリＡのライトアドレスは、図８の入力ディジ
タル映像信号１の書き込みと同時に自己インクリメント
し、メモリＢのリードアドレスは、図８の出力ディジタ
ル映像信号３を読み出すと同時に自己インクリメントす
る。

【００６３】再度、図９の第二垂直同期信号１４の立ち
下がりエッジを検出後、制御信号ａを所定時間ｈｉｇｈ
にし、メモリＡ、メモリＢのライトアドレス、リードア
ドレスを初期化する。同時に制御信号ｂをｈｉｇｈに
し、メモリＡへの図８の入力ディジタル映像信号１の書
き込みと、メモリＢからの図８の出力ディジタル映像信
号３の読み出しを止める。次に図９の表示用水平同期信
号４の立ち下がりエッジを検出後、制御信号ｃをｌｏｗ
にし、メモリＡから図８の出力ディジタル映像信号３を
読み出す。メモリＢには、図８の入力ディジタル映像信
号１を書き込む。このとき、メモリＡのリードアドレス
は、図８の出力ディジタル映像信号３を読み出すと同時
に自己インクリメントし、メモリＢのライトアドレス
は、図８の入力ディジタル映像信号１の書き込みと同時
に自己インクリメントする。以上の動作を繰り返す。

【００６４】図９において、第二垂直同期信号１４の立
ち下がりエッジ検出後、表示用水平同期信号４の最初の
立ち下がりエッジで図８の入力ディジタル映像信号１の
書き込みと、図８の出力ディジタル映像信号３の読み出
しを開始するため、図８の出力ディジタル映像信号３中
の映像信号成分と、表示用水平同期信号４の位相差は適
切に一定に保たれるため、映像にがたつきは生じない。
また、奇数フィールド、偶数フィールドを交互にメモリ
２から読み出しを行うため、色副搬送波の位相の連続性
は保たれ、色を適切に再生できる。

【００６５】次に、図８のモード切換信号６がｈｉｇｈ
で、静止画表示をするときの各信号のタイミング図を図
１０に示す。図８中のメモリ制御手段７において、図１
０に示すように、第二垂直同期信号１４の立ち下がりエ
ッジ検出後、制御信号ａを所定時間ｈｉｇｈにし、メモ
リＡ、メモリＢのアドレスを初期化する。つぎに、表示
用水平同期信号４の出力は、図８の出力ディジタル映像
信号３に含まれる色副搬送波の位相が連続するように、
色副搬送波と同一周波数のクロック信号１０に一度同期
した後に出力する。すると、表示用水平同期信号４は、
第二水平同期信号１３に対して、図１０のように点線か
ら実線へ出力が補正される。この表示用水平同期信号４
の立ち下がりエッジを検出後、制御信号ｂをｌｏｗに
し、メモリＡには図８の入力ディジタル映像信号１を書
き込む。メモリＢからは、図８の出力ディジタル映像信
号３を読み出す。このとき、メモリＢのリードアドレス
は、図８の出力ディジタル映像信号３を読み出すと同時
に自己インクリメントし、メモリＡのライトアドレス
は、図８の入力ディジタル映像信号１の書き込みと同時
に自己インクリメントする。

【００６６】再度、図１０の第二垂直同期信号１４の立
ち下がりエッジを検出すると、制御信号ａを所定時間ｈ
ｉｇｈにして、メモリＡ、メモリＢのライトアドレス、
リードアドレスを初期化する。同時に制御信号ｂをｈｉ
ｇｈにして、メモリＢからの図８の出力ディジタル映像
信号３の読み出しを止める。次に図１０の表示用水平同
期信号４の出力は、同様に色副搬送波と同一周波数のク
ロック信号１０に一度同期した後に出力する。すると、
図１０に示すように、表示用水平同期信号４は、第二水
平同期信号１３に対して、点線から実線へ出力が再度補
正される。この表示用水平同期信号４の立ち下がりエッ
ジを検出後、制御信号ｂをｌｏｗにする。メモリＡには
図８の入力ディジタル映像信号１を書き込み、メモリＢ
からは図８の出力ディジタル映像信号３を読み出す。こ
のとき、メモリＢのリードアドレスは、図８の出力ディ
ジタル映像信号３を読み出すと同時に自己インクリメン
トし、メモリＡのライトアドレスは、図８の入力ディジ
タル映像信号１の書き込みと同時に自己インクリメント
する。以上のような動作を繰り返す。

【００６７】図９のように、メモリＢから読み出した図
８の出力ディジタル映像信号３が動画表示時にメモリＢ
へ書き込みが開始されたタイミングは、第二垂直同期信
号１４の立ち下がりエッジ後の表示用水平同期信号１１
の立ち下がりエッジ検出時である。これによって図１０
に示すようにメモリＢからの読み出し開始タイミングと
表示用水平同期信号４との位相関係は、適切に保たれる
ため、静止画像にがたつきは生じない。また、メモリＢ
から図８の出力ディジタル映像信号３を読み出す周期
は、色副搬送波と同一周波数のクロック信号１０の周期
の整数倍になるので、図８の出力ディジタル映像信号３
に含まれる色副搬送波の位相の連続性が確保でき、色を
適切に再生できる。

【００６８】さらに、図２および図８において、メモリ
制御に必要なメモリ制御信号８の構成本数は、従来例の
図２５と比較して、少ない構成本数で実現できる。

【００６９】このように、本実施の形態３によれば、図
８の信号処理手段１２により、安定した同期信号をメモ
リ制御手段７、第一制御手段１１および外部へ供給する
ことが可能になる。また、図８の第一制御手段１１によ
り、動画、静止画表示に関わらず、色を適切に再生しつ
つ、がたつきのない映像を表示することが可能な表示用
水平同期信号４を出力することができる。さらに、図８
の入力ディジタル映像信号１のライン数を一切考慮する
必要がなく、信号処理手段１２により第一垂直同期信号
５を補正した第二垂直同期信号１４と、第一制御手段１
１により生成された表示用水平同期信号４とを利用した
簡単化したメモリ制御手段７で回路規模を削減でき、安
定した動画表示、静止画表示を行うためのメモリ制御を
可能にする。メモリ制御信号８の構成本数も削減でき
る。

【００７０】なお、以上の説明では、メモリＢからの出
力を静止画表示する場合を示したが、メモリＡからの出
力を静止画表示してもよく、第一映像信号１を入力ディ
ジタル映像信号、第二映像信号３を出力ディジタル映像
信号で示したが、映像信号の形態はメモリ２にあわせて
任意でよい。また図２において、メモリ２を１フィール
ド分の映像信号を記憶できる、ハイアクティブのリード
アドレスリセット端子、ハイアクティブのライトアドレ
スリセット端子、ロウアクティブのリードイネーブル端
子、ロウアクティブのライトイネーブル端子を有する二
つのフィールドメモリでの構成で示したが、その他のメ
モリで、１つあるいは複数で構成してもよく、それに合
わせて、制御信号８の構成を変更してもよい。各入力信
号の検出は、立ち下がりエッジを利用したが、その他の
方法でもよく、検出タイミングも任意に設定してよい。
各出力信号の変化のタイミングも任意でよい。

【００７１】さらに、図８において、第一制御信号４を
負論理の表示用水平同期信号、第二制御信号５を負論理
の垂直同期信号、第三制御信号６をモード切換信号、第
六制御信号１４を負論理の第二垂直同期信号、第五制御
信号１３を負論理の第二水平同期信号、第四制御信号９
を負論理の第一水平同期信号としたが、その他の適切な
制御信号でもよく、正論理、負論理はどちらでもよい。
クロック信号１０の周波数を色副搬送波周波数と同一の
周波数であるとしたが、任意の周波数でもよく、メモリ
制御にクロック信号１０の立ち上がりエッジ、立ち下が
りエッジどちらか、または両方を利用してもよい。ま
た、信号処理手段１２の処理は、第四制御信号９、第二
制御信号５のパルスの復元をする場合を示したが、それ
以外の信号処理でもよい。

【００７２】（実施の形態４）図１１は本発明の実施の
形態４におけるメモリ制御装置を示すブロック図であ
る。本実施の形態４は、上記実施の形態３のメモリ制御
装置に、第三映像信号１７を入力とし、第一映像信号１
を出力とする第一信号変換手段１５と、第二映像信号３
を入力とし、第四映像信号１８を出力する第二信号変換
手段１６と、図８の第四制御信号９および第二制御信号
５の代わりに第三映像信号１７を入力とする信号処理手
段１９とを設けたものである。上記実施の形態３で説明
した構成に対応するものには同一の符号を付してある。

【００７３】図１１において、１は入力ディジタル映像
信号としての第一映像信号、２はメモリ、３は出力ディ
ジタル映像信号としての第二映像信号、４は負論理の表
示用水平同期信号としての第一制御信号、６はモード切
換信号としての第三制御信号、７はメモリ制御手段、８
はメモリ制御信号、１０は色副搬送波と同一の周波数の
クロック信号、１１は第一制御手段、１３は負論理の第
二水平同期信号としての第五制御信号、１４は負論理の
第二垂直同期信号としての第六制御信号である。さらに
は、１５はＡ／Ｄ変換器としての第一信号変換手段、１
６はＤ／Ａ変換器としての第二信号変換手段、１７は入
力アナログ映像信号としての第三映像信号、１８は出力
アナログ映像信号としての第四映像信号、１９は信号処
理手段である。

【００７４】以上のように構成された本実施の形態４の
メモリ制御装置について、図２および図１１から図１３
を用いてその動作を説明する。一例として、メモリ２を
１フィールド分のディジタル映像信号を記憶できるフィ
ールドメモリ二つで構成し、図２に示すようにそれぞれ
をメモリＡ、メモリＢとする。メモリＡ、メモリＢには
それぞれライトアドレスリセット端子（ハイアクティ
ブ）、リードアドレスリセット端子（ハイアクティ
ブ）、ライトイネーブル端子（ロウアクティブ）、リー
ドイネーブル端子（ロウアクティブ）を有し、メモリ制
御信号８は制御信号ａ、制御信号ｂ、制御信号ｃで構成
する。制御信号ａはメモリＡ、Ｂのライトアドレス、リ
ードアドレスリセット信号、制御信号ｂは、メモリＡラ
イトイネーブル・メモリＢリードイネーブル信号、制御
信号ｃは、メモリＡリードイネーブル・メモリＢライト
イネーブル信号となる。

【００７５】図１１のモード切換信号６がｌｏｗで、動
画表示をするときの各信号のタイミング図を図１２に示
す。図１１中の信号処理手段１９は、図１２に示すよう
に、図１１の入力アナログ映像信号１７から安定した第
二垂直同期信号１４、第二水平同期信号１３を分離出力
する。図１１中のメモリ制御手段７において、図１２に
示すように、第二垂直同期信号１４の立ち下がりエッジ
を検出後、制御信号ａを所定時間ｈｉｇｈにし、メモリ
Ａ、メモリＢのリードアドレス、ライトアドレスを初期
化する。ここで、第一制御手段１１によって生成される
表示用水平同期信号４は、第二水平同期信号１３と等し
い信号か、同じ位相差で信号を出力するものとする。表
示用水平同期信号４の立ち下がりエッジを検出後、制御
信号ｂをｌｏｗにし、メモリＡには図１１の入力ディジ
タル映像信号１を書き込み、メモリＢからは、図１１の
出力ディジタル映像信号３を読み出す。このとき、メモ
リＡのライトアドレスは、図１１の入力ディジタル映像
信号１の書き込みと同時に自己インクリメントし、メモ
リＢのリードアドレスは、図１１の出力ディジタル映像
信号３を読み出すと同時に自己インクリメントする。

【００７６】再度、図１２の第二垂直同期信号１４の立
ち下がりエッジを検出後、制御信号ａを所定時間ｈｉｇ
ｈに、メモリＡ、メモリＢのライトアドレス、リードア
ドレスを初期化する。同時に制御信号ｂをｈｉｇｈに
し、メモリＡへの図１１の入力ディジタル映像信号１の
書き込みと、メモリＢからの図１１の出力ディジタル映
像信号３の読み出しを止める。次に図１２の表示用水平
同期信号４の立ち下がりエッジを検出後、制御信号ｃを
ｌｏｗにし、メモリＡから図１１の出力ディジタル映像
信号３を読み出す。メモリＢには、図１１の入力ディジ
タル映像信号１を書き込む。このとき、メモリＡのリー
ドアドレスは、図１１の出力ディジタル映像信号３を読
み出すと同時に自己インクリメントし、メモリＢのライ
トアドレスは、図１１の入力ディジタル映像信号１の書
き込みと同時に自己インクリメントする。以上の動作を
繰り返す。

【００７７】図１２において、第二垂直同期信号１４の
立ち下がりエッジ検出後、表示用水平同期信号４の最初
の立ち下がりエッジで図１１の入力ディジタル映像信号
１の書き込み、図１１の出力ディジタル映像信号３の読
み出しを開始するため、図１１の出力ディジタル映像信
号３中の映像信号成分と、表示用水平同期信号４の位相
差は適切に一定に保たれ、映像にがたつきは生じない。
また、奇数フィールド、偶数フィールドを交互にメモリ
２から読み出すため、色副搬送波の位相の連続性は保た
れ、色を適切に再生できる。

【００７８】次に、図１１のモード切換信号６がｈｉｇ
ｈで、静止画表示をするときの各信号のタイミング図を
図１３に示す。

【００７９】図１１中のメモリ制御手段７において、図
１３に示したように第二垂直同期信号１４の立ち下がり
エッジ検出後、制御信号ａを所定時間ｈｉｇｈにし、メ
モリＡ、メモリＢのアドレスを初期化する。つぎに、表
示用水平同期信号４の出力は、図１１の出力ディジタル
映像信号３に含まれる色副搬送波の位相が連続するよう
に、色副搬送波と同一周波数のクロック信号１０に一度
同期した後に出力する。すると、図１３のように表示用
水平同期信号４は、第二水平同期信号１３に対して、点
線から実線へ出力は補正される。この表示用水平同期信
号４の立ち下がりエッジを検出後、制御信号ｂをｌｏｗ
にし、メモリＡには図１１の入力ディジタル映像信号１
を書き込む。メモリＢからは、図１１の出力ディジタル
映像信号３を読み出す。このとき、メモリＡのライトア
ドレスは、図１１の入力ディジタル映像信号１の書き込
みと同時に自己インクリメントし、メモリＢのリードア
ドレスは、図１１の出力ディジタル映像信号３を読み出
すと同時に自己インクリメントする。

【００８０】再度、図１３の第二垂直同期信号１４の立
ち下がりエッジを検出すると、制御信号ａを所定時間ｈ
ｉｇｈにして、メモリＡ、メモリＢのライト・リードア
ドレスを初期化する。同時に制御信号ｂをｈｉｇｈにし
て、メモリＡへの図１１の入力ディジタル映像信号１の
書き込みと、メモリＢからの図１１の出力ディジタル映
像信号３の読み出しを止める。次に表示用水平同期信号
４の出力は、同様に色副搬送波と同一周波数のクロック
信号１０に一度同期した後に出力する。すると、表示用
水平同期信号４は、第二水平同期信号１３に対して、図
１３のように、点線から実線へ出力は再度補正される。
この表示用水平同期信号４の立ち下がりエッジを検出
後、制御信号ｂをｌｏｗにする。メモリＡには図１１の
入力ディジタル映像信号１を書き込み、メモリＢからは
図１１の出力ディジタル映像信号３を読み出す。このと
き、メモリＡのライトアドレスは、図１１の入力ディジ
タル映像信号１の書き込みと同時に自己インクリメント
し、メモリＢのリードアドレスは、図１１の出力ディジ
タル映像信号３を読み出すと同時に自己インクリメント
する。以上のような動作を繰り返す。

【００８１】図１２に示すように、メモリＢから読み出
した図１１の出力ディジタル映像信号３が動画表示時に
メモリＢへ書き込みを開始されたタイミングは、第二垂
直同期信号１４の立ち下がりエッジ後の表示用水平同期
信号４の立ち下がりエッジ検出時である。これによっ
て、図１３に示すように、メモリＢの読み出し開始タイ
ミングと表示用水平同期信号４との位相関係は、適切に
保たれるため、静止画像にがたつきは生じない。また、
メモリＢから図１１の出力ディジタル映像信号３を読み
出し直す周期は、色副搬送波と同一周波数のクロック信
号１０の周期の整数倍になるので、図１１の出力アナロ
グ映像信号１８に含まれる色副搬送波の位相の連続性が
確保でき、色を適切に再生できる。

【００８２】さらに、図２および図１１において、メモ
リ制御に必要なメモリ制御信号８の構成本数は、従来例
の図２５と比較して、少ない構成本数で実現できる。

【００８３】このように、本実施の形態４によれば、図
１１のＡ／Ｄ変換器１５によって、図１１の入力アナロ
グ映像信号１７をメモリ２に記憶できる適切な形態に変
換でき、図１１のＤ／Ａ変換器１６によって、出力ディ
ジタル映像信号３を表示に適した信号形態に変換でき
る。また、図１１の信号処理手段１９によって、安定し
た同期信号をメモリ制御手段７、第一制御手段１１およ
び外部へ供給することが可能になる。図１１の第一制御
手段１１により、動画、静止画表示に関わらず、色を適
切に再生しつつ、がたつきのない映像を表示することが
可能な表示用水平同期信号４を出力することができる。
さらに、図１１の入力アナログ映像信号１７のライン数
を一切考慮する必要がなく、第二垂直同期信号１４、表
示用水平同期信号４を利用した簡単化したメモリ制御手
段７で回路規模を削減でき、安定した動画表示、静止画
表示を行うためのメモリ制御を可能にする。メモリ制御
信号８の構成本数も削減できる。

【００８４】なお、以上の説明では、メモリＢからの出
力を静止画表示する場合を示したが、メモリＡからの出
力を静止画表示してもよく、第一映像信号１を入力ディ
ジタル映像信号、第二映像信号３を出力ディジタル映像
信号で示したが、映像信号の形態はメモリ２にあわせて
任意でよい。また図２において、メモリ２を１フィール
ド分の映像信号を記憶できる、ハイアクティブのリード
アドレスリセット端子、ハイアクティブのライトアドレ
スリセット端子、ロウアクティブのリードイネーブル端
子、ロウアクティブのライトイネーブル端子を有する二
つのフィールドメモリでの構成で示したが、その他のメ
モリで、１つあるいは複数で構成してもよく、それに合
わせて、メモリ制御信号８の構成を変更してもよい。図
１２および図１３において、各入力信号の検出は、立ち
下がりエッジを利用したが、その他の方法でもよく、検
出タイミングも任意に設定してよい。各出力信号の変化
のタイミングも任意でよい。

【００８５】さらに、図１１において、第三制御信号６
をモード切換信号、第六制御信号１４を負論理の第二垂
直同期信号、第五制御信号１３を負論理の第二水平同期
信号としたが、その他の適切な制御信号でもよく、正論
理、負論理はどちらでもよい。クロック信号１０の周波
数を色副搬送波周波数と同一の周波数であるとしたが、
任意の周波数でもよく、メモリ制御にクロック信号１０
の立ち上がりエッジ、立ち下がりエッジどちらか、また
は両方を利用してもよい。また、信号処理手段１９の処
理は、入力アナログ映像信号１７から、負論理の第二垂
直同期信号１４、負論理の第二水平同期信号１３を出力
する信号処理で示したが、それ以外の信号処理でもよ
い。第一信号変換手段１５を、Ａ／Ｄ変換器、第二信号
変換手段１６をＤ／Ａ変換器としたが、それ以外の信号
変換手段でもよい。第三映像信号１７を入力アナログ映
像信号、第四映像信号１８を出力アナログ映像信号とし
たが、第一信号変換手段１５、第二信号変換手段１６の
形態により、それ以外でもよい。

【００８６】（実施の形態５）図１４は本発明の実施の
形態５のメモリ制御装置を示すブロック図である。実施
の形態５は、上記実施の形態１のメモリ制御装置に、第
二制御信号５と第四制御信号９を入力とし、第七制御信
号２０を出力する第二制御手段を設け、メモリ制御手段
７から第三制御信号６の入力を省いたものである。図１
に示した実施の形態１で説明した構成に対応するものに
は同一の符号を付してある。図１４において、１は入力
ディジタル映像信号としての第一映像信号、２はメモ
リ、３は出力ディジタル映像信号としての第二映像信
号、５は負論理の第一垂直同期信号としての第二制御信
号、７はメモリ制御手段、８はメモリ制御信号、９は負
論理の第一水平同期信号としての第四制御信号である。
さらに、２０は負論理の表示用垂直同期信号としての第
七制御信号、２１は第二制御手段である。

【００８７】以上のように構成された本実施の形態５の
メモリ制御装置について、図２および図１４から図１６
を用いてその動作を説明する。一例として、メモリ２を
１フィールド分のディジタル映像信号を記憶できるフィ
ールドメモリ二つで構成し、図２に示すようにそれぞれ
をメモリＡ、メモリＢとする。メモリＡ、メモリＢはそ
れぞれライトアドレスリセット端子（ハイアクティ
ブ）、リードアドレスリセット端子（ハイアクティ
ブ）、ライトイネーブル端子（ロウアクティブ）、リー
ドイネーブル端子（ロウアクティブ）を有し、メモリ制
御信号８を制御信号ａ、制御信号ｂ、制御信号ｃで構成
されるものとする。制御信号ａはメモリＡ、メモリＢの
ライトアドレス・リードアドレスリセット信号、制御信
号ｂは、メモリＡライトイネーブル・メモリＢリードイ
ネーブル信号、制御信号ｃは、メモリＡリードイネーブ
ル・メモリＢライトイネーブル信号となる。動画表示を
する場合の各信号のタイミング図を図１５に示す。

【００８８】図１４中のメモリ制御手段７において、図
１５に示すように第一垂直同期信号５の立ち下がりエッ
ジを検出後、制御信号ａを所定時間ｈｉｇｈにし、メモ
リＡ、メモリＢのリードアドレス、ライトアドレスを初
期化する。第一水平同期信号９の立ち下がりエッジを検
出後、制御信号ｂをｌｏｗにし、メモリＡには第一フレ
ーム第二フィールド映像信号である入力ディジタル映像
信号１を書き込み、メモリＢからは以前に書き込んだ第
一フレーム第一フィールド映像信号である出力ディジタ
ル映像信号３を読み出す。このとき、メモリＡのライト
アドレスは、入力ディジタル映像信号１の書き込みと同
時に自己インクリメントし、メモリＢのリードアドレス
は、出力ディジタル映像信号３を読み出すと同時に自己
インクリメントする。ここで、出力ディジタル映像信号
３は入力ディジタル映像信号１に対して、図１４中のメ
モリ２から１フィールド時間遅延して出力する。

【００８９】再度、図１５の第一垂直同期信号５の立ち
下がりエッジを検出後、制御信号ａを所定時間ｈｉｇｈ
にし、メモリＡ、メモリＢのライトアドレス、リードア
ドレスを初期化する。同時に制御信号ｂをｈｉｇｈに
し、メモリＡへの入力ディジタル映像信号１の書き込み
と、メモリＢからの出力ディジタル映像信号３の読み出
しを止める。次に水平同期信号９の立ち下がりエッジを
検出後、制御信号ｃをｌｏｗにし、メモリＡから第一フ
レーム第二フィールド映像信号である出力ディジタル映
像信号３を読み出す。メモリＢには、第二フレーム第一
フィールド映像信号である入力ディジタル映像信号１を
書き込む。このとき、メモリＡのリードアドレスは、出
力ディジタル映像信号３を読み出すと同時に自己インク
リメントし、メモリＢのライトアドレスは、入力ディジ
タル映像信号１の書き込みと同時に自己インクリメント
する。以上の動作を繰り返す。

【００９０】入力ディジタル映像信号１に対して１フィ
ールド時間遅延してメモリ２から出力する出力ディジタ
ル映像信号３を表示装置に入力して表示する場合、位相
関係が入力ディジタル映像信号１に対応している第一垂
直同期信号５、第一水平同期信号９を用いると、図１６
の（ａ）のように第一フィールド映像と第二フィールド
映像の表示すべき位置が入れ替わり、正しく映像信号を
表示することができない。

【００９１】そこで、図１５に示すように、第一垂直同
期信号５と第一水平同期信号９の位相関係を図１４の第
二制御手段２１で検出して、図１５の第一垂直同期信号
５に対して１ライン表示時間分位相を制御した信号であ
る表示用垂直同期信号２０を出力する。表示用垂直同期
信号２０と第一水平同期信号９を用いてディジタル映像
信号３を表示装置に表示すると、図１６の（ｂ）のよう
に、第一フィールド映像と第二フィールド映像を適切に
表示することができる。

【００９２】さらに、図２および図１４において、メモ
リ制御に必要なメモリ制御信号８の構成本数は、従来例
の図２５と比較して、少ない構成本数で実現できる。

【００９３】このように、本実施の形態５によれば、図
１４の第二制御手段２１により、メモリ２からの出力で
ある出力ディジタル映像信号３を適切に表示するための
表示用垂直同期信号２０を出力することができる。ま
た、図１４の入力ディジタル映像信号のライン数を一切
考慮する必要がなく、表示用垂直同期信号２０、第一水
平同期信号９を利用した簡単化したメモリ制御手段７で
回路規模を削減でき、安定した映像表示を行うためのメ
モリ制御を可能にする。メモリ制御信号８の構成本数も
削減できる。

【００９４】なお、以上の説明では、動画表示する場合
を示したが、メモリ２を利用した静止画表示する場合で
もよく、第一映像信号１を入力ディジタル映像信号、第
二映像信号３を出力ディジタル映像信号で示したが、映
像信号の形態はメモリ２に合わせて任意でよい。また図
２において、メモリ２を１フィールド分の映像信号を記
憶できる、ハイアクティブのリードアドレスリセット端
子、ハイアクティブのライトアドレスリセット端子、ロ
ウアクティブのリードイネーブル端子、ロウアクティブ
のライトイネーブル端子を有する二つのフィールドメモ
リでの構成を示したが、その他のメモリで、１つあるい
は複数で構成してもよく、それに合わせて、メモリ制御
信号８の構成を変更してもよい。各入出力信号の検出
は、立ち下がりエッジを利用したが、その他の方法でも
よく、検出タイミングも任意に設定してよい。各出力信
号の変化のタイミングも任意でよい。

【００９５】さらに、図１４において、第二制御信号５
を負論理の第一垂直同期信号、第四制御信号９を負論理
の第一水平同期信号、第七制御信号２０を負論理の表示
用垂直同期信号としたが、その他の適切な制御信号でも
よく、正論理、負論理はどちらでもよい。図１４におけ
る第二制御手段２１は、図１５の第七制御信号２０を第
二制御信号５に対して１ライン時間遅延する位相制御を
行ったが、位相制御量はその他の適切な値でよく、その
他の適切な制御でもよい。

【００９６】（実施の形態６）図１７は本発明の実施の
形態６におけるメモリ制御装置の構成を示すブロック図
である。本実施の形態６は、上記実施の形態２における
メモリ制御装置に、第二制御信号５と第一制御信号４を
入力とし、第七制御信号２０を出力する第二制御手段２
１を設けたものである。図５に示した実施の形態２で説
明した構成に対応するものには同一の符号を付してあ
る。図１７において、１は入力ディジタル映像信号とし
ての第一映像信号、２はメモリ、３は出力ディジタル映
像信号としての第二映像信号、４は負論理の表示用水平
同期信号としての第一制御信号、５は負論理の第一垂直
同期信号としての第二制御信号、６はモード切換信号と
しての第三制御信号、７はメモリ制御手段、８はメモリ
制御信号、９は負論理の第一水平同期信号としての第四
制御信号、１０は色副搬送波と同一周波数のクロック信
号、１１は第一制御手段である。さらに、２０は負論理
の表示用垂直同期信号としての第七制御信号、２１は負
論理の第二制御手段である。

【００９７】以上のように構成された本実施の形態６の
メモリ制御装置について、図２、図１６から図２０を用
いてその動作を説明する。一例として、メモリ２を１フ
ィールド分のディジタル映像信号を記憶できるフィール
ドメモリ二つで構成し、図２に示すようにそれぞれをメ
モリＡ、メモリＢとする。メモリＡ、メモリＢはそれぞ
れライトアドレスリセット端子（ハイアクティブ）、リ
ードアドレスリセット端子（ハイアクティブ）、ライト
イネーブル端子（ロウアクティブ）、リードイネーブル
端子（ロウアクティブ）を有し、メモリ制御信号８を制
御信号ａ、制御信号ｂ、制御信号ｃで構成されるものと
する。制御信号ａはメモリＡ、メモリＢのライトアドレ
ス・リードアドレスリセット信号、制御信号ｂは、メモ
リＡライトイネーブル・メモリＢリードイネーブル信
号、制御信号ｃは、メモリＡリードイネーブル・メモリ
Ｂライトイネーブル信号となる。

【００９８】図１７のモード切換信号６がｌｏｗで、動
画表示をする場合の各信号のタイミング図を図１８に示
す。

【００９９】図１７中のメモリ制御手段７において、図
１８に示すように第一垂直同期信号５の立ち下がりエッ
ジを検出後、制御信号ａを所定時間ｈｉｇｈにし、メモ
リＡ、メモリＢのリードアドレス、ライトアドレスを初
期化する。ここで、図１７の第一制御手段１１によって
生成される図１８の表示用水平同期信号４は、第一水平
同期信号９と等しい信号か、一定の位相差を維持して信
号を出力するものとする。表示用水平同期信号４の立ち
下がりエッジを検出後、制御信号ｂをｌｏｗにし、メモ
リＡには第一フレーム第二フィールド映像信号である入
力ディジタル映像信号１を書き込み、メモリＢからは以
前に書き込んだ第一フレーム第一フィールド映像信号で
ある出力ディジタル映像信号３を読み出す。このとき、
メモリＡのライトアドレスは、入力ディジタル映像信号
１の書き込みと同時に自己インクリメントし、メモリＢ
のリードアドレスは、出力ディジタル映像信号３を読み
出すと同時に自己インクリメントする。

【０１００】再度、第一垂直同期信号５の立ち下がりエ
ッジを検出後、制御信号ａを所定時間ｈｉｇｈにし、メ
モリＡ、メモリＢのライトアドレス、リードアドレスを
初期化する。同時に制御信号ｂをｈｉｇｈにし、メモリ
Ａへの入力ディジタル映像信号１の書き込みと、メモリ
Ｂからの出力ディジタル映像信号３の読み出しを止め
る。次に表示用水平同期信号４の立ち下がりエッジを検
出後、制御信号ｃをｌｏｗにし、メモリＡから第一フレ
ーム第二フィールド映像信号である出力ディジタル映像
信号３を読み出す。メモリＢには、第二フレーム第一フ
ィールド映像信号である入力ディジタル映像信号１を書
き込む。このとき、メモリＡのリードアドレスは、出力
ディジタル映像信号３を読み出すと同時に自己インクリ
メントし、メモリＢのライトアドレスは、入力ディジタ
ル映像信号１の書き込みと同時に自己インクリメントす
る。以上の動作を繰り返す。

【０１０１】第一垂直同期信号５の立ち下がりエッジ検
出後、表示用水平同期信号４の最初の立ち下がりエッジ
で入力ディジタル映像信号１の書き込みと、出力ディジ
タル映像信号３の読み出しを開始するため、出力ディジ
タル映像信号３中の映像信号成分と、表示用水平同期信
号４との位相差は適切に一定に保たれ、映像にがたつき
は生じない。また、奇数フィールド、偶数フィールドを
交互にメモリ２から読み出すため、色副搬送波の位相の
連続性は保たれ、色を適切に再生できる。

【０１０２】入力ディジタル映像信号１に対して１フィ
ールド遅延して図１７中のメモリ２から出力する出力デ
ィジタル映像信号３を表示装置に入力して表示する場
合、位相関係が入力ディジタル映像信号１に対応してい
る、第一垂直同期信号５、表示用水平同期信号４を用い
ると、図１６の（ａ）のように第一フィールド映像と第
二フィールド映像の表示すべき位置が入れ替わり、正し
く映像信号を表示することができない。

【０１０３】そこで、図１８に示すように第一垂直同期
信号５と表示用水平同期信号４の位相関係を図１９の第
二制御手段で検出して、第一垂直同期信号５に対して１
ライン表示時間分位相を制御した信号である表示用垂直
同期信号２０を出力する。表示用垂直同期信号２０と表
示用水平同期信号４を用いてディジタル映像信号３を表
示装置に入力して表示すると、図１６の（ｂ）のよう
に、第一フィールド映像と第二フィールド映像を適切な
表示位置に表示することができる。

【０１０４】次に、図１７のモード切換信号６がｈｉｇ
ｈで、静止画表示する場合の各信号のタイミング図を図
１９に示す。

【０１０５】図１７中のメモリ制御手段７において、図
１９に示すように第一垂直同期信号５の立ち下がりエッ
ジ検出後、制御信号ａを所定時間ｈｉｇｈにし、メモリ
Ａ、メモリＢのアドレスを初期化する。次に、表示用水
平同期信号４の出力は、出力ディジタル映像信号３に含
まれる色副搬送波の位相が連続するように、色副搬送波
と同一周波数のクロック信号１０に一度同期した後に出
力する。すると、表示用水平同期信号４は、第一水平同
期信号９に対して、図１９に示すように点線から実線へ
出力が補正される。この表示用水平同期信号４の立ち下
がりエッジを検出後、制御信号ｂをｌｏｗにし、メモリ
Ａには第一フレーム第二フィールド映像信号である入力
ディジタル映像信号１を書き込む。メモリＢからは、第
一フレーム第一フィールド映像信号である出力ディジタ
ル映像信号３を読み出す。このとき、メモリＢのリード
アドレスは出力ディジタル映像信号３を読み出すと同時
に自己インクリメントし、メモリＡのライトアドレスは
入力ディジタル映像信号１の書き込みと同時に自己イン
クリメントする。

【０１０６】再度、第一垂直同期信号５の立ち下がりエ
ッジを検出すると、制御信号ａを所定時間ｈｉｇｈにし
て、メモリＡ、メモリＢのライトアドレス、リードアド
レスを初期化する。

【０１０７】同時に制御信号ｂをｈｉｇｈにして、メモ
リＢからの出力ディジタル映像信号３の読み出しを止め
る。次に表示用水平同期信号４は、再び色副搬送波と同
一周波数のクロック信号１０に一度同期した後に出力す
る。すると、表示用水平同期信号４は第一水平同期信号
９に対して、点線から実線へ出力が再度補正される。こ
の表示用水平同期信号４の最初の立ち下がりエッジを検
出後、制御信号ｂをｌｏｗにする。メモリＡには第二フ
レーム第一フィールド映像信号である入力ディジタル映
像信号１を書き込み、メモリＢからは再び第一フレーム
第一フィールド映像信号である出力ディジタル映像信号
３を読み出す。このとき、メモリＡのライトアドレス
は、入力ディジタル映像信号１の書き込みと同時に自己
インクリメントし、メモリＢのリードアドレスは、出力
ディジタル映像信号３を読み出すと同時に自己インクリ
メントする。以上のような動作を繰り返す。

【０１０８】図１８に示したように、メモリＢから読み
出した第一フレーム第一フィールド映像信号である出力
ディジタル映像信号３が動画表示時にメモリＢへ書き込
みを開始されたタイミングは、第一垂直同期信号５の立
ち下がりエッジ後の表示用水平同期信号４の立ち下がり
エッジ検出時である。したがって図１９のメモリＢの読
み出し開始タイミングと表示用水平同期信号４との位相
関係は、適切に保たれるため、静止画像にがたつきは生
じない。また、メモリＢから出力ディジタル映像信号３
を読み出し直す周期は、色副搬送波と同一周波数のクロ
ック信号１０の周期の整数倍になるので、出力ディジタ
ル映像信号３に含まれる色副搬送波の位相の連続性が確
保でき、色を適切に再生できる。

【０１０９】図１７中のメモリ２から出力する第一フレ
ーム第一フィールド映像である出力ディジタル映像信号
３を表示装置に入力して表示する場合、図１９の第一垂
直同期信号５に対して、図１７の第二制御手段２１によ
って図１９に示すように１ライン時間位相制御された表
示用垂直同期信号２０と、表示用水平同期信号４を用い
て出力ディジタル映像信号３を表示装置等に表示して
も、図２０のようになり適切に静止画を表示できる。

【０１１０】さらに、図２および図１７において、メモ
リ制御に必要なメモリ制御信号８の構成本数は、従来例
の図２５と比較して少ない構成本数で実現できる。

【０１１１】このように、本実施の形態６によれば、図
１７の第二制御手段２１により、メモリ２からの出力で
あるディジタル映像信号３を適切に表示するための表示
用垂直同期信号２０を出力することができる。第一制御
手段１１により、動画、静止画表示に関わらず、色を適
切に再生しつつ、がたつきのない映像を表示することが
可能な表示用水平同期信号４を出力することができる。
また入力ディジタル映像信号１のライン数を一切考慮す
る必要がなく、第一垂直同期信号５、表示用水平同期信
号４を利用した簡単化したメモリ制御手段７で回路規模
を削減し、安定した動画表示、静止画表示を行うための
メモリ制御を可能にする。メモリ制御信号の構成本数も
削減できる。

【０１１２】なお、以上の説明では、メモリＢからの出
力を静止画表示する場合を示したが、メモリＡからの出
力を静止画表示してもよく、第一映像信号１を入力ディ
ジタル映像信号、第二映像信号３を出力ディジタル映像
信号で示したが、映像信号の形態はメモリ２に合わせて
任意でよい。また図２において、メモリ２を１フィール
ド分の映像信号を記憶できる、ハイアクティブのリード
アドレスリセット端子、ハイアクティブのライトアドレ
スリセット端子、ロウアクティブのリードイネーブル端
子、ロウアクティブのライトイネーブル端子を有する二
つのフィールドメモリでの構成を示したが、その他のメ
モリで、１つあるいは複数で構成してもよく、それに合
わせて、メモリ制御信号８の構成を変更してもよい。各
入出力信号の検出は、立ち下がりエッジを利用したが、
その他の方法でもよく、検出タイミングも任意に設定し
てよい。各出力信号の変化のタイミングも任意でよい。
さらに、図１７において、第一制御信号４を負論理の表
示用水平同期信号、第二制御信号５を負論理の第一垂直
同期信号、第三制御信号６をモード切換信号、第四制御
信号９を負論理の第一水平同期信号、第七制御信号２０
を負論理の表示用垂直同期信号としたが、その他の適切
な制御信号でもよく、正論理、負論理はどちらでもよ
い。クロック信号１０の周波数を色副搬送波と同一の周
波数であるとしたが、任意の周波数でもよく、メモリ制
御にクロック信号１０の立ち上がりエッジ、立ち下がり
エッジどちらか、または両方を利用してもよい。図１５
の第二制御手段２１は、図１８、図１９において第七制
御信号２０を第二制御信号５に対して１ライン時間遅延
する位相制御を行ったが、位相制御量はその他の適切な
値でもよく、その他の制御でもよい。

【０１１３】（実施の形態７）図２１は本発明の実施の
形態７におけるメモリ制御装置の構成を示すブロック図
である。本実施の形態７は、上記実施の形態２における
メモリ制御装置に、第二制御信号５と第一制御信号４と
第三制御信号６を入力とし、第七制御信号２２を出力す
る第二制御手段２３を設けたものである。図５に示した
実施の形態２で説明した構成に対応するものには同一の
符号を付してある。図２１において、１は入力ディジタ
ル映像信号としての第一映像信号、２はメモリ、３は出
力ディジタル映像信号としての第二映像信号、４は負論
理の表示用水平同期信号としての第一制御信号、５は第
一垂直同期信号としての第二制御信号、６はモード切換
信号としての第三制御信号、７はメモリ制御手段、８は
メモリ制御信号、９は負論理の第一水平同期信号として
の第四制御信号、１０は色副搬送波と同一周波数のクロ
ック信号、１１は第一制御手段である。さらに、２２は
負論理の表示用垂直同期信号としての第七制御信号、２
３は第二制御手段である。

【０１１４】以上のように構成された本実施の形態７の
メモリ制御装置について、図２、図１８、図２１から図
２３を用いてその動作を説明する。一例として、メモリ
２を１フィールド分のディジタル映像信号を記憶できる
フィールドメモリ二つで構成し、図２に示すようにそれ
ぞれをメモリＡ、メモリＢとする。メモリＡ、メモリＢ
はそれぞれライトアドレスリセット端子（ハイアクティ
ブ）、リードアドレスリセット端子（ハイアクティ
ブ）、ライトイネーブル端子（ロウアクティブ）、リー
ドイネーブル端子（ロウアクティブ）を有し、メモリ制
御信号８を制御信号ａ、制御信号ｂ、制御信号ｃで構成
されるものとする。制御信号ａはメモリＡ、メモリＢの
ライトアドレス・リードアドレスリセット信号、制御信
号ｂは、メモリＡライトイネーブル・メモリＢリードイ
ネーブル信号、制御信号ｃは、メモリＡリードイネーブ
ル・メモリＢライトイネーブル信号となる。

【０１１５】図２１のモード切換信号６がｌｏｗで動画
表示をする場合は、図１８に示したように実施の形態６
で説明したのと同様に動作をする。図２１のモード切換
信号６がｈｉｇｈに変わり、第一フィールド映像信号を
静止画表示する場合の各信号のタイミング図を図２２に
示す。

【０１１６】図２２に示すように、モード切換信号６が
ｌｏｗのときは、図１８の動画表示モード時の動作と同
様である。出力ディジタル映像信号３が第一フィールド
映像信号のときモード切換信号６がｈｉｇｈになると、
第一フィールド映像を静止画表示するモードになる。そ
の後の第一垂直同期信号５の立ち下がりエッジ検出後、
制御信号ａを所定時間ｈｉｇｈにし、メモリＡ、メモリ
Ｂのアドレスを初期化する。次に、表示用水平同期信号
４の出力は、出力ディジタル映像信号３に含まれる色副
搬送波の位相が連続するように、色副搬送波と同一周波
数のクロック信号１０に一度同期した後に出力する。す
ると、表示用水平同期信号４は、第一水平同期信号９に
対して、図２２に示すように点線から実線へ出力が補正
される。この表示用水平同期信号４の立ち下がりエッジ
を検出後、制御信号ｂをｌｏｗにし、メモリＡには第二
フレーム第一フィールド映像信号である入力ディジタル
映像信号１を書き込む。メモリＢからは、第一フレーム
第一フィールド映像信号である出力ディジタル映像信号
３を読み出す。このとき、メモリＢのリードアドレスは
出力ディジタル映像信号３を読み出すと同時に自己イン
クリメントし、メモリＡのライトアドレスは入力ディジ
タル映像信号１の書き込みと同時に自己インクリメント
する。

【０１１７】再度、第一垂直同期信号５の立ち下がりエ
ッジを検出すると、制御信号ａを所定時間ｈｉｇｈにし
て、メモリＡ、メモリＢのライトアドレス、リードアド
レスを初期化する。

【０１１８】同時に制御信号ｂをｈｉｇｈにして、メモ
リＢからの出力ディジタル映像信号３の読み出しを止め
る。次に表示用水平同期信号４は、再び色副搬送波と同
一周波数のクロック信号１０に一度同期した後に出力す
る。すると、表示用水平同期信号４は第一水平同期信号
９に対して、点線から実線へ出力が再度補正される。こ
の表示用水平同期信号４の最初の立ち下がりエッジを検
出後、制御信号ｂをｌｏｗにする。メモリＡには第二フ
レーム第二フィールド映像である入力ディジタル映像信
号１を書き込み、メモリＢからは再び第一フレーム第一
フィールド映像である出力ディジタル映像信号３を読み
出す。このとき、メモリＡのライトアドレスは、入力デ
ィジタル映像信号１の書き込みと同時に自己インクリメ
ントし、メモリＢのリードアドレスは、出力ディジタル
映像信号３を読み出すと同時に自己インクリメントす
る。表示用垂直同期信号２２は、動画表示モードのとき
と同様に位相制御を行い、第一垂直同期信号５より１ラ
イン時間遅延した位相差を保つ。以上のような動作を繰
り返す。

【０１１９】一方、図２３のように、出力ディジタル映
像信号３が第二フィールド映像信号のとき、モード切換
信号６がｈｉｇｈになると、第二フィールドを静止画表
示するモードになる。第一垂直同期信号５の立ち下がり
エッジ検出後、制御信号ａを所定時間ｈｉｇｈにし、メ
モリＡ、メモリＢのアドレスを初期化する。次に、表示
用水平同期信号４の出力は、出力ディジタル映像信号３
に含まれる色副搬送波の位相が連続するように、色副搬
送波と同一周波数のクロック信号１０に一度同期した後
に出力する。すると、表示用水平同期信号４は、第一水
平同期信号９に対して、図２３に示すように点線から実
線へ出力が補正される。この表示用水平同期信号４の立
ち下がりエッジを検出後、制御信号ｂをｌｏｗにし、メ
モリＡには第二フレーム第二フィールド映像信号である
入力ディジタル映像信号１を書き込む。メモリＢから
は、第一フレーム第二フィールド映像信号である出力デ
ィジタル映像信号３を読み出す。このとき、メモリＢの
リードアドレスは出力ディジタル映像信号３を読み出す
と同時に自己インクリメントし、メモリＡのライトアド
レスは入力ディジタル映像信号１の書き込みと同時に自
己インクリメントする。

【０１２０】再度、第一垂直同期信号５の立ち下がりエ
ッジを検出すると、制御信号ａを所定時間ｈｉｇｈにし
て、メモリＡ、メモリＢのライトアドレス、リードアド
レスを初期化する。

【０１２１】同時に制御信号ｂをｈｉｇｈにして、メモ
リＢからの出力ディジタル映像信号３の読み出しを止め
る。次に表示用水平同期信号４は、再び色副搬送波と同
一周波数のクロック信号１０に一度同期した後に出力す
る。すると、表示用水平同期信号４は第一水平同期信号
９に対して、点線から実線へ出力が再度補正される。こ
の表示用水平同期信号４の最初の立ち下がりエッジを検
出後、制御信号ｂをｌｏｗにする。メモリＡには第三フ
レーム第一フィールド映像である入力ディジタル映像信
号１を書き込み、メモリＢからは再び第一フレーム第二
フィールド映像である出力ディジタル映像信号３を読み
出す。このとき、メモリＡのライトアドレスは、入力デ
ィジタル映像信号１の書き込みと同時に自己インクリメ
ントし、メモリＢのリードアドレスは、出力ディジタル
映像信号３を読み出すと同時に自己インクリメントす
る。表示用垂直同期信号２２は、動画表示モードのとき
と同様に位相制御を行わず、第一垂直同期信号５と同じ
位相を保つ。以上のような動作を繰り返す。

【０１２２】図２２、図２３に示したように、メモリＢ
から読み出した静止画表示する第一フレーム第一あるい
は第二フィールド映像信号である出力ディジタル映像信
号３が動画表示時にメモリＢへ書き込みを開始されたタ
イミングは、図１８に示したように、第一垂直同期信号
５の立ち下がりエッジ後の表示用水平同期信号４の立ち
下がりエッジ検出時である。したがって図２２、図２３
のメモリＢの読み出し開始タイミングと表示用水平同期
信号４との位相関係は、適切に保たれるため、静止画像
にがたつきは生じない。また、メモリＢから出力ディジ
タル映像信号３を読み出し直す周期は、色副搬送波と同
一周波数のクロック信号１０の周期の整数倍になるの
で、出力ディジタル映像信号３に含まれる色副搬送波の
位相の連続性が確保でき、色を適切に再生できる。

【０１２３】また、図２２、図２３に示したように、動
画表示モードから静止画表示モード切換前後のフィール
ドで、第一垂直同期信号５と表示用垂直同期信号２２の
位相差を一定に保つことで、動画から静止画に切り換え
る時の映像の垂直ぶれを防ぐ。

【０１２４】さらに、図２および図２１において、メモ
リ制御に必要なメモリ制御信号８の構成本数は、従来例
の図２５と比較して少ない構成本数で実現できる。

【０１２５】このように、本実施の形態７によれば、図
２１の第二制御手段２３により、メモリ２からの出力で
あるディジタル映像信号３を適切に表示するための表示
用垂直同期信号２２を出力することができる。第一制御
手段１１により、動画、静止画表示に関わらず、色を適
切に再生しつつ、がたつきのない映像を表示することが
可能な表示用水平同期信号４を出力することができる。
また入力ディジタル映像信号１のライン数を一切考慮す
る必要がなく、第一垂直同期信号５、表示用水平同期信
号４を利用した簡単化したメモリ制御手段７で回路規模
を削減し、安定した動画表示、静止画表示を行うための
メモリ制御を可能にする。メモリ制御信号の構成本数も
削減できる。

【０１２６】なお、以上の説明では、メモリＢからの出
力を静止画表示する場合を示したが、メモリＡからの出
力を静止画表示してもよく、第一映像信号１を入力ディ
ジタル映像信号、第二映像信号３を出力ディジタル映像
信号で示したが、映像信号の形態はメモリ２に合わせて
任意でよい。また図２において、メモリ２を１フィール
ド分の映像信号を記憶できる、ハイアクティブのリード
アドレスリセット端子、ハイアクティブのライトアドレ
スリセット端子、ロウアクティブのリードイネーブル端
子、ロウアクティブのライトイネーブル端子を有する二
つのフィールドメモリでの構成を示したが、その他のメ
モリで、１つあるいは複数で構成してもよく、それに合
わせて、メモリ制御信号８の構成を変更してもよい。各
入出力信号の検出は、立ち下がりエッジを利用したが、
その他の方法でもよく、検出タイミングも任意に設定し
てよい。各出力信号の変化のタイミングも任意でよい。
さらに、図２１において、第一制御信号４を負論理の表
示用水平同期信号、第二制御信号５を負論理の第一垂直
同期信号、第三制御信号６をモード切換信号、第四制御
信号９を負論理の第一水平同期信号、第七制御信号２２
を負論理の表示用垂直同期信号としたが、その他の適切
な制御信号でもよく、正論理、負論理はどちらでもよ
い。クロック信号１０の周波数を色副搬送波と同一の周
波数であるとしたが、任意の周波数でもよく、メモリ制
御にクロック信号１０の立ち上がりエッジ、立ち下がり
エッジどちらか、または両方を利用してもよい。図１５
の第二制御手段２３は、図２３において第七制御信号２
２を第二制御信号５に対して１ライン時間遅延する位相
制御を行ったが、位相制御量はその他の適切な値でもよ
く、その他の制御でもよい。

【０１２７】

【発明の効果】以上説明したように、本発明によれば、
動画、静止画表示のためメモリ制御と映像表示を安定し
て行うことが可能で、メモリ制御手段の構成も簡単化す
ることができ、回路規模を削減できる。さらにメモリ制
御信号の構成本数も削減できるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるメモリ制御装置
のブロック図

【図２】本発明の実施の形態１、実施の形態２、実施の
形態３、実施の形態４、実施の形態５、実施の形態６、
実施の形態７におけるメモリ２とメモリ制御信号８との
接続図

【図３】本発明の実施の形態１における動画表示のとき
のメモリ制御信号のタイミング図

【図４】本発明の実施の形態１における静止画表示のと
きの図１のメモリ制御信号のタイミング図

【図５】本発明の実施の形態２におけるメモリ制御装置
のブロック図

【図６】本発明の実施の形態２における動画表示のとき
の図５のメモリ制御信号のタイミング図

【図７】本発明の実施の形態２における静止画表示のと
きのメモリ制御信号のタイミング図

【図８】本発明の実施の形態３におけるメモリ制御装置
のブロック図

【図９】本発明の実施の形態３における動画表示のとき
のメモリ制御信号のタイミング図

【図１０】本発明の実施の形態３における静止画表示の
ときのメモリ制御信号のタイミング図

【図１１】本発明の実施の形態４におけるメモリ制御装
置のブロック図

【図１２】本発明の実施の形態４における動画表示のと
きのメモリ制御信号のタイミング図

【図１３】本発明の実施の形態４における静止画表示の
ときのメモリ制御信号のタイミング図

【図１４】本発明の実施の形態５におけるメモリ制御装
置のブロック図

【図１５】本発明の実施の形態５における動画表示のと
きの各信号のタイミング図

【図１６】本発明の実施の形態５、実施の形態６におけ
る動画表示時の出力ディジタル映像信号を、表示装置に
入力して表示した場合の画面表示図

【図１７】本発明の実施の形態６におけるメモリ制御装
置のブロック図

【図１８】本発明の実施の形態６、実施の形態７におけ
る動画表示のときの各信号のタイミング図

【図１９】本発明の実施の形態６における静止画表示の
ときの各信号のタイミング図

【図２０】本発明の実施の形態６における静止画表示時
の出力ディジタル映像信号を表示装置に入力して表示し
た場合の画面表示図

【図２１】本発明の実施の形態７におけるメモリ制御装
置のブロック図

【図２２】本発明の実施の形態７における第一フィール
ド映像表示時に動画表示モードから静止画表示モード切
換を行ったときの各信号のタイミング図

【図２３】本発明の実施の形態７における第二フィール
ド映像表示時に動画表示モードから静止画表示モード切
換を行ったときの各信号のタイミング図

【図２４】従来のメモリ制御装置のブロック図

【図２５】従来のメモリとメモリ制御信号との接続図

【図２６】従来のメモリ制御装置における動画表示のと
きのメモリ制御信号のタイミング図

【図２７】従来のメモリ制御装置における静止画表示の
ときのメモリ制御信号のタイミング図

【符号の説明】

１ 第一映像信号 ２ メモリ ３ 第二映像信号 ４ 第一制御信号 ５ 第二制御信号 ６ 第三制御信号 ７ メモリ制御手段 ８ メモリ制御信号 ９ 第四制御信号 １０ クロック信号 １１ 第一制御手段 １２ 信号処理手段 １３ 第五制御信号 １４ 第六制御信号 １５ 第一信号変換手段 １６ 第二信号変換手段 １７ 第三映像信号 １８ 第四映像信号 １９ 信号処理手段 ２０ 第七制御信号 ２１ 第二制御手段 ２２ 第七制御信号 ２３ 第二制御手段

Claims (18)

【特許請求の範囲】
1. 【請求項１】 複数の制御信号を入力とし、複数のメモ
   リ制御信号を出力するメモリ制御手段と、前記複数のメ
   モリ制御信号により入力映像信号の書き込みと出力映像
   信号の読み出しを制御されるメモリとを備え、前記メモ
   リ制御手段が、入力した第二の制御信号を検出して前記
   メモリに対する書き込み／読み出しをリセットする第一
   のメモリ制御信号を出力し、その後、第一の制御信号を
   検出して前記メモリに対する入力映像信号の書き込みと
   出力映像信号の読み出しとを開始する第二のメモリ制御
   信号を出力するメモリ制御装置。
2. 【請求項２】 動画表示モードと静止画表示モードを切
   り換える第三の制御信号をメモリ制御手段に入力する請
   求項１記載のメモリ制御装置。
3. 【請求項３】 前記第一の制御信号が表示用水平同期信
   号であり、前記第二の制御信号が垂直同期信号である請
   求項１または２記載のメモリ制御装置。
4. 【請求項４】 前記第二の制御信号および第四の制御信
   号を入力して前記第一の制御信号を生成する第一の制御
   手段を備えた請求項１から３のいずれかに記載のメモリ
   制御装置。
5. 【請求項５】 前記第一の制御手段に前記第三の制御信
   号を入力する請求項４記載のメモリ制御装置。
6. 【請求項６】 前記第四の制御信号が水平同期信号であ
   る請求項４または５記載のメモリ制御装置。
7. 【請求項７】 前記第二の制御信号および前記第四の制
   御信号を入力して前記第二の制御信号を補正した信号を
   生成して前記メモリ制御手段および前記第一の制御手段
   に出力するとともに、前記第四の制御信号を補正した信
   号を生成して前記第一の制御手段に出力する信号処理手
   段を備えた請求項４から６のいずれかに記載のメモリ制
   御装置。
8. 【請求項８】 前記第二の制御信号および前記第四の制
   御信号を入力とし、前記第二の制御信号および前記第四
   の制御信号を補正した信号を生成して前記メモリ制御手
   段に制御信号を出力する信号処理手段を備えた請求項１
   または２記載のメモリ制御装置。
9. 【請求項９】 入力映像信号を前記メモリに記憶する形
   態に変換して前記メモリに入力する第一の信号変換手段
   と、前記メモリからの映像信号を表示に適した形態の信
   号に変換して出力する第二の信号変換手段とを備え、前
   記信号処理手段の入力が、前記入力映像信号または前記
   入力映像信号をメモリに記憶する形態に変換した信号で
   ある請求項７記載のメモリ制御装置。
10. 【請求項１０】 前記第一の信号変換手段がＡ／Ｄ変換
    器で、前記第二の信号変換手段がＤ／Ａ変換器である請
    求項９記載のメモリ制御装置。
11. 【請求項１１】 静止画を表示する際に、前記出力映像
    信号中の色副搬送波の位相が連続するように、前記第一
    の制御信号の前記メモリ制御手段への入力タイミングを
    調整して前記メモリから前記出力映像信号の読み出しを
    制御する請求項１から１０のいずれかに記載のメモリ制
    御装置。
12. 【請求項１２】 前記第一の制御信号の前記メモリ制御
    手段への入力タイミングの調整を、任意の周波数のクロ
    ック信号を用いて行う請求項１１記載のメモリ制御装
    置。
13. 【請求項１３】 前記第一の制御信号の前記メモリ制御
    手段への入力タイミングの調整を、色副搬送波と同一周
    波数であるクロック信号を用いて行う請求項１２記載の
    メモリ制御装置。
14. 【請求項１４】 前記第二の制御信号と、前記第一の制
    御信号または前記第四の制御信号とを入力とし、第七の
    制御信号を出力する第二の制御手段を備え、第七の制御
    信号の出力タイミングの調整を行う請求項１から１３の
    いずれかに記載のメモリ制御装置。
15. 【請求項１５】 前記第二の制御信号と、前記第一の制
    御信号または前記第四の制御信号とを入力とし、第七の
    制御信号を出力する第二の制御手段を備え、前記メモリ
    制御手段が、前記第七の制御信号を検出して前記メモリ
    に対する書き込み／読み出しをリセットする前記第一の
    メモリ制御信号を出力する請求項１から１３のいずれか
    に記載のメモリ制御装置。
16. 【請求項１６】 前記第二の制御手段の入力を前記信号
    処理手段の出力とした請求項１４または１５記載のメモ
    リ制御装置。
17. 【請求項１７】 前記第七の制御信号が表示用垂直同期
    信号である請求項１４または１６記載のメモリ制御装
    置。
18. 【請求項１８】 前記第二の制御手段に前記第三の制御
    信号を入力する請求項１４から１７のいずれかに記載の
    メモリ制御装置。