JPH1145573A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1145573A JPH1145573A JP9216023A JP21602397A JPH1145573A JP H1145573 A JPH1145573 A JP H1145573A JP 9216023 A JP9216023 A JP 9216023A JP 21602397 A JP21602397 A JP 21602397A JP H1145573 A JPH1145573 A JP H1145573A
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Abstract
(57)【要約】
【課題】ＣＡＳレーテンシが２の動作モードにおけるス
ピードグレードが制限されないシンクロナスＤＲＡＭの
提供。 【解決手段】クロック信号端子ＣＬＫからバッファ１２
を介して供給されるクロック信号５１をセット信号と
し、インバータＩＮＶ１２の出力が一方の入力端に、内
部から供給されるＣＡＳレーテンシが２のとき有効にな
るモード信号ＭＤＣＬＴ２を受けるインバータＩＮＶ１
４の出力が他方の入力端に接続されたＮＯＲゲートＮＲ
４の出力から、遅延回路ＤＬ１を介して入力されるＮＯ
ＲゲートＮＲ１の出力をリセット信号とする、２入力Ｎ
ＯＲゲートで構成されるＲＳ−Ｆ／Ｆの出力を受けるイ
ンバータＩＮＶ１５から出力される制御信号ＩＣＬＫＯ
Ｅが、ＣＡＳレーテンシが２のときと、ＣＡＳレーテン
シが３のときで内部クロックＩＣＬＫＯＥが有効になる
時間が同じで、無効になる時間がＣＡＳレーテンシが２
のときの方が遅くなるように構成する。
ピードグレードが制限されないシンクロナスＤＲＡＭの
提供。 【解決手段】クロック信号端子ＣＬＫからバッファ１２
を介して供給されるクロック信号５１をセット信号と
し、インバータＩＮＶ１２の出力が一方の入力端に、内
部から供給されるＣＡＳレーテンシが２のとき有効にな
るモード信号ＭＤＣＬＴ２を受けるインバータＩＮＶ１
４の出力が他方の入力端に接続されたＮＯＲゲートＮＲ
４の出力から、遅延回路ＤＬ１を介して入力されるＮＯ
ＲゲートＮＲ１の出力をリセット信号とする、２入力Ｎ
ＯＲゲートで構成されるＲＳ−Ｆ／Ｆの出力を受けるイ
ンバータＩＮＶ１５から出力される制御信号ＩＣＬＫＯ
Ｅが、ＣＡＳレーテンシが２のときと、ＣＡＳレーテン
シが３のときで内部クロックＩＣＬＫＯＥが有効になる
時間が同じで、無効になる時間がＣＡＳレーテンシが２
のときの方が遅くなるように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、同期型半導体記憶
装置に関する。
装置に関する。
【０００２】
【従来の技術】この種の従来の同期型半導体記憶装置の
一例として、文献（ＮＥＣ技法、Ｖｏｌ．４７，Ｎｏ．
３，１９９４の第７６項〜第７７項）の記載が参照され
る。上記文献に記載されたシンクロナスＤＲＡＭ（ダイ
ナミックランダムアクセスメモリ）について図７のタイ
ミングチャートを参照して説明する。図７（ａ）は、Ｃ
ＡＳレーテンシが３の場合の動作説明用タイミングチャ
ートを示した図、図７（ｂ）はＣＡＳレーテンシが２の
場合の動作説明用タイミングチャートを示した図、図７
（ｃ）は、これらのタイミングチャートに対応する汎用
ＤＲＡＭのタイミングチャートを示した図である。図７
を参照すると、外部信号、例えばコマンド信号（ＣＯＭ
ＭＡＮＤ）及び外部アドレス信号（ＡＤＤ）は、クロッ
ク信号（ＣＬＯＣＫ）のロウレベルからハイレベルへの
立ち上がりのタイミングに同期してラッチされ、このラ
ッチされた信号をデコードしてそれぞれのコマンドと認
識する。
一例として、文献（ＮＥＣ技法、Ｖｏｌ．４７，Ｎｏ．
３，１９９４の第７６項〜第７７項）の記載が参照され
る。上記文献に記載されたシンクロナスＤＲＡＭ（ダイ
ナミックランダムアクセスメモリ）について図７のタイ
ミングチャートを参照して説明する。図７（ａ）は、Ｃ
ＡＳレーテンシが３の場合の動作説明用タイミングチャ
ートを示した図、図７（ｂ）はＣＡＳレーテンシが２の
場合の動作説明用タイミングチャートを示した図、図７
（ｃ）は、これらのタイミングチャートに対応する汎用
ＤＲＡＭのタイミングチャートを示した図である。図７
を参照すると、外部信号、例えばコマンド信号（ＣＯＭ
ＭＡＮＤ）及び外部アドレス信号（ＡＤＤ）は、クロッ
ク信号（ＣＬＯＣＫ）のロウレベルからハイレベルへの
立ち上がりのタイミングに同期してラッチされ、このラ
ッチされた信号をデコードしてそれぞれのコマンドと認
識する。
【０００３】ここで、「ＣＡＳレーテンシ」とは、カラ
ムアドレス指定（ＲＥＡＤコマンド入力）から指定アド
レスデータの出力までの必要サイクル数のことである。
例えば図７（ａ）において、最初の出力データはＲＥＡ
Ｄコマンドを同期させるクロック信号のクロックサイク
ルＣ４から２クロック信号遅れたクロックサイクルＣ６
で内部アドレス信号Ａ１のデータが出力され始め、３ク
ロック信号遅れたクロックサイクルＣ７の立ち上がりの
タイミングで、メモリシステムは、このデータをラッチ
出力するので、ＣＡＳレーテンシ＝３となる。続くクロ
ックサイクルでＣ８〜Ｃ１０により、内部のカウンタす
なわちバーストカウンタで生成される内部アドレスＡ
２，Ａ３，Ａ４のデータが出力される。
ムアドレス指定（ＲＥＡＤコマンド入力）から指定アド
レスデータの出力までの必要サイクル数のことである。
例えば図７（ａ）において、最初の出力データはＲＥＡ
Ｄコマンドを同期させるクロック信号のクロックサイク
ルＣ４から２クロック信号遅れたクロックサイクルＣ６
で内部アドレス信号Ａ１のデータが出力され始め、３ク
ロック信号遅れたクロックサイクルＣ７の立ち上がりの
タイミングで、メモリシステムは、このデータをラッチ
出力するので、ＣＡＳレーテンシ＝３となる。続くクロ
ックサイクルでＣ８〜Ｃ１０により、内部のカウンタす
なわちバーストカウンタで生成される内部アドレスＡ
２，Ａ３，Ａ４のデータが出力される。
【０００４】一方、図７（ｂ）においては、ＲＥＡＤコ
マンド入力を同期させるクロック信号のクロックサイク
ルＣ３から２クロック遅れたクロックサイクルＣ５でＡ
１のデータが出力されているのでＣＡＳレーテンシ＝２
となる。
マンド入力を同期させるクロック信号のクロックサイク
ルＣ３から２クロック遅れたクロックサイクルＣ５でＡ
１のデータが出力されているのでＣＡＳレーテンシ＝２
となる。
【０００５】シンクロナスＤＲＡＭでは、クロック信号
のクロックサイクルＣ１に同期してロウアドレス信号
（ＲＯＷ）およびアクティブコマンド（ＡＣＴ）が供給
されるということは、汎用ＤＲＡＭでは、クロックサイ
クルＣ１におけるＲＡＳ（ローアドレスストローブ）反
転信号（ＲＡＳ￣）をハイレベルからロウレベルに変化
させることに相当し、ロウアドレス信号を取り込むワー
ド線を選択してメモリセルのデータをセンスアンプで増
幅する。
のクロックサイクルＣ１に同期してロウアドレス信号
（ＲＯＷ）およびアクティブコマンド（ＡＣＴ）が供給
されるということは、汎用ＤＲＡＭでは、クロックサイ
クルＣ１におけるＲＡＳ（ローアドレスストローブ）反
転信号（ＲＡＳ￣）をハイレベルからロウレベルに変化
させることに相当し、ロウアドレス信号を取り込むワー
ド線を選択してメモリセルのデータをセンスアンプで増
幅する。
【０００６】クロックサイクルＣ４に同期して外部アド
レス信号Ａ１及びＲＥＡＤコマンドが供給されるという
ことは、図７（ｃ）に示すように、汎用ＤＲＡＭでは、
クロックサイクルＣ４における外部アドレス信号Ａ１が
供給されるとともにＣＡＳ（カラムアドレスストロー
ブ）反転信号（ＣＡＳ￣）をハイレベルからロウレベル
に変化させることに相当し、Ａ１のデータが読み出され
る。
レス信号Ａ１及びＲＥＡＤコマンドが供給されるという
ことは、図７（ｃ）に示すように、汎用ＤＲＡＭでは、
クロックサイクルＣ４における外部アドレス信号Ａ１が
供給されるとともにＣＡＳ（カラムアドレスストロー
ブ）反転信号（ＣＡＳ￣）をハイレベルからロウレベル
に変化させることに相当し、Ａ１のデータが読み出され
る。
【０００７】またクロックサイクルＣ１３に同期してプ
リチャージコマンド（ＰＲＥ）が供給されるということ
は、汎用ＤＲＡＭでは，クロックサイクルＣ１３におけ
るＲＡＳ反転信号をロウレベルからハイレベルに変化さ
せることに相当する。
リチャージコマンド（ＰＲＥ）が供給されるということ
は、汎用ＤＲＡＭでは，クロックサイクルＣ１３におけ
るＲＡＳ反転信号をロウレベルからハイレベルに変化さ
せることに相当する。
【０００８】現在の汎用ＤＲＡＭの典型的な動作スピー
ドを表すスピードグレードは−６０であるが、このグレ
ードにおいて外部アドレス信号が入力されてからメモリ
セルに記憶されたデータが出力バッファから出力される
までの時間、すなわちアドレスアクセス時間は３０ｎｓ
である。
ドを表すスピードグレードは−６０であるが、このグレ
ードにおいて外部アドレス信号が入力されてからメモリ
セルに記憶されたデータが出力バッファから出力される
までの時間、すなわちアドレスアクセス時間は３０ｎｓ
である。
【０００９】これに対して、シンクロナスＤＲＡＭの場
合は、ＲＥＡＤコマンドが供給されてからメモリセルの
データが出力バッファから出力されるまでの内部動作
は、汎用ＤＲＡＭのアドレスアクセス時間の動作に相当
する。
合は、ＲＥＡＤコマンドが供給されてからメモリセルの
データが出力バッファから出力されるまでの内部動作
は、汎用ＤＲＡＭのアドレスアクセス時間の動作に相当
する。
【００１０】したがって、ＣＡＳレーテンシが３の場
合、３クロックサイクルで３０ｎｓ分の内部動作を行う
ので、最小クロック周期は１０ｎｓ、すなわち最高周波
数は１００ＭＨｚである。
合、３クロックサイクルで３０ｎｓ分の内部動作を行う
ので、最小クロック周期は１０ｎｓ、すなわち最高周波
数は１００ＭＨｚである。
【００１１】ここで、例えば、シンクロナスＤＲＡＭを
最小クロック周期１５ｎｓ、すなわち比較的低い周波数
の６７ＭＨｚで動作させたい場合を検討すると、３クロ
ックでは４５ｎｓとなり、シンクロナスＤＲＡＭ内部の
内部では前述したようにその動作速度の実力は、最小ク
ロック周期は１０ｎｓ、３クロックで３０ｎｓであるか
らこれよりも遅い４５ｎｓは対象外である。
最小クロック周期１５ｎｓ、すなわち比較的低い周波数
の６７ＭＨｚで動作させたい場合を検討すると、３クロ
ックでは４５ｎｓとなり、シンクロナスＤＲＡＭ内部の
内部では前述したようにその動作速度の実力は、最小ク
ロック周期は１０ｎｓ、３クロックで３０ｎｓであるか
らこれよりも遅い４５ｎｓは対象外である。
【００１２】そこで、ＲＥＡＤコマンドが供給されるタ
イミングのクロック信号の次のクロック信号（１クロッ
ク目）から内部アドレス信号Ａ１のデータが出力され始
め、２クロック目でそのデータをラッチできるような動
作モード、すなわちＣＡＳレーテンシが２のモードを設
定することにより、最小クロック周期１５ｎｓ、２クロ
ックで３０ｎｓとなるから最高周波数は６７ＭＨｚとな
り、システムの効率を上げることができる。
イミングのクロック信号の次のクロック信号（１クロッ
ク目）から内部アドレス信号Ａ１のデータが出力され始
め、２クロック目でそのデータをラッチできるような動
作モード、すなわちＣＡＳレーテンシが２のモードを設
定することにより、最小クロック周期１５ｎｓ、２クロ
ックで３０ｎｓとなるから最高周波数は６７ＭＨｚとな
り、システムの効率を上げることができる。
【００１３】デバイスの内部動作で見ると、ＣＡＳレー
テンシが３の１００ＭＨｚ動作とＣＡＳレーテンシが２
の６７ＭＨｚ動作とはほぼ同じ内部スピードとなる。
テンシが３の１００ＭＨｚ動作とＣＡＳレーテンシが２
の６７ＭＨｚ動作とはほぼ同じ内部スピードとなる。
【００１４】すなわち、ＣＡＳレーテンシが３の場合
は、３クロックサイクルで、３×１０＝３０ｎｓである
に対し、一方のＣＡＳレーテンシが２の場合は、２クロ
ックサイクルで、２×１５ｎｓ＝３０ｎｓである。
は、３クロックサイクルで、３×１０＝３０ｎｓである
に対し、一方のＣＡＳレーテンシが２の場合は、２クロ
ックサイクルで、２×１５ｎｓ＝３０ｎｓである。
【００１５】従来の半導体記憶装置の一例をブロック図
で示した図６を参照すると、この構成による記憶装置は
３段パイプライン方式が適用されており、外部アドレス
信号が供給されてからメモリセルのデータが出力バッフ
ァから出力されるまでの信号が流れ、すなわちアドレス
アクセスパスを３カ所のラッチ回路で分割したものであ
る。
で示した図６を参照すると、この構成による記憶装置は
３段パイプライン方式が適用されており、外部アドレス
信号が供給されてからメモリセルのデータが出力バッフ
ァから出力されるまでの信号が流れ、すなわちアドレス
アクセスパスを３カ所のラッチ回路で分割したものであ
る。
【００１６】図６を参照すると、この半導体記憶装置
は、外部アドレス信号を入力端子ＡＤＤから供給される
入力バッファ１と、クロック信号端子ＣＬＫからバッフ
ァ１１を介して供給されるクロック信号に同期して外部
アドレス信号出力をラッチして内部アドレスＡ１，Ａ
２，Ａ３…，を生成するバーストカウンタ２と、バース
トカウンタ２のデータ出力をデコードするカラムデコー
ダ３と、メモリブロック４と、セルデータを増幅するデ
ータアンプ５および６と、クロック信号端子ＣＬＫから
バッファ１１を介して供給されるクロック信号に同期し
てリードライトバス対１６を介して供給されたセルデー
タをラッチする出力データラッチ回路７と、出力の制御
信号ＩＣＬＫＯＥから遅延回路ＤＬ２を介して出力され
た信号とＣＡＳレーテンシが２のときに有効になるモー
ド信号ＭＤＣＬＴ２との論理積をとるＡＮＤゲートＡＤ
１の出力の制御信号に同期して出力データラッチ回路７
から出力されたデータをラッチする出力データラッチ回
路８と、出力の制御信号ＩＣＬＫＯＥと内部から供給さ
れるＣＡＳレーテンシが３のとき有効になるモード信号
ＭＤＣＬＴ３との論理積をとるＡＮＤゲートＡＤ２の出
力の制御信号に同期して出力データラッチ回路８から出
力されたデータをラッチする出力データラッチ回路９
と、出力端子ＤＯＵＴを介して外部出力する出力バッフ
ァ１０と、を備えて構成される。
は、外部アドレス信号を入力端子ＡＤＤから供給される
入力バッファ１と、クロック信号端子ＣＬＫからバッフ
ァ１１を介して供給されるクロック信号に同期して外部
アドレス信号出力をラッチして内部アドレスＡ１，Ａ
２，Ａ３…，を生成するバーストカウンタ２と、バース
トカウンタ２のデータ出力をデコードするカラムデコー
ダ３と、メモリブロック４と、セルデータを増幅するデ
ータアンプ５および６と、クロック信号端子ＣＬＫから
バッファ１１を介して供給されるクロック信号に同期し
てリードライトバス対１６を介して供給されたセルデー
タをラッチする出力データラッチ回路７と、出力の制御
信号ＩＣＬＫＯＥから遅延回路ＤＬ２を介して出力され
た信号とＣＡＳレーテンシが２のときに有効になるモー
ド信号ＭＤＣＬＴ２との論理積をとるＡＮＤゲートＡＤ
１の出力の制御信号に同期して出力データラッチ回路７
から出力されたデータをラッチする出力データラッチ回
路８と、出力の制御信号ＩＣＬＫＯＥと内部から供給さ
れるＣＡＳレーテンシが３のとき有効になるモード信号
ＭＤＣＬＴ３との論理積をとるＡＮＤゲートＡＤ２の出
力の制御信号に同期して出力データラッチ回路８から出
力されたデータをラッチする出力データラッチ回路９
と、出力端子ＤＯＵＴを介して外部出力する出力バッフ
ァ１０と、を備えて構成される。
【００１７】また図６を参照すると、上述の構成におい
て、バーストカウンタ２から出力データラッチ回路７ま
でがパイプライン第１段目２１、出力データラッチ回路
７から出力データラッチ回路９までがパイプライン第２
段目２２、および、出力データラッチ回路９から出力端
子ＤＯＵＴまでがパイプライン第３段目２３を示す。
て、バーストカウンタ２から出力データラッチ回路７ま
でがパイプライン第１段目２１、出力データラッチ回路
７から出力データラッチ回路９までがパイプライン第２
段目２２、および、出力データラッチ回路９から出力端
子ＤＯＵＴまでがパイプライン第３段目２３を示す。
【００１８】ＣＡＳレーテンシが２の場合、前述したよ
うに、２クロックサイクルで動作を完了するため、ＣＡ
Ｓレーテンシが３のときに有効になるモード信号ＭＤＣ
ＬＴ３をロウレベルにして、ＡＮＤゲートＡＤ３の出力
を強制的にロウレベルに固定し、パイプライン第２段目
をラッチ動作させずにデータを反転出力するだけの状態
にする。すなわち、パイプラインの第１段目および第２
段目を結合させることにより、ＣＡＳレーテンシ２を実
現する。
うに、２クロックサイクルで動作を完了するため、ＣＡ
Ｓレーテンシが３のときに有効になるモード信号ＭＤＣ
ＬＴ３をロウレベルにして、ＡＮＤゲートＡＤ３の出力
を強制的にロウレベルに固定し、パイプライン第２段目
をラッチ動作させずにデータを反転出力するだけの状態
にする。すなわち、パイプラインの第１段目および第２
段目を結合させることにより、ＣＡＳレーテンシ２を実
現する。
【００１９】図４は、データラッチ回路８および９を制
御する内部クロック信号ＩＣＬＫＯＥについて詳しく示
したものである。
御する内部クロック信号ＩＣＬＫＯＥについて詳しく示
したものである。
【００２０】クロック信号端子ＣＬＫからバッファ１２
を介して供給されるクロック信号４１と、このクロック
信号４１を受けるインバータＩＮＶ１と、インバータＩ
ＮＶ１の出力を受けるインバータＩＮＶ２と、インバー
タＩＮＶ２の出力を受けるインバータＩＮＶ３と、イン
バータＩＮＶ３の出力を受けるインバータＩＮＶ４と、
インバータＩＮＶ４の出力を受けるＩＮＶ５と、クロッ
ク信号４１とインバータＩＮＶ５の出力とを入力とする
ＮＡＮＤゲートＮＤ１と、ＮＡＮＤゲートＮＤ１の出力
を受けるインバータＩＮＶ６と、を備え、インバータＩ
ＮＶ６から内部クロック信号ＩＣＬＫＯＥが出力され
る。
を介して供給されるクロック信号４１と、このクロック
信号４１を受けるインバータＩＮＶ１と、インバータＩ
ＮＶ１の出力を受けるインバータＩＮＶ２と、インバー
タＩＮＶ２の出力を受けるインバータＩＮＶ３と、イン
バータＩＮＶ３の出力を受けるインバータＩＮＶ４と、
インバータＩＮＶ４の出力を受けるＩＮＶ５と、クロッ
ク信号４１とインバータＩＮＶ５の出力とを入力とする
ＮＡＮＤゲートＮＤ１と、ＮＡＮＤゲートＮＤ１の出力
を受けるインバータＩＮＶ６と、を備え、インバータＩ
ＮＶ６から内部クロック信号ＩＣＬＫＯＥが出力され
る。
【００２１】インバータＩＮＶ６の出力である内部クロ
ック信号ＩＣＬＫＯＥを受ける遅延回路ＤＬ２を介して
供給されるクロック信号５３と内部から供給されるＣＡ
Ｓレーテシンが２つのときに有効になるモード信号ＭＤ
ＣＬＴ２の論理積をとるＡＮＤゲートＡＤ１の出力の制
御信号に同期して出力データラッチ回路７から出力され
たデータをラッチする出力データラッチ回路８と、内部
クロック信号ＩＣＬＫＯＥと内部から供給されるＣＡＳ
レーテンシが３のとき有効になるモード信号ＭＤＣＬＴ
３の論理積をとるＡＮＤゲートＡＤ２の出力の制御信号
に同期して出力データラッチ回路８から出力されたデー
タをラッチする出力データラッチ回路９と、出力端子Ｄ
ＯＵＴを介して外部出力する出力バッファ１０と、を備
えて構成される。
ック信号ＩＣＬＫＯＥを受ける遅延回路ＤＬ２を介して
供給されるクロック信号５３と内部から供給されるＣＡ
Ｓレーテシンが２つのときに有効になるモード信号ＭＤ
ＣＬＴ２の論理積をとるＡＮＤゲートＡＤ１の出力の制
御信号に同期して出力データラッチ回路７から出力され
たデータをラッチする出力データラッチ回路８と、内部
クロック信号ＩＣＬＫＯＥと内部から供給されるＣＡＳ
レーテンシが３のとき有効になるモード信号ＭＤＣＬＴ
３の論理積をとるＡＮＤゲートＡＤ２の出力の制御信号
に同期して出力データラッチ回路８から出力されたデー
タをラッチする出力データラッチ回路９と、出力端子Ｄ
ＯＵＴを介して外部出力する出力バッファ１０と、を備
えて構成される。
【００２２】図５は、従来の半導体記憶装置の動作を説
明するためのタイミングチャートであり、図５（ａ）内
部クロック信号ＩＣＬＫＯＥの動作を説明するタイミン
グチャート、図５（ｂ）はＣＡＳレーテンシが２の時の
動作を説明するタイミングチャート、図５（ｃ）は、Ｃ
ＡＳレーテンシが３のときの動作を説明するタイミング
チャートである。
明するためのタイミングチャートであり、図５（ａ）内
部クロック信号ＩＣＬＫＯＥの動作を説明するタイミン
グチャート、図５（ｂ）はＣＡＳレーテンシが２の時の
動作を説明するタイミングチャート、図５（ｃ）は、Ｃ
ＡＳレーテンシが３のときの動作を説明するタイミング
チャートである。
【００２３】クロック信号端子ＣＬＫからバッファ１２
を介して供給される信号４１をＮＡＮＤゲートＮＤ１の
一方の端子に、インバータチェーンを通りインバータＩ
ＮＶ５から出力される信号４２をＮＡＮＤゲートのもう
一方の端子に入力するＮＡＮＤゲートの出力はインバー
タＩＮＶ６によって反転され出力され、内部クロック信
号ＩＣＬＫＯＥが生成される。
を介して供給される信号４１をＮＡＮＤゲートＮＤ１の
一方の端子に、インバータチェーンを通りインバータＩ
ＮＶ５から出力される信号４２をＮＡＮＤゲートのもう
一方の端子に入力するＮＡＮＤゲートの出力はインバー
タＩＮＶ６によって反転され出力され、内部クロック信
号ＩＣＬＫＯＥが生成される。
【００２４】ＣＡＳレーテンシが２のときは、ＣＡＳレ
ーテンシが２のときに有効になる内部信号ＭＤＣＬＴ２
がハイレベルになるので、ＡＮＤゲートＡＤ１は、内部
クロック信号ＩＣＬＫＯＥはＤＡＴＡの出力に合わせる
ために使われている遅延回路ＤＬ２を介した信号をその
まま出力する。この内部クロック信号に同期して、出力
ラッチ回路は、出力データラッチ回路７から供給された
データをラッチし出力データラッチ回路８に入力する。
ーテンシが２のときに有効になる内部信号ＭＤＣＬＴ２
がハイレベルになるので、ＡＮＤゲートＡＤ１は、内部
クロック信号ＩＣＬＫＯＥはＤＡＴＡの出力に合わせる
ために使われている遅延回路ＤＬ２を介した信号をその
まま出力する。この内部クロック信号に同期して、出力
ラッチ回路は、出力データラッチ回路７から供給された
データをラッチし出力データラッチ回路８に入力する。
【００２５】ＣＡＳレーテシンが３のときに有効である
モード信号ＭＤＣＬＴ３はロウレベルであるので、出力
データラッチ回路８はデータをそのまま出力し、出力バ
ッファおよびデータ出力端子ＤＯＵＴを介して外部にデ
ータを出力し始める。
モード信号ＭＤＣＬＴ３はロウレベルであるので、出力
データラッチ回路８はデータをそのまま出力し、出力バ
ッファおよびデータ出力端子ＤＯＵＴを介して外部にデ
ータを出力し始める。
【００２６】一方、ＣＡＳレーテンシが３のときは、Ｃ
ＡＳレーテンシが２のときに有効になる内部信号ＭＤＣ
ＬＴ２がロウレベルになるので、出力データラッチ回路
８はそのままデータを出力し出力データラッチ回路９に
入力する。ＣＡＳレーテンシが３のときに有効になる内
部信号ＭＤＣＬＴ３はハイレベルであるので、内部クロ
ック信号ＩＣＬＫＯＥはそのまま出力され、出力ラッチ
回路８から供給されたデータをラッチし出力バッファお
よびデータ出力端子ＤＯＵＴを介して外部にデータを出
力し始める。
ＡＳレーテンシが２のときに有効になる内部信号ＭＤＣ
ＬＴ２がロウレベルになるので、出力データラッチ回路
８はそのままデータを出力し出力データラッチ回路９に
入力する。ＣＡＳレーテンシが３のときに有効になる内
部信号ＭＤＣＬＴ３はハイレベルであるので、内部クロ
ック信号ＩＣＬＫＯＥはそのまま出力され、出力ラッチ
回路８から供給されたデータをラッチし出力バッファお
よびデータ出力端子ＤＯＵＴを介して外部にデータを出
力し始める。
【００２７】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、ＣＡＳレーテンシが３のときもＣＡＳレー
テンシが２のときも、内部クロック信号ＩＣＬＫＯＥの
イネーブル時間が同じであるため、ＣＡＳレーテンシが
２のときは内部クロック信号ＩＣＬＫＯＥに遅延回路Ｄ
Ｌ２をつけてデータとの調節を行っている。
記憶装置は、ＣＡＳレーテンシが３のときもＣＡＳレー
テンシが２のときも、内部クロック信号ＩＣＬＫＯＥの
イネーブル時間が同じであるため、ＣＡＳレーテンシが
２のときは内部クロック信号ＩＣＬＫＯＥに遅延回路Ｄ
Ｌ２をつけてデータとの調節を行っている。
【００２８】このため、ＣＡＳレーテンシシが２のとき
のクロック信号ＣＬＫからのアクセス時間（ｔＡＣ２）
を速くしようとすると、内部クロック信号ＩＣＬＫＯＥ
を速くしなければならず、速くしすぎるとデータが通り
抜けられなくなる。
のクロック信号ＣＬＫからのアクセス時間（ｔＡＣ２）
を速くしようとすると、内部クロック信号ＩＣＬＫＯＥ
を速くしなければならず、速くしすぎるとデータが通り
抜けられなくなる。
【００２９】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、例えばＣＡＳレー
テンシが２のときのアクセスタイム（ｔＡＣ２）をクロ
ックサイクル時間（ｔＡＣ２）を悪化させることなく、
高速化できる同期型半導体記憶装置を提供することにあ
る。
なされたものであって、その目的は、例えばＣＡＳレー
テンシが２のときのアクセスタイム（ｔＡＣ２）をクロ
ックサイクル時間（ｔＡＣ２）を悪化させることなく、
高速化できる同期型半導体記憶装置を提供することにあ
る。
【００３０】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体記憶装置は、メモリデータを読み出
しあらかじめ定められた所定の周期を有する第１のクロ
ック信号に同期してラッチする出力データラッチ回路を
有し、内部から供給されるモード信号が非活性状態のと
きは、第１のクロック信号に同期して外部アドレス信号
をラッチするとともに内部アドレス信号を生成するバー
ストカウンタのラッチタイミングからＮ（Ｎは３以上の
整数）クロック後の前記第１のクロック信号から生成さ
れる制御信号に同期して前記内部アドレス信号が指定す
るデータを読み出すとともに、前記出力データラッチ回
路から出力する第１の動作モードと、前記第１のクロッ
ク信号に代えてこの信号よりも周期の長い第２のクロッ
ク信号が供給され、かつ前記モード信号が活性状態のと
きは前記バーストカウンタのラッチタイミングからＮ−
１クロック後の前記第２のクロック信号から生成される
制御信号に同期して前記内部アドレス信号が指定するデ
ータを読み出すとともに、前記出力データラッチ回路か
ら出力する第２の動作モードとを有することを特徴とす
る。
め、本発明の半導体記憶装置は、メモリデータを読み出
しあらかじめ定められた所定の周期を有する第１のクロ
ック信号に同期してラッチする出力データラッチ回路を
有し、内部から供給されるモード信号が非活性状態のと
きは、第１のクロック信号に同期して外部アドレス信号
をラッチするとともに内部アドレス信号を生成するバー
ストカウンタのラッチタイミングからＮ（Ｎは３以上の
整数）クロック後の前記第１のクロック信号から生成さ
れる制御信号に同期して前記内部アドレス信号が指定す
るデータを読み出すとともに、前記出力データラッチ回
路から出力する第１の動作モードと、前記第１のクロッ
ク信号に代えてこの信号よりも周期の長い第２のクロッ
ク信号が供給され、かつ前記モード信号が活性状態のと
きは前記バーストカウンタのラッチタイミングからＮ−
１クロック後の前記第２のクロック信号から生成される
制御信号に同期して前記内部アドレス信号が指定するデ
ータを読み出すとともに、前記出力データラッチ回路か
ら出力する第２の動作モードとを有することを特徴とす
る。
【００３１】また、前記第２の動作モードの制御信号
は、前記モード信号が活性状態の時に遅延回路により所
定の時間遅延され、有効期間が長くなることを特徴とす
る。
は、前記モード信号が活性状態の時に遅延回路により所
定の時間遅延され、有効期間が長くなることを特徴とす
る。
【００３２】さらに、前記遅延回路の遅延時間は、前記
第２の動作モードにおいて制御信号が無効になる時間が
データよりも早くならないようにあらかじめ設定される
ことを特徴とする。
第２の動作モードにおいて制御信号が無効になる時間が
データよりも早くならないようにあらかじめ設定される
ことを特徴とする。
【００３３】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の半導体記憶装置は、その好ましい
実施の形態において、クロック信号端子からバッファを
介して供給されるクロック信号をセット信号とし、内部
から供給されるＣＡＳレーテンシが２のとき有効になる
モード信号（図１のＭＤＣＬＴ２）の受けるインバータ
（図１のＩＮＶ１４）の出力が他方の入力端に接続され
たＮＯＲゲート（図１のＮＲ４）の出力から、遅延回路
（図１のＤＬ１）を介して入力されるＮＯＲゲート（図
１のＮＲ１）の出力をリセット信号とする、２入力ＮＯ
Ｒゲートで構成されるＲＳ−Ｆ／Ｆの出力を受けるイン
バータ（図１のＩＮＶ１５）から出力される制御信号
（ＩＣＬＫＯＥ）が、ＣＡＳレーテンシが２のときと、
ＣＡＳレーテンシが３のときで内部クロック信号ＩＣＬ
ＫＯＥが有効になる時間は同じで、無効になる時間がＣ
ＡＳレーテンシが２のときの方が遅くなるように構成
し、出力データラッチ回路のイネーブル時間を長くして
データが通り抜けられなくなることを防ぐようにしたも
のである。
に説明する。本発明の半導体記憶装置は、その好ましい
実施の形態において、クロック信号端子からバッファを
介して供給されるクロック信号をセット信号とし、内部
から供給されるＣＡＳレーテンシが２のとき有効になる
モード信号（図１のＭＤＣＬＴ２）の受けるインバータ
（図１のＩＮＶ１４）の出力が他方の入力端に接続され
たＮＯＲゲート（図１のＮＲ４）の出力から、遅延回路
（図１のＤＬ１）を介して入力されるＮＯＲゲート（図
１のＮＲ１）の出力をリセット信号とする、２入力ＮＯ
Ｒゲートで構成されるＲＳ−Ｆ／Ｆの出力を受けるイン
バータ（図１のＩＮＶ１５）から出力される制御信号
（ＩＣＬＫＯＥ）が、ＣＡＳレーテンシが２のときと、
ＣＡＳレーテンシが３のときで内部クロック信号ＩＣＬ
ＫＯＥが有効になる時間は同じで、無効になる時間がＣ
ＡＳレーテンシが２のときの方が遅くなるように構成
し、出力データラッチ回路のイネーブル時間を長くして
データが通り抜けられなくなることを防ぐようにしたも
のである。
【００３４】
【実施例】本発明の実施例について図面を参照しして以
下に説明する。
下に説明する。
【００３５】図１は、本発明の半導体記憶装置の一実施
例の構成を示すブロック図である。本実施例と、従来技
術との相違点は、ＣＡＳレーテンシが２のときの出力デ
ータラッチ回路の制御信号の供給タイミングはそのまま
にして、イネーブル期間を長くして、データの通り抜け
を妨げないように工夫し、アクセス時間（ｔＡＣ２）の
高速化と同時に、クロックサイクル時間（ｔＡＣ２）は
悪化しない様にしたものである。
例の構成を示すブロック図である。本実施例と、従来技
術との相違点は、ＣＡＳレーテンシが２のときの出力デ
ータラッチ回路の制御信号の供給タイミングはそのまま
にして、イネーブル期間を長くして、データの通り抜け
を妨げないように工夫し、アクセス時間（ｔＡＣ２）の
高速化と同時に、クロックサイクル時間（ｔＡＣ２）は
悪化しない様にしたものである。
【００３６】図１を参照すると、この半導体記憶装置
は、クロック信号端子ＣＬＫからバッッファ１２を介し
て供給されるクロック信号５１をセット信号とし、クロ
ック信号５１を受けるインバータＩＮＶ１１と、インバ
ータＩＮＶ１１の出力を受けるインバータＩＮＶ１２
と、インバータＩＮＶ１２の出力を受けるインバータＩ
ＮＶ１３と、インバータＩＮＶ１３の出力と、内部から
供給されるＣＡＳレーテンシが２のとき有効になるモー
ド信号ＭＤＣＬＴ２を受けるインバータＩＮＶ１４と、
インバータＩＮＶ１２の出力が一の入力端に、インバー
タＩＮＶ１４の出力が他の入力端に接続されたＮＯＲゲ
ートＮＲ４と、インバータＩＮＶ１３の出力を一の入力
端に入力し、ＮＯＲゲートＮＲ４の出力の遅延回路ＤＬ
１で遅延された信号を他の入力端に入力するＮＯＲゲー
トＮＲ１と、ＮＯＲゲートＮＲ１の出力５４をリセット
入力とする、２入力ＮＯＲゲートＮＲ２、ＮＲ３で構成
されるＲＳ−フリップフロップ（Ｆ／Ｆ）と、ＲＳ−フ
リップフロップ（Ｆ／Ｆ）の出力を受けるインバータＩ
ＮＶ１５と、インバータＩＮＶ１５から出力される制御
信号ＩＣＬＫＯＥに同期して出力データラッチ回路７か
ら出力されたデータをラッチする出力データラッチ回路
９と、出力端子ＤＯＵＴを介して外部出力される出力バ
ッファ１０と、を備えて構成されている。
は、クロック信号端子ＣＬＫからバッッファ１２を介し
て供給されるクロック信号５１をセット信号とし、クロ
ック信号５１を受けるインバータＩＮＶ１１と、インバ
ータＩＮＶ１１の出力を受けるインバータＩＮＶ１２
と、インバータＩＮＶ１２の出力を受けるインバータＩ
ＮＶ１３と、インバータＩＮＶ１３の出力と、内部から
供給されるＣＡＳレーテンシが２のとき有効になるモー
ド信号ＭＤＣＬＴ２を受けるインバータＩＮＶ１４と、
インバータＩＮＶ１２の出力が一の入力端に、インバー
タＩＮＶ１４の出力が他の入力端に接続されたＮＯＲゲ
ートＮＲ４と、インバータＩＮＶ１３の出力を一の入力
端に入力し、ＮＯＲゲートＮＲ４の出力の遅延回路ＤＬ
１で遅延された信号を他の入力端に入力するＮＯＲゲー
トＮＲ１と、ＮＯＲゲートＮＲ１の出力５４をリセット
入力とする、２入力ＮＯＲゲートＮＲ２、ＮＲ３で構成
されるＲＳ−フリップフロップ（Ｆ／Ｆ）と、ＲＳ−フ
リップフロップ（Ｆ／Ｆ）の出力を受けるインバータＩ
ＮＶ１５と、インバータＩＮＶ１５から出力される制御
信号ＩＣＬＫＯＥに同期して出力データラッチ回路７か
ら出力されたデータをラッチする出力データラッチ回路
９と、出力端子ＤＯＵＴを介して外部出力される出力バ
ッファ１０と、を備えて構成されている。
【００３７】次に、本発明の一実施例の動作について説
明する。
明する。
【００３８】図２は、本発明の半導体記憶装置の第一の
実施例において、ＣＡＳレーテンシが２のときの動作を
示すタイミングチャートである。ＣＡＳレーテンシが２
の場合、モード信号ＭＤＣＬＴ２はハイレベルとなるの
で、ＮＯＲゲートＮＲ４はインバータＩＮＶ１２の出力
信号を反転して出力する。遅延回路ＤＬ１を介して得ら
れた内部信号５３とインバータＩＮＶ１３の出力信号５
２はＮＯＲゲートＮＲ１を介して、内部信号５４が得ら
れる。
実施例において、ＣＡＳレーテンシが２のときの動作を
示すタイミングチャートである。ＣＡＳレーテンシが２
の場合、モード信号ＭＤＣＬＴ２はハイレベルとなるの
で、ＮＯＲゲートＮＲ４はインバータＩＮＶ１２の出力
信号を反転して出力する。遅延回路ＤＬ１を介して得ら
れた内部信号５３とインバータＩＮＶ１３の出力信号５
２はＮＯＲゲートＮＲ１を介して、内部信号５４が得ら
れる。
【００３９】クロック信号端子ＣＬＫからバッファ１２
を介して供給されるクロック信号５１がハイレベル、内
部信号５４がロウレベルとなるとＲＳ−Ｆ／Ｆがセット
され、内部信号５５はロウレベルとなる。
を介して供給されるクロック信号５１がハイレベル、内
部信号５４がロウレベルとなるとＲＳ−Ｆ／Ｆがセット
され、内部信号５５はロウレベルとなる。
【００４０】内部信号５１がロウレベル、内部信号５４
がハイレベルとなるとＲＳ−Ｆ／Ｆがリセットされ、内
部信号５５はハイレベルとなる。
がハイレベルとなるとＲＳ−Ｆ／Ｆがリセットされ、内
部信号５５はハイレベルとなる。
【００４１】内部信号５５は、インバータＩＮＶ１５を
介して反転され、内部クロック信号ＩＣＬＫＯＥとして
出力される。この内部クロック信号に同期して、出力ラ
ッチ回路は供給されたデータをラッチし、出力バッファ
およびデータ出力端子を介して外部にデータを出力し始
める。
介して反転され、内部クロック信号ＩＣＬＫＯＥとして
出力される。この内部クロック信号に同期して、出力ラ
ッチ回路は供給されたデータをラッチし、出力バッファ
およびデータ出力端子を介して外部にデータを出力し始
める。
【００４２】図３は、本発明の半導体記憶装置の一実施
例において、ＣＡＳレーテンシが３のときの動作を示す
タイミングチャートである。ＣＡＳレーテンシが３の場
合、モード信号ＭＤＣＬＴ２はロウレベルとなるので、
ＮＯＲゲートＮＲ４ロウレベルを出力する。遅延回路Ｄ
Ｌ１を介して得られた内部信号５３とインバータＩＮＶ
１３の出力信号５２はＮＯＲゲートＮＲ１を介して、内
部信号５４が得られる。クロック信号端子ＣＬＫからバ
ッファ１２を介して供給されるクロック信号５１がハイ
レベル、内部信号５４がロウレベルとなるとＲＳ−Ｆ／
Ｆがセットされ、内部信号５５はロウレベルとなる。
例において、ＣＡＳレーテンシが３のときの動作を示す
タイミングチャートである。ＣＡＳレーテンシが３の場
合、モード信号ＭＤＣＬＴ２はロウレベルとなるので、
ＮＯＲゲートＮＲ４ロウレベルを出力する。遅延回路Ｄ
Ｌ１を介して得られた内部信号５３とインバータＩＮＶ
１３の出力信号５２はＮＯＲゲートＮＲ１を介して、内
部信号５４が得られる。クロック信号端子ＣＬＫからバ
ッファ１２を介して供給されるクロック信号５１がハイ
レベル、内部信号５４がロウレベルとなるとＲＳ−Ｆ／
Ｆがセットされ、内部信号５５はロウレベルとなる。
【００４３】内部信号５１がロウレベル、内部信号５４
がハイレベルとなるとＲＳ−Ｆ／Ｆがリセットされ、内
部信号５５はハイレベルとなる。内部信号５５はインバ
ータＩＮＶ１５を介して反転され、内部クロック信号Ｉ
ＣＬＫＯＥとして出力される。この内部クロック信号Ｉ
ＣＬＫＯＥに同期して、出力ラッチ回路は供給されたデ
ータをラッチし出力バッファおよびデータ出力端子を介
して外部にデータを出力し始める。
がハイレベルとなるとＲＳ−Ｆ／Ｆがリセットされ、内
部信号５５はハイレベルとなる。内部信号５５はインバ
ータＩＮＶ１５を介して反転され、内部クロック信号Ｉ
ＣＬＫＯＥとして出力される。この内部クロック信号Ｉ
ＣＬＫＯＥに同期して、出力ラッチ回路は供給されたデ
ータをラッチし出力バッファおよびデータ出力端子を介
して外部にデータを出力し始める。
【００４４】上述の実施例では、ＣＡＳレーテンシが２
および３の場合を例にとって説明したが、ＣＡＳレーテ
ンシがＮ（Ｎは２以上の整数）の場合にも適用できる。
および３の場合を例にとって説明したが、ＣＡＳレーテ
ンシがＮ（Ｎは２以上の整数）の場合にも適用できる。
【００４５】また、３段パイプライン方式を用いたシン
クロナスＤＲＡＭを例にとって説明したが、本発明は、
データ出力のタイミングを問題にしているので、例えば
２ビットプリフェッチ方式のシンクロナスＤＲＡＭなど
にも適用できる。
クロナスＤＲＡＭを例にとって説明したが、本発明は、
データ出力のタイミングを問題にしているので、例えば
２ビットプリフェッチ方式のシンクロナスＤＲＡＭなど
にも適用できる。
【００４６】さらに、シンクロナスＤＲＡＭのみなら
ず、クロックに同期して動作する半導体記憶装置、例え
ばシンクロナスＳＲＡＭなどにも適用できる。
ず、クロックに同期して動作する半導体記憶装置、例え
ばシンクロナスＳＲＡＭなどにも適用できる。
【００４７】
【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、アクセス時間（ｔＡＣ２）をクッロク
サイクル時間（ｔＣＫ２）を悪化させることなく高速化
できるという効果を奏する。
憶装置によれば、アクセス時間（ｔＡＣ２）をクッロク
サイクル時間（ｔＣＫ２）を悪化させることなく高速化
できるという効果を奏する。
【００４８】その理由は、本発明においては、ＣＡＳレ
ーテンシが２の場合の出力ラッチ回路制御信号であるＩ
ＣＬＫＯＥがロウレベルからハイレベルになるのを早く
し、ハイレベルからロウレベルになるのを遅くして、出
力ラッチ回路信号ＩＣＬＫＯＥのイネーブル時間を長く
したことによる。
ーテンシが２の場合の出力ラッチ回路制御信号であるＩ
ＣＬＫＯＥがロウレベルからハイレベルになるのを早く
し、ハイレベルからロウレベルになるのを遅くして、出
力ラッチ回路信号ＩＣＬＫＯＥのイネーブル時間を長く
したことによる。
【図１】本発明の一実施例の半導体記憶装置を示すブロ
ック図である。
ック図である。
【図２】本発明の一実施例においてＣＡＳレーテンシが
２のときの動作を説明する動作タイミングチャートであ
る。
２のときの動作を説明する動作タイミングチャートであ
る。
【図３】本発明の一実施例においてＣＡＳレーテンシが
３のときの動作を説明する動作タイミングチャートであ
る。
３のときの動作を説明する動作タイミングチャートであ
る。
【図４】従来技術の半導体記憶装置を示すブロック図で
ある。
ある。
【図５】図４に示す従来技術の動作を説明する動作タイ
ミングチャートである。（ａ）は内部クロック信号ＩＣ
ＬＫＯＥの動作を説明するタイミングチャートである。
（ｂ）はＣＡＳレーテンシが２の時の動作を説明するタ
イミングチャートである。（ｃ）はＣＡＳレーテンシが
３のときの動作を説明するタイミングチャートである。
ミングチャートである。（ａ）は内部クロック信号ＩＣ
ＬＫＯＥの動作を説明するタイミングチャートである。
（ｂ）はＣＡＳレーテンシが２の時の動作を説明するタ
イミングチャートである。（ｃ）はＣＡＳレーテンシが
３のときの動作を説明するタイミングチャートである。
【図６】一般的なシンクロナスＤＲＡＭを示すブロック
図である。
図である。
【図７】（ａ）はシンクロナスＤＲＡＭのＣＡＳレーテ
ンシが３の場合の動作説明用タイミングチャートであ
る。（ｂ）はシンクロナスＤＲＡＭのＣＡＳレーテンシ
が２の場合の動作説明用タイミングチャートである。
（ｃ）は前記（ａ）および（ｂ）に対応する汎用ＤＲＡ
Ｍの動作説明用タイミングチャートである。
ンシが３の場合の動作説明用タイミングチャートであ
る。（ｂ）はシンクロナスＤＲＡＭのＣＡＳレーテンシ
が２の場合の動作説明用タイミングチャートである。
（ｃ）は前記（ａ）および（ｂ）に対応する汎用ＤＲＡ
Ｍの動作説明用タイミングチャートである。
１，１１，１２ 入力バッファ ２ バーストカウンタ ３ カラムデコーダ ４ メモリブロック ５，６ データアンプ ７，８，９ 出力データラッチ １０ 出力バッファ １６ リードライトバス対 ２１ パイプライン１段目 ２２ パイプライン２段目 ２３ パイプライン３段目 ４１〜４５ 内部信号 ５１〜５５ 内部信号 ＩＮＶ１〜６，１１〜１５ インバータ ＮＲ１〜４ ＮＯＲゲート ＮＤ１ ＮＡＮＤゲート ＡＤ１〜３ ＡＮＤゲート ＤＬ１〜２ 遅延回路
Claims (4)
- 【請求項１】メモリデータを読み出し予め定められた所
定の周期を有する第１のクロック信号に同期してラッチ
する出力データラッチ回路を有し、 内部から供給されるモード信号が非活性状態のときは、
前記第１のクロック信号に同期して外部アドレス信号を
ラッチするとともに内部アドレス信号を生成するバース
トカウンタのラッチタイミングからＮ（Ｎは３以上の整
数）クロック後の前記第１のクロック信号から生成され
る制御信号に同期して前記内部アドレス信号が指定する
データを読み出すとともに、前記出力データラッチ回路
から出力する第１の動作モードと、前記第１のクロック
信号に代えて、この信号よりも周期の長い第２のクロッ
ク信号が供給され、かつ前記モード信号が活性状態のと
きは前記バーストカウンタのラッチタイミングからＮ−
１クロック後の前記第２のクロック信号から生成される
制御信号に同期して前記内部アドレス信号が指定するデ
ータを読み出すとともに、前記出力データラッチ回路か
ら出力する第２の動作モードとを有する半導体記憶装置
において、 前記第１動作モードの制御信号と前記第２動作モードの
制御信号が有効になる時間が同じであり、前記モード信
号が活性状態のときは、前記モード信号が非活性状態の
ときよりも、前記制御信号が無効になる時間が遅い、こ
とを特徴とする半導体記憶装置。 - 【請求項２】前記第２の動作モードの制御信号は、前記
モード信号が活性状態の時に、遅延回路により所定の時
間遅延され、有効期間が長くなる、ことを特徴とする請
求項１記載の半導体記憶装置。 - 【請求項３】前記遅延回路の遅延時間は、前記第２のモ
ードにおいて制御信号が無効になる時間がデータよりも
早くならないように予め設定されている、ことを特徴と
する請求項１記載の半導体記憶装置。 - 【請求項４】ＣＡＳレーテンシが２のときの内部クロッ
ク信号がＣＡＳレーテンシが３のときと有効になる時間
を同じとし、ＣＡＳレーテンシが２の時の方が前記内部
クロック信号が無効となる時間が遅くなるように設定す
る手段を備え、前記内部クロック信号で出力データラッ
チ回路が読み出しデータをラッチすることを特徴とする
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21602397A JP3161377B2 (ja) | 1997-07-25 | 1997-07-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21602397A JP3161377B2 (ja) | 1997-07-25 | 1997-07-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1145573A true JPH1145573A (ja) | 1999-02-16 |
| JP3161377B2 JP3161377B2 (ja) | 2001-04-25 |
Family
ID=16682094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21602397A Expired - Fee Related JP3161377B2 (ja) | 1997-07-25 | 1997-07-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3161377B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6621315B2 (en) | 2001-11-07 | 2003-09-16 | Samsung Electronics Co., Ltd. | Delay locked loop circuit and method having adjustable locking resolution |
-
1997
- 1997-07-25 JP JP21602397A patent/JP3161377B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6621315B2 (en) | 2001-11-07 | 2003-09-16 | Samsung Electronics Co., Ltd. | Delay locked loop circuit and method having adjustable locking resolution |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3161377B2 (ja) | 2001-04-25 |
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