JPH114433A - Image receiver - Google Patents
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- JPH114433A JPH114433A JP15653997A JP15653997A JPH114433A JP H114433 A JPH114433 A JP H114433A JP 15653997 A JP15653997 A JP 15653997A JP 15653997 A JP15653997 A JP 15653997A JP H114433 A JPH114433 A JP H114433A
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- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＭＰＥＧ２などの
画像圧縮符号化方式により圧縮符号化された画像データ
をディジタル伝送路から受信して再生表示する画像受信
装置に関するものである。[0001] 1. Field of the Invention [0002] The present invention relates to an image receiving apparatus for receiving image data compressed and encoded by an image compression encoding system such as MPEG2 from a digital transmission line and reproducing and displaying the image data.
【０００２】[0002]
【従来の技術】画像データをＭＰＥＧ２などの画像圧縮
符号化方式により圧縮符号化し、ディジタル伝送路によ
って伝送する画像伝送装置では、送信側と受信側でデー
タサンプリングクロックが同期していなければ、以下の
問題が生じる。一つは受信側サンプリングクロックの周
波数が送信側に比べて速い場合であり、この場合、受信
側のバッファメモリがアンダーフローして、再生画像の
更新ができず画像の繰り返し表示が行われる。もう一つ
は、受信側サンプリングクロックの周波数が送信側に比
べて遅い場合であり、送信データが受信側のバッファメ
モリに少しずつ蓄積し、最後にはバッファメモリがオー
バーフローする。このとき、受信側では再生画像の表示
の連続性が失われてしまう。画像伝送装置では、後者の
場合がより重大な問題であり、受信側のバッファメモリ
をオーバーフローさせない仕組みが必要となる。2. Description of the Related Art In an image transmission apparatus that compresses and encodes image data using an image compression encoding method such as MPEG2 and transmits the data through a digital transmission path, if the data sampling clocks on the transmitting side and the receiving side are not synchronized, the following is required. Problems arise. One is a case where the frequency of the sampling clock on the receiving side is faster than that on the transmitting side. In this case, the buffer memory on the receiving side underflows, so that the reproduced image cannot be updated and the image is repeatedly displayed. The other case is when the frequency of the sampling clock on the receiving side is lower than that on the transmitting side, and the transmission data gradually accumulates in the buffer memory on the receiving side, and finally the buffer memory overflows. At this time, the continuity of the display of the reproduced image is lost on the receiving side. In the image transmission device, the latter case is a more serious problem, and a mechanism for preventing the buffer memory on the receiving side from overflowing is required.
【０００３】この問題を解決する従来技術としては、特
開昭６２−１３１６７９号公報に記載されたものがあ
る。これは、送信側において、入力画像信号に含まれる
同期信号の有無を示すフラグビットと同期信号の発生タ
イミングを示す位置アドレスとを伝送フレームに多重
し、受信側において、同期信号の有無とその位置アドレ
スとから送信側と同一の同期信号を生成し、ＰＬＬを用
いて受信側サンプリングクロックをその同期信号に同期
させるというものである。As a conventional technique for solving this problem, there is one disclosed in Japanese Patent Application Laid-Open No. 62-131679. This is because, on the transmission side, a flag bit indicating the presence or absence of a synchronization signal included in the input image signal and a position address indicating the timing of generation of the synchronization signal are multiplexed on the transmission frame, and on the reception side, the presence or absence of the synchronization signal and its position are indicated. The same synchronization signal as that on the transmission side is generated from the address, and the sampling clock on the reception side is synchronized with the synchronization signal using a PLL.
【０００４】図７は従来の画像伝送装置の構成を示し、
図８はその伝送フレームの構成を示す。図７の送信側に
おいて、７０１はＡ／Ｄ変換器、７０２は符号化器、７
０３はバッファメモリ、７０４はフレーム構成回路、７
０５はシリアル／パラレル変換回路、７０６はバッファ
メモリ、７０７は同期分離回路、７０８はＰＬＬ回路、
７０９はカウンタ、７１０は分周回路である。受信側に
おいて、７１１はバッファメモリ、７１２はパラレル／
シリアル変換回路、７１３はフレーム同期及び分離回
路、７１４はバッファメモリ、７１５は復号化器、７１
６はメモリ、７１７はＤ／Ａ変換器、７１８は分周回
路、７１９はカウンタ、７２０はＰＬＬ回路である。FIG. 7 shows a configuration of a conventional image transmission apparatus.
FIG. 8 shows the configuration of the transmission frame. On the transmitting side in FIG. 7, 701 is an A / D converter, 702 is an encoder, 7
03 is a buffer memory, 704 is a frame configuration circuit, 7
05 is a serial / parallel conversion circuit, 706 is a buffer memory, 707 is a synchronization separation circuit, 708 is a PLL circuit,
709 is a counter, and 710 is a frequency dividing circuit. On the receiving side, 711 is a buffer memory and 712 is a parallel /
A serial conversion circuit, 713 is a frame synchronization and separation circuit, 714 is a buffer memory, 715 is a decoder, 71
6 is a memory, 717 is a D / A converter, 718 is a frequency divider, 719 is a counter, and 720 is a PLL circuit.
【０００５】次に、上記画像伝送装置の概略動作を説明
する。まず送信側の動作について説明する。入力画像信
号に含まれる水平同期信号は、同期分離回路７０７で分
離され、送信側のサンプリングクロックは、ＰＬＬ回路
７０８により水平同期信号との同期をとる。符号化器７
０２で圧縮符号化された画像データは、一旦バッファメ
モリ７０３に格納される。一方、伝送路クロックを分周
回路７１０で分周してデータ転送クロックを生成し、バ
ッファメモリ７０３から画像データを読み出す。フレー
ム構成回路７０４では、図８に示した伝送フレームを構
成する。図８において、SYNCビットはフレーム同期をと
るためのビット、水平同期有無フラグは水平同期信号の
発生の有無を示すフラグ、位置アドレスは水平同期信号
の発生タイミングを示すカウンタ値である。カウンタ７
０９はフレームの先頭でクリアされ、常にデータ転送ク
ロックをカウントしている。フレーム構成回路７０４で
は、水平同期信号が発生すると水平同期有無フラグをた
て、そのときのカウンタ７０９の値を伝送フレーム中に
格納する。シリアル／パラレル変換回路７０５により伝
送データをパラレルデータに変換し、バッファメモリ７
０６に格納する。データはチャネルごとに時分割に割り
当てられたスロットに格納され、バッファメモリ７０６
からバースト転送される。Next, a schematic operation of the image transmission apparatus will be described. First, the operation on the transmitting side will be described. The horizontal synchronization signal included in the input image signal is separated by the synchronization separation circuit 707, and the sampling clock on the transmission side is synchronized with the horizontal synchronization signal by the PLL circuit 708. Encoder 7
The image data compressed and encoded in 02 is temporarily stored in the buffer memory 703. On the other hand, a data transfer clock is generated by dividing the transmission line clock by the divider circuit 710, and the image data is read from the buffer memory 703. The frame configuration circuit 704 configures the transmission frame shown in FIG. In FIG. 8, a SYNC bit is a bit for frame synchronization, a horizontal synchronization presence / absence flag is a flag indicating whether a horizontal synchronization signal is generated, and a position address is a counter value indicating the generation timing of the horizontal synchronization signal. Counter 7
09 is cleared at the beginning of the frame and always counts the data transfer clock. When a horizontal synchronization signal is generated, the frame configuration circuit 704 sets a horizontal synchronization presence / absence flag and stores the value of the counter 709 at that time in the transmission frame. The transmission data is converted into parallel data by a serial / parallel conversion circuit 705 and the buffer memory 7
06. Data is stored in slots allocated in a time-division manner for each channel, and stored in a buffer memory 706.
Is transferred in bursts.
【０００６】次に受信側の動作について説明する。分周
回路７１８により伝送路クロックを分周してデータ転送
クロックを生成する。バッファメモリ７１１にバースト
転送された伝送データは、データ転送クロックによりバ
ッファメモリ７１１から読み出され、パラレル／シリア
ル変換回路７１２によりシリアルデータに変換される。
フレーム同期及び分離回路７１３では、フレーム同期を
検出し、水平同期有無フラグと位置アドレスを抽出す
る。ここで水平同期有無フラグが”１”のときは、カウ
ンタ７１９に位置アドレスの値をロードし、データ転送
クロックのカウントを開始する。カウンタ７１９は、デ
ータ転送クロックのカウンタ値が位置アドレスの値と一
致したときキャリー信号を発生する。このキャリー信号
は、水平同期信号のタイミングを示すものであり、ＰＬ
Ｌ回路７２０により受信側のサンプリングクロックをキ
ャリー信号に同期させる。画像データは、フレーム同期
及び分離回路７１３で分離され、バッファメモリ７１４
に一旦格納され、復号化器７１５のデータ要求に従って
バッファメモリ７１４から読み出される。復号処理後の
再生画像は、メモリ７１６の内部にアドレスによって区
切られたフレームメモリに格納され、フレーム間予測符
号化されたデータの復号の際、参照画像として用いられ
た後、復号器化７１５から出力され、Ｄ／Ａ変換器７１
７でＤ／Ａ変換が施されて表示される。Next, the operation on the receiving side will be described. A transmission circuit clock is divided by a divider circuit 718 to generate a data transfer clock. The transmission data burst-transferred to the buffer memory 711 is read from the buffer memory 711 by the data transfer clock, and is converted into serial data by the parallel / serial conversion circuit 712.
The frame synchronization / separation circuit 713 detects frame synchronization and extracts a horizontal synchronization presence / absence flag and a position address. Here, when the horizontal synchronization presence / absence flag is “1”, the value of the position address is loaded into the counter 719, and the counting of the data transfer clock is started. The counter 719 generates a carry signal when the counter value of the data transfer clock matches the value of the position address. This carry signal indicates the timing of the horizontal synchronizing signal,
The sampling clock on the receiving side is synchronized with the carry signal by the L circuit 720. The image data is separated by the frame synchronization and separation circuit 713 and the buffer memory 714
And is read from the buffer memory 714 according to the data request of the decoder 715. The reproduced image after the decoding processing is stored in a frame memory divided by an address inside the memory 716, and is used as a reference image when decoding the inter-frame predictive encoded data. Output to the D / A converter 71
At 7, D / A conversion is performed and displayed.
【０００７】以上のように、従来の画像伝送装置は、送
信側において、水平同期信号の発生タイミングを水平同
期有無フラグと伝送路クロックから生成したデータ転送
クロックのカウンタ値である位置アドレスを伝送フレー
ム中に格納して伝送し、受信側において、これらの情報
から同じ伝送路クロックから生成したデータ転送クロッ
クを用いて水平同期信号のタイミングを再生することに
より、送信側と受信側のサンプリングクロックの同期を
とって受信側のバッファメモリのオーバーフローを回避
している。As described above, in the conventional image transmission apparatus, on the transmission side, the generation timing of the horizontal synchronization signal is determined by transmitting the position address, which is the counter value of the data transfer clock generated from the horizontal synchronization presence / absence flag and the transmission line clock, to the transmission frame. The timing of the horizontal synchronizing signal is reproduced from the information by using the data transfer clock generated from the same transmission line clock on the receiving side, thereby synchronizing the sampling clocks on the transmitting side and the receiving side. To avoid overflow of the buffer memory on the receiving side.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、上記従
来の技術による画像伝送装置における受信装置は、水平
同期信号有無フラグと位置アドレスを伝送フレーム中に
格納する送信装置を必ず必要とし、また水平同期信号の
情報が格納されていない伝送フレームを受信した場合
は、受信バッファメモリがオーバーフローしてしまう可
能性がある。また従来の伝送フレームは、水平同期有無
フラグと位置アドレスが格納されていることで、オーバ
ーヘッドが大きく伝送効率が下がるという問題もある。However, the receiving apparatus in the image transmitting apparatus according to the prior art described above always requires a transmitting apparatus for storing a horizontal synchronizing signal presence / absence flag and a position address in a transmission frame. When a transmission frame that does not store the above information is received, the reception buffer memory may overflow. Also, the conventional transmission frame has a problem that the overhead is large and the transmission efficiency is reduced because the horizontal synchronization flag and the position address are stored.
【０００９】本発明は、上記問題点を解決するもので、
同期信号の情報が格納されていない画像伝送データを受
信しても、受信バッファメモリのオーバーフローを発生
させない画像受信装置を提供することを目的とする。The present invention solves the above problems,
It is an object of the present invention to provide an image receiving apparatus which does not cause overflow of a reception buffer memory even when receiving image transmission data in which information of a synchronization signal is not stored.
【００１０】[0010]
【課題を解決するための手段】本発明の画像受信装置
は、画像の圧縮符号化データを復号する際に、再生画像
のフレーム番号と、表示画像の更新回数とから、受信側
サンプリングクロックの周期が送信側に比べて速いか遅
いかを判断し、受信側サンプリングクロックの周期を自
動的に調整するようにしたものである。An image receiving apparatus according to the present invention, when decoding compressed encoded data of an image, uses the frame number of the reproduced image and the number of updates of the display image to determine the period of the sampling clock on the receiving side. Is determined to be faster or slower than the transmitting side, and the period of the receiving-side sampling clock is automatically adjusted.
【００１１】本発明によれば、同期信号の情報が格納さ
れていない画像伝送データを受信しても、受信バッファ
メモリのオーバーフローを発生させない画像受信装置が
得られる。According to the present invention, it is possible to obtain an image receiving apparatus which does not cause overflow of the reception buffer memory even when receiving image transmission data in which information of a synchronization signal is not stored.
【００１２】[0012]
【発明の実施の形態】本発明の請求項１に記載の発明
は、画像圧縮符号化データを受信して復号する際に、デ
ータに含まれる画像フレーム番号と表示画像の更新回数
とから、受信側サンプリングクロックの周期が送信側に
比べて速いか遅いかを判断して、受信側サンプリングク
ロックの周期を自動的に調整する手段を備えた画像受信
装置であり、同期信号の情報が格納されていない画像伝
送データを受信しても、受信側において入出力フレーム
数と再生画像の繰り返し表示動作を監視することで、受
信側サンプリングクロック周波数の遅れまたは進みを検
知して自動的に調整し、受信側バッファメモリのオーバ
フローを回避するという作用を有する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS According to the first aspect of the present invention, when receiving and decoding image compression-encoded data, an image frame number included in the data and the number of updates of the display image are determined based on the number of updates. An image receiving apparatus comprising means for judging whether the period of the sampling clock on the receiving side is faster or slower than that on the transmitting side and automatically adjusting the period of the sampling clock on the receiving side. Even if no image transmission data is received, the receiving side monitors the number of input / output frames and the repetitive display operation of the reproduced image, automatically detects and adjusts the delay or advance of the sampling clock frequency on the receiving side, and receives the data. This has the effect of avoiding overflow of the side buffer memory.
【００１３】請求項２に記載の発明は、画像圧縮符号化
データを受信して復号する際に、データに含まれる画像
フレーム番号と再生画像を格納するフレームメモリの読
み出しアドレスであるフレームメモリリードポインタを
取り込むレジスタを有する復号化器と、画像フレーム番
号とフレームメモリリードポインタを入力として、これ
らの値から受信側サンプリングクロック周期が送信側に
比べて速いか遅いかを判断し、その判断に基づいてＶＣ
ＸＯ制御電圧を調整するＶＣＸＯ制御電圧生成手段とを
備えた画像受信装置であり、同期信号の情報が格納され
ていない画像伝送データを受信しても、受信側において
入出力フレーム数と再生画像の繰り返し表示動作を監視
することで、受信側サンプリングクロック周波数の遅れ
または進みを検知して自動的に調整し、受信側バッファ
メモリのオーバフローを回避するという作用を有する。According to a second aspect of the present invention, there is provided a frame memory read pointer which is a read address of a frame memory for storing an image frame number included in data and a reproduced image when receiving and decoding the image compression encoded data. A decoder having a register that captures an image, an image frame number and a frame memory read pointer are input, and it is determined from these values whether the sampling clock cycle of the receiving side is faster or slower than that of the transmitting side, and based on the determination, VC
An image receiving apparatus comprising: a VCXO control voltage generating means for adjusting an XO control voltage. Even when receiving image transmission data in which information of a synchronization signal is not stored, the number of input / output frames and the reproduction image By monitoring the repetitive display operation, the delay or advance of the sampling clock frequency on the receiving side is detected and adjusted automatically, thereby preventing the overflow of the buffer memory on the receiving side.
【００１４】請求項３に記載の発明は、ＶＣＸＯ制御電
圧生成手段にチャージポンプ回路を用いた請求項２記載
の画像受信装置であり、同期信号の情報が格納されてい
ない画像伝送データを受信しても、受信側において入出
力フレーム数と再生画像の繰り返し表示動作を監視する
ことで受信側サンプリングクロック周波数の遅れ、進み
を検知して自動的に調整し、受信側バッファメモリのオ
ーバフローを回避するという作用を有する。According to a third aspect of the present invention, there is provided the image receiving apparatus according to the second aspect, wherein a charge pump circuit is used as the VCXO control voltage generating means, and the image receiving apparatus receives image transmission data in which information of a synchronization signal is not stored. Even if the receiving side monitors the number of input / output frames and the repetitive display operation of the reproduced image, the delay and advance of the sampling clock frequency of the receiving side are detected and adjusted automatically to avoid overflow of the buffer memory of the receiving side. It has the action of:
【００１５】以下、本発明の実施の形態について、図１
から図６、表１から表３を用いて説明する。 （実施の形態）図１は本発明の実施の形態における画像
受信装置のブロック図である。図１において、１１１は
バッファメモリ、１１２はパラレル／シリアル変換回
路、１１３はフレーム同期及び分離回路、１１５は復号
化器、１１６は画像フレーム番号レジスタ、１１７はフ
レームメモリリードポインタレジスタ、１１８はメモ
リ、１１９はＤ／Ａ変換器、１２０は分周回路、１２１
はＶＣＸＯ制御電圧生成手段、１２２はＶＣＸＯであ
る。FIG. 1 shows an embodiment of the present invention.
6 to 6 and Tables 1 to 3 will be described. (Embodiment) FIG. 1 is a block diagram of an image receiving apparatus according to an embodiment of the present invention. In FIG. 1, 111 is a buffer memory, 112 is a parallel / serial conversion circuit, 113 is a frame synchronization and separation circuit, 115 is a decoder, 116 is an image frame number register, 117 is a frame memory read pointer register, 118 is a memory, 119 is a D / A converter, 120 is a frequency divider, 121
Is a VCXO control voltage generating means, and 122 is a VCXO.
【００１６】このように構成された画像受信装置の動作
を以下に説明する。伝送データは、チャネルごとに時分
割に割り当てられたスロットに格納され、バッファメモ
リ１１１にバースト転送される。一方、分周回路１２０
によりＶＣＸＯ１２２からの受信側サンプリングクロッ
クを分周して、受信側におけるデータ転送クロックを生
成する。復号化器１１５のデータ要求信号に従って、受
信側のデータ転送クロックでバッファメモリ１１１から
伝送データの読み出しを行う。バッファメモリ１１１か
ら読み出された伝送データは、パラレル／シリアル変換
回路１１２を通り、フレーム同期および分離回路１１３
でフレーム同期、画像データの分離が施され、復号化器
１１５に画像データが入力される。復号化器１１５は、
入力された画像圧縮符号化データの復号処理を行い、再
生画像をメモリ１１８の内部にアドレスにより区切られ
たフレームメモリに格納する。フレームメモリに格納さ
れた再生画像は、フレーム間予測符号化されたデータの
復号の際、参照画像として用いられた後、復号化器１１
５から出力され、Ｄ／Ａ変換器１１９でアナログ信号に
変換され、表示画像として出力される。復号化器１１５
は、復号処理中に圧縮符号化データに格納されている画
像フレーム番号と再生画像を出力する際のフレームメモ
リの読み出しアドレスであるフレームメモリリードポイ
ンタを、再生画像出力タイミングに同期してそれぞれ画
像フレーム番号レジスタ１１６とフレームメモリリード
ポインタレジスタ１１７に取り込む。ＶＣＸＯ制御電圧
生成手段１２１は、この２つのデータから受信側サンプ
リングクロックの周波数の送信側に対する遅れまたは進
みを検知して、ＶＣＸＯ１２２の制御電圧を生成し、Ｖ
ＣＸＯ１２２により受信側サンプリングクロックを得
る。The operation of the thus configured image receiving apparatus will be described below. The transmission data is stored in slots allocated in a time-division manner for each channel, and is burst-transferred to the buffer memory 111. On the other hand, the frequency dividing circuit 120
Divides the sampling clock on the receiving side from the VCXO 122 to generate a data transfer clock on the receiving side. In accordance with the data request signal from the decoder 115, the transmission data is read from the buffer memory 111 with the data transfer clock on the receiving side. The transmission data read from the buffer memory 111 passes through a parallel / serial conversion circuit 112, and passes through a frame synchronization / separation circuit 113.
Then, the frame synchronization and the separation of the image data are performed, and the image data is input to the decoder 115. The decoder 115
The input image compression / encoding data is decoded, and the reproduced image is stored in the memory 118 in the frame memory divided by the address. The reproduced image stored in the frame memory is used as a reference image when decoding the inter-frame predictive encoded data,
5, and is converted into an analog signal by the D / A converter 119 and output as a display image. Decoder 115
In the decoding process, the image frame number stored in the compression-encoded data and the frame memory read pointer, which is the read address of the frame memory when outputting the reproduced image, are respectively synchronized with the reproduced image output timing. It is taken into the number register 116 and the frame memory read pointer register 117. The VCXO control voltage generation means 121 detects a delay or advance of the frequency of the sampling clock on the reception side with respect to the transmission side from the two data, generates a control voltage for the VCXO 122, and
The receiving-side sampling clock is obtained by the CXO 122.
【００１７】ここで、画像フレーム番号とフレームメモ
リリードポインタから受信側サンプリングクロックの遅
れまたは進みを検知する方法について説明する。図４は
送信側と受信側のサンプリングクロックの同期がとれて
いるときの入力ビット量と再生画像出力時間の関係を示
す。図中、縦軸は入力ビット量、横軸は再生画像出力時
間、、、、・・・は入力、出力フレーム数を示し
ている。図中、表示出力は瞬時に行われると仮定してい
る。画像伝送における画像データの圧縮符号化にはフレ
ーム間予測符号化が用いられるので、復号処理では表示
前の再生画像を参照画像として１枚必要とする。図４で
はフレームが入力、復号され、再生画像としてフレ
ームメモリに格納され、フレームが入力、再生画像
を用いて復号された後、再生画像が表示出力される。
同じように、フレームはフレームの復号に用いられ
てから表示出力される。Here, a method of detecting the delay or advance of the receiving-side sampling clock from the image frame number and the frame memory read pointer will be described. FIG. 4 shows the relationship between the input bit amount and the reproduced image output time when the sampling clocks on the transmitting side and the receiving side are synchronized. In the figure, the vertical axis indicates the input bit amount, the horizontal axis indicates the reproduced image output time,..., The number of input and output frames. In the figure, it is assumed that the display output is performed instantaneously. Since inter-frame prediction coding is used for compression coding of image data in image transmission, one decoding image before display is required as a reference image in decoding processing. In FIG. 4, a frame is input and decoded, stored in a frame memory as a reproduced image, and after the frame is input and decoded using the reproduced image, the reproduced image is displayed and output.
Similarly, the frames are displayed and output after being used for decoding the frames.
【００１８】表１は再生画像出力の更新があった時点の
入力フレーム数と出力フレーム数の関係を示している。
送信側と受信側のサンプリングクロックの同期がとれて
いる場合、入出力フレーム数の差は”１”で一定であ
る。また、同期がとれていなくても、送信側サンプリン
グクロックと受信側サンプリングクロックの周波数が一
致していれば、フレームの出力タイミングがずれて入
出力フレーム数の差が”２”となっても、その後”２”
で一定である。Table 1 shows the relationship between the number of input frames and the number of output frames when the output of the reproduced image is updated.
When the sampling clocks on the transmitting side and the receiving side are synchronized, the difference in the number of input / output frames is constant at “1”. Even if synchronization is not achieved, if the transmission sampling clock and the reception sampling clock have the same frequency, even if the frame output timing is shifted and the difference between the number of input and output frames becomes “2”, Then "2"
Is constant.
【表１】 [Table 1]
【００１９】図５は受信側のサンプリングクロックの周
波数が送信側に対して速い場合の入力ビット量と再生画
像出力時間の関係を示す。また、表２は再生画像出力の
更新があった時点の入力フレーム数と出力フレーム数の
関係を示す。この場合、最初に入出力フレーム数の差
は”２”となるが、受信側のサンプリングクロックの周
期が速いため、入出力フレーム数の差は”２”から”
１”への減少を繰り返し、その間に再生画像の繰り返し
表示が発生する。再生画像の繰り返し表示の発生は、入
力フレームが更新しているにもかかわらず、再生画像の
表示タイミングが速すぎて出力できない場合に生じる。
このことは、再生画像出力タイミングにおいて、画像フ
レーム番号の更新があり、且つフレームメモリリードポ
インタの更新がない場合に等しい。FIG. 5 shows the relationship between the input bit amount and the reproduced image output time when the frequency of the sampling clock on the receiving side is faster than that on the transmitting side. Table 2 shows the relationship between the number of input frames and the number of output frames when the reproduction image output is updated. In this case, the difference between the number of input and output frames is "2" at first, but since the sampling clock cycle on the receiving side is fast, the difference between the number of input and output frames is "2".
The playback image is repeatedly displayed while the input frame is being updated because the display timing of the playback image is too fast despite the input frame being updated. Occurs when not possible.
This is equivalent to the case where the image frame number is updated and the frame memory read pointer is not updated at the playback image output timing.
【００２０】[0020]
【表２】 図６は受信側のサンプリングクロックの周波数が送信側
に対して低い場合の入力ビット量と再生画像出力時間の
関係を示す。また、表３に再生画像出力の更新があった
時点の入力フレーム数と出力フレーム数の関係を示す。
入出力フレーム数の差は”２”から始まりフレーム出
力時において差は”３”になる。途中駒落としが入る
と、フレーム出力時に差は”２”となるが、フレーム
出力時で再び差は”３”となる。このように、駒落と
しのない期間では入出力フレームの差は”２”より大き
く、増加していくと考えることができる。以上説明した
ように、受信側サンプリングクロックの周波数が送信側
に比べて高い時は再生画像の繰り返し表示が発生し、低
い時は入出力フレーム数の差が”２”より大きくなるの
で、これらの状態を検知できる。[Table 2] FIG. 6 shows the relationship between the input bit amount and the reproduced image output time when the frequency of the sampling clock on the receiving side is lower than that on the transmitting side. Table 3 shows the relationship between the number of input frames and the number of output frames when the reproduction image output is updated.
The difference between the number of input and output frames starts from "2" and becomes "3" when a frame is output. When a frame is dropped on the way, the difference becomes "2" at the time of frame output, but becomes "3" again at the time of frame output. As described above, the difference between the input and output frames is larger than “2” and can be considered to increase during the period in which no frames are dropped. As described above, when the frequency of the sampling clock on the receiving side is higher than that on the transmitting side, the reproduced image is repeatedly displayed. When the frequency is low, the difference between the number of input and output frames becomes larger than "2". The state can be detected.
【表３】 [Table 3]
【００２１】図２は本実施の形態におけるＶＣＸＯ制御
電圧生成手段１２１の構成例を示す。図２において、２
０１は再生画像繰り返し表示判定回路、２０２は画像フ
レーム番号更新回数カウンタ、２０３はフレームメモリ
リードポインタ更新回数カウンタ、２０４は減算器、２
０５は制御電圧ＵＰ／ＤＯＷＮ信号生成回路、２０６は
チャージポンプ回路、２０７はローパスフィルタであ
る。FIG. 2 shows an example of the configuration of the VCXO control voltage generating means 121 according to the present embodiment. In FIG. 2, 2
01 is a reproduced image repetition display determination circuit, 202 is an image frame number update frequency counter, 203 is a frame memory read pointer update frequency counter, 204 is a subtractor, 2
05 is a control voltage UP / DOWN signal generation circuit, 206 is a charge pump circuit, and 207 is a low pass filter.
【００２２】次に、ＶＣＸＯ制御電圧生成手段１２１の
概略動作を説明する。復号化器１１５の内部レジスタに
格納されている画像フレーム番号とフレームメモリリー
ドポインタを、再生画像の出力タイミングに合わせて再
生画像繰り返し表示判定回路２０１へ入力する。画像フ
レーム番号の更新があり、且つフレームメモリリードポ
インタの更新がない場合は、送信側での駒落とし以外で
再生画像の繰り返し表示が発生したとして、制御電圧Ｕ
Ｐ／ＤＯＷＮ信号生成回路２０５に情報を与える。更新
回数カウンタ２０２、２０３は、前回入力時から値が更
新された場合のみカウントアップする。画像フレーム番
号更新カウンタ２０２は、入力フレーム数をカウント
し、フレームメモリリードポインタ更新カウンタ２０３
は、出力フレーム数をカウントすることになる。次に減
算器２０４により入力フレーム数から出力フレーム数を
減算し、値を制御電圧ＵＰ／ＤＯＷＮ信号生成回路２０
５に入力する。制御電圧ＵＰ／ＤＯＷＮ信号生成回路２
０５では、入出力フレーム数の差が”２”より大きい場
合は、ＶＣＸＯ１２２の制御電圧を上昇させるべく、Ｕ
Ｐ信号に一定期間ＬＯＷとなるパルスを出力する。ま
た、再生画像繰り返し表示の発生が検出された場合は、
ＶＣＸＯ１２２の制御電圧を下降させるべく、ＤＯＷＮ
信号に一定期間ＬＯＷとなるパルスを出力する。これら
の場合以外はＵＰ、ＤＯＷＮ信号ともにＨＩＧＨを出力
する。チャージポンプ回路２０６では、ＵＰ、ＤＯＷＮ
信号によりＶＣＸＯ制御電圧を生成し、ローパスフィル
タ２０７を通して出力する。Next, the general operation of the VCXO control voltage generation means 121 will be described. The image frame number and the frame memory read pointer stored in the internal register of the decoder 115 are input to the reproduced image repeated display determination circuit 201 in accordance with the output timing of the reproduced image. If the image frame number has been updated and the frame memory read pointer has not been updated, it is determined that repeated display of a reproduced image has occurred except for frame dropping on the transmission side, and the control voltage U
Information is given to the P / DOWN signal generation circuit 205. The update counters 202 and 203 count up only when the value has been updated since the last input. An image frame number update counter 202 counts the number of input frames, and a frame memory read pointer update counter 203
Will count the number of output frames. Next, the number of output frames is subtracted from the number of input frames by a subtracter 204, and the value is subtracted from the control voltage UP / DOWN signal generation circuit 20.
Enter 5 Control voltage UP / DOWN signal generation circuit 2
At 05, when the difference between the number of input / output frames is larger than “2”, the control voltage of the VCXO 122 is increased in order to increase the control voltage.
The pulse which becomes LOW for a certain period is output to the P signal. In addition, if the occurrence of repeated display of the reproduced image is detected,
In order to lower the control voltage of VCXO122, DOWN
A pulse which is LOW for a certain period is output to the signal. Except in these cases, both the UP and DOWN signals output HIGH. In the charge pump circuit 206, UP, DOWN
A VCXO control voltage is generated by the signal, and is output through the low-pass filter 207.
【００２３】図３は本実施の形態で用いられる伝送フレ
ームの構成例を示す。図３に示すとおり、伝送フレーム
は、フレーム同期をとるためのＳＹＮＣビットとデータ
のみで構成され、同期信号情報を含まない。FIG. 3 shows a configuration example of a transmission frame used in the present embodiment. As shown in FIG. 3, the transmission frame includes only SYNC bits and data for frame synchronization, and does not include synchronization signal information.
【００２４】以上のように，本実施の形態の画像受信装
置によれば、復号化器１１５において圧縮符号化データ
中の画像フレーム番号と再生画像を格納しているフレー
ムメモリリードポインタの値をレジスタに取り込み、こ
れらの値から受信側サンプリングクロック周期の送信側
に対する遅れまたは進みを判断してＶＣＸＯ１２２の制
御電圧を調整するので、送信側から同期信号の情報を受
け取らなくても、受信側バッファメモリのオーバーフロ
ーを回避することができる。また、送信側においても、
同期信号情報を格納するハードウェアが不要になる。ま
た、伝送フレームについても、同期信号情報を格納しな
いで済む分だけ伝送効率が向上する。As described above, according to the image receiving apparatus of the present embodiment, the decoder 115 stores the image frame number in the compressed encoded data and the value of the frame memory read pointer storing the reproduced image in the register. The control voltage of the VCXO 122 is adjusted by judging the delay or advance of the sampling clock cycle of the reception side with respect to the transmission side from these values. Overflow can be avoided. Also, on the transmitting side,
Hardware for storing synchronization signal information is not required. In addition, the transmission efficiency of the transmission frame is improved as much as the synchronization signal information need not be stored.
【００２５】[0025]
【発明の効果】以上のように、本発明の画像受信装置
は、復号化器において画像圧縮符号化データを復号する
際、画像フレーム番号と再生画像の更新回数から受信側
サンプリングクロック周波数が送信側に比べて遅れてい
るか進んでいるかを検知して、受信側サンプリングクロ
ック周期を補正するので、送信側から同期信号情報を受
け取らなくても、受信側のバッファメモリのオーバーフ
ローを回避することができる。また、送信側において
も、同期信号情報を格納するハードウェアが不要にな
る。また、伝送フレームについても、同期信号情報を格
納しないで済むため、その分、伝送効率が向上する。As described above, in the image receiving apparatus of the present invention, when decoding the image compression coded data in the decoder, the receiving side sampling clock frequency is determined based on the image frame number and the number of updates of the reproduced image. Since the delay time or the advance is detected and the sampling clock cycle on the receiving side is corrected, overflow of the buffer memory on the receiving side can be avoided without receiving synchronization signal information from the transmitting side. Further, the transmitting side does not need hardware for storing the synchronization signal information. Also, since the transmission frame does not need to store the synchronization signal information, the transmission efficiency is improved accordingly.
【図１】本発明の実施の形態における画像受信装置のブ
ロック図FIG. 1 is a block diagram of an image receiving apparatus according to an embodiment of the present invention.
【図２】実施の形態におけるＶＣＸＯ制御電圧生成手段
のブロック図FIG. 2 is a block diagram of a VCXO control voltage generator according to the embodiment;
【図３】実施の形態における画像受信装置で用いられる
伝送フレーム構成図FIG. 3 is a configuration diagram of a transmission frame used in the image receiving apparatus according to the embodiment;
【図４】受信側サンプリングクロックが送信側と同期し
ている場合の入力ビット量と再生画像出力時間の関係を
示す特性図FIG. 4 is a characteristic diagram showing a relationship between an input bit amount and a reproduced image output time when a receiving-side sampling clock is synchronized with a transmitting side.
【図５】受信側サンプリングクロック周期が送信側より
速い場合の入力ビット量と再生画像出力時間の関係を示
す特性図FIG. 5 is a characteristic diagram showing a relationship between an input bit amount and a reproduced image output time when a receiving side sampling clock cycle is faster than a transmitting side.
【図６】受信側サンプリングクロック周期が送信側より
遅い場合の入力ビット量と再生画像出力時間の関係を示
す特性図FIG. 6 is a characteristic diagram showing a relationship between an input bit amount and a reproduced image output time when a receiving-side sampling clock cycle is later than a transmitting-side sampling clock cycle;
【図７】従来の技術による画像伝送装置のブロック図FIG. 7 is a block diagram of a conventional image transmission apparatus.
【図８】従来の技術による画像伝送装置で用いられる伝
送フレーム構成図FIG. 8 is a configuration diagram of a transmission frame used in a conventional image transmission apparatus.
１１１ バッファ １１２ パラレル／シリアル変換回路 １１３ フレーム同期及び分離回路 １１５ 復号化器 １１６ 画像フレーム番号レジスタ １１７ フレームメモリリードポインタ １１８ メモリ １１９ Ｄ／Ａ変換器 １２０ 分周回路 １２１ ＶＣＸＯ制御電圧生成手段 １２２ ＶＣＸＯ ７１４ バッファ ７１９ カウンタ ７２０ ＰＬＬ回路 111 Buffer 112 Parallel / Serial Conversion Circuit 113 Frame Synchronization and Separation Circuit 115 Decoder 116 Image Frame Number Register 117 Frame Memory Read Pointer 118 Memory 119 D / A Converter 120 Divider Circuit 121 VCXO Control Voltage Generator 122 VCXO 714 Buffer 719 counter 720 PLL circuit
Claims (3)
る際に、データに含まれる画像フレーム番号と表示画像
の更新回数とから、受信側サンプリングクロックの周期
が送信側に比べて速いか遅いかを判断して、受信側サン
プリングクロックの周期を自動的に調整する手段を備え
た画像受信装置。When receiving and decoding image compression-encoded data, the period of a sampling clock on a receiving side is faster or slower than that on a transmitting side based on an image frame number included in the data and the number of updates of a display image. An image receiving apparatus comprising means for judging whether or not the period of the receiving-side sampling clock is automatically adjusted.
る際に、データに含まれる画像フレーム番号と再生画像
を格納するフレームメモリの読み出しアドレスであるフ
レームメモリリードポインタを取り込むレジスタを有す
る復号化器と、画像フレーム番号とフレームメモリリー
ドポインタを入力として、これらの値から受信側サンプ
リングクロック周期が送信側に比べて速いか遅いかを判
断し、その判断に基づいてＶＣＸＯ制御電圧を調整する
ＶＣＸＯ制御電圧生成手段を備えた画像受信装置。2. A decoding device comprising: a register for receiving a frame memory read pointer which is a read address of a frame memory for storing an image frame number included in data and a reproduced image when receiving and decoding the image compression encoded data. And an image frame number and a frame memory read pointer, and determine from these values whether the sampling clock cycle of the receiving side is faster or slower than that of the transmitting side, and adjust the VCXO control voltage based on the determination. An image receiving device including a control voltage generating unit.
ンプ回路を用いた請求項２記載の画像受信装置。3. The image receiving apparatus according to claim 2, wherein a charge pump circuit is used for the VCXO control voltage generating means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15653997A JPH114433A (en) | 1997-06-13 | 1997-06-13 | Image receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15653997A JPH114433A (en) | 1997-06-13 | 1997-06-13 | Image receiver |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH114433A true JPH114433A (en) | 1999-01-06 |
Family
ID=15630014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15653997A Pending JPH114433A (en) | 1997-06-13 | 1997-06-13 | Image receiver |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH114433A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002374319A (en) * | 2001-06-18 | 2002-12-26 | Toa Corp | Receiver and receiving and reproducing method |
| JPWO2005053316A1 (en) * | 2003-11-26 | 2007-12-06 | 三洋電機株式会社 | Wireless video transmission apparatus, wireless video reception apparatus, wireless video transmission / reception system, signal generation apparatus, signal decoding apparatus, and signal generation decoding apparatus |
| KR100857137B1 (en) * | 2002-02-20 | 2008-09-05 | 주식회사 엘지이아이 | Transmittion apparatus for animation data and method thereof |
-
1997
- 1997-06-13 JP JP15653997A patent/JPH114433A/en active Pending
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| JP4623867B2 (en) * | 2001-06-18 | 2011-02-02 | ティーオーエー株式会社 | Reception device and reception reproduction method |
| KR100857137B1 (en) * | 2002-02-20 | 2008-09-05 | 주식회사 엘지이아이 | Transmittion apparatus for animation data and method thereof |
| JPWO2005053316A1 (en) * | 2003-11-26 | 2007-12-06 | 三洋電機株式会社 | Wireless video transmission apparatus, wireless video reception apparatus, wireless video transmission / reception system, signal generation apparatus, signal decoding apparatus, and signal generation decoding apparatus |
| JP4660377B2 (en) * | 2003-11-26 | 2011-03-30 | 三洋電機株式会社 | Wireless video transmission device, video transmission device, wireless video reception device, video reception device, wireless video transmission / reception system, and video transmission / reception system |
| US8442123B2 (en) | 2003-11-26 | 2013-05-14 | Sanyo Electric Co., Ltd. | Device, signal generation/decoding device, video transmission device, video reception device, and video transmission/reception system |
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