JP3052585B2 - Data transmitter and data receiver - Google Patents
Data transmitter and data receiverInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明はディジタル映像信号に非
同期なディジタル音声信号とディジタル映像信号を多重
して伝送するデータ送信装置とデータ受信装置に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data transmitting apparatus and a data receiving apparatus for multiplexing and transmitting a digital audio signal and a digital video signal which are asynchronous with a digital video signal.
【０００２】[0002]
【従来の技術】近年、ディジタルＶＴＲ等のディジタル
映像機器の開発が活発化してきている。これにともない
ディジタルで映像信号や音声信号を多重し、伝送する機
器の開発も活発化しており、通信信号処理技術も発展著
しいものがある。2. Description of the Related Art In recent years, digital video equipment such as a digital VTR has been actively developed. Along with this, the development of devices for digitally multiplexing and transmitting video and audio signals has been activated, and communication signal processing technology has been remarkably developed.
【０００３】従来、映像信号と音声信号をディジタルで
多重する際、映像信号のサンプリング周波数と音声信号
のサンプリング周波数は何らかの整数比で表せる関係に
なるようにして伝送していた。Conventionally, when a video signal and an audio signal are digitally multiplexed, the video signal and the audio signal are transmitted in such a manner that the sampling frequency of the audio signal and the sampling frequency of the audio signal can be represented by some integer ratio.
【０００４】以下に、ＮＴＳＣのディジタル映像信号と
４８ｋＨｚサンプリングのディジタル音声信号を多重し
て伝送する、従来のデータ送信装置について説明する。A conventional data transmitting apparatus for multiplexing and transmitting a digital video signal of NTSC and a digital audio signal of 48 kHz sampling will be described below.
【０００５】図５は従来のデータ送信装置の一例を示す
ブロック図である。図５において、２０１はディジタル
音声のデータを記憶するメモリ、２０２はメモリの書き
込み制御回路、２０３はメモリの読み出し制御回路、２
０５はディジタル映像のサンプリング・クロックを１３
１２５分周する分周器、２０４はディジタル音声のサン
プリング・クロックとデータ取り込みのためのビット・
クロックを出力するＰＬＬ回路、２０６は入力されるデ
ィジタル映像のデータの取り得る値を制限するリミッ
タ、２０７はディジタル映像のデータとディジタル音声
のデータを多重し、通信同期信号を付加させて１ビット
のシリアル信号に変換する多重回路である。FIG. 5 is a block diagram showing an example of a conventional data transmission device. In FIG. 5, reference numeral 201 denotes a memory for storing digital audio data; 202, a memory write control circuit; 203, a memory read control circuit;
05 sets the sampling clock of digital video to 13
A frequency divider that divides the frequency by 125, 204 is a digital audio sampling clock and a bit for capturing data.
A PLL circuit for outputting a clock, a limiter 206 for limiting a possible value of the input digital video data, a reference numeral 207 multiplexing the digital video data and the digital audio data, adding a communication synchronization signal, and adding a 1-bit signal. This is a multiplexing circuit that converts the signal into a serial signal.
【０００６】以上のように構成されたデータ送信装置に
ついて、以下その動作について説明する。[0006] The operation of the data transmission apparatus configured as described above will be described below.
【０００７】まず、ディジタル映像サンプリング・クロ
ック入力端子２１１より１４．３１８１８ＭＨｚのディ
ジタル映像サンプリング・クロックが入力される。分周
器２０５ではディジタル映像サンプリング・クロックが
１３１２５分周され１．０９０９０９ｋＨｚのクロック
を出力する。First, a digital video sampling clock of 14.31818 MHz is input from a digital video sampling clock input terminal 211. The frequency divider 205 divides the frequency of the digital video sampling clock by 13125 and outputs a clock of 1.090909 kHz.
【０００８】ＰＬＬ回路２０４では、分周器２０５出力
のクロック（１．０９０９０９ｋＨｚ）を基準に位相周
波数比較が行われ、１．０９０９０９ｋＨｚの整数倍周
波数である４８．０００００ｋＨｚのクロックをディジ
タル音声サンプリング・クロック出力端子２０９に、
３．０７２０００ＭＨｚのクロックをディジタル音声ビ
ット・クロック出力端子２１０に出力している。In the PLL circuit 204, a phase frequency comparison is performed based on a clock (1.090909 kHz) output from the frequency divider 205, and a clock of 48.000000 kHz which is an integral multiple of 1.090909 kHz is converted to a digital audio sampling clock. To the output terminal 209,
A 3.0072000 MHz clock is output to the digital audio bit clock output terminal 210.
【０００９】このＰＬＬ回路２０４についてさらに具体
的に説明する。図６はＰＬＬ回路２０４の具体的構成を
示したブロック図である。図６において、３０１は基準
クロック入力端子、３０２は位相周波数比較回路、３０
３は低域通過フィルタ、３０４は電圧制御発振器、３０
５は分周器、３０６はディジタル音声サンプリング・ク
ロック出力端子、３０７はディジタル音声ビット・クロ
ック出力端子である。The PLL circuit 204 will be described more specifically. FIG. 6 is a block diagram showing a specific configuration of the PLL circuit 204. 6, reference numeral 301 denotes a reference clock input terminal; 302, a phase frequency comparison circuit;
3 is a low-pass filter, 304 is a voltage controlled oscillator, 30
5 is a frequency divider, 306 is a digital audio sampling clock output terminal, and 307 is a digital audio bit clock output terminal.
【００１０】図６において、電圧制御発振器３０４から
はおよそ１２．２８８ＭＨｚのクロックが出力されてい
る。分周器３０５では、電圧制御発振器３０４出力のク
ロックを４分周した約３．０７２ＭＨｚのクロックをデ
ィジタル音声ビット・クロック出力端子３０７に出力
し、さらに６４分周した約４８ｋＨｚのクロックをディ
ジタル音声サンプリング・クロック出力端子３０６に出
力し、さらに４４分周した約１．０９ｋＨｚのクロック
を位相周波数比較回路３０２に出力している。位相周波
数比較回路３０２では、基準クロック入力端子３０１よ
り入力された１．０９０９０９ｋＨｚのクロックと、分
周器３０５から出力された約１．０９ｋＨｚのクロック
との位相比較を行い、誤差信号を低域通過フィルタ３０
３に出力している。低域通過フィルタ３０３では、位相
周波数比較回路３０２出力の誤差信号の高域成分を除去
し、誤差が最小になるよう電圧制御発振器３０４の発振
周波数を制御している。このようにして、基準クロック
の整数倍クロックを作り出している。In FIG. 6, a clock of about 12.288 MHz is output from the voltage controlled oscillator 304. The frequency divider 305 outputs to the digital audio bit clock output terminal 307 a clock of about 3.072 MHz obtained by dividing the clock of the output of the voltage controlled oscillator 304 by 4, and further obtains a digital audio sampling clock of about 48 kHz obtained by dividing the clock by 64. The clock is output to the clock output terminal 306, and a clock of about 1.09 kHz obtained by dividing the frequency by 44 is output to the phase frequency comparison circuit 302. The phase frequency comparison circuit 302 compares the phase of the clock of 1.090909 kHz input from the reference clock input terminal 301 with the clock of about 1.09 kHz output from the frequency divider 305, and passes the error signal through a low-pass band. Filter 30
3 is output. The low-pass filter 303 removes the high-frequency component of the error signal output from the phase frequency comparison circuit 302 and controls the oscillation frequency of the voltage-controlled oscillator 304 so that the error is minimized. In this way, an integer multiple clock of the reference clock is created.
【００１１】再び図５の従来のデータ送信装置におい
て、メモリ２０１は先入れ先出し型（以下ＦＩＦＯと略
す）となっており、ディジタル音声データ入力端子２０
８より入力されたデータが順次書き込まれ、先に書き込
まれたデータから順に読み出されデータを出力してい
る。Referring again to FIG. 5, the memory 201 is of a first-in first-out type (hereinafter abbreviated as FIFO) and has a digital audio data input terminal 20.
The data inputted from 8 is sequentially written, and data is read out and output in order from the previously written data.
【００１２】書き込み制御回路２０２では、ＰＬＬ回路
２０４出力の４８．０００００ｋＨｚクロック（ディジ
タル音声のサンプリング・クロック）と３．０７２００
０ＭＨｚクロック（ディジタル音声のビット・クロッ
ク）から、ディジタル音声データ入力端子２０８より入
力された信号のうちデータの存在する時間的位置を認識
し、データの存在する期間だけ書き込むようにメモリ２
０１の書き込み制御を行っている。In the write control circuit 202, the output of the PLL circuit 204 is 48.000000 kHz clock (digital audio sampling clock) and 3.007200 clock.
From the 0 MHz clock (bit clock of digital audio), the memory 2 recognizes the time position where the data exists among the signals input from the digital audio data input terminal 208 and writes the data only during the data period.
01 write control is performed.
【００１３】ここで、ディジタル音声のサンプリング・
クロック、ビット・クロック、データの一例を示すタイ
ミング図を図７に示す。（ａ）はサンプリング・クロッ
ク、（ｂ）はビット・クロック、（ｃ）はデータであ
り、４８ｋＨｚサンプリング・２０ビット量子化・２チ
ャンネル（Ｌch・Ｒch）のディジタル音声信号を受け渡
しするものである。１サンプリング周期の間にビット・
クロックは６４周期存在し、データとしては６４タイム
スロットのうち４０タイムスロットを使用している。Here, digital voice sampling and
FIG. 7 is a timing chart showing an example of the clock, bit clock, and data. (A) is a sampling clock, (b) is a bit clock, and (c) is data, which transmits and receives 48 kHz sampling, 20-bit quantization, and two channels (Lch and Rch) of digital audio signals. Bits during one sampling period
The clock has 64 cycles, and 40 time slots out of 64 time slots are used as data.
【００１４】リミッタ２０６では、ディジタル映像デー
タ入力端子２１２より入力される量子化８ビットのデー
タに対し、ＦＦ（１６進数；以下ｈと略す）および００
ｈを禁止し、上限値ＦＥｈ・下限値０１ｈとなるように
符号変換してディジタル映像のデータを出力している。The limiter 206 applies FF (hexadecimal; hereinafter abbreviated as h) and 00 to the quantized 8-bit data input from the digital video data input terminal 212.
h is prohibited and the digital video data is output after the code conversion so that the upper limit value is FEh and the lower limit value is 01h.
【００１５】多重回路２０７では、図８のビット・マッ
プに示すように、リミッタ２０６出力のディジタル映像
のデータと、メモリ２０１出力のディジタル音声のデー
タをパケット化したものと、通信同期信号を多重して８
ビット・パラレル信号にし、さらに１ビット・シリアル
信号に変換して送信出力端子２１３に出力している。通
信同期信号と音声信号パケットは映像信号の水平同期期
間に挿入され、通信同期信号はディジタル映像信号の９
１０サンプル毎に４サンプル分挿入される。また多重回
路２０７は、音声信号パケットを挿入している時間的位
置を示すパケット・タイミング信号も出力している。In the multiplexing circuit 207, as shown in the bit map of FIG. 8, digital video data output from the limiter 206, packetized digital audio data output from the memory 201, and a communication synchronization signal are multiplexed. 8
The signal is converted into a bit parallel signal, further converted into a 1-bit serial signal, and output to the transmission output terminal 213. The communication synchronizing signal and the audio signal packet are inserted in the horizontal synchronizing period of the video signal, and the communication synchronizing signal is a digital video signal of 9 bits.
Four samples are inserted every ten samples. The multiplexing circuit 207 also outputs a packet timing signal indicating a time position where the audio signal packet is inserted.
【００１６】読み出し制御回路２０３では、ディジタル
映像サンプリング・クロック入力端子２１１より入力さ
れるディジタル映像サンプリング・クロックと多重回路
２０７より出力されるパケット・タイミング信号によ
り、メモリ２０１の音声データの読み出し制御を行って
いる。The read control circuit 203 controls reading of audio data from the memory 201 based on the digital video sampling clock input from the digital video sampling clock input terminal 211 and the packet timing signal output from the multiplexing circuit 207. ing.
【００１７】次に、従来のデータ受信装置について説明
する。図９は従来のデータ受信装置の一例を示すブロッ
ク図である。図９において、２１４は受信信号からディ
ジタル映像のデータとディジタル音声のデータを分離す
る分離回路、２１５はディジタル音声のデータを記憶す
るメモリ、２１６はメモリ２１５の書き込みを制御する
書き込み制御回路、２１７はメモリ２１５の読み出しを
制御する読み出し制御回路、２１８はディジタル映像の
サンプリング・クロックを１３１２５分周する分周器、
２１９はディジタル音声のサンプリング・クロックとビ
ット・クロックを出力するＰＬＬ回路である。Next, a conventional data receiving apparatus will be described. FIG. 9 is a block diagram showing an example of a conventional data receiving device. In FIG. 9, reference numeral 214 denotes a separation circuit for separating digital video data and digital audio data from a received signal; 215, a memory for storing digital audio data; 216, a write control circuit for controlling writing in the memory 215; A read control circuit for controlling reading of the memory 215; a frequency divider 218 for dividing the digital video sampling clock by 13125;
A PLL circuit 219 outputs a sampling clock and a bit clock of digital audio.
【００１８】以上のように構成されたデータ受信装置に
ついて、以下その動作について説明する。The operation of the data receiving apparatus configured as described above will be described below.
【００１９】まず分離回路２１４では、受信入力端子２
２０より入力された１ビット・シリアルの受信信号から
通信同期信号を検出することによって同期が取られ、デ
ィジタル映像のデータ、ディジタル音声のデータを分離
し、ディジタル映像のデータはディジタル映像データ出
力端子２２５に、ディジタル音声データはメモリ２１５
に、ディジタル音声データの存在する時間的位置を示す
書き込みタイミング信号は書き込み制御回路２１６に、
そしてディジタル映像のサンプリング・クロックをディ
ジタル映像のサンプリング・クロック出力端子２２４、
書き込み制御回路２１６、分周器２１８に出力してい
る。ただし、通信同期信号および音声信号パケットの存
在していた期間のディジタル映像データは水平同期期間
のレベルになるようデータ置き換えを施している。First, in the separation circuit 214, the reception input terminal 2
Synchronization is achieved by detecting a communication synchronizing signal from the 1-bit serial received signal input from 20 to separate digital video data and digital audio data. The digital video data is output to a digital video data output terminal 225. The digital audio data is stored in the memory 215.
In addition, a write timing signal indicating a temporal position where the digital audio data exists is sent to the write control circuit 216.
The digital video sampling clock is connected to the digital video sampling clock output terminal 224,
The data is output to the write control circuit 216 and the frequency divider 218. However, the digital video data during the period in which the communication synchronization signal and the audio signal packet were present are subjected to data replacement so as to be at the level of the horizontal synchronization period.
【００２０】分周器２１８では、分離回路２１４出力の
ディジタル映像サンプリング・クロックが１３１２５分
周され１．０９０９０９ｋＨｚのクロックとなって出力
している。In the frequency divider 218, the digital video sampling clock output from the separation circuit 214 is frequency-divided by 13125 and output as a clock of 1.090909 kHz.
【００２１】ＰＬＬ回路２１９では、分周器２１８出力
のクロック（１．０９０９０９ｋＨｚ）を基準に位相周
波数比較が行われ、１．０９０９０９ｋＨｚの整数倍周
波数である４８．０００００ｋＨｚのクロックをディジ
タル音声サンプリング・クロック出力端子２２３に、
３．０７２０００ＭＨｚのクロックをディジタル音声ビ
ット・クロック出力端子２２２に出力している。In the PLL circuit 219, a phase frequency comparison is performed based on a clock (1.090909 kHz) output from the frequency divider 218, and a clock of 48.000000 kHz which is an integral multiple of 1.090909 kHz is converted to a digital audio sampling clock. To the output terminal 223,
A clock of 3.072000 MHz is output to the digital audio bit clock output terminal 222.
【００２２】メモリ２１５はＦＩＦＯであり、分離回路
２１４出力のディジタル音声データが順次書き込まれ、
先に書き込まれたデータから順に読み出され、ディジタ
ル音声データ出力端子２２１に出力される。The memory 215 is a FIFO in which digital audio data output from the separation circuit 214 is sequentially written.
The data is read out in order from the previously written data and output to the digital audio data output terminal 221.
【００２３】書き込み制御回路２１６では、分離回路２
１４出力のディジタル映像サンプリング・クロックと書
き込みタイミング信号により、メモリ２１５の書き込み
制御を行っている。In the write control circuit 216, the separation circuit 2
The writing control of the memory 215 is performed by the digital video sampling clock of 14 outputs and the writing timing signal.
【００２４】読み出し制御回路２１７では、ＰＬＬ回路
２１９出力のディジタル音声のサンプリング・クロック
とディジタル音声のビット・クロックより図７に示すよ
うなタイミングでデータが出力するようメモリ２１５の
読み出し制御を行っている。The read control circuit 217 controls the reading of the memory 215 so that data is output at the timing shown in FIG. 7 from the sampling clock of the digital audio output from the PLL circuit 219 and the bit clock of the digital audio. .
【００２５】[0025]
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、ディジタル音声のためのビット・クロッ
クやサンプリング・クロックをデータ送信装置から出力
しているために、他の映像信号とは非同期なディジタル
音声の信号源（例えばＤＡＴ）から直接ディジタル接続
を取ることができないという問題点を有していた。However, in the above-mentioned conventional configuration, since a bit clock and a sampling clock for digital audio are output from the data transmitting device, the digital clock is asynchronous with other video signals. There has been a problem that a digital connection cannot be directly obtained from an audio signal source (for example, DAT).
【００２６】本発明は上記従来の問題点を解決するもの
で、ディジタル音声のためのビット・クロックおよびサ
ンプリング・クロックを外部からデータ送信装置に供給
するようにし、ディジタル映像信号に同期していないデ
ィジタル音声信号とディジタル映像信号を多重して伝送
できるデータ送信装置とデータ受信装置を提供すること
を目的とする。The present invention solves the above-mentioned conventional problems. In this invention, a bit clock and a sampling clock for digital audio are externally supplied to a data transmitting apparatus, and a digital clock which is not synchronized with a digital video signal is provided. An object of the present invention is to provide a data transmitting device and a data receiving device that can multiplex and transmit an audio signal and a digital video signal.
【００２７】[0027]
【課題を解決するための手段】この目的を達成するため
に、本発明のデータ送信装置は、ディジタル音声のサン
プリング・クロックをディジタル映像のサンプリング・
クロックのタイミングで取り込みディジタル映像のサン
プリング周期単位で変化する信号（以下ディジタル音声
サンプリング信号と呼ぶ）を出力する非同期サンプリン
グ回路と、ディジタル音声サンプリング信号と、ディジ
タル映像のサンプリング・クロックによりメモリから、
ディジタル映像のサンプリング・クロックの所定周期分
（ｍ周期分；ｍは１以上の整数）を１ブロックとしてデ
ータを読み出す読み出し制御回路と、ディジタル音声サ
ンプリング信号により、メモリ出力のディジタル音声の
データの読み出しブロック毎に音声用通信同期信号を付
加し、ディジタル映像のデータと多重して送信する多重
回路からなる構成を有している。In order to achieve the above object, a data transmitting apparatus according to the present invention comprises a digital audio sampling clock for digital video sampling.
An asynchronous sampling circuit that outputs a signal (hereinafter referred to as a digital audio sampling signal) that changes at the sampling timing of a digital video taken in at a clock timing, a digital audio sampling signal, and a digital video sampling clock,
A predetermined period of the sampling clock of digital video
(For m periods; m is an integer of 1 or more) a read control circuit for reading data as one block, and a voice communication synchronizing signal is added for each digital voice data read block of the memory output by a digital voice sampling signal. And a multiplexing circuit for multiplexing and transmitting digital video data.
【００２８】また、本発明のデータ受信装置は、受信し
た信号からディジタル映像のデータと音声用通信同期信
号を含んだディジタル音声のデータとを分離し、音声用
通信同期信号を含んだディジタル音声のデータから音声
用通信同期信号を検出し、ディジタル音声信号の有効デ
ータの格納されているタイミングを示す音声用通信同期
検出信号とディジタル音声信号のデータとディジタル映
像信号のデータを出力する分離回路と、分離回路出力の
音声用通信同期検出信号とディジタル映像のサンプリン
グ・クロックによりメモリのデータ書き込みを制御する
書き込み制御回路と、分離回路出力の音声用通信同期検
出信号をｎ分周（ｎは１以上の整数）し分周クロックを
出力する分周器と、分周器出力の分周クロックよりディ
ジタル音声のビット・クロックとサンプリング・クロッ
クを出力するＰＬＬ回路と、ＰＬＬ回路出力のディジタ
ル音声のサンプリング・クロックとビット・クロックに
よりディジタル音声のデータの読み出しを制御する読み
出し制御回路からなる構成を有している。Further, the data reception apparatus of the present invention separates the digital audio data from the received signal including the data and the communication synchronization signal audio of the digital video, including a voice for <br/> communication synchronization signal sound from the digital audio data I
Communication synchronization signal for digital
Communication synchronization for audio indicating the timing at which data is stored
A separation circuit that outputs a detection signal, digital audio signal data, and digital video signal data;
A write control circuit for controlling data writing to the memory by using the audio communication synchronization detection signal and the digital video sampling clock; and dividing the audio communication synchronization detection signal output from the separation circuit by n (n is an integer of 1 or more). A frequency divider that outputs a divided clock, a PLL circuit that outputs a digital audio bit clock and a sampling clock from the divided clock of the frequency divider output, and a digital audio sampling clock and a bit clock that is output from the PLL circuit And a read control circuit for controlling reading of digital audio data.
【００２９】[0029]
【作用】本発明は上記した構成により、ディジタル音声
のサンプリング・クロックをディジタル映像信号のサン
プリング・クロックで非同期サンプリングした信号の情
報をディジタル音声のデータとあわせて伝送するため、
ディジタル音声のサンプリング周波数の情報も伝送され
る。よって、ディジタル音声信号のサンプリング・クロ
ックやビット・クロックがデータ受信装置で再生できる
ため、ディジタル映像信号とディジタル音声信号が全く
非同期であっても伝送することができる。According to the present invention, information of a signal obtained by asynchronously sampling a digital audio sampling clock with a sampling clock of a digital video signal is transmitted together with digital audio data.
Information on the sampling frequency of the digital voice is also transmitted. Therefore, since the sampling clock and the bit clock of the digital audio signal can be reproduced by the data receiving device, the digital video signal and the digital audio signal can be transmitted even when they are completely asynchronous.
【００３０】[0030]
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。An embodiment of the present invention will be described below with reference to the drawings.
【００３１】図１は本発明の第１の実施例におけるデー
タ送信装置のブロック図を示すものである。図１におい
て、１０１はディジタル音声のデータを記憶するメモ
リ、１０２はメモリの書き込み制御回路、１０３はメモ
リの読み出し制御回路、１０４はディジタル音声のサン
プリング・クロックをディジタル映像のサンプリング・
クロックで非同期サンプリングをする非同期サンプリン
グ回路、１０５は入力されるディジタル映像のデータの
取り得る値を制限するリミッタ、１０６は非同期サンプ
リング回路１０４の出力信号のタイミングで音声用通信
同期信号をディジタル音声のデータに付加し、このディ
ジタル音声のデータとディジタル映像のデータと映像用
通信同期信号を多重し、１ビットのシリアル信号に変換
する多重回路である。FIG. 1 is a block diagram showing a data transmitting apparatus according to the first embodiment of the present invention. In FIG. 1, 101 is a memory for storing digital audio data, 102 is a memory write control circuit, 103 is a memory read control circuit, and 104 is a digital audio sampling clock for digital video sampling.
Asynchronous sampling circuit that performs asynchronous sampling with a clock; 105, a limiter that limits the value that can be taken by digital video data to be input; 106, a communication synchronization signal for voice at the timing of an output signal of the asynchronous sampling circuit 104; And a multiplexing circuit for multiplexing the digital audio data, the digital video data and the video communication synchronization signal, and converting the multiplexed data into a 1-bit serial signal.
【００３２】以上のように構成された本実施例のデータ
送信装置について、以下その動作について説明する。The operation of the data transmission apparatus of the present embodiment configured as described above will be described below.
【００３３】まず、ディジタル音声データ入力端子１０
７より入力されたディジタル音声のデータは順次メモリ
１０１に書き込まれる。First, the digital audio data input terminal 10
The digital voice data input from 7 is sequentially written into the memory 101.
【００３４】メモリ１０１はＦＩＦＯとなっており、先
に書き込まれたデータから順にデータが読み出され１ビ
ットのディジタル音声のデータを出力している。The memory 101 is a FIFO, and data is read out in order from the previously written data, and outputs 1-bit digital audio data.
【００３５】書き込み制御回路１０２では、ディジタル
音声ビット・クロック入力端子１０９より入力されたデ
ィジタル音声のビット・クロック（３．０７２０００Ｍ
Ｈｚ）と、ディジタル音声サンプリング・クロック入力
端子１１０より入力されたディジタル音声サンプリング
・クロック（４８．０００００ｋＨｚ）から、ディジタ
ル音声データ入力端子１０７より入力された信号のうち
データの存在する時間的位置を認識し、データの存在す
る期間だけ書き込むようにメモリ１０１の書き込み制御
を行っている。ディジタル音声信号は図７に示すような
タイミングで入力されており、ディジタル音声サンプリ
ング・クロックの半周期毎に２０ビットのデータを書き
込んでいる。In the write control circuit 102, the digital audio bit clock (3.072000M) input from the digital audio bit clock input terminal 109 is input.
Hz) and the digital audio sampling clock (48.000000 kHz) input from the digital audio sampling clock input terminal 110, the time position where data exists in the signal input from the digital audio data input terminal 107 is recognized. Then, the writing control of the memory 101 is performed so that writing is performed only during a period in which data exists. The digital audio signal is input at the timing shown in FIG. 7, and 20-bit data is written every half cycle of the digital audio sampling clock.
【００３６】非同期サンプリング回路１０４では、ディ
ジタル音声サンプリング・クロック入力端子１１０より
入力されたディジタル音声サンプリング・クロックが、
ディジタル映像サンプリング・クロック入力端子１１１
より入力されたディジタル映像サンプリング・クロック
（１４．３１８１８ＭＨｚ）の立ち上がりのタイミング
で取り込まれ、ディジタル映像のサンプリング周期を１
単位として変化する信号、すなわちディジタル音声サン
プリング信号となる。ただし、１４．３１８１８ＭＨｚ
で非同期サンプリングを行うため、ディジタル音声サン
プリング信号は最大６９．８ｎｓの波形歪が発生する。
これをクロックとしてみた場合、±３４．９ｎｓのジッ
タを持つことになる。また具体的には、非同期サンプリ
ング回路１０４はＤフリップ・フロップ１個で構成され
ている。In the asynchronous sampling circuit 104, the digital audio sampling clock input from the digital audio sampling clock input terminal 110 is
Digital video sampling clock input terminal 111
The digital video sampling clock (14.31818 MHz) is input at the rising edge of the digital video sampling clock, and the digital video sampling cycle is set to 1
The signal changes as a unit, that is, a digital audio sampling signal. However, 14.31818 MHz
As a result, the digital audio sampling signal has a maximum waveform distortion of 69.8 ns.
When this is used as a clock, it has a jitter of ± 34.9 ns. More specifically, the asynchronous sampling circuit 104 is constituted by one D flip-flop.
【００３７】読み出し制御回路１０３では、非同期サン
プリング回路１０４出力であるディジタル音声サンプリ
ング信号の変化する毎（立ち上がりと立ち下がり）に、
ディジタル映像サンプリング・クロックを用いて２０ビ
ット分読み出している。即ち、２０周期分（ｍ＝２０）
を１ブロックとしてデータを読み出している。 In the read control circuit 103, each time the digital audio sampling signal output from the asynchronous sampling circuit 104 changes (rising and falling),
20 bits are read out using a digital video sampling clock. That is, for 20 cycles (m = 20)
Are read as data in one block.
【００３８】リミッタ１０５では、ディジタル映像デー
タ入力端子１１２より入力される量子化９ビットのデー
タに対し、１ＦＦｈおよび０００ｈを禁止し、上限値１
ＦＥｈ・下限値００１ｈとなるように符号変換してディ
ジタル映像のデータを出力している。In the limiter 105, 1FFh and 000h are prohibited for the quantized 9-bit data input from the digital video data input terminal 112, and the upper limit value is 1
The digital video data is output after the code conversion so as to be FEh / lower limit value 001h.
【００３９】多重回路１０６では、まず図２のタイミン
グ図に示すように、メモリ１０１出力の１ビットのディ
ジタル音声のデータの先頭に音声用通信同期信号が付加
される。ディジタル音声サンプリング信号の変化する毎
にメモリ１０１から読み出されるディジタル映像サンプ
リング・クロックの２０タイムスロット分の音声データ
に対し、その直前４タイムスロットは'Ｈ'レベルに、さ
らにその前の２４タイムスロットは'Ｌ'レベルにし、計
２８タイムスロットの音声用通信同期信号を付加させ
る。なお、２０タイムスロットの音声データ、２８タイ
ムスロットの音声用通信同期信号以外の区間は'Ｌ'レベ
ルにしている。In the multiplexing circuit 106, first, as shown in the timing chart of FIG. 2, an audio communication synchronization signal is added to the head of 1-bit digital audio data output from the memory 101. With respect to the audio data for 20 time slots of the digital video sampling clock read from the memory 101 every time the digital audio sampling signal changes, the immediately preceding 4 time slots are at the "H" level, and the preceding 24 time slots are at the "H" level. Set to “L” level to add a voice communication synchronization signal for a total of 28 time slots. The sections other than the audio data of the 20 time slots and the communication synchronization signal for the audio of the 28 time slots are at the “L” level.
【００４０】そして音声用通信同期信号を付加させたデ
ィジタル音声のデータ１ビットと、リミッタ１０５出力
のディジタル映像のデータ９ビットと、映像用通信同期
信号を図３のビット・マップに示すように１０ビット信
号に多重し、さらに１ビット・シリアル信号に変換して
送信出力端子１０８に出力している。Then, one bit of digital audio data to which the audio communication synchronization signal is added, 9 bits of digital video data output from the limiter 105, and 10 bits of the video communication synchronization signal as shown in the bit map of FIG. The signal is multiplexed into a bit signal, converted into a 1-bit serial signal, and output to the transmission output terminal 108.
【００４１】図３のビット・マップは映像信号１ライン
分の１０ビット・９１０サンプルの割り当てを示したも
ので、映像用通信同期信号は映像信号の水平同期期間に
挿入され、映像用通信同期信号はディジタル映像信号の
９１０サンプル毎に挿入されることになる。映像用通信
同期信号は３ＦＦｈ、０００ｈ、０００ｈ、０００ｈ
（各１０ビット）を用いており、リミッタ１０５で禁止
した値を用いているため、映像用通信同期信号の位置以
外ではこのパターンは現れないようになっている。The bit map of FIG. 3 shows the allocation of 910 samples of 10 bits for one line of the video signal. The video communication synchronization signal is inserted in the horizontal synchronization period of the video signal. Is inserted every 910 samples of the digital video signal. The video communication synchronization signal is 3FFh, 000h, 000h, 000h
(10 bits each) and the value prohibited by the limiter 105 is used, so that this pattern does not appear except at the position of the video communication synchronization signal.
【００４２】また多重回路１０６は、音声用通信同期信
号付きのディジタル音声のデータの出力タイミングと映
像通信同期信号の出力タイミングが一致した場合は、映
像通信同期信号を優先して出力するよう制御しており、
その分音声用通信同期信号付きのディジタル音声のデー
タは遅延させ、映像通信同期信号の期間をとばして出力
している。Further multiplexing circuit 106, when the output timing of the output timing and video communication synchronizing signal of the digital audio data with the audio communication synchronization signal is matched controls to output with priority video communication synchronization signal And
The digital audio data with the audio communication synchronizing signal is delayed by that amount, and the video communication synchronizing signal is output with the period being skipped.
【００４３】さらに多重回路１０６は、映像用通信同期
信号の期間にはメモリ１０１からディジタル音声のデー
タを読み出さないように映像用通信同期位置信号を読み
出し制御回路１０３に出力している。Further, the multiplexing circuit 106 outputs a video communication synchronization position signal to the read control circuit 103 so as not to read digital audio data from the memory 101 during the video communication synchronization signal.
【００４４】図４は本発明の第２の実施例におけるデー
タ受信装置のブロック図を示すものである。図４におい
て、１１３は受信信号からディジタル映像データ、音声
用通信同期信号を含んだディジタル音声データを分離
し、さらに音声用通信同期信号を含んだディジタル音声
データから音声用通信同期検出信号を出力する分離回
路、１１４はディジタル音声のデータを記憶するメモ
リ、１１５はメモリ１１４の書き込みを制御する書き込
み制御回路、１１６はメモリ１１４の読み出しを制御す
る読み出し制御回路、１１７は分離回路１１３出力の音
声用通信同期検出信号を１２８分周する分周器、１１８
はディジタル音声のサンプリング・クロックとビット・
クロックを出力するＰＬＬ回路である。FIG. 4 is a block diagram showing a data receiving apparatus according to a second embodiment of the present invention. In FIG. 4, reference numeral 113 separates digital audio data including a digital video data and an audio communication synchronization signal from a received signal, and further outputs an audio communication synchronization detection signal from the digital audio data including the audio communication synchronization signal. A separation circuit, 114 is a memory that stores digital voice data, 115 is a write control circuit that controls writing to the memory 114, 116 is a read control circuit that controls reading from the memory 114, and 117 is a voice communication output from the separation circuit 113. Frequency divider for dividing the synchronization detection signal by 128, 118
Is the digital audio sampling clock and bit
This is a PLL circuit that outputs a clock.
【００４５】以上のように構成された本実施例のデータ
受信装置について、以下その動作について説明する。The operation of the data receiving apparatus of the present embodiment configured as described above will be described below.
【００４６】まず、受信入力端子１１９より入力された
１ビット・シリアルの受信信号は、分離回路１１３で映
像用通信同期信号の検出を行って、ディジタル映像のデ
ータ、音声用通信同期信号を含んだディジタル音声のデ
ータに分離される。ただし、映像通信同期信号の存在し
ていた期間のディジタル映像のデータは水平同期期間の
レベルになるようデータ置き換えを施している。そし
て、分離されたディジタル映像のデータは、ディジタル
映像データ出力端子１２４に出力され、ディジタル音声
のデータからは、さらに音声用通信同期信号の検出が行
われ、検出の時間的位置を示し、ディジタル映像サンプ
リング・クロックの１周期だけ'Ｈ'レベルになる音声用
通信同期検出信号を書き込み制御回路１１５と分周器１
１７に出力し、音声データ部分のみをメモリ１１４に出
力している。First, the 1-bit serial reception signal input from the reception input terminal 119 includes a video communication synchronization signal detected by the separation circuit 113 and includes digital video data and an audio communication synchronization signal. It is separated into digital voice data. However, the digital video data during the period in which the video communication synchronization signal was present is subjected to data replacement so as to be at the level of the horizontal synchronization period. The separated digital video data is output to a digital video data output terminal 124. From the digital audio data, an audio communication synchronization signal is further detected, indicating the time position of the detection. The write control circuit 115 and the frequency divider 1 write a communication synchronization detection signal for audio which becomes “H” level for one cycle of the sampling clock.
17 and only the audio data portion is output to the memory 114.
【００４７】分周器１１７では、分離回路１１３出力の
音声用通信同期検出信号（９６．０００００ｋＨｚ）
が、分離回路１１３出力のディジタル映像サンプリング
・クロックで１２８分周されて７５０．００００Ｈｚの
クロックとなって出力している。In the frequency divider 117, the audio communication synchronization detection signal (96.000000 kHz) output from the separation circuit 113 is output.
Are divided by 128 by the digital video sampling clock output from the separation circuit 113 and output as a clock of 750.000 Hz.
【００４８】ＰＬＬ回路１１８では、分周器１１７出力
のクロック（７５０．００００Ｈｚ）を基準に位相周波
数比較が行われ、７５０．００００Ｈｚの整数倍周波数
である４８．０００００ｋＨｚのクロックをディジタル
音声サンプリング・クロック出力端子１２２に、３．０
７２０００ＭＨｚのクロックをディジタル音声ビット・
クロック出力端子１２１に出力している。In the PLL circuit 118, phase frequency comparison is performed with reference to the clock (750.000 Hz) output from the frequency divider 117, and a clock of 48.000000 kHz which is an integral multiple of 750.000 Hz is converted to a digital audio sampling clock. 3.0 is connected to the output terminal 122.
72000MHz clock is used for digital audio bit
It is output to the clock output terminal 121.
【００４９】メモリ１１４はＦＩＦＯであり、分離回路
１１３出力のディジタル音声データが順次書き込まれ、
先に書き込まれたデータから順に読み出され、ディジタ
ル音声データ出力端子１２０に出力される。The memory 114 is a FIFO in which digital audio data output from the separation circuit 113 is sequentially written.
The data is read out in order from the previously written data and output to the digital audio data output terminal 120.
【００５０】書き込み制御回路１１５では、分離回路１
１３出力のディジタル映像サンプリング・クロックと音
声用通信同期検出信号により、メモリ１１４の書き込み
制御を行っている。音声用通信同期検出信号が立ち上が
る毎に２０ビットのデータを書き込んでいる。In the write control circuit 115, the separation circuit 1
The writing of the memory 114 is controlled by the 13 digital video sampling clocks and the audio communication synchronization detection signal. Each time the voice communication synchronization detection signal rises, 20-bit data is written.
【００５１】読み出し制御回路１１６では、ＰＬＬ回路
１１８出力のディジタル音声のサンプリング・クロック
とビット・クロックより図７に示すようなタイミングで
データが出力するようメモリ１１４の読み出し制御を行
っている。The read control circuit 116 controls the read operation of the memory 114 so that data is output at the timing shown in FIG. 7 from the sampling clock and bit clock of the digital audio output from the PLL circuit 118.
【００５２】以上のように本実施例によれば、データ送
信装置にディジタル音声サンプリング・クロックをディ
ジタル映像サンプリング・クロックで非同期サンプリン
グする非同期サンプリング回路１０４と、非同期サンプ
リング回路１０４の出力信号のタイミングで音声用通信
同期信号をディジタル音声のデータに付加し、このディ
ジタル音声のデータとディジタル映像のデータと映像用
通信同期信号を多重し、１ビットのシリアル信号に変換
する多重回路１０６を設け、データ受信装置に音声用通
信同期検出信号を出力する分離回路１１３を設けること
によって、ディジタル音声のためのビット・クロックお
よびサンプリング・クロックを外部からデータ送信装置
に供給できるようになった。すなわち、ディジタル映像
信号と同期していないディジタル音声信号であっても正
確に伝送することが可能となった。As described above, according to the present embodiment, an asynchronous sampling circuit 104 for asynchronously sampling a digital audio sampling clock with a digital video sampling clock to a data transmitting device, and an audio signal at the timing of an output signal of the asynchronous sampling circuit 104. A multiplexing circuit 106 for adding a communication synchronization signal for use to digital audio data, multiplexing the digital audio data, the digital video data and the video communication synchronization signal, and converting the multiplexed data into a 1-bit serial signal. By providing a separation circuit 113 for outputting a voice communication synchronization detection signal, a bit clock and a sampling clock for digital voice can be externally supplied to a data transmitting apparatus. That is, even a digital audio signal that is not synchronized with a digital video signal can be transmitted accurately.
【００５３】また、非同期サンプリング回路１０４出力
のディジタル音声サンプリング信号は、最大ディジタル
映像サンプリング・クロックの１周期分、すなわち６
９．８ｎｓの波形歪を持っている。そして、分離回路１
１３出力の音声用通信同期信号が、映像用通信同期信号
とタイミングが一致した場合、ディジタル映像サンプリ
ング・クロックの４周期分遅延してしまうので、データ
受信装置での音声用通信同期検出信号を９６．００００
０ｋＨｚのクロックとしてみた場合、最大３４９ｎｓ
（ディジタル映像サンプリング・クロックの５周期分）
の波形歪を持っている。すなわち、±１９７ｎｓのジッ
タとなるので、このためのクロック精度としては±９４
５６ｐｐｍ（±１９７×１０-9×４８×１０3 ≒±９４
５６×１０-6）である。しかし、分周器１１７で１２８
分周しても最大３４９ｎｓの波形歪は変わらないため、
１２８分周した７５０．００００Ｈｚのクロック精度は
±１４８ｐｐｍ（±１９７×１０-9×７５０≒±１４８
×１０-6）となり、精度が良くなる。この分周器１１７
出力のクロックを基準としてＰＬＬ回路１１８でディジ
タル音声のサンプリング・クロックとビット・クロック
を発生させているので、分周器１１７を用いることによ
ってクロックの精度が向上することができた。The digital audio sampling signal output from the asynchronous sampling circuit 104 is equivalent to one cycle of the maximum digital video sampling clock, ie, 6 cycles.
It has a waveform distortion of 9.8 ns. And the separation circuit 1
If the timing of the 13- sound audio communication synchronization signal matches the timing of the video communication synchronization signal, the audio communication synchronization detection signal in the data receiving apparatus is delayed by 96 cycles because the digital video sampling clock is delayed by four periods. .0000
When viewed as a 0 kHz clock, a maximum of 349 ns
(5 digital video sampling clock cycles)
Waveform distortion. That is, since the jitter is ± 197 ns, the clock accuracy for this is ± 94 ns.
56 ppm (± 197 × 10 −9 × 48 × 10 3 ≒ ± 94
56 × 10 −6 ). However, 128
Even if the frequency is divided, the maximum waveform distortion of 349 ns does not change.
The clock accuracy of 750.000 Hz divided by 128 is ± 148 ppm (± 197 × 10 −9 × 750 ≒ ± 148).
× 10 -6 ), and the accuracy is improved. This divider 117
Since the sampling clock and the bit clock of the digital audio are generated by the PLL circuit 118 based on the output clock, the use of the frequency divider 117 can improve the accuracy of the clock.
【００５４】なお、第２の実施例では分周器１１７の分
周比を１２８としたが、さらに分周比を大きくすること
によってＰＬＬ回路１１８出力のディジタル音声信号の
サンプリング・クロックやビット・クロックの精度を上
げることができる。Although the frequency division ratio of the frequency divider 117 is 128 in the second embodiment, the sampling clock and bit clock of the digital audio signal output from the PLL circuit 118 can be increased by further increasing the frequency division ratio. Accuracy can be improved.
【００５５】また、本実施例（第１の実施例および第２
の実施例）では４８ｋＨｚサンプリングのディジタル音
声信号を伝送したが、ＰＬＬ回路１１８のクロック周波
数を変更するだけで３２ｋＨｚサンプリングや４４．１
ｋＨｚサンプリングのディジタル音声信号を伝送するこ
とも可能である。In this embodiment (the first embodiment and the second embodiment)
In the embodiment), a digital audio signal of 48 kHz sampling was transmitted, but 32 kHz sampling and 44.1 sampling were performed only by changing the clock frequency of the PLL circuit 118.
It is also possible to transmit a digital audio signal of kHz sampling.
【００５６】さらに、本実施例（第１の実施例および第
２の実施例）では４８ｋＨｚサンプリング・２０ビット
量子化・２チャンネルのディジタル音声信号を伝送した
が、ディジタル音声データを多重し、シリアル１ビット
信号に変換すれば、さらに多チャンネル（例えば４チャ
ンネル）のディジタル音声信号を伝送できることは明か
である。Furthermore, in this embodiment (first and second embodiments), 48 kHz sampling, 20-bit quantization, and two channels of digital audio signal are transmitted. It is clear that digital audio signals of more channels (for example, 4 channels) can be transmitted by converting to bit signals.
【００５７】[0057]
【発明の効果】以上のように本発明のデータ送信装置と
データ受信装置は、データ送信装置にディジタル音声サ
ンプリング・クロックをディジタル映像サンプリング・
クロックで非同期サンプリングする非同期サンプリング
回路と、非同期サンプリング回路の出力信号であるディ
ジタル音声サンプリング信号のタイミングで通信同期信
号をディジタル音声データに付加させ、ディジタル映像
データとともに多重する多重回路を設け、データ受信装
置にディジタル音声データから通信同期の時間的位置を
示す検出信号を出力する分離回路を設けることによっ
て、ディジタル映像信号と同期していないディジタル音
声信号であっても正確に伝送することができ、様々なデ
ィジタル映像音響機器を接続することを考えれば、実用
的効果は大きい。As described above, the data transmitting apparatus and the data receiving apparatus of the present invention provide the data transmitting apparatus with a digital audio sampling clock and a digital video sampling clock.
A data receiving device comprising: an asynchronous sampling circuit for asynchronously sampling with a clock; and a multiplexing circuit for adding a communication synchronization signal to digital audio data at the timing of a digital audio sampling signal which is an output signal of the asynchronous sampling circuit and multiplexing the digital audio data with digital video data. Is provided with a separation circuit that outputs a detection signal indicating a time position of communication synchronization from digital audio data, so that even a digital audio signal that is not synchronized with a digital video signal can be transmitted accurately. Considering the connection of digital audiovisual equipment, the practical effect is great.
【図１】本発明の第１の実施例におけるデータ送信装置
の構成を示すブロック図FIG. 1 is a block diagram illustrating a configuration of a data transmission device according to a first embodiment of the present invention.
【図２】同第１の実施例の動作説明に供する信号の一例
を示すタイミング図FIG. 2 is a timing chart showing an example of a signal used for explaining the operation of the first embodiment;
【図３】同第１の実施例におけるデータ送信装置のパラ
レル１０ビットに多重したときのビット割り当てを示す
ビット・マップFIG. 3 is a bit map showing bit allocation when data is multiplexed into parallel 10 bits of the data transmitting apparatus according to the first embodiment;
【図４】本発明の第２の実施例におけるデータ受信装置
の構成を示すブロック図FIG. 4 is a block diagram showing a configuration of a data receiving device according to a second embodiment of the present invention.
【図５】従来例におけるデータ送信装置の構成を示すブ
ロック図FIG. 5 is a block diagram showing a configuration of a data transmission device in a conventional example.
【図６】同従来例におけるＰＬＬ回路の構成を示すブロ
ック図FIG. 6 is a block diagram showing a configuration of a PLL circuit in the conventional example.
【図７】同従来例の動作説明に供する信号の一例を示す
タイミング図FIG. 7 is a timing chart showing an example of a signal used for explaining the operation of the conventional example.
【図８】同従来例における映像信号送信装置のパラレル
８ビットに多重したときのビット割り当てを示すビット
・マップFIG. 8 is a bit map showing bit assignment when multiplexed into parallel 8 bits of the video signal transmitting apparatus in the conventional example.
【図９】従来例におけるデータ受信装置の構成を示すブ
ロック図FIG. 9 is a block diagram showing a configuration of a data receiving apparatus in a conventional example.
１０１, １１４, ２０１, ２１５ メモリ １０２, １１５, ２０２, ２１６ 書き込み制御回路 １０３, １１６, ２０３, ２１７ 読み出し制御回路 １０４ 非同期サンプリング回路 １０５, ２０６ リミッタ １０６, ２０７ 多重回路 １１３, ２１４ 分離回路 １１７, ２０５, ２１８, ３０５ 分周器 １１８, ２０４, ２１９ ＰＬＬ回路 １０８, ２１３ 送信出力端子 １１９, ２２０ 受信入力端子 １０７, ２０８ ディジタル音声データ入力端子 １０９ ディジタル音声ビット・クロック入力端子 １１０ ディジタル音声サンプリング・クロック入力端
子 １１１, ２１１ ディジタル映像サンプリング・クロッ
ク入力端子 １１２, ２１２ ディジタル映像データ入力端子 １２０, ２２１ ディジタル音声データ出力端子 １２１, ２１０, ２２２, ３０７ ディジタル音声ビッ
ト・クロック出力端子 １２２, ２０９, ２２３, ３０６ ディジタル音声サン
プリング・クロック出力端子 １２３, ２２４ ディジタル映像サンプリング・クロッ
ク出力端子 １２４, ２２５ ディジタル映像データ出力端子 ３０１ 基準クロック入力端子 ３０２ 位相周波数比較回路 ３０３ 低域通過フィルタ ３０４ 電圧制御発振器101, 114, 201, 215 Memory 102, 115, 202, 216 Write control circuit 103, 116, 203, 217 Read control circuit 104 Asynchronous sampling circuit 105, 206 Limiter 106, 207 Multiplex circuit 113, 214 Separation circuit 117, 205, 218, 305 Frequency divider 118, 204, 219 PLL circuit 108, 213 Transmission output terminal 119, 220 Reception input terminal 107, 208 Digital audio data input terminal 109 Digital audio bit clock input terminal 110 Digital audio sampling clock input terminal 111 , 211 Digital video sampling clock input terminal 112, 212 Digital video data input terminal 120, 221 Digital audio data output terminal 121, 210, 222, 307 Digital Voice bit clock output terminal 122, 209, 223, 306 Digital audio sampling clock output terminal 123, 224 Digital video sampling clock output terminal 124, 225 Digital video data output terminal 301 Reference clock input terminal 302 Phase frequency comparison circuit 303 Low Bandpass filter 304 voltage controlled oscillator
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−64171（ＪＰ，Ａ) 特開 平３−192989（ＪＰ，Ａ) 特開 平４−369197（ＪＰ，Ａ) 特開 平１−208086（ＪＰ，Ａ) 特開 平５−260012（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04J 3/00 H04N 7/08 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-5-64171 (JP, A) JP-A-3-192989 (JP, A) JP-A-4-369197 (JP, A) JP-A-1- 208086 (JP, A) JP-A-5-260012 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H04J 3/00 H04N 7/08
Claims (2)
リと、 ディジタル音声のデータを取り込むためのビット・クロ
ックとディジタル音声のサンプリング・クロックによ
り、前記メモリのデータ書き込みを制御する書き込み制
御回路と、 前記ディジタル音声のサンプリング・クロックをディジ
タル映像のサンプリング・クロックのタイミングで取り
込み、ディジタル映像のサンプリング周期単位で変化す
る信号を出力する非同期サンプリング回路と、 前記非同期サンプリング回路出力信号と、前記ディジタ
ル映像のサンプリング・クロックにより前記メモリか
ら、前記ディジタル映像のサンプリング・クロックの所
定周期分（ｍ周期分；ｍは１以上の整数）を１ブロック
としてデータを読み出す読み出し制御回路と、 前記非同期サンプリング回路出力信号により、前記メモ
リ出力のディジタル音声のデータの読み出しブロック毎
に音声用通信同期信号を付加し、ディジタル映像のデー
タと多重して送信する多重回路とを備えたデータ送信装
置。A memory for storing digital voice data; a write control circuit for controlling data writing to the memory by a bit clock for capturing digital voice data and a digital voice sampling clock; An asynchronous sampling circuit that captures an audio sampling clock at the timing of a digital video sampling clock and outputs a signal that changes in units of a digital video sampling cycle; the asynchronous sampling circuit output signal; and the digital video sampling clock. from said memory, at the sampling clock of the digital image by
Constant cycles (m cycles; m is an integer of 1 or more) and a read control circuit for reading data as one block, by the asynchronous sampling circuit output signal, a voice for each read block of data of the digital audio of the memory output A data transmission device comprising: a multiplexing circuit for adding a communication synchronization signal, multiplexing the data with digital video data, and transmitting the multiplexed data.
タと、音声用通信同期信号を含んだディジタル音声のデ
ータとを分離し、音声用通信同期信号を含んだディジタ
ル音声のデータから音声用通信同期信号を検出し、ディ
ジタル音声信号の有効データの格納されているタイミン
グを示す音声用通信同期検出信号とディジタル音声信号
のデータとディジタル映像信号のデータを出力する分離
回路と、 前記分離回路出力のディジタル音声のデータを記憶する
メモリと、 前記分離回路出力の音声用通信同期検出信号とディジタ
ル映像のサンプリング・クロックにより前記メモリのデ
ータ書き込みを制御する書き込み制御回路と、前記分離
回路出力の音声用通信同期検出信号をｎ分周（ｎは１以
上の整数）し分周クロックを出力する分周器と、 前記分周出力の分周クロックを基準としてディジタル音
声のサンプリング・クロックとビット・クロックを出力
するＰＬＬ回路と、 前記ＰＬＬ回路出力のディジタル音声のサンプリング・
クロックとビット・クロックによりディジタル音声のデ
ータの読み出しを制御する読み出し制御回路とを備えた
データ受信装置。2. A digital video data and a digital audio data including an audio communication synchronization signal are separated from a received signal, and an audio communication synchronization signal is separated from the digital audio data including the audio communication synchronization signal. Is detected and
Timing where effective data of digital audio signal is stored
Communication synchronization detection signal for voice and digital voice signal
A memory for storing digital audio data output from the separation circuit ; a communication synchronization detection signal for audio output from the separation circuit and a sampling clock for digital video, A write control circuit for controlling data writing to the memory, a frequency divider for dividing the audio communication synchronization detection signal output from the separation circuit by n (n is an integer of 1 or more) and outputting a divided clock; A PLL circuit for outputting a digital audio sampling clock and a bit clock on the basis of an output divided clock; and a digital audio sampling circuit for outputting the digital audio output from the PLL circuit.
A data receiving device comprising: a read control circuit that controls reading of digital voice data by a clock and a bit clock.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4183400A JP3052585B2 (en) | 1992-07-10 | 1992-07-10 | Data transmitter and data receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4183400A JP3052585B2 (en) | 1992-07-10 | 1992-07-10 | Data transmitter and data receiver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629945A JPH0629945A (en) | 1994-02-04 |
| JP3052585B2 true JP3052585B2 (en) | 2000-06-12 |
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ID=16135119
Family Applications (1)
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| JP (1) | JP3052585B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1992
- 1992-07-10 JP JP4183400A patent/JP3052585B2/en not_active Expired - Fee Related
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| JPH0629945A (en) | 1994-02-04 |
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