JP3299906B2 - デジタルデータ転送クロック変換回路 - Google Patents
デジタルデータ転送クロック変換回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
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Description
【0001】
【発明の属する技術分野】本発明は、デジタルデータの
転送クロック変換に関するものである。
転送クロック変換に関するものである。
【0002】
【従来の技術】複数台の監視カメラを切り替えて使用す
る場合、該複数台のカメラの映像信号の同期を取るため
に、商用電源のゼロクロス点を利用して同期を取る方法
がある。この場合、システムのクロックは商用電源を基
準にして同期を取るため、商用電源の周波数の変動によ
り、システムのクロックも変動する。そのため、システ
ムクロックを用いて色変調を行うと、サブキャリアの周
波数も変動することになる。一方、C.C.I.R勧告
(C.C.I.R[1970-1974]Report XIII/624, CHARACT
ERISTICS OF TELEVISION SYSTEMS)によると、色変調を
行うためのサブキャリアの周波数は、例えば、NTSC
方式の場合、3579535Hz〜3579555Hzとなっており、非常
に精度を要し、システムクロックをそのまま用いて色変
調を行うことは困難である。そのため、図3に示すよう
な回路を用いて、デジタルデータ転送クロックを変換す
る(クロックCLKAからCLKBへの変換)必要があ
る。図に於いて、DFFAは、入力デジタルデータDA
TAをクロックCLKAの立ち上がりタイミングで取り
込み、出力するD型フリップフロップ、DFFBは、D
型フリップフロップDFFAの出力デジタルデータD<
1:0>を、上記クロックCLKAとは別のクロックC
LKBの立ち上がりタイミングで取り込み、出力デジタ
ルデータOUTとして出力するD型フリップフロップで
ある。なお、上記D型フリップフロップの回路構成例を
図10に示す。
る場合、該複数台のカメラの映像信号の同期を取るため
に、商用電源のゼロクロス点を利用して同期を取る方法
がある。この場合、システムのクロックは商用電源を基
準にして同期を取るため、商用電源の周波数の変動によ
り、システムのクロックも変動する。そのため、システ
ムクロックを用いて色変調を行うと、サブキャリアの周
波数も変動することになる。一方、C.C.I.R勧告
(C.C.I.R[1970-1974]Report XIII/624, CHARACT
ERISTICS OF TELEVISION SYSTEMS)によると、色変調を
行うためのサブキャリアの周波数は、例えば、NTSC
方式の場合、3579535Hz〜3579555Hzとなっており、非常
に精度を要し、システムクロックをそのまま用いて色変
調を行うことは困難である。そのため、図3に示すよう
な回路を用いて、デジタルデータ転送クロックを変換す
る(クロックCLKAからCLKBへの変換)必要があ
る。図に於いて、DFFAは、入力デジタルデータDA
TAをクロックCLKAの立ち上がりタイミングで取り
込み、出力するD型フリップフロップ、DFFBは、D
型フリップフロップDFFAの出力デジタルデータD<
1:0>を、上記クロックCLKAとは別のクロックC
LKBの立ち上がりタイミングで取り込み、出力デジタ
ルデータOUTとして出力するD型フリップフロップで
ある。なお、上記D型フリップフロップの回路構成例を
図10に示す。
【0003】かかる回路に於いては、クロックCLKA
とCLKBの同期が取れており、かつ、前段のD型フリ
ップフロップDFFAの出力と、後段のD型フリップフ
ロップDFFBの入力との間に所定の遅延が設けられて
いるか、又は、上記遅延が設けられていない場合は、ク
ロックCLKAとCLKBの同期が取れており、かつ、
両クロックの間に所定の位相差が設けられていることが
必要である。両クロックの同期が取れていないと、例え
ば、後者の場合において、クロックCLKAとCLKB
とが、ほぼ同時に立ち上がる場合がある。例えば、図4
のタイミングチャートに示すように、クロックCLKA
の立ち上がりとクロックCLKBの立ち上がりがほぼ同
時で、D型フリップフロップ(ラッチ素子)に必要なホ
ールドタイム(ラッチ素子において、クロックのエッジ
タイミング以降に、データを保持し続けなければならな
い期間)や、セットアップタイム(ラッチ素子におい
て、クロックのエッジタイミング以前に、データを保持
し続けなければならない期間)が充分に無い場合、図3
のD型フリップフロップDFFBの出力OUTは、図4
の斜線で示される期間にどのようなデータが出力される
かは不定である。
とCLKBの同期が取れており、かつ、前段のD型フリ
ップフロップDFFAの出力と、後段のD型フリップフ
ロップDFFBの入力との間に所定の遅延が設けられて
いるか、又は、上記遅延が設けられていない場合は、ク
ロックCLKAとCLKBの同期が取れており、かつ、
両クロックの間に所定の位相差が設けられていることが
必要である。両クロックの同期が取れていないと、例え
ば、後者の場合において、クロックCLKAとCLKB
とが、ほぼ同時に立ち上がる場合がある。例えば、図4
のタイミングチャートに示すように、クロックCLKA
の立ち上がりとクロックCLKBの立ち上がりがほぼ同
時で、D型フリップフロップ(ラッチ素子)に必要なホ
ールドタイム(ラッチ素子において、クロックのエッジ
タイミング以降に、データを保持し続けなければならな
い期間)や、セットアップタイム(ラッチ素子におい
て、クロックのエッジタイミング以前に、データを保持
し続けなければならない期間)が充分に無い場合、図3
のD型フリップフロップDFFBの出力OUTは、図4
の斜線で示される期間にどのようなデータが出力される
かは不定である。
【0004】従来は、上記のことを解決するため、図7
に示すように、クロックCLKAとCLKBとをそれぞ
れ分周して、CLKA2=CLKB2となるクロックC
LKA2とクロックCLKB2とを生成し、クロックC
LKA2を基準として位相比較し、その誤差出力をCL
KB生成回路(CLKGEN)にフィードバックして、
クロックCLKAとCLKBの同期を取るPLL(Phas
e Locked Loop)回路を用いて、前後のクロックの位相
を揃えていた。この場合、上記後者の場合に於いては、
同期を取ると同時に、両クロック間に所定の位相差が設
けられるように制御されていた。
に示すように、クロックCLKAとCLKBとをそれぞ
れ分周して、CLKA2=CLKB2となるクロックC
LKA2とクロックCLKB2とを生成し、クロックC
LKA2を基準として位相比較し、その誤差出力をCL
KB生成回路(CLKGEN)にフィードバックして、
クロックCLKAとCLKBの同期を取るPLL(Phas
e Locked Loop)回路を用いて、前後のクロックの位相
を揃えていた。この場合、上記後者の場合に於いては、
同期を取ると同時に、両クロック間に所定の位相差が設
けられるように制御されていた。
【0005】また、特開平1−261908号公報に示
されるように、後段ラッチ用素子のクロックを1/N分
周し、該1/N分周された後段ラッチ用素子のクロック
を、前段ラッチ用素子のクロックによりサンプリング
し、該前段ラッチ用素子のクロックによりサンプリング
された、1/N分周された後段ラッチ用素子のクロック
から、互いに位相の異なるN相のクロックを生成し、該
N相のクロックによりデータ列をそれぞれサンプリング
して互いにデータ変化点の異なるN個のデータ列を生成
し、該N個のデータ列を、上記後段ラッチ用素子のクロ
ックを基にして形成された時間窓を用いて選択して出力
する回路が提案されている。
されるように、後段ラッチ用素子のクロックを1/N分
周し、該1/N分周された後段ラッチ用素子のクロック
を、前段ラッチ用素子のクロックによりサンプリング
し、該前段ラッチ用素子のクロックによりサンプリング
された、1/N分周された後段ラッチ用素子のクロック
から、互いに位相の異なるN相のクロックを生成し、該
N相のクロックによりデータ列をそれぞれサンプリング
して互いにデータ変化点の異なるN個のデータ列を生成
し、該N個のデータ列を、上記後段ラッチ用素子のクロ
ックを基にして形成された時間窓を用いて選択して出力
する回路が提案されている。
【0006】
【発明が解決しようとする課題】しかしながら、上記従
来の方式には、それぞれ、以下に示す問題点があった。
来の方式には、それぞれ、以下に示す問題点があった。
【0007】まず、第1の従来技術においては、PLL
回路を用いて両クロックの位相を揃えることで対応して
いたが、PLL回路を用いても、図7では、クロックC
LKBの周波数を変化させるため、システムクロックを
用いるよりは精度は良くなるが、やはり、周波数の変動
は避けられない。また、デジタル回路とアナログ回路と
が混在するため、コスト、チップ面積、設計制約等の増
加を招くという問題点があった。
回路を用いて両クロックの位相を揃えることで対応して
いたが、PLL回路を用いても、図7では、クロックC
LKBの周波数を変化させるため、システムクロックを
用いるよりは精度は良くなるが、やはり、周波数の変動
は避けられない。また、デジタル回路とアナログ回路と
が混在するため、コスト、チップ面積、設計制約等の増
加を招くという問題点があった。
【0008】また、特開平1−261908号公報に示
される第2の従来技術においては、第1図の実施例にお
いて示されるクロックCK1の周波数f1と、クロック
CK2の周波数f2の関係が、例えば、f2=2×f1の
場合、(1/2)CK2とCK1の周期が同じになり、この
とき、CK1と(1/2)CK2の立ち上がりのタイミング
によっては、第1図のDフリップフロップ5で、クロッ
クCK1の立ち上がりのたびにミスラッチが起こり、正
しい動作をしない。また、f2=N×f1のNが偶数の正
の値、或は、その近傍の値であると、クロックCK1と
(1/2)CK2の立ち上がりが殆ど同時になる状態が続く
ため、上記の同様のミスラッチを起こすことがある。
される第2の従来技術においては、第1図の実施例にお
いて示されるクロックCK1の周波数f1と、クロック
CK2の周波数f2の関係が、例えば、f2=2×f1の
場合、(1/2)CK2とCK1の周期が同じになり、この
とき、CK1と(1/2)CK2の立ち上がりのタイミング
によっては、第1図のDフリップフロップ5で、クロッ
クCK1の立ち上がりのたびにミスラッチが起こり、正
しい動作をしない。また、f2=N×f1のNが偶数の正
の値、或は、その近傍の値であると、クロックCK1と
(1/2)CK2の立ち上がりが殆ど同時になる状態が続く
ため、上記の同様のミスラッチを起こすことがある。
【0009】本発明は、上記従来技術の問題点を解決し
たデジタルデータ転送クロック変換回路を提供するもの
である。
たデジタルデータ転送クロック変換回路を提供するもの
である。
【0010】
【課題を解決するための手段】本発明(請求項1)のデ
ジタルデータ転送クロック変換回路は、第1の転送クロ
ックに同期したデジタルデータを第2の転送クロックに
同期したデジタルデータに変換して出力するデジタルデ
ータ転送クロック変換回路に於いて、上記第2の転送ク
ロックを所定時間遅延させて第3の転送クロックを生成
・出力する遅延回路と、上記第1の転送クロックに同期
したデジタルデータを上記第2の転送クロックでラッチ
・出力する第1のラッチ素子と、上記第1の転送クロッ
クに同期したデジタルデータを上記第3の転送クロック
でラッチ・出力する第2のラッチ素子と、上記第1のラ
ッチ素子の出力データを上記第2の転送クロックでラッ
チ・出力する第3のラッチ素子と、上記第2のラッチ素
子の出力データを上記第2の転送クロックでラッチ・出
力する第4のラッチ素子と、上記第1、第3及び第4の
ラッチ素子の出力データを入力とし、所定入力データ間
の比較結果に基づき、出力データを選択して出力する比
較・選択出力回路とを備えたことを特徴とするものであ
る。
ジタルデータ転送クロック変換回路は、第1の転送クロ
ックに同期したデジタルデータを第2の転送クロックに
同期したデジタルデータに変換して出力するデジタルデ
ータ転送クロック変換回路に於いて、上記第2の転送ク
ロックを所定時間遅延させて第3の転送クロックを生成
・出力する遅延回路と、上記第1の転送クロックに同期
したデジタルデータを上記第2の転送クロックでラッチ
・出力する第1のラッチ素子と、上記第1の転送クロッ
クに同期したデジタルデータを上記第3の転送クロック
でラッチ・出力する第2のラッチ素子と、上記第1のラ
ッチ素子の出力データを上記第2の転送クロックでラッ
チ・出力する第3のラッチ素子と、上記第2のラッチ素
子の出力データを上記第2の転送クロックでラッチ・出
力する第4のラッチ素子と、上記第1、第3及び第4の
ラッチ素子の出力データを入力とし、所定入力データ間
の比較結果に基づき、出力データを選択して出力する比
較・選択出力回路とを備えたことを特徴とするものであ
る。
【0011】更に、本発明(請求項2)のデジタルデー
タ転送クロック変換回路は、上記デジタルデータ転送ク
ロック変換回路(請求項1)に於いて、上記遅延回路に
於ける遅延時間Tが、TH+TS<T<T2−(TH+
TS)を満足するように設定されて成ることを特徴とす
るものである(但し、TH:ラッチ素子のホールドタイ
ム、TS:ラッチ素子のセットアップタイム、T2:第2の転
送クロックの周期)。
タ転送クロック変換回路は、上記デジタルデータ転送ク
ロック変換回路(請求項1)に於いて、上記遅延回路に
於ける遅延時間Tが、TH+TS<T<T2−(TH+
TS)を満足するように設定されて成ることを特徴とす
るものである(但し、TH:ラッチ素子のホールドタイ
ム、TS:ラッチ素子のセットアップタイム、T2:第2の転
送クロックの周期)。
【0012】また、本発明(請求項3)のデジタルデー
タ転送クロック変換回路は、第1の転送クロックに同期
したデジタルデータを第2の転送クロックに同期したデ
ジタルデータに変換して出力するデジタルデータ転送ク
ロック変換回路に於いて、上記第1の転送クロックに同
期したデジタルデータを上記第2の転送クロックでラッ
チ・出力する第1のラッチ素子と、上記第1のラッチ素
子の出力データを上記第2の転送クロックでラッチ・出
力する第2のラッチ素子と、上記第2のラッチ素子の出
力データを上記第2の転送クロックでラッチ・出力する
第3のラッチ素子と、上記第1、第2及び第3のラッチ
素子の出力データを入力とし、所定入力データ間の比較
結果に基づき、出力データを選択して出力する比較・選
択出力回路とを備えたことを特徴とするものである。
タ転送クロック変換回路は、第1の転送クロックに同期
したデジタルデータを第2の転送クロックに同期したデ
ジタルデータに変換して出力するデジタルデータ転送ク
ロック変換回路に於いて、上記第1の転送クロックに同
期したデジタルデータを上記第2の転送クロックでラッ
チ・出力する第1のラッチ素子と、上記第1のラッチ素
子の出力データを上記第2の転送クロックでラッチ・出
力する第2のラッチ素子と、上記第2のラッチ素子の出
力データを上記第2の転送クロックでラッチ・出力する
第3のラッチ素子と、上記第1、第2及び第3のラッチ
素子の出力データを入力とし、所定入力データ間の比較
結果に基づき、出力データを選択して出力する比較・選
択出力回路とを備えたことを特徴とするものである。
【0013】また、本発明(請求項4)のデジタルデー
タ転送クロック変換回路は、上記デジタルデータ転送ク
ロック変換回路(請求項1又は2)に於いて、上記第3
のラッチ素子の出力データと第4のラッチ素子の出力デ
ータとを比較し、両者が等しければ、該データを出力
し、両者が異なっていれば、上記第1のラッチ素子の出
力データを出力する上記比較・選択出力回路を設けて成
ることを特徴とするものである。
タ転送クロック変換回路は、上記デジタルデータ転送ク
ロック変換回路(請求項1又は2)に於いて、上記第3
のラッチ素子の出力データと第4のラッチ素子の出力デ
ータとを比較し、両者が等しければ、該データを出力
し、両者が異なっていれば、上記第1のラッチ素子の出
力データを出力する上記比較・選択出力回路を設けて成
ることを特徴とするものである。
【0014】更に、本発明(請求項5)のデジタルデー
タ転送クロック変換回路は、上記デジタルデータ転送ク
ロック変換回路(請求項1又は2)に於いて、上記第1
のラッチ素子の出力データと第4のラッチ素子の出力デ
ータとを比較し、両者が等しければ、該データを出力
し、両者が異なっていれば、上記第3のラッチ素子の出
力データを出力する上記比較・選択出力回路を設けて成
ることを特徴とするものである。
タ転送クロック変換回路は、上記デジタルデータ転送ク
ロック変換回路(請求項1又は2)に於いて、上記第1
のラッチ素子の出力データと第4のラッチ素子の出力デ
ータとを比較し、両者が等しければ、該データを出力
し、両者が異なっていれば、上記第3のラッチ素子の出
力データを出力する上記比較・選択出力回路を設けて成
ることを特徴とするものである。
【0015】また、本発明(請求項6)のデジタルデー
タ転送クロック変換回路は、上記デジタルデータ転送ク
ロック変換回路(請求項3)に於いて、上記第2のラッ
チ素子の出力データと第3のラッチ素子の出力データと
を比較し、両者が等しければ、該データを出力し、両者
が異なっていれば、上記第1のラッチ素子の出力データ
を出力する上記比較・選択出力回路を設けて成ることを
特徴とするものである。
タ転送クロック変換回路は、上記デジタルデータ転送ク
ロック変換回路(請求項3)に於いて、上記第2のラッ
チ素子の出力データと第3のラッチ素子の出力データと
を比較し、両者が等しければ、該データを出力し、両者
が異なっていれば、上記第1のラッチ素子の出力データ
を出力する上記比較・選択出力回路を設けて成ることを
特徴とするものである。
【0016】更に、本発明(請求項7)のデジタルデー
タ転送クロック変換回路は、上記デジタルデータ転送ク
ロック変換回路(請求項3)に於いて、上記第1のラッ
チ素子の出力データと第2のラッチ素子の出力データと
を比較し、両者が等しければ、該データを出力し、両者
が異なっていれば、上記第3のラッチ素子の出力データ
を出力する上記比較・選択出力回路を設けて成ることを
特徴とするものである。
タ転送クロック変換回路は、上記デジタルデータ転送ク
ロック変換回路(請求項3)に於いて、上記第1のラッ
チ素子の出力データと第2のラッチ素子の出力データと
を比較し、両者が等しければ、該データを出力し、両者
が異なっていれば、上記第3のラッチ素子の出力データ
を出力する上記比較・選択出力回路を設けて成ることを
特徴とするものである。
【0017】かかる本発明のデジタルデータ転送クロッ
ク変換回路によれば、上記比較・選択出力回路により常
に正しいデータが選択されて出力されるものである。
ク変換回路によれば、上記比較・選択出力回路により常
に正しいデータが選択されて出力されるものである。
【0018】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【0019】図1は、本発明の第1の実施形態の回路構
成図である。
成図である。
【0020】図に於いて、DFF0は、入力デジタルデ
ータINDATAを第1の転送クロックCLKAの立ち
上がりタイミングで取り込み、出力するD型フリップフ
ロップである。DELAYは、第2の転送クロックCL
KBを所定時間遅延させて、クロックCLKCを生成
し、出力する遅延回路である。DFF4は、DFF0の
出力データD0を、上記クロックCLKCの立ち上がり
タイミングで取り込み、出力するD型フリップフロップ
であり、また、DFF3は、同じくD0を、上記クロッ
クCLKBの立ち上がりタイミングで取り込み、出力す
るD型フリップフロップである。更に、DFF2は、D
FF4の出力データD4を、上記クロックCLKBの立
ち上がりタイミングで取り込み、出力するD型フリップ
フロップであり、また、DFF1は、DFF3の出力デ
ータD3を、同じくクロックCLKBの立ち上がりタイ
ミングで取り込み、出力するD型フリップフロップであ
る。そして、COMPARATORは、上記D型フリッ
プフロップDFF1、DFF2及びDFF3の出力デー
タであるD1、D2及びD3を入力とし、所定の比較・
選択動作を実行して、正しい出力データOUTDATA
を選択出力する比較・選択出力回路である。上記遅延回
路DELAYに於ける遅延時間δTCは、以下の条件を
満足するように設定されている。
ータINDATAを第1の転送クロックCLKAの立ち
上がりタイミングで取り込み、出力するD型フリップフ
ロップである。DELAYは、第2の転送クロックCL
KBを所定時間遅延させて、クロックCLKCを生成
し、出力する遅延回路である。DFF4は、DFF0の
出力データD0を、上記クロックCLKCの立ち上がり
タイミングで取り込み、出力するD型フリップフロップ
であり、また、DFF3は、同じくD0を、上記クロッ
クCLKBの立ち上がりタイミングで取り込み、出力す
るD型フリップフロップである。更に、DFF2は、D
FF4の出力データD4を、上記クロックCLKBの立
ち上がりタイミングで取り込み、出力するD型フリップ
フロップであり、また、DFF1は、DFF3の出力デ
ータD3を、同じくクロックCLKBの立ち上がりタイ
ミングで取り込み、出力するD型フリップフロップであ
る。そして、COMPARATORは、上記D型フリッ
プフロップDFF1、DFF2及びDFF3の出力デー
タであるD1、D2及びD3を入力とし、所定の比較・
選択動作を実行して、正しい出力データOUTDATA
を選択出力する比較・選択出力回路である。上記遅延回
路DELAYに於ける遅延時間δTCは、以下の条件を
満足するように設定されている。
【0021】TH+TS<δTC<TB−(TH+TS) 但し、THは、D型フリップフロップのホールドタイ
ム、TSは、D型フリップフロップのセットアップタイ
ム、TBは、クロックCLKBの周期である。
ム、TSは、D型フリップフロップのセットアップタイ
ム、TBは、クロックCLKBの周期である。
【0022】また、上記各D型フリップフロップは、例
えば、上記図10に示す構成のものを用いることができ
る。
えば、上記図10に示す構成のものを用いることができ
る。
【0023】なお、図1のデータラインは2ビットであ
り、例えば、INDATA<1:0>という記述は、I
NDATA<1>とINDATA<0>とをまとめてバ
ス表記したものとして示している。また、以降の明細書
中でINDATAのように表記している場合は、ビット
すべてをまとめたものとしてINDATA<1:0>の
ことを示す。
り、例えば、INDATA<1:0>という記述は、I
NDATA<1>とINDATA<0>とをまとめてバ
ス表記したものとして示している。また、以降の明細書
中でINDATAのように表記している場合は、ビット
すべてをまとめたものとしてINDATA<1:0>の
ことを示す。
【0024】図1に示す第1の実施形態に於けるタイミ
ングチャートを図5に示す。
ングチャートを図5に示す。
【0025】図1のD型フリップフロップDFF0<
1:0>の出力データD0<0>及びD0<1>は、図
5のタイミングで出力されるため、データD0<1:0
>が、図5に示される斜線部分の時間に取り込まれたと
き、そのデータは正しくない可能性がある。この場合に
おいて、クロックCLKBが以下に示す条件1を満たし
ているとき、図1に於けるデータD1、D2及びD3の
組み合わせは、表1に示す組み合わせのいずれかとな
る。
1:0>の出力データD0<0>及びD0<1>は、図
5のタイミングで出力されるため、データD0<1:0
>が、図5に示される斜線部分の時間に取り込まれたと
き、そのデータは正しくない可能性がある。この場合に
おいて、クロックCLKBが以下に示す条件1を満たし
ているとき、図1に於けるデータD1、D2及びD3の
組み合わせは、表1に示す組み合わせのいずれかとな
る。
【0026】 条件1:2×(TH+TS)<TB<TA−(TH+TS) 但し、TH:D型フリップフロップのホールドタイム TS:D型フリップフロップのセットアップタイム TA:クロックCLKAの周期 TB:クロックCLKBの周期
【0027】
【表1】
【0028】但し、表1の中のDATAA及びDATA
Bは、ある時間におけるクロックCLKAによって、D
型フリップフロップDFF0にラッチされたデータと
し、DATAAが取り込まれた直後のクロックCLKA
の立ち上がりによってDATABが取り込まれるものと
する。また、Xは、図5のD0の斜線で示された期間、
すなわち、フリップフロップに必要なホールドタイムや
セットアップタイムが十分にない期間に、フリップフロ
ップDFF3又はDFF4に取り込まれたデータとし、
値は予測不可能であるため、不定であるとする。
Bは、ある時間におけるクロックCLKAによって、D
型フリップフロップDFF0にラッチされたデータと
し、DATAAが取り込まれた直後のクロックCLKA
の立ち上がりによってDATABが取り込まれるものと
する。また、Xは、図5のD0の斜線で示された期間、
すなわち、フリップフロップに必要なホールドタイムや
セットアップタイムが十分にない期間に、フリップフロ
ップDFF3又はDFF4に取り込まれたデータとし、
値は予測不可能であるため、不定であるとする。
【0029】表1の組み合わせを見ると、データD1と
D2とが等しいときは、データD1又はD2の少なくと
も一方は、斜線部分以外のタイミングで取り込まれてい
ることがわかる。また、一方が不定データを取り込んだ
としても、そのデータが不定を取り込むことのないタイ
ミングで取り込まれたデータと一致しているため、デー
タD1及びD2のデータが不定となることはない。一
方、データD1とデータD2とが異なるときは、データ
D3が斜線部分のタイミングで取り込まれていることは
あり得ない。
D2とが等しいときは、データD1又はD2の少なくと
も一方は、斜線部分以外のタイミングで取り込まれてい
ることがわかる。また、一方が不定データを取り込んだ
としても、そのデータが不定を取り込むことのないタイ
ミングで取り込まれたデータと一致しているため、デー
タD1及びD2のデータが不定となることはない。一
方、データD1とデータD2とが異なるときは、データ
D3が斜線部分のタイミングで取り込まれていることは
あり得ない。
【0030】したがって、データD1とデータD2とを
比較して、表2に従って出力データを決定することで、
誤ったデータを出力することがなくなる。
比較して、表2に従って出力データを決定することで、
誤ったデータを出力することがなくなる。
【0031】また、データD2とデータD3とを比較し
て、表3に従って出力データを決める構成としても、同
様の効果を得ることができる。
て、表3に従って出力データを決める構成としても、同
様の効果を得ることができる。
【0032】
【表2】
【0033】
【表3】
【0034】上記表2を実現する比較・選択出力回路C
OMPARATORの回路構成図を図8に示す。また、
上記表3を実現する比較・選択出力回路COMPARA
TORの回路構成図を図9に示す。ただし、図8及び図
9に於いては、データラインが3ビットの場合の例を示
している。
OMPARATORの回路構成図を図8に示す。また、
上記表3を実現する比較・選択出力回路COMPARA
TORの回路構成図を図9に示す。ただし、図8及び図
9に於いては、データラインが3ビットの場合の例を示
している。
【0035】次に、本発明の第2の実施形態について図
面を参照して詳細に説明する。
面を参照して詳細に説明する。
【0036】図2は、本発明の第2の実施形態の回路構
成図である。
成図である。
【0037】図に於いて、DFF0は、入力デジタルデ
ータINDATAを第1の転送クロックCLKAの立ち
上がりタイミングで取り込み、出力するD型フリップフ
ロップである。DFF3は、DFF0の出力データD0
を、第2の転送クロックCLKBの立ち上がりタイミン
グで取り込み、出力するD型フリップフロップである。
また、DFF2は、DFF3の出力データD3を、上記
クロックCLKBの立ち上がりタイミングで取り込み、
出力するD型フリップフロップである。更に、DFF1
は、DFF2の出力データD2を、上記クロックCLK
Bの立ち上がりタイミングで取り込み、出力するD型フ
リップフロップである。そして、COMPARATOR
は、上記D型フリップフロップDFF1、DFF2及び
DFF3の出力データであるD1、D2及びD3を入力
とし、所定の比較・選択動作を実行して、正しい出力デ
ータOUTDATAを選択出力する比較・選択出力回路
である。
ータINDATAを第1の転送クロックCLKAの立ち
上がりタイミングで取り込み、出力するD型フリップフ
ロップである。DFF3は、DFF0の出力データD0
を、第2の転送クロックCLKBの立ち上がりタイミン
グで取り込み、出力するD型フリップフロップである。
また、DFF2は、DFF3の出力データD3を、上記
クロックCLKBの立ち上がりタイミングで取り込み、
出力するD型フリップフロップである。更に、DFF1
は、DFF2の出力データD2を、上記クロックCLK
Bの立ち上がりタイミングで取り込み、出力するD型フ
リップフロップである。そして、COMPARATOR
は、上記D型フリップフロップDFF1、DFF2及び
DFF3の出力データであるD1、D2及びD3を入力
とし、所定の比較・選択動作を実行して、正しい出力デ
ータOUTDATAを選択出力する比較・選択出力回路
である。
【0038】なお、上記各D型フリップフロップは、例
えば、上記図10に示す構成のものを用いることができ
る。
えば、上記図10に示す構成のものを用いることができ
る。
【0039】なお、図2のデータラインは2ビットであ
り、例えば、INDATA<1:0>という記述は、I
NDATA<1>とINDATA<0>とをまとめてバ
ス表記したものとして示している。また、以降の明細書
中でINDATAのように表記している場合は、ビット
すべてをまとめたものとしてINDATA<1:0>の
ことを示す。
り、例えば、INDATA<1:0>という記述は、I
NDATA<1>とINDATA<0>とをまとめてバ
ス表記したものとして示している。また、以降の明細書
中でINDATAのように表記している場合は、ビット
すべてをまとめたものとしてINDATA<1:0>の
ことを示す。
【0040】図2に示す第2の実施形態に於けるタイミ
ングチャートを図6に示す。
ングチャートを図6に示す。
【0041】図2のD型フリップフロップDFF0<
1:0>の出力データD0<0>及びD0<1>は、図
6のタイミングで出力されるため、データD0<1:0
>が、図6に示される斜線部分の時間に取り込まれたと
き、そのデータは正しくない可能性がある。この場合に
おいて、クロックCLKBが以下に示す条件2を満たし
ているとき、図2に於けるデータD1、D2及びD3の
組み合わせは、上記第1の実施形態に於ける場合と同
様、上記表1に示す組み合わせのいずれかとなる。
1:0>の出力データD0<0>及びD0<1>は、図
6のタイミングで出力されるため、データD0<1:0
>が、図6に示される斜線部分の時間に取り込まれたと
き、そのデータは正しくない可能性がある。この場合に
おいて、クロックCLKBが以下に示す条件2を満たし
ているとき、図2に於けるデータD1、D2及びD3の
組み合わせは、上記第1の実施形態に於ける場合と同
様、上記表1に示す組み合わせのいずれかとなる。
【0042】条件2:(TH+TS)<TB<{TA−(T
H+TS)}/2 但し、TH:D型フリップフロップのホールドタイム TS:D型フリップフロップのセットアップタイム TA:クロックCLKAの周期 TB:クロックCLKBの周期 したがって、本実施形態においても、データD1とデー
タD2とを比較して、上記表2に従って出力データを決
定することで、誤ったデータを出力することがなくな
る。
H+TS)}/2 但し、TH:D型フリップフロップのホールドタイム TS:D型フリップフロップのセットアップタイム TA:クロックCLKAの周期 TB:クロックCLKBの周期 したがって、本実施形態においても、データD1とデー
タD2とを比較して、上記表2に従って出力データを決
定することで、誤ったデータを出力することがなくな
る。
【0043】また、データD2とデータD3とを比較し
て、上記表3に従って出力データを決める構成として
も、同様の効果を得ることができる。
て、上記表3に従って出力データを決める構成として
も、同様の効果を得ることができる。
【0044】
【発明の効果】以上詳細に説明したように、本発明によ
れば、上記従来の問題点を解決でき、常に正しいデータ
を出力することができる極めて有用なデジタルデータ転
送クロック変換回路を提供することができるものであ
る。
れば、上記従来の問題点を解決でき、常に正しいデータ
を出力することができる極めて有用なデジタルデータ転
送クロック変換回路を提供することができるものであ
る。
【図1】本発明の第1の実施形態の回路構成図である。
【図2】本発明の第2の実施形態の回路構成図である。
【図3】従来のクロック変換回路の回路構成図である。
【図4】図3に示す従来のクロック変換回路の説明に供
するタイミングチャートである。
するタイミングチャートである。
【図5】図1に示す本発明の第1の実施形態の説明に供
するタイミングチャートである。
するタイミングチャートである。
【図6】図2に示す本発明の第2の実施形態の説明に供
するタイミングチャートである。
するタイミングチャートである。
【図7】PLL回路を用いた従来のクロック変換回路の
説明に供する回路構成図である。
説明に供する回路構成図である。
【図8】図1に示す第1の実施形態及び図2に示す第2
の実施形態に於ける比較・選択出力回路の回路例を示す
回路構成図である。
の実施形態に於ける比較・選択出力回路の回路例を示す
回路構成図である。
【図9】図1に示す第1の実施形態及び図2に示す第2
の実施形態に於ける比較・選択出力回路の他の回路例を
示す回路構成図である。
の実施形態に於ける比較・選択出力回路の他の回路例を
示す回路構成図である。
【図10】D型フリップフロップの回路構成図である。
DFF0、…、DFF4 D型フリップフロップ DELAY 遅延回路 COMPARATOR 比較・選択出力回路
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H04L 7/00 H03K 19/0175 H04L 25/40
Claims (7)
- 【請求項1】 第1の転送クロックに同期したデジタル
データを第2の転送クロックに同期したデジタルデータ
に変換して出力するデジタルデータ転送クロック変換回
路に於いて、 上記第2の転送クロックを所定時間遅延させて第3の転
送クロックを生成・出力する遅延回路と、 上記第1の転送クロックに同期したデジタルデータを上
記第2の転送クロックでラッチ・出力する第1のラッチ
素子と、 上記第1の転送クロックに同期したデジタルデータを上
記第3の転送クロックでラッチ・出力する第2のラッチ
素子と、 上記第1のラッチ素子の出力データを上記第2の転送ク
ロックでラッチ・出力する第3のラッチ素子と、 上記第2のラッチ素子の出力データを上記第2の転送ク
ロックでラッチ・出力する第4のラッチ素子と、 上記第1、第3及び第4のラッチ素子の出力データを入
力とし、所定入力データ間の比較結果に基づき、出力デ
ータを選択して出力する比較・選択出力回路とを備えた
ことを特徴とするデジタルデータ転送クロック変換回
路。 - 【請求項2】 請求項1に記載のデジタルデータ転送ク
ロック変換回路に於いて、 上記遅延回路に於ける遅延時間Tが、 TH+TS<T<T2−(TH+TS)を満足するように設
定されて成ることを特徴とするデジタルデータ転送クロ
ック変換回路。但し、TH:ラッチ素子のホールドタイ
ム、TS:ラッチ素子のセットアップタイム、T2:第2の転
送クロックの周期。 - 【請求項3】 第1の転送クロックに同期したデジタル
データを第2の転送クロックに同期したデジタルデータ
に変換して出力するデジタルデータ転送クロック変換回
路に於いて、 上記第1の転送クロックに同期したデジタルデータを上
記第2の転送クロックでラッチ・出力する第1のラッチ
素子と、 上記第1のラッチ素子の出力データを上記第2の転送ク
ロックでラッチ・出力する第2のラッチ素子と、 上記第2のラッチ素子の出力データを上記第2の転送ク
ロックでラッチ・出力する第3のラッチ素子と、 上記第1、第2及び第3のラッチ素子の出力データを入
力とし、所定入力データ間の比較結果に基づき、出力デ
ータを選択して出力する比較・選択出力回路とを備えた
ことを特徴とするデジタルデータ転送クロック変換回
路。 - 【請求項4】 上記第3のラッチ素子の出力データと第
4のラッチ素子の出力データとを比較し、両者が等しけ
れば、該データを出力し、両者が異なっていれば、上記
第1のラッチ素子の出力データを出力する上記比較・選
択出力回路を設けて成ることを特徴とする、請求項1又
は2に記載のデジタルデータ転送クロック変換回路。 - 【請求項5】 上記第1のラッチ素子の出力データと第
4のラッチ素子の出力データとを比較し、両者が等しけ
れば、該データを出力し、両者が異なっていれば、上記
第3のラッチ素子の出力データを出力する上記比較・選
択出力回路を設けて成ることを特徴とする、請求項1又
は2に記載のデジタルデータ転送クロック変換回路。 - 【請求項6】 上記第2のラッチ素子の出力データと第
3のラッチ素子の出力データとを比較し、両者が等しけ
れば、該データを出力し、両者が異なっていれば、上記
第1のラッチ素子の出力データを出力する上記比較・選
択出力回路を設けて成ることを特徴とする、請求項3に
記載のデジタルデータ転送クロック変換回路。 - 【請求項7】 上記第1のラッチ素子の出力データと第
2のラッチ素子の出力データとを比較し、両者が等しけ
れば、該データを出力し、両者が異なっていれば、上記
第3のラッチ素子の出力データを出力する上記比較・選
択出力回路を設けて成ることを特徴とする、請求項3に
記載のデジタルデータ転送クロック変換回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00418197A JP3299906B2 (ja) | 1997-01-14 | 1997-01-14 | デジタルデータ転送クロック変換回路 |
KR1019980000518A KR100253769B1 (ko) | 1997-01-14 | 1998-01-12 | 디지탈데이터의 전송클럭 변환회로 |
US09/007,076 US5990811A (en) | 1997-01-14 | 1998-01-14 | Transfer clock converter for digital data |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00418197A JP3299906B2 (ja) | 1997-01-14 | 1997-01-14 | デジタルデータ転送クロック変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10200516A JPH10200516A (ja) | 1998-07-31 |
JP3299906B2 true JP3299906B2 (ja) | 2002-07-08 |
Family
ID=11577546
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP00418197A Expired - Fee Related JP3299906B2 (ja) | 1997-01-14 | 1997-01-14 | デジタルデータ転送クロック変換回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5990811A (ja) |
JP (1) | JP3299906B2 (ja) |
KR (1) | KR100253769B1 (ja) |
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JPH113134A (ja) * | 1997-06-13 | 1999-01-06 | Toshiba Corp | 半導体チップキット |
JP3542574B2 (ja) * | 2001-08-28 | 2004-07-14 | Necマイクロシステム株式会社 | システムクロック同期化回路 |
KR100487652B1 (ko) * | 2002-08-22 | 2005-05-03 | 삼성전자주식회사 | 클럭신호 라인에 대한 부하를 줄일 수 있는 플립플롭 |
JP2010056888A (ja) * | 2008-08-28 | 2010-03-11 | Elpida Memory Inc | 同期化制御回路、半導体装置及び制御方法 |
TW201123732A (en) * | 2009-12-31 | 2011-07-01 | Ind Tech Res Inst | Processing devices |
US9225321B2 (en) * | 2010-12-28 | 2015-12-29 | Stmicroelectronics International N.V. | Signal synchronizing systems and methods |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2715438B2 (ja) * | 1988-04-13 | 1998-02-18 | ソニー株式会社 | サンプリング周波数変換装置及び方法 |
DE4040299A1 (de) * | 1990-12-17 | 1992-06-25 | Philips Patentverwaltung | Schaltungsanordnung zur taktumsetzung eines digitalen signals |
SE515335C2 (sv) * | 1993-09-14 | 2001-07-16 | Nec Corp | Hastighetskonverteringsanordning som kan fastställa en tranmissionshastighet alltefter önskan |
-
1997
- 1997-01-14 JP JP00418197A patent/JP3299906B2/ja not_active Expired - Fee Related
-
1998
- 1998-01-12 KR KR1019980000518A patent/KR100253769B1/ko not_active IP Right Cessation
- 1998-01-14 US US09/007,076 patent/US5990811A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10200516A (ja) | 1998-07-31 |
KR100253769B1 (ko) | 2000-04-15 |
US5990811A (en) | 1999-11-23 |
KR19980070455A (ko) | 1998-10-26 |
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