JPH1141078A - 半導体装置並びにpwmインバータのデッドタイム短縮方法及び装置 - Google Patents
半導体装置並びにpwmインバータのデッドタイム短縮方法及び装置Info
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- JPH1141078A JPH1141078A JP9191114A JP19111497A JPH1141078A JP H1141078 A JPH1141078 A JP H1141078A JP 9191114 A JP9191114 A JP 9191114A JP 19111497 A JP19111497 A JP 19111497A JP H1141078 A JPH1141078 A JP H1141078A
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- Electronic Switches (AREA)
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Abstract
(57)【要約】
【課題】 上下アーム構造のPWMインバータにおいて
デッドタイムを極力短かくして、インバータ出力の低電
力領域での制御精度とリニアリティを向上させる。ま
た、モータのPWM制御では低速度での制御安定性を向
上させる。 【解決手段】 上下アーム構造のPWMインバータにお
いて、各出力スイッチング素子に当該スイッチング素子
のオフ状態検出手段を設けると共に、各出力スイッチン
グ素子の入力側に対応する反対側アームのオフ状態検出
手段から出力されるオフ状態検出信号をフィードバック
して、当該出力スイッチング素子のターンオン信号を生
成するゲート手段を設けるようにした。
デッドタイムを極力短かくして、インバータ出力の低電
力領域での制御精度とリニアリティを向上させる。ま
た、モータのPWM制御では低速度での制御安定性を向
上させる。 【解決手段】 上下アーム構造のPWMインバータにお
いて、各出力スイッチング素子に当該スイッチング素子
のオフ状態検出手段を設けると共に、各出力スイッチン
グ素子の入力側に対応する反対側アームのオフ状態検出
手段から出力されるオフ状態検出信号をフィードバック
して、当該出力スイッチング素子のターンオン信号を生
成するゲート手段を設けるようにした。
Description
【0001】
【発明の属する技術分野】この発明は、電力スイッチン
グ用半導体装置の改良に関する。また、この発明は上下
アーム構造のPWMインバータにおいてインバータの効
率が低下する低電流・低電圧/低電力領域の制御精度、
安定性を著しく向上させるのに有効なデッドタイム短縮
方法及び装置に関する。
グ用半導体装置の改良に関する。また、この発明は上下
アーム構造のPWMインバータにおいてインバータの効
率が低下する低電流・低電圧/低電力領域の制御精度、
安定性を著しく向上させるのに有効なデッドタイム短縮
方法及び装置に関する。
【0002】
【従来の技術】従来、モータ駆動やオーディオ装置(D
級パワーアンプ)等において使用される上下アーム構造
のPWMインバータでは、直流100V〜400Vの電
源に半導体のスイッチング素子(トランジスタ、FE
T、IGBT等の半導体素子)を2個1組で直列接続
し、これらのスイッチング素子の導通時間をオン・オフ
制御して所望の電圧又は電流を生成するようになってい
る。しかしながら、直列接続されたスイッチング素子が
同時にオン状態になると2個1組のスイッチング素子に
より直流電源が短絡された状態となり、スイッチング素
子は過大電流で破壊される。ところで、半導体スイッチ
ング素子は一般にオンオフの制御信号を印加してから実
際のスイッチ動作が開始するまで、各素子毎に固有の時
間を持っており、実際のスイッチング素子の動作は、オ
ン動作がオフ動作より速く駆動回路の動作時間も各駆動
回路毎に固有のばらつき期間があるので、遅れ期間(デ
ッドタイム)なしに上下一方のスイッチング素子をオフ
すると同時に他方のスイッチング素子をオンすると、瞬
時短絡を生ずることが一般に知られている。この短絡現
象を防止するためスイッチング素子の駆動回路には、予
め各素子/回路の動作遅れ時間の最大ばらつき期間を考
慮し、上下1組のスイッチング素子が共にオフ状態とな
る3〜6μsecのデッドタイム(休止時間)が無条
件、固定的に設定されていた。すなわち、従来の無条
件、固定的デッドタイム設定方法及び装置では、スイッ
チング素子の動作時間のばらつきや使用温度条件の変動
を考慮して、十分に長いデッドタイムを設定しなければ
ならず、必然的にリニア制御が低電力制御領域でできな
い根本原因となっていた。
級パワーアンプ)等において使用される上下アーム構造
のPWMインバータでは、直流100V〜400Vの電
源に半導体のスイッチング素子(トランジスタ、FE
T、IGBT等の半導体素子)を2個1組で直列接続
し、これらのスイッチング素子の導通時間をオン・オフ
制御して所望の電圧又は電流を生成するようになってい
る。しかしながら、直列接続されたスイッチング素子が
同時にオン状態になると2個1組のスイッチング素子に
より直流電源が短絡された状態となり、スイッチング素
子は過大電流で破壊される。ところで、半導体スイッチ
ング素子は一般にオンオフの制御信号を印加してから実
際のスイッチ動作が開始するまで、各素子毎に固有の時
間を持っており、実際のスイッチング素子の動作は、オ
ン動作がオフ動作より速く駆動回路の動作時間も各駆動
回路毎に固有のばらつき期間があるので、遅れ期間(デ
ッドタイム)なしに上下一方のスイッチング素子をオフ
すると同時に他方のスイッチング素子をオンすると、瞬
時短絡を生ずることが一般に知られている。この短絡現
象を防止するためスイッチング素子の駆動回路には、予
め各素子/回路の動作遅れ時間の最大ばらつき期間を考
慮し、上下1組のスイッチング素子が共にオフ状態とな
る3〜6μsecのデッドタイム(休止時間)が無条
件、固定的に設定されていた。すなわち、従来の無条
件、固定的デッドタイム設定方法及び装置では、スイッ
チング素子の動作時間のばらつきや使用温度条件の変動
を考慮して、十分に長いデッドタイムを設定しなければ
ならず、必然的にリニア制御が低電力制御領域でできな
い根本原因となっていた。
【0003】
【発明が解決しようとする課題】従来の設計法では上述
のデッドタイムは、基本的にスイッチング素子のオフス
イッチング時間の最大値(toffmax)より長く設
定することが推奨され、尚かつ無条件固定的であった。
このため微小出力制御を行う場合、微小時間差でスイッ
チング素子をオンオフ制御する必要があるが、上述のデ
ッドタイム期間内のパルス幅変調された信号ではデッド
タイム期間内に吸収されてしまうので、制御不能状態と
なり微小出力制御状態では非線形運転状態となってい
た。また、非線形制御のため、出力回路に不要な高周波
ノイズを出力するという問題点もあった。この発明は上
述のような事情に鑑みてなされたものであり、この発明
の目的は各出力スイッチング素子のオンオフ状態を直
接、又は間接的に検出したら直ちに反対側アームのゲー
ト入力側にフィードバックし、いわゆるデッドタイム期
間を限りなく0に近づけて微小出力制御状態でも線形制
御の可能な装置及び制御方法を提供することにある。
のデッドタイムは、基本的にスイッチング素子のオフス
イッチング時間の最大値(toffmax)より長く設
定することが推奨され、尚かつ無条件固定的であった。
このため微小出力制御を行う場合、微小時間差でスイッ
チング素子をオンオフ制御する必要があるが、上述のデ
ッドタイム期間内のパルス幅変調された信号ではデッド
タイム期間内に吸収されてしまうので、制御不能状態と
なり微小出力制御状態では非線形運転状態となってい
た。また、非線形制御のため、出力回路に不要な高周波
ノイズを出力するという問題点もあった。この発明は上
述のような事情に鑑みてなされたものであり、この発明
の目的は各出力スイッチング素子のオンオフ状態を直
接、又は間接的に検出したら直ちに反対側アームのゲー
ト入力側にフィードバックし、いわゆるデッドタイム期
間を限りなく0に近づけて微小出力制御状態でも線形制
御の可能な装置及び制御方法を提供することにある。
【0004】
【課題を解決するための手段】この発明は、上下アーム
構造のPWMインバータのデッドタイム短縮装置に関
し、この発明の上記目的は、各出力スイッチング素子に
当該スイッチング素子のオフ状態検出手段を設けると共
に、各出力スイッチング素子の入力側に対応する反対側
アームのオフ状態検出手段から出力されるオフ状態検出
信号をフィードバックして、当該出力スイッチング素子
のターンオン信号を生成するゲート手段を設けることに
よって達成される。また、この発明は、上下アーム構造
のPWMインバータのデッドタイム短縮方法にも関し、
この発明の上記目的は、各出力スイッチング素子のオン
オフ状態を判定するステップと、当該出力スイッチング
素子のオフ状態信号を対応する反対側アームのゲート入
力側に伝送するステップと、対応する反対側アームのゲ
ート入力側では相手出力スイッチング素子のオフ状態検
出後直ちに当該出力スイッチング素子のターンオン信号
を出力するステップとを設けることによっても達成され
る。更にまた、この発明は電力スイッチング用半導体装
置にも関し、この発明の上記目的は各出力スイッチング
素子のオンオフ状態を判定して外部へ出力するオフ状態
検出手段を各出力スイッチング素子毎に並設することに
よって達成される。
構造のPWMインバータのデッドタイム短縮装置に関
し、この発明の上記目的は、各出力スイッチング素子に
当該スイッチング素子のオフ状態検出手段を設けると共
に、各出力スイッチング素子の入力側に対応する反対側
アームのオフ状態検出手段から出力されるオフ状態検出
信号をフィードバックして、当該出力スイッチング素子
のターンオン信号を生成するゲート手段を設けることに
よって達成される。また、この発明は、上下アーム構造
のPWMインバータのデッドタイム短縮方法にも関し、
この発明の上記目的は、各出力スイッチング素子のオン
オフ状態を判定するステップと、当該出力スイッチング
素子のオフ状態信号を対応する反対側アームのゲート入
力側に伝送するステップと、対応する反対側アームのゲ
ート入力側では相手出力スイッチング素子のオフ状態検
出後直ちに当該出力スイッチング素子のターンオン信号
を出力するステップとを設けることによっても達成され
る。更にまた、この発明は電力スイッチング用半導体装
置にも関し、この発明の上記目的は各出力スイッチング
素子のオンオフ状態を判定して外部へ出力するオフ状態
検出手段を各出力スイッチング素子毎に並設することに
よって達成される。
【0005】
【発明の実施の形態】以下、この発明の好適な実施例を
図面を用いて説明する。図1はこの発明の動作原理を説
明するための機能的ブロック図であり、負荷L1及び電
源E1、E2に対し上下アーム構造のスイッチング素子
Q1、D1及びQ2、D2が直列に接続され、これらの
スイッチング素子Q1、Q2を駆動するためのPWM信
号aはゲートG1及びG2の一方の入力端に接続され、
その出力b,cはそれぞれゲートドライブ回路DRV1
及びDRV2を介してスイッチング素子Q1及びQ2を
ドライブするようになっている。また、スイッチング素
子Q1のゲート信号d又は出力信号q1がオフ状態検出
手段DET1に入力され、その出力eがホトカプラ、パ
ルストランス等の信号伝送手段TR1を介して反対側ア
ームのゲートG2の他方の入力端に接続されると共に、
スイッチング素子Q2のゲート信号g又は出力信号q2
がオフ状態検出手段DET2に入力され、その出力hが
信号伝送手段TR2を介して反対側アームのゲートG1
の他方の入力端に接続されるようになっている。
図面を用いて説明する。図1はこの発明の動作原理を説
明するための機能的ブロック図であり、負荷L1及び電
源E1、E2に対し上下アーム構造のスイッチング素子
Q1、D1及びQ2、D2が直列に接続され、これらの
スイッチング素子Q1、Q2を駆動するためのPWM信
号aはゲートG1及びG2の一方の入力端に接続され、
その出力b,cはそれぞれゲートドライブ回路DRV1
及びDRV2を介してスイッチング素子Q1及びQ2を
ドライブするようになっている。また、スイッチング素
子Q1のゲート信号d又は出力信号q1がオフ状態検出
手段DET1に入力され、その出力eがホトカプラ、パ
ルストランス等の信号伝送手段TR1を介して反対側ア
ームのゲートG2の他方の入力端に接続されると共に、
スイッチング素子Q2のゲート信号g又は出力信号q2
がオフ状態検出手段DET2に入力され、その出力hが
信号伝送手段TR2を介して反対側アームのゲートG1
の他方の入力端に接続されるようになっている。
【0006】かかる構成において、その動作を図2のタ
イムチャートを参照して説明すると、先ず、PWM信号
aが時点ta1においてハイレベルになると、ゲートG
2の出力cが少し遅れてオフ状態のローレベルに変化
し、ドライブ回路DRV2の出力gもローレベルに変化
する。すると、オフ検出手段DET2によりスイッチン
グ素子Q2のオフ状態が検出され、伝送手段TR2によ
りスイッチング素子Q2のオフ状態iがANDゲートG
1に伝送され、時点tb1でゲートドライブ回路DRV
1にスイッチング素子Q1のオン信号が出力される。す
なわち、スイッチング素子Q2のオフ状態を検知する
と、直ちにスイッチング素子Q1のオン信号が出力さ
れ、従来のようにQ1、Q2の同時オン動作を防止する
ためのデッドタイムを設ける必要はない。次に、PWM
信号aが時点ta2においてローレベルになると、ゲー
トG1及びドライブ回路DRV1を介してスイッチング
素子Q1のオフ信号bが直ちに出力される。そして、ス
イッチング素子Q1のオフ状態がオフ検出手段DET1
により検知されると、伝送手段TR1によりこのオフ状
態fがゲートG2に伝送され、ANDゲートG2及びゲ
ートドライブ回路DRV2を介してスイッチング素子Q
2のオン信号c,gが出力される。すなわち、スイッチ
ング素子Q1のオフ状態fを検知すると、直ちにスイッ
チング素子Q2のオン信号gが出力され、従来のように
Q1、Q2の同時オン動作を防止するためのデッドタイ
ムを設ける必要はない。尚、図2のタイムチャートにお
いて信号aが立上がってからスイッチング素子Q1のゲ
ート信号dが立上がる迄の期間(tb1−ta1)及び
信号aが立下がってからスイッチング素子Q2のゲート
信号gが立上がる迄の期間(tc2−ta2)は、1μ
sec以内に収めることは現在の素子レベルで容易に実
現できる。
イムチャートを参照して説明すると、先ず、PWM信号
aが時点ta1においてハイレベルになると、ゲートG
2の出力cが少し遅れてオフ状態のローレベルに変化
し、ドライブ回路DRV2の出力gもローレベルに変化
する。すると、オフ検出手段DET2によりスイッチン
グ素子Q2のオフ状態が検出され、伝送手段TR2によ
りスイッチング素子Q2のオフ状態iがANDゲートG
1に伝送され、時点tb1でゲートドライブ回路DRV
1にスイッチング素子Q1のオン信号が出力される。す
なわち、スイッチング素子Q2のオフ状態を検知する
と、直ちにスイッチング素子Q1のオン信号が出力さ
れ、従来のようにQ1、Q2の同時オン動作を防止する
ためのデッドタイムを設ける必要はない。次に、PWM
信号aが時点ta2においてローレベルになると、ゲー
トG1及びドライブ回路DRV1を介してスイッチング
素子Q1のオフ信号bが直ちに出力される。そして、ス
イッチング素子Q1のオフ状態がオフ検出手段DET1
により検知されると、伝送手段TR1によりこのオフ状
態fがゲートG2に伝送され、ANDゲートG2及びゲ
ートドライブ回路DRV2を介してスイッチング素子Q
2のオン信号c,gが出力される。すなわち、スイッチ
ング素子Q1のオフ状態fを検知すると、直ちにスイッ
チング素子Q2のオン信号gが出力され、従来のように
Q1、Q2の同時オン動作を防止するためのデッドタイ
ムを設ける必要はない。尚、図2のタイムチャートにお
いて信号aが立上がってからスイッチング素子Q1のゲ
ート信号dが立上がる迄の期間(tb1−ta1)及び
信号aが立下がってからスイッチング素子Q2のゲート
信号gが立上がる迄の期間(tc2−ta2)は、1μ
sec以内に収めることは現在の素子レベルで容易に実
現できる。
【0007】図1に対応させて示す図3は、この発明の
より具体的な一実施例であり、それぞれ同一の番号を付
した装置は同一の機能を果たすと共に、ゲートドライブ
回路をホトカプラDVPC1及びDVPC2で構成し、
PWM制御信号aと出力スイッチング素子Q1、Q2の
ドライブ回路との電気的絶縁を図っている。また、スイ
ッチング素子Q1、Q2のオフ検出手段DET1及びD
ET2には、半導体スイッチング素子DTQ1及びDT
Q2を使用し、これらのスイッチング素子がオンオフす
る境界ゲート電圧レベル(以下、閾値電圧と呼ぶ)Vd
tを利用して、出力スイッチング素子Q1、Q2のオン
オフ状態を間接的に自動検出するようにしている。尚、
スイッチング素子Q1、Q2の閾値電圧VpwをVdt
<Vpwの関係に設定すると、スイッチング素子Q1、
Q2のオンオフ状態の検出が信頼性の高いものとなる。
しかして、オフ状態検出手段DTQ1、DTQ2の出力
はそれぞれホトカプラで構成された信号伝送手段TRP
C1、TRPC2を介して相手側のアームのゲート入力
G2及びG1に伝送されるようになっている。
より具体的な一実施例であり、それぞれ同一の番号を付
した装置は同一の機能を果たすと共に、ゲートドライブ
回路をホトカプラDVPC1及びDVPC2で構成し、
PWM制御信号aと出力スイッチング素子Q1、Q2の
ドライブ回路との電気的絶縁を図っている。また、スイ
ッチング素子Q1、Q2のオフ検出手段DET1及びD
ET2には、半導体スイッチング素子DTQ1及びDT
Q2を使用し、これらのスイッチング素子がオンオフす
る境界ゲート電圧レベル(以下、閾値電圧と呼ぶ)Vd
tを利用して、出力スイッチング素子Q1、Q2のオン
オフ状態を間接的に自動検出するようにしている。尚、
スイッチング素子Q1、Q2の閾値電圧VpwをVdt
<Vpwの関係に設定すると、スイッチング素子Q1、
Q2のオンオフ状態の検出が信頼性の高いものとなる。
しかして、オフ状態検出手段DTQ1、DTQ2の出力
はそれぞれホトカプラで構成された信号伝送手段TRP
C1、TRPC2を介して相手側のアームのゲート入力
G2及びG1に伝送されるようになっている。
【0008】かかる構成において、その動作を図4のタ
イムチャートを参照して説明すると、先ず、PWM信号
aが時点ta11においてハイレベルになると、ゲート
G2の出力cがオフ状態のハイレベルに変化し、ゲート
ドライブ回路DVPC2の出力gが時点tg11よりハ
イレベルからローレベルへ変化する。すると、抵抗R2
とスイッチング素子Q2のゲート入力容量Cg2とで構
成された時定数の遅れ時間前後の時点th11におい
て、オフ状態検出手段DTQ2によりスイッチング素子
Q2のオフ状態hが検出され、伝送手段TRPC2によ
りスイッチング素子Q2のオフ状態iが相手側ゲートG
1に伝送され、時点tb11でゲートドライブ回路DV
PC1にローアクテイブ信号bが出力される。すると、
ドライブ回路DVPC1の伝達時間後、時点td11に
おいて出力スイッチング素子Q1のゲートドライブ信号
dがハイレベルとなり、スイッチング素子Q1がオン状
態となる。すなわち、スイッチング素子Q2のオフ状態
を検知した時点th11後、最短の遅れ時間で時点td
11においてスイッチング素子Q1がオン状態となるの
で、従来のようにQ1、Q2の同時オン動作を防止する
ためのデッドタイムを設ける必要がない。次に、PWM
信号aが時点ta12においてローレベルになると、ゲ
ートG1の出力bがオフ状態のハイレベルに変化し、ゲ
ートドライブ回路DVPC1の出力dが時点td12よ
りハイレベルからローレベルに変化する。すると、抵抗
R1とスイッチング素子Q1のゲート入力容量Cd1と
で構成された時定数の遅れ時間前後の時点te12にお
いてオフ状態検出手段DTQ1によりスイッチング素子
Q1のオフ状態eが検出され、伝送手段TRPC1によ
りスイッチング素子Q1のオフ状態fが相手側ゲートG
2に伝送され、時点tc12でゲートドライブ回路DV
PC2にローアクテイブ信号cが出力される。すると、
ドライブ回路DVPC2の伝達時間後、時点tg12に
おいて出力スイッチング素子Q2のゲートドライブ信号
gがハイレベルとなり、スイッチング素子Q2がオン状
態となる。すなわち、スイッチング素子Q1のオフ状態
を検出した時点te12後、最短の遅れ時間で時点tg
12においてスイッチング素子Q2がオン状態となるの
で、従来のようにQ1、Q2の同時オン動作を防止する
ためのデッドタイムを設ける必要がない。以後、時点t
a11からの動作と同一の動作を繰り返すが、期間(t
d11−th11)及び(tg12−te12)を50
0nsec以内に収めることは現在の素子レベルで容易
に実現できる。
イムチャートを参照して説明すると、先ず、PWM信号
aが時点ta11においてハイレベルになると、ゲート
G2の出力cがオフ状態のハイレベルに変化し、ゲート
ドライブ回路DVPC2の出力gが時点tg11よりハ
イレベルからローレベルへ変化する。すると、抵抗R2
とスイッチング素子Q2のゲート入力容量Cg2とで構
成された時定数の遅れ時間前後の時点th11におい
て、オフ状態検出手段DTQ2によりスイッチング素子
Q2のオフ状態hが検出され、伝送手段TRPC2によ
りスイッチング素子Q2のオフ状態iが相手側ゲートG
1に伝送され、時点tb11でゲートドライブ回路DV
PC1にローアクテイブ信号bが出力される。すると、
ドライブ回路DVPC1の伝達時間後、時点td11に
おいて出力スイッチング素子Q1のゲートドライブ信号
dがハイレベルとなり、スイッチング素子Q1がオン状
態となる。すなわち、スイッチング素子Q2のオフ状態
を検知した時点th11後、最短の遅れ時間で時点td
11においてスイッチング素子Q1がオン状態となるの
で、従来のようにQ1、Q2の同時オン動作を防止する
ためのデッドタイムを設ける必要がない。次に、PWM
信号aが時点ta12においてローレベルになると、ゲ
ートG1の出力bがオフ状態のハイレベルに変化し、ゲ
ートドライブ回路DVPC1の出力dが時点td12よ
りハイレベルからローレベルに変化する。すると、抵抗
R1とスイッチング素子Q1のゲート入力容量Cd1と
で構成された時定数の遅れ時間前後の時点te12にお
いてオフ状態検出手段DTQ1によりスイッチング素子
Q1のオフ状態eが検出され、伝送手段TRPC1によ
りスイッチング素子Q1のオフ状態fが相手側ゲートG
2に伝送され、時点tc12でゲートドライブ回路DV
PC2にローアクテイブ信号cが出力される。すると、
ドライブ回路DVPC2の伝達時間後、時点tg12に
おいて出力スイッチング素子Q2のゲートドライブ信号
gがハイレベルとなり、スイッチング素子Q2がオン状
態となる。すなわち、スイッチング素子Q1のオフ状態
を検出した時点te12後、最短の遅れ時間で時点tg
12においてスイッチング素子Q2がオン状態となるの
で、従来のようにQ1、Q2の同時オン動作を防止する
ためのデッドタイムを設ける必要がない。以後、時点t
a11からの動作と同一の動作を繰り返すが、期間(t
d11−th11)及び(tg12−te12)を50
0nsec以内に収めることは現在の素子レベルで容易
に実現できる。
【0009】図1及び図3に対応させて示す図5はこの
発明のまた別の一実施例であり、それぞれ同一の番号を
付した装置は同一の機能を果たすと共に、ホトカプラで
構成されたゲートドライブ回路DVPC1及びDVPC
2内の信号伝搬遅れ時間の影響を排除すると共に、反対
側アームのオフ状態信号を入力するゲート回路を介挿す
る位置を出力スイッチング素子側に移動し、一方のスイ
ッチング素子がオフしてから反対側アームのスイッチン
グ素子を駆動するまでの時間の短縮を計ったものであ
る。より具体的には、PWM信号aをバッファBuf1
及びBuf2で受け、その出力をホトカプラDVPC1
及びDVPC2で絶縁してゲートG1及びG2の一方の
端子に入力するようになっている。従って、カプラ出力
b及びcの変化するタイミングは全く同時であり、信号
b,c間の時間のばらつきが除去できると共に、信号a
から信号b,c迄の伝搬遅れ時間の影響を排除すること
ができる。また、ゲートG1はゲートドライブ回路DV
PC1とスイッチング素子Q1との間に介挿し、ゲート
G2はゲートドライブ回路DVPC2とスイッチング素
子Q2との間に介挿し、ゲートQ1及びQ2の出力変化
後、直ちに出力スイッチング素子Q1、Q2のオンオフ
状態を制御できるようになっている。但し、オフ状態検
出手段DTQ1及びDTQ2は出力スイッチング素子Q
1、Q2のオフ状態を間接的に検出しており、直接的に
出力スイッチング素子のオンオフ状態を検出してはいな
い。
発明のまた別の一実施例であり、それぞれ同一の番号を
付した装置は同一の機能を果たすと共に、ホトカプラで
構成されたゲートドライブ回路DVPC1及びDVPC
2内の信号伝搬遅れ時間の影響を排除すると共に、反対
側アームのオフ状態信号を入力するゲート回路を介挿す
る位置を出力スイッチング素子側に移動し、一方のスイ
ッチング素子がオフしてから反対側アームのスイッチン
グ素子を駆動するまでの時間の短縮を計ったものであ
る。より具体的には、PWM信号aをバッファBuf1
及びBuf2で受け、その出力をホトカプラDVPC1
及びDVPC2で絶縁してゲートG1及びG2の一方の
端子に入力するようになっている。従って、カプラ出力
b及びcの変化するタイミングは全く同時であり、信号
b,c間の時間のばらつきが除去できると共に、信号a
から信号b,c迄の伝搬遅れ時間の影響を排除すること
ができる。また、ゲートG1はゲートドライブ回路DV
PC1とスイッチング素子Q1との間に介挿し、ゲート
G2はゲートドライブ回路DVPC2とスイッチング素
子Q2との間に介挿し、ゲートQ1及びQ2の出力変化
後、直ちに出力スイッチング素子Q1、Q2のオンオフ
状態を制御できるようになっている。但し、オフ状態検
出手段DTQ1及びDTQ2は出力スイッチング素子Q
1、Q2のオフ状態を間接的に検出しており、直接的に
出力スイッチング素子のオンオフ状態を検出してはいな
い。
【0010】一方、図1及び5に対応させて示す図6は
この発明のまた別の一実施例であり、それぞれ同一の番
号を付した装置は同一の機能を果たすと共に、オフ状態
検出手段DTQ1及びDTQ2を不要とし、出力スイッ
チング素子Q1及びQ2にオフ状態検出機能を付与し、
オフ状態の検出動作を直接行って、検出動作の信頼性を
一段と高めたものである。またスイッチング素子Q1、
Q2に直列に介挿されたダイオードD3及びD4と信号
伝送手段TRPC1、TRPC2に直列に介挿されたダ
イオードD5及びD6はTRPC1,TRPC2の一次
側逆電流阻止用である。
この発明のまた別の一実施例であり、それぞれ同一の番
号を付した装置は同一の機能を果たすと共に、オフ状態
検出手段DTQ1及びDTQ2を不要とし、出力スイッ
チング素子Q1及びQ2にオフ状態検出機能を付与し、
オフ状態の検出動作を直接行って、検出動作の信頼性を
一段と高めたものである。またスイッチング素子Q1、
Q2に直列に介挿されたダイオードD3及びD4と信号
伝送手段TRPC1、TRPC2に直列に介挿されたダ
イオードD5及びD6はTRPC1,TRPC2の一次
側逆電流阻止用である。
【0011】かかる構成において、その動作を図7のタ
イムチャートを参照して説明すると、先ず、PWM信号
aが時点ta21においてハイレベルになると、バッフ
ァBuf1、Buf2及びゲートドライブ回路DVPC
1、DVPC2を介して出力信号b及びcが時点tb2
1、tc21において同時にそれぞれハイレベル及びロ
ーレベルに変化する。すると、ゲートG2の出力gが時
点tg21においてローレベルに変化し、抵抗R2とス
イッチング素子Q2のゲート入力容量Cg2とで構成さ
れた時定数の遅れ時間前後の時点th21において、オ
フ状態検出手段DTQ2(図5)又はQ2自身(図6)
によりスイッチング素子Q2のオフ状態hが検出され、
伝送手段TRPC2によりスイッチング素子Q2のオフ
状態hが反対側アームのゲートG1に伝送され、時点t
i21においてゲートG1にローアクテイブ信号iが出
力される。すると、直ちに時点td21において出力ス
イッチング素子Q1のゲート入力信号dがハイレベルと
なり、スイッチング素子Q1がオン状態となる。すなわ
ち、スイッチング素子Q2のオフ状態を検知した時点t
h21後、最短時間で時点td21においてスイッチン
グ素子Q1をオン状態とすることができる。次に、PW
M信号aが時点ta22においてローレベルになると、
バッファBuf1、Buf2及びゲートドライブ回路D
VPC1、DVPC2を介して信号b及びcが時点tb
22、tc22において同時にそれぞれローレベル及び
ハイレベルに変化する。すると、ゲートG1の出力dが
時点td22においてローレベルに変化し、抵抗R1と
スイッチング素子Q1のゲート入力容量Cd1とで構成
された時定数の遅れ時間前後の時点te22において、
オフ状態検出手段DTQ1(図5)又はQ1自身(図
6)によりスイッチング素子Q1のオフ状態eが検出さ
れ、伝送手段TRPC1によりスイッチング素子Q1の
オフ状態eが反対側アームのゲートG2に伝送され、時
点tf22においてゲートG2にローアクテイブ信号f
が出力される。すると、直ちに時点tg22において出
力スイッチング素子Q2のゲート入力信号gがハイレベ
ルとなり、スイッチング素子Q2がオン状態となる。す
なわち、スイッチング素子Q1のオフ状態を検知した時
点te22後、最短時間で時点tg22においてスイッ
チング素子Q2をオン状態とすることができる。以後、
時点ta21からの動作と同一の動作を繰り返すが、期
間(td21−th21)及び(tg22−te22)
を従来の3〜6μsecから100nsec以内に収め
ることは現在の素子レベルで容易に実現できると共に、
図6のような回路構成ではスイッチング素子Q1、Q2
の出力を直接検出してオフ状態を判定しているので、Q
1、Q2を同時オンすることは絶対にない安全確実なP
WMスイッチング動作を実現できる。
イムチャートを参照して説明すると、先ず、PWM信号
aが時点ta21においてハイレベルになると、バッフ
ァBuf1、Buf2及びゲートドライブ回路DVPC
1、DVPC2を介して出力信号b及びcが時点tb2
1、tc21において同時にそれぞれハイレベル及びロ
ーレベルに変化する。すると、ゲートG2の出力gが時
点tg21においてローレベルに変化し、抵抗R2とス
イッチング素子Q2のゲート入力容量Cg2とで構成さ
れた時定数の遅れ時間前後の時点th21において、オ
フ状態検出手段DTQ2(図5)又はQ2自身(図6)
によりスイッチング素子Q2のオフ状態hが検出され、
伝送手段TRPC2によりスイッチング素子Q2のオフ
状態hが反対側アームのゲートG1に伝送され、時点t
i21においてゲートG1にローアクテイブ信号iが出
力される。すると、直ちに時点td21において出力ス
イッチング素子Q1のゲート入力信号dがハイレベルと
なり、スイッチング素子Q1がオン状態となる。すなわ
ち、スイッチング素子Q2のオフ状態を検知した時点t
h21後、最短時間で時点td21においてスイッチン
グ素子Q1をオン状態とすることができる。次に、PW
M信号aが時点ta22においてローレベルになると、
バッファBuf1、Buf2及びゲートドライブ回路D
VPC1、DVPC2を介して信号b及びcが時点tb
22、tc22において同時にそれぞれローレベル及び
ハイレベルに変化する。すると、ゲートG1の出力dが
時点td22においてローレベルに変化し、抵抗R1と
スイッチング素子Q1のゲート入力容量Cd1とで構成
された時定数の遅れ時間前後の時点te22において、
オフ状態検出手段DTQ1(図5)又はQ1自身(図
6)によりスイッチング素子Q1のオフ状態eが検出さ
れ、伝送手段TRPC1によりスイッチング素子Q1の
オフ状態eが反対側アームのゲートG2に伝送され、時
点tf22においてゲートG2にローアクテイブ信号f
が出力される。すると、直ちに時点tg22において出
力スイッチング素子Q2のゲート入力信号gがハイレベ
ルとなり、スイッチング素子Q2がオン状態となる。す
なわち、スイッチング素子Q1のオフ状態を検知した時
点te22後、最短時間で時点tg22においてスイッ
チング素子Q2をオン状態とすることができる。以後、
時点ta21からの動作と同一の動作を繰り返すが、期
間(td21−th21)及び(tg22−te22)
を従来の3〜6μsecから100nsec以内に収め
ることは現在の素子レベルで容易に実現できると共に、
図6のような回路構成ではスイッチング素子Q1、Q2
の出力を直接検出してオフ状態を判定しているので、Q
1、Q2を同時オンすることは絶対にない安全確実なP
WMスイッチング動作を実現できる。
【0012】図1及び図5に対応させて示す図8は、こ
の発明のまた別の一例を示すものであり、それぞれ同一
の番号を付した装置は同一の機能を果たすと共に、信号
伝送速度の遅いホトカプラを全て半導体素子に置換え、
全てソリッドステート化して高速スイッチング素子動作
を安定化させると共に、半導体装置として一体化し製造
プロセスを簡単化させたものである。より具体的に説明
すると、PWM信号aは電源E8で駆動される低圧側回
路のゲートG1に入力されると共に、リセット優先SR
フリップフロップ(以下FFと略す)2のリセット端子
に入力され、その立下がりエッジで動作するワンショッ
トFF4の入力端子にも接続され、FF4の出力は電圧
レベル変換手段DVQ2を介して高電圧側電源E7で駆
動されるリセット優先SRFF1のリセット入力端子へ
接続されるようになっている。また、FF2の出力は抵
抗R2を介して出力スイッチング素子Q2を駆動すると
共に、そのゲート電圧レベルはオフ状態検出手段DET
2により監視され、所定の電圧レベル以下になると、オ
フ検出信号がゲートG1の他方の入力に伝達されるよう
になっている。更にゲートG1の出力はワンショットF
F3を介して電圧レベル変換手段DVQ1を駆動し、そ
の出力はSRFF1のセット入力端子に接続され、FF
1の出力は抵抗R1を介して出力スイッチング素子Q1
を駆動すると共に、オフ状態検出手段DET1にも入力
され出力スイッチング素子Q1のゲート電圧が監視され
るようになっている。そして出力スイッチング素子Q1
のゲート電圧が所定の電圧レベル以下になるとオフ検出
信号eがワンショットFF5に入力され、その反転出力
*Qは電圧レベル変換手段TRQ2を介してSRFF2
のセット側入力に接続されるようになっている。尚、F
F3,FF4,FF5にワンショットタイプを用いてい
るのは、信号伝達のための消費電力を僅少にするためで
ある。又、オフ状態検出手段DET1、DET2の入力
信号を図6に示すように出力スイッチング素子Q1、Q
2の出力側から取出し、オフ状態を直接的に判定するよ
うにすることは当業者には容易である。
の発明のまた別の一例を示すものであり、それぞれ同一
の番号を付した装置は同一の機能を果たすと共に、信号
伝送速度の遅いホトカプラを全て半導体素子に置換え、
全てソリッドステート化して高速スイッチング素子動作
を安定化させると共に、半導体装置として一体化し製造
プロセスを簡単化させたものである。より具体的に説明
すると、PWM信号aは電源E8で駆動される低圧側回
路のゲートG1に入力されると共に、リセット優先SR
フリップフロップ(以下FFと略す)2のリセット端子
に入力され、その立下がりエッジで動作するワンショッ
トFF4の入力端子にも接続され、FF4の出力は電圧
レベル変換手段DVQ2を介して高電圧側電源E7で駆
動されるリセット優先SRFF1のリセット入力端子へ
接続されるようになっている。また、FF2の出力は抵
抗R2を介して出力スイッチング素子Q2を駆動すると
共に、そのゲート電圧レベルはオフ状態検出手段DET
2により監視され、所定の電圧レベル以下になると、オ
フ検出信号がゲートG1の他方の入力に伝達されるよう
になっている。更にゲートG1の出力はワンショットF
F3を介して電圧レベル変換手段DVQ1を駆動し、そ
の出力はSRFF1のセット入力端子に接続され、FF
1の出力は抵抗R1を介して出力スイッチング素子Q1
を駆動すると共に、オフ状態検出手段DET1にも入力
され出力スイッチング素子Q1のゲート電圧が監視され
るようになっている。そして出力スイッチング素子Q1
のゲート電圧が所定の電圧レベル以下になるとオフ検出
信号eがワンショットFF5に入力され、その反転出力
*Qは電圧レベル変換手段TRQ2を介してSRFF2
のセット側入力に接続されるようになっている。尚、F
F3,FF4,FF5にワンショットタイプを用いてい
るのは、信号伝達のための消費電力を僅少にするためで
ある。又、オフ状態検出手段DET1、DET2の入力
信号を図6に示すように出力スイッチング素子Q1、Q
2の出力側から取出し、オフ状態を直接的に判定するよ
うにすることは当業者には容易である。
【0013】かかる構成において、その動作を図9のタ
イムチャートを参照して説明すると、先ず、PWM信号
aが時点ta31においてハイレベル側に変化すると、
FF2がリセットされ、時点tg31においてFF2の
出力gがローレベル側に変化する。すると抵抗R2とス
イッチング素子Q2のゲート入力容量Cg2とで構成さ
れた時定数の遅れ時間前後の時点th31において、オ
フ状態検出手段DET2によりスイッチング素子Q2の
オフ状態hが検出され、直接反対側のアームのゲートG
1に伝送される。すると、ゲートG1を介してワンショ
ットFF3が駆動され、そのワンショット出力bが電圧
レベル変換手段DVQ1を介してFF1のセット入力側
に入力され、時点td31においてFF1の出力dが立
上がり、スイッチング素子Q1がオン状態となる。すな
わち、スイッチング素子Q2のオフ状態を検知した時点
th31後、ゲートG1、FF3及びレベル変換手段D
VQ1のオン動作時間の遅れだけの最短時間で時点td
31においてスイッチング素子Q1をオン状態とするこ
とができる。次に、PWM信号aが時点ta32におい
てローレベル側に変化すると、ワンショットFF4から
ワンショットパルスcが出力され、電圧レベル変換手段
DVQ2を介してFF1がリセットされ、時点tg32
においてFF1の出力dがローレベル側に変化する。す
ると抵抗R1とスイッチング素子Q1のゲート入力容量
Cd1とで構成された時定数の遅れ時間前後の時点te
32において、オフ状態検出手段DET1によりスイッ
チング素子Q1のオフ状態eが検出され、ワンショット
FF5によりトリガパルスfが生成され、レベル変換手
段TRQ2を介して反対側アームの駆動制御FF2のセ
ット入力端子に時点tf32において入力される。する
と、直ちに時点tg32において出力スイッチング素子
Q2のゲート入力信号gがハイレベル側に変化し、スイ
ッチング素子Q2がオン状態となる。すなわち、スイッ
チング素子Q1のオフ状態を検知した時点te32後、
FF5及び、TRQ2のオン動作時間の遅れだけの最短
時間で時点tg32においてスイッチング素子Q2をオ
ン状態とすることができる。以後、時点ta31からの
動作と同一の動作を繰り返すが、期間(td31−th
31)及び(tg32−te32)を従来の3〜6μs
ecから50nsec以内に収めることは現在の素子レ
ベルで容易に実現できる。また、図8の回路構成では全
ての素子が半導体だけで構成することが可能なので、ホ
トカプラ等を混在させることなく、同一の製造プロセス
だけで簡単にパッケージ化できる利点がある。又、図1
乃至図9の説明では全て負荷に対し単相のPWM動作を
説明したが、2相、3相、…多相のPWM動作にも全く
同様に適用できることは当業者には明らかである。
イムチャートを参照して説明すると、先ず、PWM信号
aが時点ta31においてハイレベル側に変化すると、
FF2がリセットされ、時点tg31においてFF2の
出力gがローレベル側に変化する。すると抵抗R2とス
イッチング素子Q2のゲート入力容量Cg2とで構成さ
れた時定数の遅れ時間前後の時点th31において、オ
フ状態検出手段DET2によりスイッチング素子Q2の
オフ状態hが検出され、直接反対側のアームのゲートG
1に伝送される。すると、ゲートG1を介してワンショ
ットFF3が駆動され、そのワンショット出力bが電圧
レベル変換手段DVQ1を介してFF1のセット入力側
に入力され、時点td31においてFF1の出力dが立
上がり、スイッチング素子Q1がオン状態となる。すな
わち、スイッチング素子Q2のオフ状態を検知した時点
th31後、ゲートG1、FF3及びレベル変換手段D
VQ1のオン動作時間の遅れだけの最短時間で時点td
31においてスイッチング素子Q1をオン状態とするこ
とができる。次に、PWM信号aが時点ta32におい
てローレベル側に変化すると、ワンショットFF4から
ワンショットパルスcが出力され、電圧レベル変換手段
DVQ2を介してFF1がリセットされ、時点tg32
においてFF1の出力dがローレベル側に変化する。す
ると抵抗R1とスイッチング素子Q1のゲート入力容量
Cd1とで構成された時定数の遅れ時間前後の時点te
32において、オフ状態検出手段DET1によりスイッ
チング素子Q1のオフ状態eが検出され、ワンショット
FF5によりトリガパルスfが生成され、レベル変換手
段TRQ2を介して反対側アームの駆動制御FF2のセ
ット入力端子に時点tf32において入力される。する
と、直ちに時点tg32において出力スイッチング素子
Q2のゲート入力信号gがハイレベル側に変化し、スイ
ッチング素子Q2がオン状態となる。すなわち、スイッ
チング素子Q1のオフ状態を検知した時点te32後、
FF5及び、TRQ2のオン動作時間の遅れだけの最短
時間で時点tg32においてスイッチング素子Q2をオ
ン状態とすることができる。以後、時点ta31からの
動作と同一の動作を繰り返すが、期間(td31−th
31)及び(tg32−te32)を従来の3〜6μs
ecから50nsec以内に収めることは現在の素子レ
ベルで容易に実現できる。また、図8の回路構成では全
ての素子が半導体だけで構成することが可能なので、ホ
トカプラ等を混在させることなく、同一の製造プロセス
だけで簡単にパッケージ化できる利点がある。又、図1
乃至図9の説明では全て負荷に対し単相のPWM動作を
説明したが、2相、3相、…多相のPWM動作にも全く
同様に適用できることは当業者には明らかである。
【0014】
【発明の効果】以上詳述したように、この発明のPWM
インバータのデッドタイム短縮方法及び装置によれば各
出力スイッチング素子のオンオフ状態検出手段を直接的
又は間接的に監視して、各出力スイッチング素子のオフ
状態を検出したら直ちに反対側アームの出力スイッチン
グ素子をオンするようにしているので、従来無条件固定
的に設定されていた3〜6μsecのデッドタイムを安
全かつ確実に50〜500nsec以内に短縮すること
ができる。従って、従来のPWMインバータで困難であ
った微小電力制御時に線形制御が可能である。特にモー
タのPWM制御では、低出力制御領域において騒音及び
脈動等を除去したなめらかなモータ制御を実現すること
ができる。また、オーディオ装置で出力段にPWM駆動
方式を用いたD級パワーアンプの場合、他のA級、B
級、C級等の方式のパワーアンプと比較して歪が大きい
ことが欠点となっていたが、本発明により大幅に歪やノ
イズを低減することができる。そして、上述のような特
長を有する本発明を出力スイッチング素子とオンオフ状
態検出手段とをソリッドステート化して同一パッケージ
に封止することにより、安全かつ確実なPWM制御を提
供することができる。
インバータのデッドタイム短縮方法及び装置によれば各
出力スイッチング素子のオンオフ状態検出手段を直接的
又は間接的に監視して、各出力スイッチング素子のオフ
状態を検出したら直ちに反対側アームの出力スイッチン
グ素子をオンするようにしているので、従来無条件固定
的に設定されていた3〜6μsecのデッドタイムを安
全かつ確実に50〜500nsec以内に短縮すること
ができる。従って、従来のPWMインバータで困難であ
った微小電力制御時に線形制御が可能である。特にモー
タのPWM制御では、低出力制御領域において騒音及び
脈動等を除去したなめらかなモータ制御を実現すること
ができる。また、オーディオ装置で出力段にPWM駆動
方式を用いたD級パワーアンプの場合、他のA級、B
級、C級等の方式のパワーアンプと比較して歪が大きい
ことが欠点となっていたが、本発明により大幅に歪やノ
イズを低減することができる。そして、上述のような特
長を有する本発明を出力スイッチング素子とオンオフ状
態検出手段とをソリッドステート化して同一パッケージ
に封止することにより、安全かつ確実なPWM制御を提
供することができる。
【図1】この発明の一構成例を示すブロック図である。
【図2】その動作を説明するためのタイムチャートであ
る。
る。
【図3】信号伝送にホトカプラを用いたこの発明の一構
成例を示すブロック図である。
成例を示すブロック図である。
【図4】その動作を説明するためのタイムチャートであ
る。
る。
【図5】信号伝送時間を短縮化したこの発明の一構成例
を示すブロック図である。
を示すブロック図である。
【図6】オフ状態を直接検出するようにしたこの発明の
一構成例を示すブロック図である。
一構成例を示すブロック図である。
【図7】その動作を説明するためのタイムチャートであ
る。
る。
【図8】この発明の構成要素を全てソリッドステート化
した構成例を示すブロック図である。
した構成例を示すブロック図である。
【図9】その動作を説明するためのタイムチャートであ
る。
る。
E1、E2、…、E8 電源 L1 負荷 Q1、Q2、DVQ1、DVQ2 スイッチング素子 D1、D2、…、D6 ダイオード DVPC1、DVPC2、TRPC1、TRPC2
ホトカプラ G1、G2 ゲート FF1〜FF5 フリップフロップ DET1、DET2、DTQ1、DTQ2 オフ状態
検出手段
ホトカプラ G1、G2 ゲート FF1〜FF5 フリップフロップ DET1、DET2、DTQ1、DTQ2 オフ状態
検出手段
Claims (22)
- 【請求項1】 上下アーム構造のPWMインバータにお
いて、各出力スイッチング素子に当該スイッチング素子
のオフ状態検出手段を設けると共に、各出力スイッチン
グ素子の入力側に対応する反対側アームのオフ状態検出
手段から出力されるオフ状態検出信号をフィードバック
して、当該出力スイッチング素子のターンオン信号を生
成するゲート手段を設けるようにしたことを特徴とする
PWMインバータのデッドタイム短縮装置。 - 【請求項2】 前記スイッチング素子のオフ状態検出手
段では、当該スイッチング素子のゲート信号のハイ・ロ
ーレベルにより間接的にオンオフ状態を判定するように
した請求項1に記載のPWMインバータのデッドタイム
短縮装置。 - 【請求項3】 前記スイッチング素子のオフ状態検出手
段では、当該スイッチング素子の出力信号レベルにより
直接的にオンオフ状態を判定するようにした請求項1に
記載のPWMインバータのデッドタイム短縮装置。 - 【請求項4】 前記オフ状態検出信号の伝達に、送受信
信号の絶縁手段を介挿するようにした請求項2又は3に
記載のPWMインバータのデッドタイム短縮装置。 - 【請求項5】 前記オフ状態検出信号の伝達に、送受信
信号の非絶縁手段を介挿するようにした請求項2又は3
に記載のPWMインバータのデッドタイム短縮装置。 - 【請求項6】 前記絶縁手段がホトカプラ及び/又は、
パルストランスである請求項4に記載のPWMインバー
タのデッドタイム短縮装置。 - 【請求項7】 前記非絶縁手段にモノリシック半導体素
子を利用した請求項5に記載のPWMインバータのデッ
ドタイム短縮装置。 - 【請求項8】 前記オフ状態検出手段を前記各出力スイ
ッチング素子に内蔵させた請求項1乃至7のいずれか1
項に記載のPWMインバータのデッドタイム短縮装置。 - 【請求項9】 上下アーム構造のPWMインバータのデ
ッドタイム短縮方法であって、各出力スイッチング素子
のオンオフ状態を判定するステップと、当該出力スイッ
チング素子のオフ状態信号を対応する反対側アームのゲ
ート入力側に伝送するステップと、対応する反対側アー
ムのゲート入力側では相手出力スイッチング素子のオフ
状態検出後直ちに当該出力スイッチング素子のターンオ
ン信号を出力するステップとを含むことを特徴とするP
WMインバータのデッドタイム短縮方法。 - 【請求項10】 前記各出力スイッチング素子のオンオ
フ状態を判定するステップでは、当該スイッチング素子
のゲート信号のハイ・ローレベルにより間接的にオンオ
フ状態を判定するようにした請求項9に記載のPWMイ
ンバータのデッドタイム短縮方法。 - 【請求項11】 前記各出力スイッチング素子のオンオ
フ状態を判定するステップでは、当該スイッチング素子
の出力信号レベルにより直接的にオンオフ状態を判定す
るようにした請求項9に記載のPWMインバータのデッ
ドタイム短縮方法。 - 【請求項12】 前記オフ状態信号の伝送ステップで
は、信号絶縁手段を介して送受信信号を伝送するように
した請求項10又は11に記載のPWMインバータのデ
ッドタイム短縮方法。 - 【請求項13】 前記オフ状態信号の伝送ステップで
は、信号非絶縁手段を介して送受信信号を伝送するよう
にした請求項10又は11に記載のPWMインバータの
デッドタイム短縮方法。 - 【請求項14】 前記信号絶縁手段が、ホトカプラ及び
/又は、パルストランスである請求項12に記載のPW
Mインバータのデッドタイム短縮方法。 - 【請求項15】 前記信号非絶縁手段が、モノリシック
半導体素子である請求項13に記載のPWMインバータ
のデッドタイム短縮方法。 - 【請求項16】 前記オンオフ状態判定ステップを実行
する手段を、各出力スイッチング素子に内蔵させた請求
項9乃至15のいずれか1項に記載のPWMインバータ
のデッドタイム短縮方法。 - 【請求項17】 電力スイッチング用半導体装置におい
て、各出力スイッチング素子のオンオフ状態を判定して
外部へ出力するオフ状態検出手段を各出力スイッチング
素子毎に並設するようにしたことを特徴とする半導体装
置。 - 【請求項18】 前記オフ状態検出手段では、当該スイ
ッチング素子ゲート信号のハイ・ローレベルにより間接
的にオンオフ状態を判定するようにした請求項17に記
載の半導体装置。 - 【請求項19】 前記オフ状態検出手段では、当該スイ
ッチング素子の出力信号レベルにより直接的にオンオフ
状態を判定するようにした請求項17に記載の半導体装
置。 - 【請求項20】 前記オフ状態検出手段の出力信号を当
該スイッチング素子から絶縁した請求項18又は19に
記載の半導体装置。 - 【請求項21】 前記オフ状態検出手段の出力信号を当
該スイッチング素子と絶縁せずレベルシフトして出力す
るようにした請求項18又は19に記載の半導体装置。 - 【請求項22】 前記出力信号の絶縁にホトカプラ及び
/又は、パルストランスを用いた請求項20に記載の半
導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9191114A JPH1141078A (ja) | 1997-07-16 | 1997-07-16 | 半導体装置並びにpwmインバータのデッドタイム短縮方法及び装置 |
US09/114,275 US5930132A (en) | 1997-07-16 | 1998-07-13 | Semiconductor device, and method and apparatus for reducing a dead time in PWM inverter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9191114A JPH1141078A (ja) | 1997-07-16 | 1997-07-16 | 半導体装置並びにpwmインバータのデッドタイム短縮方法及び装置 |
Publications (1)
Publication Number | Publication Date |
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