JPH1140817A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 リセス構造のＳＯＩ層を形成する上では、チ
ャネル形成部のＳＯＩ層表面を低ダメージ化するには、
ロコス技術により形成する必要がある。 【解決手段】 ＳＯＩ層３表面に、チャネル部のＳＯＩ
層３に凹部を形成するため、ロコス酸化膜７を形成す
る。次に、希フッ酸によりロコス酸化膜を全て除去す
る。ＣＶＤ酸化膜を形成し、異方性エッチングにより抑
えの膜の側壁にＣＶＤ酸化膜からなるサイドウォール８
を残す。次に、ゲート酸化膜９を約１０ｎｍ形成する。
ＣＶＤ多結晶シリコンを全面に形成し、エッチバックに
より、ゲート電極となるポリシリコン１０を形成する。
次に、ロコス酸化膜７の抑えのシリコン窒化膜６及び酸
化膜５とサイドウォールの酸化膜８をそれぞれリン酸、
フッ酸により除去する。次に、ソース／ドレイン領域１
２を形成し、ゲート電極１０側壁にサイドウォール１３
を形成し、Ｔｉ膜１４を形成する。次に、シリサイド膜
１５をゲート電極１０及びソース／ドレイン領域１２上
に形成する。
ャネル形成部のＳＯＩ層表面を低ダメージ化するには、
ロコス技術により形成する必要がある。 【解決手段】 ＳＯＩ層３表面に、チャネル部のＳＯＩ
層３に凹部を形成するため、ロコス酸化膜７を形成す
る。次に、希フッ酸によりロコス酸化膜を全て除去す
る。ＣＶＤ酸化膜を形成し、異方性エッチングにより抑
えの膜の側壁にＣＶＤ酸化膜からなるサイドウォール８
を残す。次に、ゲート酸化膜９を約１０ｎｍ形成する。
ＣＶＤ多結晶シリコンを全面に形成し、エッチバックに
より、ゲート電極となるポリシリコン１０を形成する。
次に、ロコス酸化膜７の抑えのシリコン窒化膜６及び酸
化膜５とサイドウォールの酸化膜８をそれぞれリン酸、
フッ酸により除去する。次に、ソース／ドレイン領域１
２を形成し、ゲート電極１０側壁にサイドウォール１３
を形成し、Ｔｉ膜１４を形成する。次に、シリサイド膜
１５をゲート電極１０及びソース／ドレイン領域１２上
に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、更に詳しくは、支持基板上に絶縁膜を介し
て形成されたシリコン層であるＳＯＩ（Ｓｉｌｉｃｏｎ
−ｏｎ−Ｉｎｓｕｌａｔｏｒ）層を有する基板（以下、
「ＳＯＩ基板」という。）においてリセス構造を有する
完全空乏化動作の電界効果トランジスタの製造方法に関
するものである。
方法に関し、更に詳しくは、支持基板上に絶縁膜を介し
て形成されたシリコン層であるＳＯＩ（Ｓｉｌｉｃｏｎ
−ｏｎ−Ｉｎｓｕｌａｔｏｒ）層を有する基板（以下、
「ＳＯＩ基板」という。）においてリセス構造を有する
完全空乏化動作の電界効果トランジスタの製造方法に関
するものである。
【０００２】
【従来の技術】バルクシリコン基板をベースとした電界
効果トランジスタを集積したＬＳＩは、微細化により、
高速化あるいは低消費電力化が進んでいる。ＬＳＩの微
細化はスケーリング則を基本としながら進められている
が、例えば素子のサイズが０．１μｍ以下のレベルにな
ると、十分な素子分離のために１０18ｃｍ-3以上の基板
不純物濃度が要求されてくる。
効果トランジスタを集積したＬＳＩは、微細化により、
高速化あるいは低消費電力化が進んでいる。ＬＳＩの微
細化はスケーリング則を基本としながら進められている
が、例えば素子のサイズが０．１μｍ以下のレベルにな
ると、十分な素子分離のために１０18ｃｍ-3以上の基板
不純物濃度が要求されてくる。
【０００３】基板濃度が上記のような値となるとキャリ
アの移動度の低下が厳しくなり、電流駆動能力の上昇が
それほど期待できなくなる。その結果、微細化のメリッ
トである、高性能化が達成できなくなるという問題点が
生じる。そこで、提案されているのがＳＯＩ基板に形成
された電界効果トランジスタである。ＳＯＩ基板に形成
する場合、接合でなく埋め込み酸化膜によって素子分離
をするので、基板濃度が低く抑えられ、キャリアの移動
度の極端な低下を免れることができる。更に接合容量が
低減されるという効果も奏する。
アの移動度の低下が厳しくなり、電流駆動能力の上昇が
それほど期待できなくなる。その結果、微細化のメリッ
トである、高性能化が達成できなくなるという問題点が
生じる。そこで、提案されているのがＳＯＩ基板に形成
された電界効果トランジスタである。ＳＯＩ基板に形成
する場合、接合でなく埋め込み酸化膜によって素子分離
をするので、基板濃度が低く抑えられ、キャリアの移動
度の極端な低下を免れることができる。更に接合容量が
低減されるという効果も奏する。
【０００４】このため、結果的に、微細化による高性能
化の達成が可能となる。ＳＯＩ層を十分薄くすれば、Ｓ
ＯＩ基板に形成された電界効果トランジスタは、ＳＯＩ
層が完全に空乏化するため、移動度が向上し、また、薄
く形成したＳＯＩ層のため短チャンネル効果の抑制が顕
著であるという大きな特徴がある。
化の達成が可能となる。ＳＯＩ層を十分薄くすれば、Ｓ
ＯＩ基板に形成された電界効果トランジスタは、ＳＯＩ
層が完全に空乏化するため、移動度が向上し、また、薄
く形成したＳＯＩ層のため短チャンネル効果の抑制が顕
著であるという大きな特徴がある。
【０００５】しかし、ＳＯＩ構造において、高性能化を
完全に実現するためには、寄生抵抗の低減化という問題
の解決が前提となっており、これを解決しない限りは、
ＳＯＩ構造のトランジスタにおいて、高駆動電流能力の
達成はあり得ない。
完全に実現するためには、寄生抵抗の低減化という問題
の解決が前提となっており、これを解決しない限りは、
ＳＯＩ構造のトランジスタにおいて、高駆動電流能力の
達成はあり得ない。
【０００６】また、微細化、低抵抗化には、ソース領
域、ドレイン領域の低抵抗化の手法のひとつとしてサリ
サイドプロセスの導入が必要となる。このサリサイドプ
ロセスは金属がシリコンとは反応しやすく、シリコン酸
化膜とはほとんど反応しない現象を利用したプロセスで
あり、通常のプロセスによりロコス酸化膜、ゲート電極
及びゲート電極側壁の酸化物（あるいは窒化物）を形成
後、ウエハ全面に金属膜を形成し、熱処理を施し、シリ
コン露出部にのみシリサイドを形成し、その後、未反応
の金属膜を除去することにより、ソース領域、ドレイン
領域（あるいは多結晶シリコンゲート電極）の表面のみ
に低抵抗シリサイドを形成するプロセスである。尚、完
全空乏動作のＳＯＩトランジスタにおいてサリサイド技
術を導入する場合に安定したシリサイドを得るためにソ
ース／ドレイン領域の厚さについて言及した技術は見当
たらない。
域、ドレイン領域の低抵抗化の手法のひとつとしてサリ
サイドプロセスの導入が必要となる。このサリサイドプ
ロセスは金属がシリコンとは反応しやすく、シリコン酸
化膜とはほとんど反応しない現象を利用したプロセスで
あり、通常のプロセスによりロコス酸化膜、ゲート電極
及びゲート電極側壁の酸化物（あるいは窒化物）を形成
後、ウエハ全面に金属膜を形成し、熱処理を施し、シリ
コン露出部にのみシリサイドを形成し、その後、未反応
の金属膜を除去することにより、ソース領域、ドレイン
領域（あるいは多結晶シリコンゲート電極）の表面のみ
に低抵抗シリサイドを形成するプロセスである。尚、完
全空乏動作のＳＯＩトランジスタにおいてサリサイド技
術を導入する場合に安定したシリサイドを得るためにソ
ース／ドレイン領域の厚さについて言及した技術は見当
たらない。
【０００７】しかし、リセス構造を用いずに完全空乏化
に必要なＳＯＩ層の厚さのみで、すなわち、ソース／ド
レイン部の厚さがチャネル部と同じく薄いＳＯＩ層の場
合、安定したチタン等の高融点金属シリサイドの結晶相
であるＣ５４を均一に得るのは、凝集による高抵抗化が
生じるために難しい。
に必要なＳＯＩ層の厚さのみで、すなわち、ソース／ド
レイン部の厚さがチャネル部と同じく薄いＳＯＩ層の場
合、安定したチタン等の高融点金属シリサイドの結晶相
であるＣ５４を均一に得るのは、凝集による高抵抗化が
生じるために難しい。
【０００８】また、高融点金属膜が薄いと、高融点金属
シリサイドの準安定高抵抗相であるＣ４９から低抵抗相
であるＣ５４への相転移が不十分となり、この場合、基
板面内のアニール時の温度ムラやアニール前のＴｉ等の
高融点金属のスパッタによる厚さムラは基板面内の抵抗
に敏感に影響し、不均一なものになる。
シリサイドの準安定高抵抗相であるＣ４９から低抵抗相
であるＣ５４への相転移が不十分となり、この場合、基
板面内のアニール時の温度ムラやアニール前のＴｉ等の
高融点金属のスパッタによる厚さムラは基板面内の抵抗
に敏感に影響し、不均一なものになる。
【０００９】更に、加工においてもシリサイドが薄い
と、コンタクトが突き抜けてしまい、コンタクト抵抗が
高抵抗化する。これらのことからサリサイド技術を導入
した場合、ＳＯＩ基板に電界効果トランジスタを形成す
るには、リセス構造を用いずに製造することは困難とな
る。
と、コンタクトが突き抜けてしまい、コンタクト抵抗が
高抵抗化する。これらのことからサリサイド技術を導入
した場合、ＳＯＩ基板に電界効果トランジスタを形成す
るには、リセス構造を用いずに製造することは困難とな
る。
【００１０】従来技術として、特開平８−８３９１３号
公報に記載の技術を用いたリセス構造のＳＯＩ層に形成
された電界効果トランジスタの製造方法について、図５
及び図６を用いて説明する。尚、上記公報に記載の構造
は、ソース及びドレイン部のＳＯＩ層の厚みを寄生抵抗
を低減するため十分厚くし、チャネル部のＳＯＩ層の厚
みを完全空乏化を達成すべく十分に薄くした構造となっ
ている。
公報に記載の技術を用いたリセス構造のＳＯＩ層に形成
された電界効果トランジスタの製造方法について、図５
及び図６を用いて説明する。尚、上記公報に記載の構造
は、ソース及びドレイン部のＳＯＩ層の厚みを寄生抵抗
を低減するため十分厚くし、チャネル部のＳＯＩ層の厚
みを完全空乏化を達成すべく十分に薄くした構造となっ
ている。
【００１１】まず、図５を用いて第１の製造方法を説明
する。
する。
【００１２】最初に、第１の製造方法において、まず、
シリコン基板３１と、埋め込みシリコン酸化膜３２と、
ＳＯＩ層３３で構成されているＳＯＩ基板の上にシリコ
ン酸化膜３５を形成する。次に、ＬＰＣＶＤ（減圧化学
的気相成長）法を用いて、シリコン酸化膜の上にシリコ
ン窒化膜３４を堆積させる。そして、パターニングによ
り、チャネル領域に対応する部分を開口し、シリコン窒
化膜３４を除去し、図５（ａ）に示すような構造とす
る。
シリコン基板３１と、埋め込みシリコン酸化膜３２と、
ＳＯＩ層３３で構成されているＳＯＩ基板の上にシリコ
ン酸化膜３５を形成する。次に、ＬＰＣＶＤ（減圧化学
的気相成長）法を用いて、シリコン酸化膜の上にシリコ
ン窒化膜３４を堆積させる。そして、パターニングによ
り、チャネル領域に対応する部分を開口し、シリコン窒
化膜３４を除去し、図５（ａ）に示すような構造とす
る。
【００１３】次に、酸化を行って、チャネル領域に対応
する部分のＳＯＩ層３３のみを薄くする。この酸化は１
０Åの精度で制御することができるので、最終的なチャ
ネル領域の厚さが所望の値になるように、適宜、酸化条
件を最適化することができる。このようにして、図５
（ｂ）に示すような構造を得る。尚、符号３５ａはロコ
ス酸化膜を示す。そして、シリコン窒化膜３４、シリコ
ン酸化膜３５及びロコス酸化膜３５ａを除去して、図５
（ｃ）に示すような断面構造を得る。
する部分のＳＯＩ層３３のみを薄くする。この酸化は１
０Åの精度で制御することができるので、最終的なチャ
ネル領域の厚さが所望の値になるように、適宜、酸化条
件を最適化することができる。このようにして、図５
（ｂ）に示すような構造を得る。尚、符号３５ａはロコ
ス酸化膜を示す。そして、シリコン窒化膜３４、シリコ
ン酸化膜３５及びロコス酸化膜３５ａを除去して、図５
（ｃ）に示すような断面構造を得る。
【００１４】最後に、通常の電界効果トランジスタ製造
プロセスにしたがって、ゲート酸化を行い、ゲート酸化
膜を形成する。次にゲート電極３６の加工及びソース領
域及びドレイン領域のイオン注入を行い、図５（ｄ）に
示すような構造が実現できる。
プロセスにしたがって、ゲート酸化を行い、ゲート酸化
膜を形成する。次にゲート電極３６の加工及びソース領
域及びドレイン領域のイオン注入を行い、図５（ｄ）に
示すような構造が実現できる。
【００１５】次に、図６を用いて第２の製造方法を説明
する。
する。
【００１６】まず、シリコン基板４４と埋め込みシリコ
ン酸化膜４３とＳＯＩ層４２とからなるＳＯＩ基板に、
通常の電界効果トランジスタ形成プロセスにしたがっ
て、ロコス法による素子分離酸化膜４１を形成し、素子
分離構造とすることにより、図６（ａ）に示すような断
面の構造を得ることができる。次に、パターニングによ
り、ＳＯＩ層４２にチャネル領域となる部分を開口し、
ＳＯＩ層を一部除去する。このときのエッチング条件
は、最終的なチャネル領域の厚さが所望の値になるよう
に適宜最適化し、ソース領域とドレイン領域とに挟まれ
たチャネル領域を形成する。
ン酸化膜４３とＳＯＩ層４２とからなるＳＯＩ基板に、
通常の電界効果トランジスタ形成プロセスにしたがっ
て、ロコス法による素子分離酸化膜４１を形成し、素子
分離構造とすることにより、図６（ａ）に示すような断
面の構造を得ることができる。次に、パターニングによ
り、ＳＯＩ層４２にチャネル領域となる部分を開口し、
ＳＯＩ層を一部除去する。このときのエッチング条件
は、最終的なチャネル領域の厚さが所望の値になるよう
に適宜最適化し、ソース領域とドレイン領域とに挟まれ
たチャネル領域を形成する。
【００１７】次に、パターニング用のレジストを除去し
た後に、図６（ｂ）に示すような断面構造を得ることが
できる。続いて、チャネル領域、ソース領域、ドレイン
領域を構成するＳＯＩ層４２の表面を酸化し、シリコン
酸化膜４５を形成し、その上に、シリコン窒化膜４６を
堆積する。更に、異方性エッチングにより、シリコン窒
化膜のみを選択的に除去し、チャネル領域とソース領域
との境界及びチャネル領域とドレイン領域との境界のそ
れぞれの段差部分の側壁のみにシリコン窒化膜４６を残
す。このようなプロセスを経て、図６（ｃ）に示すよう
な断面構造が得られる。最後に、ゲート電極材料を全面
に堆積して、エッチバック法により埋め込みのゲート電
極４７を形成する。最後に、ソース領域とドレイン領域
とに対するイオン注入を行って、図６（ｄ）に示すよう
な構造を完成する。
た後に、図６（ｂ）に示すような断面構造を得ることが
できる。続いて、チャネル領域、ソース領域、ドレイン
領域を構成するＳＯＩ層４２の表面を酸化し、シリコン
酸化膜４５を形成し、その上に、シリコン窒化膜４６を
堆積する。更に、異方性エッチングにより、シリコン窒
化膜のみを選択的に除去し、チャネル領域とソース領域
との境界及びチャネル領域とドレイン領域との境界のそ
れぞれの段差部分の側壁のみにシリコン窒化膜４６を残
す。このようなプロセスを経て、図６（ｃ）に示すよう
な断面構造が得られる。最後に、ゲート電極材料を全面
に堆積して、エッチバック法により埋め込みのゲート電
極４７を形成する。最後に、ソース領域とドレイン領域
とに対するイオン注入を行って、図６（ｄ）に示すよう
な構造を完成する。
【００１８】また、他の従来技術として、図７に示すよ
うな技術が提案されている。
うな技術が提案されている。
【００１９】まず、図７（ａ）、（ｂ）に示すように、
チャネル部にロコス工程を適用することにより凹部を形
成する。尚、図７（ａ）は図５（ａ）と同一構造であ
る。続いて、図７（ｃ）に示すように、ロコス酸化膜の
抑えの膜であるシリコン窒化膜５１を除去せずにゲート
酸化膜形成、ＣＶＤ多結晶シリコン膜５６を全面に形成
する。続いて、シリコン窒化膜５１表面まで多結晶シリ
コン膜５６をエッチバックする。これに、通常のプロセ
スでソース領域、ドレイン領域を形成し、図７（ｄ）の
ようなリセス構造を有するＳＯＩトランジスタが完成す
る。尚、符号５２はＳＯＩ層、５３は埋め込みシリコン
酸化膜、５４はシリコン基板、５５、５７はシリコン酸
化膜を示す。
チャネル部にロコス工程を適用することにより凹部を形
成する。尚、図７（ａ）は図５（ａ）と同一構造であ
る。続いて、図７（ｃ）に示すように、ロコス酸化膜の
抑えの膜であるシリコン窒化膜５１を除去せずにゲート
酸化膜形成、ＣＶＤ多結晶シリコン膜５６を全面に形成
する。続いて、シリコン窒化膜５１表面まで多結晶シリ
コン膜５６をエッチバックする。これに、通常のプロセ
スでソース領域、ドレイン領域を形成し、図７（ｄ）の
ようなリセス構造を有するＳＯＩトランジスタが完成す
る。尚、符号５２はＳＯＩ層、５３は埋め込みシリコン
酸化膜、５４はシリコン基板、５５、５７はシリコン酸
化膜を示す。
【００２０】
【発明が解決しようとする課題】上述の従来の構造及び
形成方法を今後微細化の進む実際のＬＳＩに適用するに
は、以下の課題を全てクリアする必要がある。尚、以
下、ロコス端とは平坦なロコス底部を含まない、ロコス
酸化膜端部によって画定されるＳＯＩ層部分を指し、上
記ロコス酸化膜端部には、バーズビーク全体が含まれ
る。
形成方法を今後微細化の進む実際のＬＳＩに適用するに
は、以下の課題を全てクリアする必要がある。尚、以
下、ロコス端とは平坦なロコス底部を含まない、ロコス
酸化膜端部によって画定されるＳＯＩ層部分を指し、上
記ロコス酸化膜端部には、バーズビーク全体が含まれ
る。
【００２１】まず、第１の課題としては、現行技術にお
いてリセス構造のトランジスタを形成する上では、チャ
ネル形成部のＳＯＩ層表面を低ダメージ化するには、ド
ライエッチングではなくロコス技術により形成する必要
がある。
いてリセス構造のトランジスタを形成する上では、チャ
ネル形成部のＳＯＩ層表面を低ダメージ化するには、ド
ライエッチングではなくロコス技術により形成する必要
がある。
【００２２】また、第２の課題として、ロコス技術を用
いた場合、ロコス端は形成時に発生する応力による結晶
欠陥が入りやすく、結晶欠陥に起因するリーク電流が発
生すること、プロセス上バーズビークの伸びは制御が難
しいこと、ロコス端の段差を含むチャネルとする場合、
安定したチャネル注入が難しくなることという３点か
ら、ゲート電極をロコス端とオーバーラップせず、ロコ
ス端より内側、更に望ましくは平坦部に形成する必要が
ある。
いた場合、ロコス端は形成時に発生する応力による結晶
欠陥が入りやすく、結晶欠陥に起因するリーク電流が発
生すること、プロセス上バーズビークの伸びは制御が難
しいこと、ロコス端の段差を含むチャネルとする場合、
安定したチャネル注入が難しくなることという３点か
ら、ゲート電極をロコス端とオーバーラップせず、ロコ
ス端より内側、更に望ましくは平坦部に形成する必要が
ある。
【００２３】また、第３の課題として、セルフアライン
注入により、ソース／ドレイン領域を形成するには、ゲ
ート電極側壁が基板面に対して、垂直である必要があ
る。
注入により、ソース／ドレイン領域を形成するには、ゲ
ート電極側壁が基板面に対して、垂直である必要があ
る。
【００２４】また、第４の課題として、リセス部形成及
びゲート電極形成に２枚のマスクが必要となり、その分
のマージンが必要となる。このため、この従来技術は微
細化には不向きである。また、ゲート電極のずれによる
特性のばらつきも生ずる。そこで、微細化及び特性の安
定のためにはリセス部とゲート電極とをセルフアライン
で形成する必要がある。
びゲート電極形成に２枚のマスクが必要となり、その分
のマージンが必要となる。このため、この従来技術は微
細化には不向きである。また、ゲート電極のずれによる
特性のばらつきも生ずる。そこで、微細化及び特性の安
定のためにはリセス部とゲート電極とをセルフアライン
で形成する必要がある。
【００２５】また、第５の課題として、サイサイド技術
においては、ソース／ドレイン領域とゲート電極とがシ
リサイドによるブリッジングでショートを生じさせない
ためには、ゲート電極にＣＶＤ絶縁膜によるサイドウォ
ールを形成する必要がある。このため、ゲート電極の側
壁はソース／ドレイン領域へのセルフアライン注入の場
合と同様に基板面に対しある程度垂直で段差がある必要
がある。
においては、ソース／ドレイン領域とゲート電極とがシ
リサイドによるブリッジングでショートを生じさせない
ためには、ゲート電極にＣＶＤ絶縁膜によるサイドウォ
ールを形成する必要がある。このため、ゲート電極の側
壁はソース／ドレイン領域へのセルフアライン注入の場
合と同様に基板面に対しある程度垂直で段差がある必要
がある。
【００２６】以上のことから、まず、図５に示す従来技
術では、ロコス技術を用いているものの、セルフアライ
ンでなく、上記第４の課題を有している。また、ロコス
端にチャネル領域があるため、リーク電流が発生し、電
界効果トランジスタの特性が劣化し、第２の課題を有し
ている。
術では、ロコス技術を用いているものの、セルフアライ
ンでなく、上記第４の課題を有している。また、ロコス
端にチャネル領域があるため、リーク電流が発生し、電
界効果トランジスタの特性が劣化し、第２の課題を有し
ている。
【００２７】また、図６に示す従来技術で、凹部に対し
てロコス技術によってリセス構造を作っておらず、ＳＯ
Ｉ層に対して直接ドライエッチングを行っているため、
第１の課題を有している。また、ゲート電極の表面とソ
ース／ドレイン領域表面がほぼ同一位置にあるため、す
なわち、ゲート電極が凹部のくぼみに埋め込まれている
ため、サリサイド技術を導入した場合、ブリッジングが
生じ、ゲートとソース及びドレイン領域がショートする
可能性が大きい。
てロコス技術によってリセス構造を作っておらず、ＳＯ
Ｉ層に対して直接ドライエッチングを行っているため、
第１の課題を有している。また、ゲート電極の表面とソ
ース／ドレイン領域表面がほぼ同一位置にあるため、す
なわち、ゲート電極が凹部のくぼみに埋め込まれている
ため、サリサイド技術を導入した場合、ブリッジングが
生じ、ゲートとソース及びドレイン領域がショートする
可能性が大きい。
【００２８】更に、図７に示す従来技術では、ゲート電
極がロコス端とオーバーラップしており、且つ、ゲート
電極側壁が垂直でないため、ソース及びドレイン領域の
注入及びチャネル領域への注入の制御が難しく、上記第
２及び第３の課題を有する。また、サリサイド技術を導
入した場合、ゲート電極側壁が垂直でないため、ゲート
電極側壁にサイドウォールを形成しにくく、上記第５の
課題を有する。
極がロコス端とオーバーラップしており、且つ、ゲート
電極側壁が垂直でないため、ソース及びドレイン領域の
注入及びチャネル領域への注入の制御が難しく、上記第
２及び第３の課題を有する。また、サリサイド技術を導
入した場合、ゲート電極側壁が垂直でないため、ゲート
電極側壁にサイドウォールを形成しにくく、上記第５の
課題を有する。
【００２９】
【課題を解決するための手段】請求項１に記載の本発明
の半導体装置の製造方法は、ウエハの基板上に第１絶縁
膜を介して形成されたＳＯＩ層上にロコス酸化膜抑え膜
を形成する工程と、チャネル領域に対応する領域の上記
抑え膜に開口部を形成する工程と、上記開口部を有する
抑え膜をマスクに、上記ＳＯＩ層を熱酸化し、ロコス酸
化膜を形成した後、該ロコス酸化膜を除去することによ
り、チャネル領域を画定する凹部を上記ＳＯＩ層に設け
る工程と、上記ウエハ全面に第２絶縁膜を堆積し、上記
第２絶縁膜を異方性エッチングして、上記抑え膜の開口
部を画定している側壁に第１サイドウォールを形成する
工程と、上記開口部内のＳＯＩ層表面を露出させて、該
ＳＯＩ層表面上にゲート絶縁膜を形成した後、上記開口
部内にゲート電極となる多結晶シリコン膜を、該多結晶
シリコン膜表面の高さが上記抑え膜表面の高さ以下にな
るように形成する工程と、上記抑え膜及び第１サイドウ
ォールを除去し、上記ゲート電極をマスクに、上記ＳＯ
Ｉ層にイオン注入を行って、ソース／ドレイン領域を形
成する工程とを有することを特徴とするものである。
の半導体装置の製造方法は、ウエハの基板上に第１絶縁
膜を介して形成されたＳＯＩ層上にロコス酸化膜抑え膜
を形成する工程と、チャネル領域に対応する領域の上記
抑え膜に開口部を形成する工程と、上記開口部を有する
抑え膜をマスクに、上記ＳＯＩ層を熱酸化し、ロコス酸
化膜を形成した後、該ロコス酸化膜を除去することによ
り、チャネル領域を画定する凹部を上記ＳＯＩ層に設け
る工程と、上記ウエハ全面に第２絶縁膜を堆積し、上記
第２絶縁膜を異方性エッチングして、上記抑え膜の開口
部を画定している側壁に第１サイドウォールを形成する
工程と、上記開口部内のＳＯＩ層表面を露出させて、該
ＳＯＩ層表面上にゲート絶縁膜を形成した後、上記開口
部内にゲート電極となる多結晶シリコン膜を、該多結晶
シリコン膜表面の高さが上記抑え膜表面の高さ以下にな
るように形成する工程と、上記抑え膜及び第１サイドウ
ォールを除去し、上記ゲート電極をマスクに、上記ＳＯ
Ｉ層にイオン注入を行って、ソース／ドレイン領域を形
成する工程とを有することを特徴とするものである。
【００３０】また、請求項２に記載の本発明の半導体装
置の製造方法は、上記ソース／ドレイン領域形成後、上
記ウエハ全面に第３絶縁膜を堆積し、この第３絶縁膜を
異方性エッチングして上記ゲート電極側壁に第２サイド
ウォールを形成する工程と、上記ウエハ全面に高融点金
属膜を形成し、該高融点金属膜を熱処理して、上記ゲー
ト電極及びソース／ドレイン領域上に高融点金属シリサ
イド膜を形成する工程とを有することを特徴とする、請
求項１に記載の半導体装置の製造方法である。
置の製造方法は、上記ソース／ドレイン領域形成後、上
記ウエハ全面に第３絶縁膜を堆積し、この第３絶縁膜を
異方性エッチングして上記ゲート電極側壁に第２サイド
ウォールを形成する工程と、上記ウエハ全面に高融点金
属膜を形成し、該高融点金属膜を熱処理して、上記ゲー
ト電極及びソース／ドレイン領域上に高融点金属シリサ
イド膜を形成する工程とを有することを特徴とする、請
求項１に記載の半導体装置の製造方法である。
【００３１】また、請求項３に記載の本発明の半導体装
置の製造方法は、ウエハの基板上に第４絶縁膜を介して
形成されたＳＯＩ層上にロコス酸化膜抑え膜を形成する
工程と、チャネル領域に対応する領域の上記抑え膜に開
口部を形成する工程と、上記開口部を有する抑え膜をマ
スクに、上記ＳＯＩ層を熱酸化し、ロコス酸化膜を形成
した後、該ロコス酸化膜を除去することにより、チャネ
ル領域を画定する凹部を上記ＳＯＩ層に設ける工程と、
上記ウエハ全面に第５絶縁膜を堆積し、上記第５絶縁膜
を異方性エッチングして、上記抑え膜の開口部を画定し
ている側壁に第３サイドウォールを形成する工程と、上
記開口部内のＳＯＩ層表面を露出させて、該ＳＯＩ層表
面上にゲート絶縁膜を形成した後、上記開口部内にゲー
ト電極となる多結晶シリコン膜を、該多結晶シリコン膜
表面の高さが上記抑え膜表面の高さ以下になるように形
成する工程と、上記抑え膜及び第３サイドウォールを除
去し、上記ゲート電極をマスクに、上記ＳＯＩ層にイオ
ン注入を行って、低濃度ソース／ドレイン領域を形成す
る工程と、上記ウエハ全面に第６絶縁膜を堆積し、該第
６絶縁膜を異方性エッチングして、上記ゲート電極側壁
に第４サイドウォールを形成し、上記ゲート電極及び上
記第４サイドウォールをマスクに、上記ＳＯＩ層にイオ
ン注入を行って、高濃度ソース／ドレイン領域を形成す
る工程とを有することを特徴とするものである。
置の製造方法は、ウエハの基板上に第４絶縁膜を介して
形成されたＳＯＩ層上にロコス酸化膜抑え膜を形成する
工程と、チャネル領域に対応する領域の上記抑え膜に開
口部を形成する工程と、上記開口部を有する抑え膜をマ
スクに、上記ＳＯＩ層を熱酸化し、ロコス酸化膜を形成
した後、該ロコス酸化膜を除去することにより、チャネ
ル領域を画定する凹部を上記ＳＯＩ層に設ける工程と、
上記ウエハ全面に第５絶縁膜を堆積し、上記第５絶縁膜
を異方性エッチングして、上記抑え膜の開口部を画定し
ている側壁に第３サイドウォールを形成する工程と、上
記開口部内のＳＯＩ層表面を露出させて、該ＳＯＩ層表
面上にゲート絶縁膜を形成した後、上記開口部内にゲー
ト電極となる多結晶シリコン膜を、該多結晶シリコン膜
表面の高さが上記抑え膜表面の高さ以下になるように形
成する工程と、上記抑え膜及び第３サイドウォールを除
去し、上記ゲート電極をマスクに、上記ＳＯＩ層にイオ
ン注入を行って、低濃度ソース／ドレイン領域を形成す
る工程と、上記ウエハ全面に第６絶縁膜を堆積し、該第
６絶縁膜を異方性エッチングして、上記ゲート電極側壁
に第４サイドウォールを形成し、上記ゲート電極及び上
記第４サイドウォールをマスクに、上記ＳＯＩ層にイオ
ン注入を行って、高濃度ソース／ドレイン領域を形成す
る工程とを有することを特徴とするものである。
【００３２】また、請求項４に記載の本発明の半導体装
置の製造方法は、上記高濃度ソース／ドレイン領域形成
後、上記ウエハ全面に第７絶縁膜を堆積し、該第７絶縁
膜を異方性エッチングして上記ゲート電極側壁に第２サ
イドウォールを形成する工程と、上記ウエハ全面に高融
点金属膜を形成し、該高融点金属膜を熱処理して、上記
ゲート電極及び高濃度ソース領域／ドレイン領域上に高
融点金属シリサイド膜を形成する工程とを有することを
特徴とする、請求項３に記載の半導体装置の製造方法で
ある。
置の製造方法は、上記高濃度ソース／ドレイン領域形成
後、上記ウエハ全面に第７絶縁膜を堆積し、該第７絶縁
膜を異方性エッチングして上記ゲート電極側壁に第２サ
イドウォールを形成する工程と、上記ウエハ全面に高融
点金属膜を形成し、該高融点金属膜を熱処理して、上記
ゲート電極及び高濃度ソース領域／ドレイン領域上に高
融点金属シリサイド膜を形成する工程とを有することを
特徴とする、請求項３に記載の半導体装置の製造方法で
ある。
【００３３】また、請求項５に記載の本発明の半導体装
置の製造方法は、上記ロコス酸化膜の形成のためのＳＯ
Ｉ層の熱酸化及びロコス酸化膜の除去を複数回に分けて
行うことを特徴とする、請求項１乃至請求項４のいずれ
かに記載の半導体装置の製造方法である。
置の製造方法は、上記ロコス酸化膜の形成のためのＳＯ
Ｉ層の熱酸化及びロコス酸化膜の除去を複数回に分けて
行うことを特徴とする、請求項１乃至請求項４のいずれ
かに記載の半導体装置の製造方法である。
【００３４】更に、請求項６に記載の本発明の半導体装
置の製造方法は、上記抑え膜はウエハ側からシリコン酸
化膜とシリコン窒化膜とが順次形成されてなることを特
徴とする、請求項１乃至請求項５のいずれかに記載の半
導体装置の製造方法である。
置の製造方法は、上記抑え膜はウエハ側からシリコン酸
化膜とシリコン窒化膜とが順次形成されてなることを特
徴とする、請求項１乃至請求項５のいずれかに記載の半
導体装置の製造方法である。
【００３５】
【発明の実施の形態】以下、実施の形態に基づいて本発
明について詳細に説明する。
明について詳細に説明する。
【００３６】図１は第１の本発明の実施の形態の半導体
装置の製造工程図、図２は図１に示す工程で製造された
半導体装置の構造断面図、図３は本発明の第２の実施の
形態の半導体装置の製造工程図、図４は図３に示す工程
で製造された半導体装置の構造断面図である。
装置の製造工程図、図２は図１に示す工程で製造された
半導体装置の構造断面図、図３は本発明の第２の実施の
形態の半導体装置の製造工程図、図４は図３に示す工程
で製造された半導体装置の構造断面図である。
【００３７】以下、図１を用いて、本発明の第１の実施
の形態の半導体装置の製造工程を説明する。
の形態の半導体装置の製造工程を説明する。
【００３８】まず、支持基板１上に埋め込み酸化膜２を
介して形成されたＳＯＩ層３が形成されたＳＯＩ基板
（例えば、ＳＩＭＯＸ：Ｓｅｐｅｒａｔｉｏｎ ｂｙ
Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）のＳＯＩ層３の厚
さを酸化及びウエット処理により、約１００ｎｍに制御
する。または、酸素注入の深さ位置をＳＯＩ層３が１０
０ｎｍとなる位置に注入する（図１（ａ））。
介して形成されたＳＯＩ層３が形成されたＳＯＩ基板
（例えば、ＳＩＭＯＸ：Ｓｅｐｅｒａｔｉｏｎ ｂｙ
Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）のＳＯＩ層３の厚
さを酸化及びウエット処理により、約１００ｎｍに制御
する。または、酸素注入の深さ位置をＳＯＩ層３が１０
０ｎｍとなる位置に注入する（図１（ａ））。
【００３９】続いて、素子分離膜４を形成後、凹部形成
箇所をロコス酸化するための抑え膜を形成する。即ち、
ＳＯＩ層３表面を約１０ｎｍ酸化してシリコン酸化膜５
を形成し、続いてシリコン窒化膜６を約３００ｎｍ形成
する。尚、シリコン窒化膜６はロコス酸化膜の形状を制
御すると同時にゲート電極形状も制御する要素を含み、
厚いほどゲート電極の側壁が基板面に対して垂直に近い
ものが得られる。続いて通常のロコス工程のフォトリソ
グラフィ、エッチングにより、幅０．７μｍのパターニ
ングを行う。続いてチャネル部のＳＯＩ層３の厚さを約
５０ｎｍとするため、約１００ｎｍのロコス酸化膜７を
形成する（図１（ｂ））。
箇所をロコス酸化するための抑え膜を形成する。即ち、
ＳＯＩ層３表面を約１０ｎｍ酸化してシリコン酸化膜５
を形成し、続いてシリコン窒化膜６を約３００ｎｍ形成
する。尚、シリコン窒化膜６はロコス酸化膜の形状を制
御すると同時にゲート電極形状も制御する要素を含み、
厚いほどゲート電極の側壁が基板面に対して垂直に近い
ものが得られる。続いて通常のロコス工程のフォトリソ
グラフィ、エッチングにより、幅０．７μｍのパターニ
ングを行う。続いてチャネル部のＳＯＩ層３の厚さを約
５０ｎｍとするため、約１００ｎｍのロコス酸化膜７を
形成する（図１（ｂ））。
【００４０】次に、希フッ酸によりロコス酸化膜７を全
て除去する。尚、ここでロコス酸化・除去を数回に分け
て行うと、ロコス端での抑えの膜からの応力の影響が少
なくなるため、ゲート電極形成領域の平坦部を広くで
き、また、ロコス酸化膜７の端部でのＳＯＩ層内への応
力が低減できる。続いて、ＣＶＤ酸化膜を約１００ｎｍ
形成し、異方性エッチングにより抑えの膜の側壁にＣＶ
Ｄ酸化膜からなるサイドウォール８を残す（図１
（ｃ））。この際、ＳＯＩ層３表面にプラズマダメージ
が入らないようにＣＶＤ酸化膜を約１０ｎｍ残し途中で
異方性エッチングを終了させる。その後、ＳＯＩ層３に
しきい値制御のため、加速エネルギーを４０ｋｅＶ、ド
ーズ量を４×１０12ｃｍ-2のボロンイオン注入を行う。
て除去する。尚、ここでロコス酸化・除去を数回に分け
て行うと、ロコス端での抑えの膜からの応力の影響が少
なくなるため、ゲート電極形成領域の平坦部を広くで
き、また、ロコス酸化膜７の端部でのＳＯＩ層内への応
力が低減できる。続いて、ＣＶＤ酸化膜を約１００ｎｍ
形成し、異方性エッチングにより抑えの膜の側壁にＣＶ
Ｄ酸化膜からなるサイドウォール８を残す（図１
（ｃ））。この際、ＳＯＩ層３表面にプラズマダメージ
が入らないようにＣＶＤ酸化膜を約１０ｎｍ残し途中で
異方性エッチングを終了させる。その後、ＳＯＩ層３に
しきい値制御のため、加速エネルギーを４０ｋｅＶ、ド
ーズ量を４×１０12ｃｍ-2のボロンイオン注入を行う。
【００４１】次に、ウエットエッチングによりチャネル
部表面のＣＶＤ酸化膜を除去及び洗浄を行い、ゲート酸
化膜９を約１０ｎｍ形成する。尚、このウエットエッチ
ングに関しては、サイドウォールのＣＶＤ酸化膜が消失
しないよう、オーバーエッチングは５０％程度で行う
（酸化膜換算で約１５ｎｍ程度とする）。
部表面のＣＶＤ酸化膜を除去及び洗浄を行い、ゲート酸
化膜９を約１０ｎｍ形成する。尚、このウエットエッチ
ングに関しては、サイドウォールのＣＶＤ酸化膜が消失
しないよう、オーバーエッチングは５０％程度で行う
（酸化膜換算で約１５ｎｍ程度とする）。
【００４２】次に、ＣＶＤ多結晶シリコンを全面に約５
００ｎｍ形成する。多結晶シリコンをゲート電極断面が
長方形に近い形、即ち、ゲート電極側壁が基板表面に垂
直、且つ直線となるよう、多結晶シリコンを約２００ｎ
ｍまでドライエッチングあるいはＣＭＰ法によりエッチ
バックし、ゲート電極となるポリシリコン１０を形成す
る（図１（ｄ））。
００ｎｍ形成する。多結晶シリコンをゲート電極断面が
長方形に近い形、即ち、ゲート電極側壁が基板表面に垂
直、且つ直線となるよう、多結晶シリコンを約２００ｎ
ｍまでドライエッチングあるいはＣＭＰ法によりエッチ
バックし、ゲート電極となるポリシリコン１０を形成す
る（図１（ｄ））。
【００４３】次に、ロコス酸化膜７の抑えのシリコン窒
化膜６及び酸化膜５とサイドウォールの酸化膜８をそれ
ぞれリン酸、フッ酸により除去する。以上の工程によっ
て、線幅約０．５μｍのゲート電極１０が形成される。
続いて表面にＣＶＤ酸化膜を約１０ｎｍ形成した後、ソ
ース／ドレイン領域１２及びゲート電極１０へ注入エネ
ルギーを５０ｋｅＶ、ドーズ量を３×１０15ｃｍ-2でリ
ンをイオン注入し、９００℃、２０分間で拡散を行う。
続いて、ＣＶＤ酸化膜１３を全面に約１００ｎｍ形成す
る（図１（ｅ））。尚、符号１１はチャネル領域を示
す。
化膜６及び酸化膜５とサイドウォールの酸化膜８をそれ
ぞれリン酸、フッ酸により除去する。以上の工程によっ
て、線幅約０．５μｍのゲート電極１０が形成される。
続いて表面にＣＶＤ酸化膜を約１０ｎｍ形成した後、ソ
ース／ドレイン領域１２及びゲート電極１０へ注入エネ
ルギーを５０ｋｅＶ、ドーズ量を３×１０15ｃｍ-2でリ
ンをイオン注入し、９００℃、２０分間で拡散を行う。
続いて、ＣＶＤ酸化膜１３を全面に約１００ｎｍ形成す
る（図１（ｅ））。尚、符号１１はチャネル領域を示
す。
【００４４】次に、異方性エッチングで若干ソース／ド
レイン領域１２表面に酸化膜を残し、ゲート電極１０側
壁にサイドウォール１３を形成し、ウエットエッチング
により、残った酸化膜を除去する。続いて、Ｔｉ膜１４
を６０ｎｍスパッタリングにより形成する（図１
（ｆ））。
レイン領域１２表面に酸化膜を残し、ゲート電極１０側
壁にサイドウォール１３を形成し、ウエットエッチング
により、残った酸化膜を除去する。続いて、Ｔｉ膜１４
を６０ｎｍスパッタリングにより形成する（図１
（ｆ））。
【００４５】次に、６００℃、１０秒間の熱処理により
高抵抗相であるＣ４９のシリサイド膜１５をゲート電極
１０及びソース／ドレイン領域１２上に形成する。次
に、未反応Ｔｉ膜１４を硫酸と過酸化水素水で除去し、
更に８００℃、６０秒間の熱処理により、Ｃ５４の低抵
抗相を得る。これにより、図１（ｇ）のような断面構造
が得られる。続いて、ＣＶＤ酸化膜から成る層間絶縁膜
１６を８００ｎｍ形成し、ＣＭＰによる平坦化を行い、
通常のコンタクト工程及び配線工程を経て、図２に示す
ような電界効果トランジスタが得られる。尚、符号１７
は配線を示す。
高抵抗相であるＣ４９のシリサイド膜１５をゲート電極
１０及びソース／ドレイン領域１２上に形成する。次
に、未反応Ｔｉ膜１４を硫酸と過酸化水素水で除去し、
更に８００℃、６０秒間の熱処理により、Ｃ５４の低抵
抗相を得る。これにより、図１（ｇ）のような断面構造
が得られる。続いて、ＣＶＤ酸化膜から成る層間絶縁膜
１６を８００ｎｍ形成し、ＣＭＰによる平坦化を行い、
通常のコンタクト工程及び配線工程を経て、図２に示す
ような電界効果トランジスタが得られる。尚、符号１７
は配線を示す。
【００４６】次に、図３を用いて、第２の本発明の実施
の形態の、ソース／ドレイン領域が低濃度領域と高濃度
領域とからなるＬＤＤ構造の電界効果トランジスタを有
する半導体装置の製造工程を説明する。
の形態の、ソース／ドレイン領域が低濃度領域と高濃度
領域とからなるＬＤＤ構造の電界効果トランジスタを有
する半導体装置の製造工程を説明する。
【００４７】まず、支持基板１上に埋め込み酸化膜２を
介して形成されたＳＯＩ層３が形成されたＳＯＩ基板
（例えば、ＳＩＭＯＸ：Ｓｅｐｅｒａｔｉｏｎ ｂｙ
Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）のＳＯＩ層３の厚
さを酸化及びウエット処理により、約１００ｎｍに制御
する。または、酸素注入の深さ位置をＳＯＩ層３が１０
０ｎｍとなる位置に注入する（図３（ａ））。
介して形成されたＳＯＩ層３が形成されたＳＯＩ基板
（例えば、ＳＩＭＯＸ：Ｓｅｐｅｒａｔｉｏｎ ｂｙ
Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）のＳＯＩ層３の厚
さを酸化及びウエット処理により、約１００ｎｍに制御
する。または、酸素注入の深さ位置をＳＯＩ層３が１０
０ｎｍとなる位置に注入する（図３（ａ））。
【００４８】続いて、素子分離膜４を形成後、凹部形成
箇所をロコス酸化するための抑え膜を形成する。即ち、
ＳＯＩ層３表面を約１０ｎｍ酸化してシリコン酸化膜５
を形成し、続いてシリコン窒化膜６を約３００ｎｍ形成
する。尚、シリコン窒化膜６はロコス酸化膜の形状を制
御すると同時にゲート電極形状も制御する要素を含み、
厚いほどゲート電極の側壁が基板面に対して垂直に近い
ものが得られる。続いて通常のロコス工程のフォトリソ
グラフィ、エッチングにより、幅０．７μｍのパターニ
ングを行う。続いてチャネル部のＳＯＩ層３の厚さを約
５０ｎｍとするため、約１００ｎｍのロコス酸化膜７を
形成する（図３（ｂ））。
箇所をロコス酸化するための抑え膜を形成する。即ち、
ＳＯＩ層３表面を約１０ｎｍ酸化してシリコン酸化膜５
を形成し、続いてシリコン窒化膜６を約３００ｎｍ形成
する。尚、シリコン窒化膜６はロコス酸化膜の形状を制
御すると同時にゲート電極形状も制御する要素を含み、
厚いほどゲート電極の側壁が基板面に対して垂直に近い
ものが得られる。続いて通常のロコス工程のフォトリソ
グラフィ、エッチングにより、幅０．７μｍのパターニ
ングを行う。続いてチャネル部のＳＯＩ層３の厚さを約
５０ｎｍとするため、約１００ｎｍのロコス酸化膜７を
形成する（図３（ｂ））。
【００４９】次に、希フッ酸によりロコス酸化膜７を全
て除去する。尚、ここでロコス酸化・除去を数回に分け
て行うと、ロコス端での抑えの膜からの応力の影響が少
なくなるため、ゲート電極形成領域の平坦部を広くで
き、また、ロコス酸化膜７の端部でのＳＯＩ層内への応
力が低減できる。続いて、ＣＶＤ酸化膜を約１００ｎｍ
形成し、異方性エッチングにより抑えの膜の側壁にＣＶ
Ｄ酸化膜からなるサイドウォール８を残す（図３
（ｃ））。この際、ＳＯＩ層３表面にプラズマダメージ
が入らないようにＣＶＤ酸化膜を約１０ｎｍ残し途中で
異方性エッチングを終了させる。その後、ＳＯＩ層３に
しきい値制御のため、加速エネルギーを４０ｋｅＶ、ド
ーズ量を４×１０12ｃｍ-2のボロンイオン注入を行う。
て除去する。尚、ここでロコス酸化・除去を数回に分け
て行うと、ロコス端での抑えの膜からの応力の影響が少
なくなるため、ゲート電極形成領域の平坦部を広くで
き、また、ロコス酸化膜７の端部でのＳＯＩ層内への応
力が低減できる。続いて、ＣＶＤ酸化膜を約１００ｎｍ
形成し、異方性エッチングにより抑えの膜の側壁にＣＶ
Ｄ酸化膜からなるサイドウォール８を残す（図３
（ｃ））。この際、ＳＯＩ層３表面にプラズマダメージ
が入らないようにＣＶＤ酸化膜を約１０ｎｍ残し途中で
異方性エッチングを終了させる。その後、ＳＯＩ層３に
しきい値制御のため、加速エネルギーを４０ｋｅＶ、ド
ーズ量を４×１０12ｃｍ-2のボロンイオン注入を行う。
【００５０】次に、ウエットエッチングによりチャネル
部表面のＣＶＤ酸化膜を除去及び洗浄を行い、ゲート酸
化膜９を約１０ｎｍ形成する。尚、このウエットエッチ
ングに関しては、サイドウォールのＣＶＤ酸化膜が消失
しないよう、オーバーエッチングは５０％程度で行う
（酸化膜換算で約１５ｎｍ程度とする）。
部表面のＣＶＤ酸化膜を除去及び洗浄を行い、ゲート酸
化膜９を約１０ｎｍ形成する。尚、このウエットエッチ
ングに関しては、サイドウォールのＣＶＤ酸化膜が消失
しないよう、オーバーエッチングは５０％程度で行う
（酸化膜換算で約１５ｎｍ程度とする）。
【００５１】次に、ＣＶＤ多結晶シリコンを全面に約５
００ｎｍ形成する。多結晶シリコンをゲート電極断面が
長方形に近い形、即ち、ゲート電極側壁が基板表面に垂
直、且つ直線となるよう、多結晶シリコンを約２００ｎ
ｍまでドライエッチングあるいはＣＭＰ法によりエッチ
バックし、ゲート電極となるポリシリコン１０を形成す
る（図３（ｄ））。
００ｎｍ形成する。多結晶シリコンをゲート電極断面が
長方形に近い形、即ち、ゲート電極側壁が基板表面に垂
直、且つ直線となるよう、多結晶シリコンを約２００ｎ
ｍまでドライエッチングあるいはＣＭＰ法によりエッチ
バックし、ゲート電極となるポリシリコン１０を形成す
る（図３（ｄ））。
【００５２】次に、ロコス酸化膜７の抑えのシリコン窒
化膜６及び酸化膜５とサイドウォールの酸化膜８をそれ
ぞれリン酸、フッ酸により除去する。以上の工程によっ
て線幅約０．５μｍのゲート電極が形成される。続い
て、表面にＣＶＤ酸化膜を約１０ｎｍ形成した後、低濃
度ソース／ドレイン領域１８を形成するため、ゲート電
極１０をマスクに注入エネルギーを３０ｋｅＶ、ドーズ
量を４×１０12ｃｍ-2でリンをイオン注入する。続い
て、ＣＶＤ酸化膜１３を全面に約１００ｎｍ形成する
（図３（ｅ））。尚、符号１１はチャネル領域を示す。
化膜６及び酸化膜５とサイドウォールの酸化膜８をそれ
ぞれリン酸、フッ酸により除去する。以上の工程によっ
て線幅約０．５μｍのゲート電極が形成される。続い
て、表面にＣＶＤ酸化膜を約１０ｎｍ形成した後、低濃
度ソース／ドレイン領域１８を形成するため、ゲート電
極１０をマスクに注入エネルギーを３０ｋｅＶ、ドーズ
量を４×１０12ｃｍ-2でリンをイオン注入する。続い
て、ＣＶＤ酸化膜１３を全面に約１００ｎｍ形成する
（図３（ｅ））。尚、符号１１はチャネル領域を示す。
【００５３】次に、異方性エッチングで若干低濃度ソー
ス／ドレイン領域１８表面に酸化膜を残し、ゲート電極
１０側壁にサイドウォール１３を形成し、ゲート電極１
０及びサイドウォール１３をマスクに高濃度ソース／ド
レイン領域１９形成のため、注入エネルギー５０ｋｅ
Ｖ、ドーズ量を３×１０15ｃｍ-2でリンをイオン注入
し、９００℃、２０分間で拡散を行う（図３（ｆ））。
ス／ドレイン領域１８表面に酸化膜を残し、ゲート電極
１０側壁にサイドウォール１３を形成し、ゲート電極１
０及びサイドウォール１３をマスクに高濃度ソース／ド
レイン領域１９形成のため、注入エネルギー５０ｋｅ
Ｖ、ドーズ量を３×１０15ｃｍ-2でリンをイオン注入
し、９００℃、２０分間で拡散を行う（図３（ｆ））。
【００５４】次に、ソース・ドレイン領域表面及びゲー
ト電極表面の酸化膜をフッ酸で除去した後、Ｔｉ膜１４
を６０ｎｍスパッタリングにより形成する（図３
（ｇ））。
ト電極表面の酸化膜をフッ酸で除去した後、Ｔｉ膜１４
を６０ｎｍスパッタリングにより形成する（図３
（ｇ））。
【００５５】次に、６００℃、１０秒間の熱処理により
高抵抗相であるＣ４９のシリサイド膜１５をゲート電極
１０及び高濃度ソース／ドレイン領域１９上に形成す
る。次に、未反応Ｔｉ膜１４を硫酸と過酸化水素水で除
去し、更に８００℃、６０秒間の熱処理により、Ｃ５４
の低抵抗相を得る。これにより、図３（ｈ）のような断
面構造が得られる。続いて、ＣＶＤ酸化膜から成る層間
絶縁膜１６を８００ｎｍ形成し、ＣＭＰによる平坦化を
行い、通常のコンタクト工程及び配線工程を経て、図４
に示すような電界効果トランジスタが得られる。尚、符
号１７は配線を示す。
高抵抗相であるＣ４９のシリサイド膜１５をゲート電極
１０及び高濃度ソース／ドレイン領域１９上に形成す
る。次に、未反応Ｔｉ膜１４を硫酸と過酸化水素水で除
去し、更に８００℃、６０秒間の熱処理により、Ｃ５４
の低抵抗相を得る。これにより、図３（ｈ）のような断
面構造が得られる。続いて、ＣＶＤ酸化膜から成る層間
絶縁膜１６を８００ｎｍ形成し、ＣＭＰによる平坦化を
行い、通常のコンタクト工程及び配線工程を経て、図４
に示すような電界効果トランジスタが得られる。尚、符
号１７は配線を示す。
【００５６】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、チャネル領域とソース／ドレイン領
域のＳＯＩ層厚さが独立に制御可能なリセス構造のトラ
ンジスタにおいて、ゲート電極をリセス端にオーバーラ
ップさせず、また、セルフアラインでゲート電極とチャ
ネル部とを決め、同時にサリサイド技術が適用できるの
で、完全空乏動作とソース／ドレイン領域の寄生抵抗の
低減が両立し、且つ、安定した動作を有する高信頼性ト
ランジスタの形成を実現することができる。
用いることにより、チャネル領域とソース／ドレイン領
域のＳＯＩ層厚さが独立に制御可能なリセス構造のトラ
ンジスタにおいて、ゲート電極をリセス端にオーバーラ
ップさせず、また、セルフアラインでゲート電極とチャ
ネル部とを決め、同時にサリサイド技術が適用できるの
で、完全空乏動作とソース／ドレイン領域の寄生抵抗の
低減が両立し、且つ、安定した動作を有する高信頼性ト
ランジスタの形成を実現することができる。
【００５７】また、請求項２又は請求項４に記載の本発
明を用いることにより、サリサイド技術の導入におい
て、ソース／ドレイン領域のＳＯＩ層厚さが制御できる
ため、例えばチタンシリサイドの低抵抗相であるＣ５４
を有し、かつ上記動作を有する高信頼性トランジスタの
形成を実現することができる。
明を用いることにより、サリサイド技術の導入におい
て、ソース／ドレイン領域のＳＯＩ層厚さが制御できる
ため、例えばチタンシリサイドの低抵抗相であるＣ５４
を有し、かつ上記動作を有する高信頼性トランジスタの
形成を実現することができる。
【００５８】また、請求項３に記載の本発明を用いるこ
とにより、ショートチャネル効果を抑制することができ
る。
とにより、ショートチャネル効果を抑制することができ
る。
【００５９】また、請求項５に記載の本発明を用いるこ
とにより、ロコス端での抑えの膜からの応力の影響が少
なくなるため、ゲート電極形成領域の平坦部を広くで
き、また、ロコス端でのＳＯＩ層内への応力が低減でき
る。
とにより、ロコス端での抑えの膜からの応力の影響が少
なくなるため、ゲート電極形成領域の平坦部を広くで
き、また、ロコス端でのＳＯＩ層内への応力が低減でき
る。
【００６０】また、請求項６に記載の本発明を用いるこ
とにより、耐酸化膜であるシリコン窒化膜を直接基板に
形成する場合に比べて基板に加わる応力を低減すること
ができる。
とにより、耐酸化膜であるシリコン窒化膜を直接基板に
形成する場合に比べて基板に加わる応力を低減すること
ができる。
【図１】本発明の第１の実施の形態の半導体装置の製造
工程図である。
工程図である。
【図２】図１に示す工程で製造された半導体装置の構造
断面図である。
断面図である。
【図３】本発明の第２の実施の形態の半導体装置の製造
工程図である。
工程図である。
【図４】図３に示す工程で製造された半導体装置の構造
断面図である。
断面図である。
【図５】従来技術による、第１のリセス構造のＳＯＩ層
に電界効果トランジスタを形成する工程図である。
に電界効果トランジスタを形成する工程図である。
【図６】従来技術による、第２のリセス構造のＳＯＩ層
に電界効果トランジスタを形成する工程図である。
に電界効果トランジスタを形成する工程図である。
【図７】従来技術による、第３のリセス構造のＳＯＩ層
に電界効果トランジスタを形成する工程図である。
に電界効果トランジスタを形成する工程図である。
１ 支持基板 ２ 埋め込み酸化膜 ３ ＳＯＩ層 ４ 素子分離膜 ５ シリコン酸化膜 ６ シリコン窒化膜 ７ ロコス酸化膜 ８ サイドウォール ９ ゲート酸化膜 １０ ポリシリコン １１ チャネル領域 １２ ソース／ドレイン領域 １３ ＣＶＤ酸化膜 １４ Ｔｉ膜 １５ シリサイド膜 １６ 層間絶縁膜 １７ 配線 １８ 低濃度ソース／ドレイン領域 １９ 高濃度ソース／ドレイン領域
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６２１ ６２７Ｆ
Claims (6)
- 【請求項１】 ウエハの基板上に第１絶縁膜を介して形
成されたＳＯＩ層上にロコス酸化膜抑え膜を形成する工
程と、 チャネル領域に対応する領域の上記抑え膜に開口部を形
成する工程と、 上記開口部を有する抑え膜をマスクに、上記ＳＯＩ層を
熱酸化し、ロコス酸化膜を形成した後、該ロコス酸化膜
を除去することにより、チャネル領域を画定する凹部を
上記ＳＯＩ層に設ける工程と、 上記ウエハ全面に第２絶縁膜を堆積し、上記第２絶縁膜
を異方性エッチングして、上記抑え膜の開口部を画定し
ている側壁に第１サイドウォールを形成する工程と、 上記開口部内のＳＯＩ層表面を露出させて、該ＳＯＩ層
表面上にゲート絶縁膜を形成した後、上記開口部内にゲ
ート電極となる多結晶シリコン膜を、該多結晶シリコン
膜表面の高さが上記抑え膜表面の高さ以下になるように
形成する工程と、 上記抑え膜及び第１サイドウォールを除去し、上記ゲー
ト電極をマスクに、上記ＳＯＩ層にイオン注入を行っ
て、ソース／ドレイン領域を形成する工程とを有するこ
とを特徴とする、半導体装置の製造方法。 - 【請求項２】 上記ソース／ドレイン領域形成後、上記
ウエハ全面に第３絶縁膜を堆積し、この第３絶縁膜を異
方性エッチングして上記ゲート電極側壁に第２サイドウ
ォールを形成する工程と、 上記ウエハ全面に高融点金属膜を形成し、該高融点金属
膜を熱処理して、上記ゲート電極及びソース／ドレイン
領域上に高融点金属シリサイド膜を形成する工程とを有
することを特徴とする、請求項１に記載の半導体装置の
製造方法。 - 【請求項３】 ウエハの基板上に第４絶縁膜を介して形
成されたＳＯＩ層上にロコス酸化膜抑え膜を形成する工
程と、 チャネル領域に対応する領域の上記抑え膜に開口部を形
成する工程と、 上記開口部を有する抑え膜をマスクに、上記ＳＯＩ層を
熱酸化し、ロコス酸化膜を形成した後、該ロコス酸化膜
を除去することにより、チャネル領域を画定する凹部を
上記ＳＯＩ層に設ける工程と、 上記ウエハ全面に第５絶縁膜を堆積し、上記第５絶縁膜
を異方性エッチングして、上記抑え膜の開口部を画定し
ている側壁に第３サイドウォールを形成する工程と、 上記開口部内のＳＯＩ層表面を露出させて、該ＳＯＩ層
表面上にゲート絶縁膜を形成した後、上記開口部内にゲ
ート電極となる多結晶シリコン膜を、該多結晶シリコン
膜表面の高さが上記抑え膜表面の高さ以下になるように
形成する工程と、 上記抑え膜及び第３サイドウォールを除去し、上記ゲー
ト電極をマスクに、上記ＳＯＩ層にイオン注入を行っ
て、低濃度ソース／ドレイン領域を形成する工程と、 上記ウエハ全面に第６絶縁膜を堆積し、該第６絶縁膜を
異方性エッチングして、上記ゲート電極側壁に第４サイ
ドウォールを形成し、上記ゲート電極及び上記第４サイ
ドウォールをマスクに、上記ＳＯＩ層にイオン注入を行
って、高濃度ソース／ドレイン領域を形成する工程とを
有することを特徴とする、半導体装置の製造方法。 - 【請求項４】 上記高濃度ソース／ドレイン領域形成
後、上記ウエハ全面に第７絶縁膜を堆積し、該第７絶縁
膜を異方性エッチングして上記ゲート電極側壁に第２サ
イドウォールを形成する工程と、 上記ウエハ全面に高融点金属膜を形成し、該高融点金属
膜を熱処理して、上記ゲート電極及び高濃度ソース領域
／ドレイン領域上に高融点金属シリサイド膜を形成する
工程とを有することを特徴とする、請求項３に記載の半
導体装置の製造方法。 - 【請求項５】 上記ロコス酸化膜の形成のためのＳＯＩ
層の熱酸化及びロコス酸化膜の除去を複数回に分けて行
うことを特徴とする、請求項１乃至請求項４のいずれか
に記載の半導体装置の製造方法。 - 【請求項６】 上記抑え膜はウエハ側からシリコン酸化
膜とシリコン窒化膜とが順次形成されてなることを特徴
とする、請求項１乃至請求項５のいずれかに記載の半導
体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07875998A JP3382840B2 (ja) | 1997-05-23 | 1998-03-26 | 半導体装置の製造方法 |
| TW087105916A TW396635B (en) | 1997-05-23 | 1998-04-17 | Method of fabricating a field-effect transistor utilizing an soi substrate |
| US09/062,741 US6010921A (en) | 1997-05-23 | 1998-04-20 | Method of fabricating a field-effect transistor utilizing an SOI substrate |
| DE69800374T DE69800374T2 (de) | 1997-05-23 | 1998-04-22 | Methode zur Herstellung eines Feldeffekt-Transistors unter Benutzung eines SOI-Substrates |
| EP98303090A EP0880169B1 (en) | 1997-05-23 | 1998-04-22 | Method of fabricating a field-effect transistor utilizing an SOI substrate |
| KR1019980017076A KR100290505B1 (ko) | 1997-05-23 | 1998-05-13 | Soi기판을사용한전계효과트랜지스터의제조방법 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-132706 | 1997-05-23 | ||
| JP13270697 | 1997-05-23 | ||
| JP07875998A JP3382840B2 (ja) | 1997-05-23 | 1998-03-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1140817A true JPH1140817A (ja) | 1999-02-12 |
| JP3382840B2 JP3382840B2 (ja) | 2003-03-04 |
Family
ID=26419824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07875998A Expired - Fee Related JP3382840B2 (ja) | 1997-05-23 | 1998-03-26 | 半導体装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6010921A (ja) |
| EP (1) | EP0880169B1 (ja) |
| JP (1) | JP3382840B2 (ja) |
| KR (1) | KR100290505B1 (ja) |
| DE (1) | DE69800374T2 (ja) |
| TW (1) | TW396635B (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492696B2 (en) | 2000-05-02 | 2002-12-10 | Sharp Kabushiki Kaisha | Semiconductor device and process of manufacturing the same |
| KR100418721B1 (ko) * | 2001-06-29 | 2004-02-19 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
| KR100780598B1 (ko) | 2006-12-05 | 2007-11-30 | 주식회사 하이닉스반도체 | 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법 |
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