JPH1140573A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1140573A JPH1140573A JP10038537A JP3853798A JPH1140573A JP H1140573 A JPH1140573 A JP H1140573A JP 10038537 A JP10038537 A JP 10038537A JP 3853798 A JP3853798 A JP 3853798A JP H1140573 A JPH1140573 A JP H1140573A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 エミッタの幅に拘わらず、同一の電流利得が
得られるようにして、信頼性を向上させることができる
半導体装置の製造方法を提供する。 【解決手段】 半導体基板に埋込層、その上側にエピタ
キシャル層、素子隔離層、埋込層に連結されるコレクタ
用不純物領域を形成させる。その半導体基板のエピタキ
シャル層にその表面から一定の深さにベース用不純物領
域を形成し、エピタキシャル層上に第１高さと、それよ
り低い第２高さとを有するポリシリコン層を形成する。
その後、第２高さを有するポリシリコン層を酸化させて
ポリシリコン層の酸化させない部分を互いに電気的に分
離する。その酸化させずに残されたポリシリコン層に不
純物を注入してエミッタ接合を形成させるとともにコレ
クタ接合、ベース接合を形成して酸化されないポリシリ
コン層に接触されるメタルパターンを形成する。
得られるようにして、信頼性を向上させることができる
半導体装置の製造方法を提供する。 【解決手段】 半導体基板に埋込層、その上側にエピタ
キシャル層、素子隔離層、埋込層に連結されるコレクタ
用不純物領域を形成させる。その半導体基板のエピタキ
シャル層にその表面から一定の深さにベース用不純物領
域を形成し、エピタキシャル層上に第１高さと、それよ
り低い第２高さとを有するポリシリコン層を形成する。
その後、第２高さを有するポリシリコン層を酸化させて
ポリシリコン層の酸化させない部分を互いに電気的に分
離する。その酸化させずに残されたポリシリコン層に不
純物を注入してエミッタ接合を形成させるとともにコレ
クタ接合、ベース接合を形成して酸化されないポリシリ
コン層に接触されるメタルパターンを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に互いに異なる幅のエミッタ電極を有する複数の
トランジスタを備えた半導体装置に係わり、エミッタの
幅にかかわらず、同一の電流利得が得られるようにした
半導体装置の製造方法に関する。
り、特に互いに異なる幅のエミッタ電極を有する複数の
トランジスタを備えた半導体装置に係わり、エミッタの
幅にかかわらず、同一の電流利得が得られるようにした
半導体装置の製造方法に関する。
【０００２】
【従来の技術】一般に、半導体装置には、演算装置、論
理回路などのための高速バイポーラトランジスタ（ＭＯ
Ｓの場合には電界効果トランジスタ）と、出力回路のた
めの高電流バイポーラトランジスタとがある。高電流バ
イポーラトランジスタを得るにはエミッタの幅を広く形
成しなければならず、高速バイポーラトランジスタを得
るにはエミッタ接合及びエミッタの幅を薄く形成しなけ
ればならない。このような高電流バイポーラトランジス
タ、高速バイポーラトランジスタを一緒に同じ基板に形
成させた場合に、半導体回路の安定的な動作を具現する
ためには、電流利得が各トランジスタ間に±３０％以内
でなければならない。
理回路などのための高速バイポーラトランジスタ（ＭＯ
Ｓの場合には電界効果トランジスタ）と、出力回路のた
めの高電流バイポーラトランジスタとがある。高電流バ
イポーラトランジスタを得るにはエミッタの幅を広く形
成しなければならず、高速バイポーラトランジスタを得
るにはエミッタ接合及びエミッタの幅を薄く形成しなけ
ればならない。このような高電流バイポーラトランジス
タ、高速バイポーラトランジスタを一緒に同じ基板に形
成させた場合に、半導体回路の安定的な動作を具現する
ためには、電流利得が各トランジスタ間に±３０％以内
でなければならない。
【０００３】以下、従来の半導体装置のそれぞれ異なる
製造方法を図１、２に基づき説明する。まず、図１の例
について説明する。この例では、２つのＮＰＮトランジ
スタを同じ基板に形成させている。図１ａに示すよう
に、ｐ導電型の半導体基板１１にイオン注入を介してｎ
+ 導電型の第１、第２埋込層１３、１３ａを形成する。
この第１、第２埋込層１３、１３ａをシードとしてｎ導
電型のエピタキシャル層１５を形成する。次いで、半導
体基板１１上に酸化膜１７を成長させた後、各埋込層１
３、１３ａの間にｐ導電型の不純物を注入して隔離領域
１９を形成する。さらに、イオン注入を行い、第１、第
２埋込層１３、１３ａとそれぞれ連結される第１、第２
コレクタ領域２１、２１ａをエピタキシャル層１５に細
い幅で酸化膜１７からそれぞれの埋込層１３，１３ａへ
達するように形成する。第１埋込層１３のエピタキシャ
ル層１５の表面部の隔離領域１９と第１コレクタ領域２
１との間に第１ベース領域２３を形成し、第２埋込層１
３ａのエピタキシャル層１５の表面部の隔離領域１９と
第２コレクタ領域２１ａとの間に第２ベース領域２３ａ
を形成する。図示していないが、各ベース領域及びコレ
クタ領域、そして隔離領域を形成するには、それぞれ異
なるマスクを用いて不純物を注入する。
製造方法を図１、２に基づき説明する。まず、図１の例
について説明する。この例では、２つのＮＰＮトランジ
スタを同じ基板に形成させている。図１ａに示すよう
に、ｐ導電型の半導体基板１１にイオン注入を介してｎ
+ 導電型の第１、第２埋込層１３、１３ａを形成する。
この第１、第２埋込層１３、１３ａをシードとしてｎ導
電型のエピタキシャル層１５を形成する。次いで、半導
体基板１１上に酸化膜１７を成長させた後、各埋込層１
３、１３ａの間にｐ導電型の不純物を注入して隔離領域
１９を形成する。さらに、イオン注入を行い、第１、第
２埋込層１３、１３ａとそれぞれ連結される第１、第２
コレクタ領域２１、２１ａをエピタキシャル層１５に細
い幅で酸化膜１７からそれぞれの埋込層１３，１３ａへ
達するように形成する。第１埋込層１３のエピタキシャ
ル層１５の表面部の隔離領域１９と第１コレクタ領域２
１との間に第１ベース領域２３を形成し、第２埋込層１
３ａのエピタキシャル層１５の表面部の隔離領域１９と
第２コレクタ領域２１ａとの間に第２ベース領域２３ａ
を形成する。図示していないが、各ベース領域及びコレ
クタ領域、そして隔離領域を形成するには、それぞれ異
なるマスクを用いて不純物を注入する。
【０００４】次いで、図１ｂに示すように、第１、第２
ベース領域２３、２３ａ上の酸化膜１７を選択的にエッ
チングして第１エミッタ領域と第２エミッタ領域を定め
る。第１エミッタ領域の幅は第２エミッタ領域の幅より
相対的に広い幅を有する。酸化膜１７を含む全面にポリ
シリコン層２５を形成する。そして、全面に不純物イオ
ンを注入すると、その不純物がポリシリコン層２５を介
してそれぞれの第１、第２ベース領域２３、２３ａへ注
入される。第１エミッタ領域では酸化膜を除去した面積
が広いので幅の広いリセスが形成され、ポリシリコン層
２５を形成した場合に、ポリシリコン層の厚さがリセス
全体を埋めるほどではないので、リセスの側面に沿うよ
うにして形成される。第２エミッタ領域の幅はほとんど
ポリシリコン層が埋まる程度の厚さである。不純物の注
入は表面に直角方向に行われるので、不純物をポリシリ
コン層２５を介して注入するときの不純物が通るポリシ
リコン層の厚さは、リセスの底の部分と壁の部分とでは
異なるようになる。すなわち、底の部分は薄く、壁の部
分はリセスの深さの分だけ厚くなる。このようなポリシ
リコン層２５の厚さの差によって、ベース領域内へ注入
される不純物の深さが互いに異なるようになる。そのた
め、幅広く形成させた第１エミッタ領域ではエミッタ接
合（Ｅｊ）が不均一になる。また、第１エミッタ領域で
の不純物の深さと、第２エミッタ領域での不純物の深さ
も異なるようになる。
ベース領域２３、２３ａ上の酸化膜１７を選択的にエッ
チングして第１エミッタ領域と第２エミッタ領域を定め
る。第１エミッタ領域の幅は第２エミッタ領域の幅より
相対的に広い幅を有する。酸化膜１７を含む全面にポリ
シリコン層２５を形成する。そして、全面に不純物イオ
ンを注入すると、その不純物がポリシリコン層２５を介
してそれぞれの第１、第２ベース領域２３、２３ａへ注
入される。第１エミッタ領域では酸化膜を除去した面積
が広いので幅の広いリセスが形成され、ポリシリコン層
２５を形成した場合に、ポリシリコン層の厚さがリセス
全体を埋めるほどではないので、リセスの側面に沿うよ
うにして形成される。第２エミッタ領域の幅はほとんど
ポリシリコン層が埋まる程度の厚さである。不純物の注
入は表面に直角方向に行われるので、不純物をポリシリ
コン層２５を介して注入するときの不純物が通るポリシ
リコン層の厚さは、リセスの底の部分と壁の部分とでは
異なるようになる。すなわち、底の部分は薄く、壁の部
分はリセスの深さの分だけ厚くなる。このようなポリシ
リコン層２５の厚さの差によって、ベース領域内へ注入
される不純物の深さが互いに異なるようになる。そのた
め、幅広く形成させた第１エミッタ領域ではエミッタ接
合（Ｅｊ）が不均一になる。また、第１エミッタ領域で
の不純物の深さと、第２エミッタ領域での不純物の深さ
も異なるようになる。
【０００５】この後、図１ｃに示すように、ポリシリコ
ン層２５上にフォトレジスト（図示せず）を塗布した
後、露光及び現像工程でフォトレジストをパターニング
する。そのパターニングされたマスクを用いたエッチン
グ工程でポリシリコン層を選択的に除去して第１エミッ
タポリシリコン２５ａと第２エミッタポリシリコン２５
ｂを形成する。次いで、図１ｄに示すように、第１、第
２エミッタポリ２５ａ、２５ｂを含む半導体基板１１の
全面に絶縁層２７を形成する。そして、絶縁層２７上に
フォトレジスト（図示せず）を塗布した後、露光及び現
像工程でパターニングする。パターニングされたフォト
レジストをマスクに用いたエッチング工程で第１、第２
エミッタポリ２５ａ、２５ｂの表面の所定の部分が露出
され、第１、第２ベース領域２３、２３ａ及び第１、第
２コレクタ領域２１、２１ａの表面がそれぞれ露出され
るように絶縁層２７と酸化膜１７を選択的に除去する。
次いで、上述のように形成させた半導体基板１１にメタ
ルを蒸着した後、パターニングしてメタルパターン２９
を形成すると、従来の第１の例のバイポーラトランジス
タの製造工程が完了する。
ン層２５上にフォトレジスト（図示せず）を塗布した
後、露光及び現像工程でフォトレジストをパターニング
する。そのパターニングされたマスクを用いたエッチン
グ工程でポリシリコン層を選択的に除去して第１エミッ
タポリシリコン２５ａと第２エミッタポリシリコン２５
ｂを形成する。次いで、図１ｄに示すように、第１、第
２エミッタポリ２５ａ、２５ｂを含む半導体基板１１の
全面に絶縁層２７を形成する。そして、絶縁層２７上に
フォトレジスト（図示せず）を塗布した後、露光及び現
像工程でパターニングする。パターニングされたフォト
レジストをマスクに用いたエッチング工程で第１、第２
エミッタポリ２５ａ、２５ｂの表面の所定の部分が露出
され、第１、第２ベース領域２３、２３ａ及び第１、第
２コレクタ領域２１、２１ａの表面がそれぞれ露出され
るように絶縁層２７と酸化膜１７を選択的に除去する。
次いで、上述のように形成させた半導体基板１１にメタ
ルを蒸着した後、パターニングしてメタルパターン２９
を形成すると、従来の第１の例のバイポーラトランジス
タの製造工程が完了する。
【０００６】このような従来の第１の例によって得た半
導体装置は、エミッタ接合のためにポリシリコン層２５
を形成した後、不純物イオンを注入すると、上述のよう
に第１エミッタ領域でエミッタ接合の歪みが発生し、ま
た、第１エミッタ領域と第２エミッタ領域とでその接合
の深さが異なるようになる。このようなエミッタ接合の
歪みを防止するために提示された方法が、ドープされた
ポリシリコン層を用いてエミッタポリシリコンを形成さ
せる方法である。すなわち、ポリシリコン層から拡散さ
せてエミッタ領域を形成させるようにし、ポリシリコン
層を介しての不純物イオンを注入しないようにすること
である。
導体装置は、エミッタ接合のためにポリシリコン層２５
を形成した後、不純物イオンを注入すると、上述のよう
に第１エミッタ領域でエミッタ接合の歪みが発生し、ま
た、第１エミッタ領域と第２エミッタ領域とでその接合
の深さが異なるようになる。このようなエミッタ接合の
歪みを防止するために提示された方法が、ドープされた
ポリシリコン層を用いてエミッタポリシリコンを形成さ
せる方法である。すなわち、ポリシリコン層から拡散さ
せてエミッタ領域を形成させるようにし、ポリシリコン
層を介しての不純物イオンを注入しないようにすること
である。
【０００７】しかし、上記のように不純物がドーピング
されたポリシリコン層を使用する場合には、同じ基板に
ＮＰＮトランジスタとＰＮＰトランジスタとを同時に形
成するときには、互いに異なる導電型の不純物がドーピ
ングされたポリシリコン層を使用しなければならず、そ
のことは極めて困難である。
されたポリシリコン層を使用する場合には、同じ基板に
ＮＰＮトランジスタとＰＮＰトランジスタとを同時に形
成するときには、互いに異なる導電型の不純物がドーピ
ングされたポリシリコン層を使用しなければならず、そ
のことは極めて困難である。
【０００８】図２は上記の問題点を解決するために提案
された方法である。この図２の例はＮＰＮトランジスタ
とＰＮＰトランジスタとを同じ基板に形成させる場合の
例である。図２ａに示すように、ｐ導電型の半導体基板
１１に第１埋込層１３と第２埋込層１３ａを形成する。
ここで、第１埋込層１３は半導体基板１１と反対導電型
のｎ導電型であり、第２埋込層１３ａは半導体基板１１
と同じ導電型である。次いで、第１埋込層１３と第２埋
込層１３ａをそれぞれのシード層として、第１エピタキ
シャル層１５と第２エピタキシャル層１５ａを成長させ
る。このとき、第１エピタキシャル層１５はｎ導電型と
して第１埋込層１３上から成長し、第２エピタキシャル
層１５ａはｐ導電型として第２埋込層１３ａ上から成長
する。次いで、第１、第２エピタキシャル層１５、１５
ａが形成された半導体基板１１上に選択酸化工程を用い
て複数の分離用の酸化膜１７を形成する。この酸化膜１
７によって第１、第２コレクタ領域と第１、第２ベース
領域とが定められる。ｎ導電型の不純物イオン注入によ
って第１エピタキシャル層１５に第１コレクタ領域２１
を形成するとともに、第２エピタキシャル層１５ａに第
２ベース領域２３ａを所定の深さに形成する。この後
に、ｐ導電型の不純物イオン注入によって第１エピタキ
シャル層１５に第１ベース領域２３を所定の深さに形成
し、第２エピタキシャル層１５ａに第２コレクタ領域２
１ａを形成する。第１コレクタ領域２１はＮＰＮトラン
ジスタのコレクタ領域であり、第１埋込層１３と連結さ
れる。そして、第２コレクタ領域２１ａはＰＮＰトラン
ジスタのコレクタ領域であり、第２埋込層１３ａと連結
される。これらのコレクタ領域及びベース領域の形状そ
れ自体は前記した第１の例と特に異なるところはない。
された方法である。この図２の例はＮＰＮトランジスタ
とＰＮＰトランジスタとを同じ基板に形成させる場合の
例である。図２ａに示すように、ｐ導電型の半導体基板
１１に第１埋込層１３と第２埋込層１３ａを形成する。
ここで、第１埋込層１３は半導体基板１１と反対導電型
のｎ導電型であり、第２埋込層１３ａは半導体基板１１
と同じ導電型である。次いで、第１埋込層１３と第２埋
込層１３ａをそれぞれのシード層として、第１エピタキ
シャル層１５と第２エピタキシャル層１５ａを成長させ
る。このとき、第１エピタキシャル層１５はｎ導電型と
して第１埋込層１３上から成長し、第２エピタキシャル
層１５ａはｐ導電型として第２埋込層１３ａ上から成長
する。次いで、第１、第２エピタキシャル層１５、１５
ａが形成された半導体基板１１上に選択酸化工程を用い
て複数の分離用の酸化膜１７を形成する。この酸化膜１
７によって第１、第２コレクタ領域と第１、第２ベース
領域とが定められる。ｎ導電型の不純物イオン注入によ
って第１エピタキシャル層１５に第１コレクタ領域２１
を形成するとともに、第２エピタキシャル層１５ａに第
２ベース領域２３ａを所定の深さに形成する。この後
に、ｐ導電型の不純物イオン注入によって第１エピタキ
シャル層１５に第１ベース領域２３を所定の深さに形成
し、第２エピタキシャル層１５ａに第２コレクタ領域２
１ａを形成する。第１コレクタ領域２１はＮＰＮトラン
ジスタのコレクタ領域であり、第１埋込層１３と連結さ
れる。そして、第２コレクタ領域２１ａはＰＮＰトラン
ジスタのコレクタ領域であり、第２埋込層１３ａと連結
される。これらのコレクタ領域及びベース領域の形状そ
れ自体は前記した第１の例と特に異なるところはない。
【０００９】次いで、図２ｂに示すように、酸化膜１７
を含む半導体基板１１の全面に第１ＣＶＤ酸化膜３１を
堆積する。第１、第２ベース領域２３、２３ａの表面の
一部が露出されるように第１ＣＶＤ酸化膜３１を選択的
に除去する。露出された第１、第２ベース領域２３、２
３ａの半導体基板１１を含む全面にｐ導電型の不純物が
ドーピングされたポリシリコン層２５を形成する。この
ポリシリコン層２５はＰＮＰトランジスタのエミッタと
して使われるため、ポリシリコン層２５が第２ベース領
域２３ａと当接する部分に所定の深さにエミッタ接合が
形成される。この後、図２ｃに示すように、ポリシリコ
ン層２５を含む半導体基板１１の全面に第２ＣＶＤ酸化
膜３１ａを堆積する。そして、ＮＰＮトランジスタを形
成しようとする部分の第２ＣＶＤ酸化膜３１ａを選択的
に除去してポリシリコン層２５の所定部分を露出させ
る。露出されたポリシリコン層２５にｎ導電型の不純物
イオンを注入した後、熱処理すると、第１ベース領域２
３内にエミッタ接合（Ｅｊ）が形成される。
を含む半導体基板１１の全面に第１ＣＶＤ酸化膜３１を
堆積する。第１、第２ベース領域２３、２３ａの表面の
一部が露出されるように第１ＣＶＤ酸化膜３１を選択的
に除去する。露出された第１、第２ベース領域２３、２
３ａの半導体基板１１を含む全面にｐ導電型の不純物が
ドーピングされたポリシリコン層２５を形成する。この
ポリシリコン層２５はＰＮＰトランジスタのエミッタと
して使われるため、ポリシリコン層２５が第２ベース領
域２３ａと当接する部分に所定の深さにエミッタ接合が
形成される。この後、図２ｃに示すように、ポリシリコ
ン層２５を含む半導体基板１１の全面に第２ＣＶＤ酸化
膜３１ａを堆積する。そして、ＮＰＮトランジスタを形
成しようとする部分の第２ＣＶＤ酸化膜３１ａを選択的
に除去してポリシリコン層２５の所定部分を露出させ
る。露出されたポリシリコン層２５にｎ導電型の不純物
イオンを注入した後、熱処理すると、第１ベース領域２
３内にエミッタ接合（Ｅｊ）が形成される。
【００１０】次いで、図２ｄに示すように、ポリシリコ
ン層２５をパターニングして第１エミッタポリシリコン
２５ａと第２エミッタポリシリコン２５ｂを形成した
後、全面に第３ＣＶＤ酸化膜３１ｂを堆積する。この
後、第１、第２エミッタポリシリコン２５ａ、２５ｂの
表面の所定の部分が露出されるように第３ＣＶＤ酸化膜
３１ｂを選択的に除去し、又、前記第１、第２ベース領
域２３、２３ａ及び第１、第２コレクタ領域２１、２１
ａのそれぞれの表面が露出されるように第３、第２ＣＶ
Ｄ酸化膜３１ｂ、３１ａを選択的に除去する。最後に、
露出された第１、第２エミッタポリ２５ａ、２５ｂと第
１、第２ベース領域２３、２３ａ、及び第１、第２コレ
クタ領域２１、２１ａの半導体基板１１を含む全面にメ
タルを蒸着した後、パターニングしてメタルパターン２
９を形成すると、従来の半導体装置の製造工程が完了す
る。
ン層２５をパターニングして第１エミッタポリシリコン
２５ａと第２エミッタポリシリコン２５ｂを形成した
後、全面に第３ＣＶＤ酸化膜３１ｂを堆積する。この
後、第１、第２エミッタポリシリコン２５ａ、２５ｂの
表面の所定の部分が露出されるように第３ＣＶＤ酸化膜
３１ｂを選択的に除去し、又、前記第１、第２ベース領
域２３、２３ａ及び第１、第２コレクタ領域２１、２１
ａのそれぞれの表面が露出されるように第３、第２ＣＶ
Ｄ酸化膜３１ｂ、３１ａを選択的に除去する。最後に、
露出された第１、第２エミッタポリ２５ａ、２５ｂと第
１、第２ベース領域２３、２３ａ、及び第１、第２コレ
クタ領域２１、２１ａの半導体基板１１を含む全面にメ
タルを蒸着した後、パターニングしてメタルパターン２
９を形成すると、従来の半導体装置の製造工程が完了す
る。
【００１１】
【発明が解決しようとする課題】しかし、上記の従来の
半導体装置の製造方法は、以下の問題点があった。第１
に、広幅のエミッタを有する高電流トランジスタと、狭
幅のエミッタを有する高速トランジスタ間の電流利得の
差がひどいため、半導体装置の動作特性が低下する。第
２に、エミッタ接合の不均一性を改善させるために、ド
ープポリシリコンを使用してＰＮＰトランジスタとＮＰ
Ｎトランジスタとを同一基板に形成させる場合、工程が
複雑になる。第３に、ドープポリシリコンとイオン注入
とを同時に使用しても、高速トランジスタと高電流トラ
ンジスタとの間の電流利得の差を減少させ得ない。第４
に、ポリシリコン層とＣＶＤ酸化膜との段差に起因して
メタルのステップカバレージが不良である。
半導体装置の製造方法は、以下の問題点があった。第１
に、広幅のエミッタを有する高電流トランジスタと、狭
幅のエミッタを有する高速トランジスタ間の電流利得の
差がひどいため、半導体装置の動作特性が低下する。第
２に、エミッタ接合の不均一性を改善させるために、ド
ープポリシリコンを使用してＰＮＰトランジスタとＮＰ
Ｎトランジスタとを同一基板に形成させる場合、工程が
複雑になる。第３に、ドープポリシリコンとイオン注入
とを同時に使用しても、高速トランジスタと高電流トラ
ンジスタとの間の電流利得の差を減少させ得ない。第４
に、ポリシリコン層とＣＶＤ酸化膜との段差に起因して
メタルのステップカバレージが不良である。
【００１２】本発明は、上記の問題点を解決するために
なされたもので、エミッタの幅の広狭に拘わらず、エミ
ッタ接合の深さを同一に形成して、トランジスタ間の電
流利得の均一性及びエミッタ接合の均一性を向上するに
適する半導体装置の製造方法を提供することをその目的
とする。
なされたもので、エミッタの幅の広狭に拘わらず、エミ
ッタ接合の深さを同一に形成して、トランジスタ間の電
流利得の均一性及びエミッタ接合の均一性を向上するに
適する半導体装置の製造方法を提供することをその目的
とする。
【００１３】
【課題を解決するための手段】半導体基板に埋込層、そ
の上側にエピタキシャル層、素子隔離層、埋込層に連結
されるコレクタ用不純物領域を形成させる。その半導体
基板のエピタキシャル層にその表面から一定の深さにベ
ース用不純物領域を形成し、エピタキシャル層上に第１
高さと、それより低い第２高さとを有するポリシリコン
層を形成する。その後、第２高さを有するポリシリコン
層を酸化させてポリシリコン層の酸化させない部分を互
いに電気的に分離する。その酸化させずに残されたポリ
シリコン層に不純物を注入してエミッタ接合を形成させ
るとともにコレクタ接合、ベース接合を形成して酸化さ
れないポリシリコン層に接触されるメタルパターンを形
成する。
の上側にエピタキシャル層、素子隔離層、埋込層に連結
されるコレクタ用不純物領域を形成させる。その半導体
基板のエピタキシャル層にその表面から一定の深さにベ
ース用不純物領域を形成し、エピタキシャル層上に第１
高さと、それより低い第２高さとを有するポリシリコン
層を形成する。その後、第２高さを有するポリシリコン
層を酸化させてポリシリコン層の酸化させない部分を互
いに電気的に分離する。その酸化させずに残されたポリ
シリコン層に不純物を注入してエミッタ接合を形成させ
るとともにコレクタ接合、ベース接合を形成して酸化さ
れないポリシリコン層に接触されるメタルパターンを形
成する。
【００１４】
【発明の実施の形態】以下、本発明の実施形態の製造方
法を添付図面に基づき説明する。図３〜図６は本実施形
態方法を説明するための工程断面図である。まず、本製
造方法は、同一基板に狭幅と広幅を有するＮＰＮトラン
ジスタを形成し、同時にＰＮＰトランジスタをも形成す
る例である。狭幅と広幅を有するＰＮＰトランジスタと
ＮＰＮトランジスタを形成させることも、ともに狭幅と
広幅を有する双方のトランジスタを形成させることもも
ちろんできる。図３ａに示すように、ｐ導電型の半導体
基板１１にＮ+ 導電型の第１、第２埋込層１３、１３ａ
とＰ+ 導電型の第３埋込層１３ｂを形成する。そして、
各埋込層１３、１３ａ、１３ｂをシード層として第１、
第２、第３エピタキシャル層１５、１５ａ、１５ｂを成
長させる。このとき、第１、第２エピタキシャル層１
５、１５ａはｎ導電型で、第３エピタキシャル層１５ｂ
はｐ導電型である。次いで、マスクを用いたイオン注入
工程で第１エピタキシャル層１５と第２エピタキシャル
層１５ａとの間にｐ導電型の隔離領域１９を形成する。
そして、第１埋込層１３と第２埋込層１３ａにそれぞれ
連結されるようにｎ導電型の第１、第２コレクタ領域２
１、２１ａを形成し、第３埋込層１３ｂと連結されるよ
うにｐ導電型の第３コレクタ領域２１ｂを形成する。こ
れらのコレクタ領域の形状自体は従来のものと特別の差
異はない。この後、第１、第２エピタキシャル層１５、
１５ａの表面から所定の深さにｐ導電型の第１、第２ベ
ース領域２３、２３ａをイオン注入工程で形成し、第３
エピタキシャル層１５ｂにはｎ導電型の第３ベース領域
２３ｂを形成する。
法を添付図面に基づき説明する。図３〜図６は本実施形
態方法を説明するための工程断面図である。まず、本製
造方法は、同一基板に狭幅と広幅を有するＮＰＮトラン
ジスタを形成し、同時にＰＮＰトランジスタをも形成す
る例である。狭幅と広幅を有するＰＮＰトランジスタと
ＮＰＮトランジスタを形成させることも、ともに狭幅と
広幅を有する双方のトランジスタを形成させることもも
ちろんできる。図３ａに示すように、ｐ導電型の半導体
基板１１にＮ+ 導電型の第１、第２埋込層１３、１３ａ
とＰ+ 導電型の第３埋込層１３ｂを形成する。そして、
各埋込層１３、１３ａ、１３ｂをシード層として第１、
第２、第３エピタキシャル層１５、１５ａ、１５ｂを成
長させる。このとき、第１、第２エピタキシャル層１
５、１５ａはｎ導電型で、第３エピタキシャル層１５ｂ
はｐ導電型である。次いで、マスクを用いたイオン注入
工程で第１エピタキシャル層１５と第２エピタキシャル
層１５ａとの間にｐ導電型の隔離領域１９を形成する。
そして、第１埋込層１３と第２埋込層１３ａにそれぞれ
連結されるようにｎ導電型の第１、第２コレクタ領域２
１、２１ａを形成し、第３埋込層１３ｂと連結されるよ
うにｐ導電型の第３コレクタ領域２１ｂを形成する。こ
れらのコレクタ領域の形状自体は従来のものと特別の差
異はない。この後、第１、第２エピタキシャル層１５、
１５ａの表面から所定の深さにｐ導電型の第１、第２ベ
ース領域２３、２３ａをイオン注入工程で形成し、第３
エピタキシャル層１５ｂにはｎ導電型の第３ベース領域
２３ｂを形成する。
【００１５】次いで、図３ｂに示すように、それぞれベ
ース領域を有するエピタキシャル層１５、１５ａ、１５
ｂが形成された半導体基板１１上に不純物のドーピング
されていないポリシリコン層２５を形成し、そのポリシ
リコン層２５上に第１絶縁層３３を形成する。この第１
絶縁層３３はシリコン窒化膜である。図３ｃに示すよう
に、第１絶縁層３３上にフォトレジスト（図示せず）を
塗布した後、露光及び現像工程でフォトレジストをパタ
ーニングする。パターニングされたフォトレジストをマ
スクに用いたエッチング工程で第１絶縁層３３を選択的
に除去する。この選択的な除去は、第１絶縁層３３を、
第１、第２、第３コレクタ領域２１、２１ａ、２１ｂの
上部と、それぞれの第１、第２、第３ベース領域２３、
２３ａ、２４ｂ上の第１領域、第２領域（ここで、第１
領域はエミッタ領域、第２領域はベースコンタクト領域
と称する）の上部とにそのまま残し、それ以外の他の部
分の第１絶縁層３３を除去する。第２領域は図示のよう
にいずれもほぼ同じ幅であるが、第１領域に関しては、
第１ベース領域２３、第３ベース領域２３ｂの第１領域
は幅が広く、第２ベース領域の第１領域は幅を狭く形成
する。幅の広いエミッタを有するトランジスタと幅の狭
いエミッタを有するトランジスタを形成するためであ
る。そして、残存する第１絶縁層３３をマスクに用いた
エッチング工程でポリシリコン層２５を所定の深さにエ
ッチングする。このエッチングされる深さは、ポリシリ
コン層２５の全体厚に対して約１／２程度とする。すな
わち、第１の高さとそれより低い第２の高さを有するポ
リシリコン層２５を形成することになる。
ース領域を有するエピタキシャル層１５、１５ａ、１５
ｂが形成された半導体基板１１上に不純物のドーピング
されていないポリシリコン層２５を形成し、そのポリシ
リコン層２５上に第１絶縁層３３を形成する。この第１
絶縁層３３はシリコン窒化膜である。図３ｃに示すよう
に、第１絶縁層３３上にフォトレジスト（図示せず）を
塗布した後、露光及び現像工程でフォトレジストをパタ
ーニングする。パターニングされたフォトレジストをマ
スクに用いたエッチング工程で第１絶縁層３３を選択的
に除去する。この選択的な除去は、第１絶縁層３３を、
第１、第２、第３コレクタ領域２１、２１ａ、２１ｂの
上部と、それぞれの第１、第２、第３ベース領域２３、
２３ａ、２４ｂ上の第１領域、第２領域（ここで、第１
領域はエミッタ領域、第２領域はベースコンタクト領域
と称する）の上部とにそのまま残し、それ以外の他の部
分の第１絶縁層３３を除去する。第２領域は図示のよう
にいずれもほぼ同じ幅であるが、第１領域に関しては、
第１ベース領域２３、第３ベース領域２３ｂの第１領域
は幅が広く、第２ベース領域の第１領域は幅を狭く形成
する。幅の広いエミッタを有するトランジスタと幅の狭
いエミッタを有するトランジスタを形成するためであ
る。そして、残存する第１絶縁層３３をマスクに用いた
エッチング工程でポリシリコン層２５を所定の深さにエ
ッチングする。このエッチングされる深さは、ポリシリ
コン層２５の全体厚に対して約１／２程度とする。すな
わち、第１の高さとそれより低い第２の高さを有するポ
リシリコン層２５を形成することになる。
【００１６】次いで、図３ｄに示すように、第１絶縁層
３３が覆われていないポリシリコン層２５を酸化させ
て、その酸化膜１７を成長させた後、第１絶縁層３３を
除去する。この酸化膜１７は最初のポリシリコン層（エ
ッチング前のポリシリコン層）２５の高さまで成長させ
る。酸化膜１７は、後工程で形成されるメタルパターン
と半導体基板１１との絶縁膜として使われる。この絶縁
膜は、前記のように最初のポリシリコン層の高さまで成
長させるので、導電体として使用される酸化させずに残
したポリシリコン層との段差がなく、ステップカバレー
ジが改善されている。
３３が覆われていないポリシリコン層２５を酸化させ
て、その酸化膜１７を成長させた後、第１絶縁層３３を
除去する。この酸化膜１７は最初のポリシリコン層（エ
ッチング前のポリシリコン層）２５の高さまで成長させ
る。酸化膜１７は、後工程で形成されるメタルパターン
と半導体基板１１との絶縁膜として使われる。この絶縁
膜は、前記のように最初のポリシリコン層の高さまで成
長させるので、導電体として使用される酸化させずに残
したポリシリコン層との段差がなく、ステップカバレー
ジが改善されている。
【００１７】このポリシリコン層を酸化させて酸化膜１
７を形成させるときに生じるバーズ・ヘッドを除去する
ために、図３ｃ’に示すように、ポリシリコン層２５を
エッチングした後、そのエッチングさせられたポリシリ
コン層２５の側面を第２絶縁層３３ａでマスキングして
もよい。このように、第２絶縁層３３ａでマスキングし
てから、図３ｄに示すように、酸化工程で酸化膜１７を
成長させると、バーズ・ヘッドの生成を防止することが
できる。
７を形成させるときに生じるバーズ・ヘッドを除去する
ために、図３ｃ’に示すように、ポリシリコン層２５を
エッチングした後、そのエッチングさせられたポリシリ
コン層２５の側面を第２絶縁層３３ａでマスキングして
もよい。このように、第２絶縁層３３ａでマスキングし
てから、図３ｄに示すように、酸化工程で酸化膜１７を
成長させると、バーズ・ヘッドの生成を防止することが
できる。
【００１８】次いで、図３ｅに示すように、第１、第２
ベース領域２３、２３ａ内のそれぞれの第２領域（ベー
スコンタクト領域）と、前記第３ベース領域２３ｂ内の
第１領域（エミッタ領域）にのみｐ導電型の不純物イオ
ンを注入する。この後、前記ｐ導電型の不純物が注入さ
れた部分だけをマスキングした後、全面にｎ導電型の不
純物イオンを注入した後、全体的に熱処理すると、それ
ぞれのエミッタ接合及びベース接合が形成される。その
双方の不純物イオン注入においてはポリシリコン層２５
の厚さは全て同じであるので、エミッタの幅に係わらず
エミッタ接合の深さは同じになる。
ベース領域２３、２３ａ内のそれぞれの第２領域（ベー
スコンタクト領域）と、前記第３ベース領域２３ｂ内の
第１領域（エミッタ領域）にのみｐ導電型の不純物イオ
ンを注入する。この後、前記ｐ導電型の不純物が注入さ
れた部分だけをマスキングした後、全面にｎ導電型の不
純物イオンを注入した後、全体的に熱処理すると、それ
ぞれのエミッタ接合及びベース接合が形成される。その
双方の不純物イオン注入においてはポリシリコン層２５
の厚さは全て同じであるので、エミッタの幅に係わらず
エミッタ接合の深さは同じになる。
【００１９】この後、図３ｆに示すように、残存するポ
リシリコン層２５を含む全面にメタルを蒸着した後、パ
ターニングしてポリシリコン層２５の絶縁膜１７の表面
から露出されている部分を充分に覆うようにメタルパタ
ーン２９を形成すると、本発明の半導体装置の製造工程
が完了する。そして、このような工程は、電界効果トラ
ンジスタの場合にも同様に適用される。
リシリコン層２５を含む全面にメタルを蒸着した後、パ
ターニングしてポリシリコン層２５の絶縁膜１７の表面
から露出されている部分を充分に覆うようにメタルパタ
ーン２９を形成すると、本発明の半導体装置の製造工程
が完了する。そして、このような工程は、電界効果トラ
ンジスタの場合にも同様に適用される。
【００２０】
【発明の効果】上述したように、本発明の半導体装置の
製造方法は、以下の効果がある。第１に、エミッタ接合
を形成させるための不純物イオン注入時のポリシリコン
層の厚さをエミッタ幅に関係なく全て同じ厚さとするこ
とができるので、エミッタの幅の広狭にかかわらず、エ
ミッタ接合の深さを同一に形成することにより、各トラ
ンジスタの電流利得の差を最小にすることができる。第
２に、上記のようにエミッタ接合が均一に形成されるの
で、トランジスタの特性が安定する。第３に、ポリシリ
コン層を所定の厚さだけ残してエッチングして低くした
部分を酸化させ、その酸化層を成長させてポリシリコン
層の厚さと等しくしているので絶縁膜とポリシリコン層
との段差を無くすことができる。従って、後工程でメタ
ルのステップカバレージを改善させる。第４に、一度の
パターニング工程で、エミッタポリシリコンを形成させ
ると共に、ベース接続、コレクタ接続の形成を一緒に行
うため、工程が簡単となると共に、フォトリソグラフィ
工程のアラインマージを確保することができる。
製造方法は、以下の効果がある。第１に、エミッタ接合
を形成させるための不純物イオン注入時のポリシリコン
層の厚さをエミッタ幅に関係なく全て同じ厚さとするこ
とができるので、エミッタの幅の広狭にかかわらず、エ
ミッタ接合の深さを同一に形成することにより、各トラ
ンジスタの電流利得の差を最小にすることができる。第
２に、上記のようにエミッタ接合が均一に形成されるの
で、トランジスタの特性が安定する。第３に、ポリシリ
コン層を所定の厚さだけ残してエッチングして低くした
部分を酸化させ、その酸化層を成長させてポリシリコン
層の厚さと等しくしているので絶縁膜とポリシリコン層
との段差を無くすことができる。従って、後工程でメタ
ルのステップカバレージを改善させる。第４に、一度の
パターニング工程で、エミッタポリシリコンを形成させ
ると共に、ベース接続、コレクタ接続の形成を一緒に行
うため、工程が簡単となると共に、フォトリソグラフィ
工程のアラインマージを確保することができる。
【図１】 従来の半導体装置の製造方法を説明するため
の工程断面図。
の工程断面図。
【図２】 従来の他の製造方法を説明するための工程断
面図。
面図。
【図３】 本発明実施形態の製造方法を説明するための
工程断面図。
工程断面図。
【図４】 本発明実施形態の製造方法を説明するための
工程断面図。
工程断面図。
【図５】 本発明実施形態の製造方法を説明するための
工程断面図。
工程断面図。
１１ 半導体基板 １３、１３ａ、１３ｂ 第１、第２、第３埋込層 １５、１５ａ、１５ｂ 第１、第２、第３エピタキシ
ャル層 １７ 酸化膜 １９ 隔離領域 ２１、２１ａ、２１ｂ 第１、第２、第３コレクタ領
域 ２３、２３ａ、２３ｂ 第１、第２、第３ベース領域 ２５ ポリシリコン層 ２５ａ、２５ｂ 第１、第２エミッタポリ ２９ メタルパターン ３３ 第１絶縁層 ３３ａ 第２絶縁層
ャル層 １７ 酸化膜 １９ 隔離領域 ２１、２１ａ、２１ｂ 第１、第２、第３コレクタ領
域 ２３、２３ａ、２３ｂ 第１、第２、第３ベース領域 ２５ ポリシリコン層 ２５ａ、２５ｂ 第１、第２エミッタポリ ２９ メタルパターン ３３ 第１絶縁層 ３３ａ 第２絶縁層
Claims (9)
- 【請求項１】 半導体基板に埋込層、その上側にエピタ
キシャル層、素子隔離層、埋込層に連結されるコレクタ
用不純物領域を形成させる工程と、 前記半導体基板のエピタキシャル層にその表面から一定
の深さにベース用不純物領域を形成する工程と、 前記エピタキシャル層上に第１高さと、それより低い第
２高さとを有するポリシリコン層を形成する工程と、 第２高さを有するポリシリコン層を酸化させてポリシリ
コン層の酸化させない部分を互いに電気的に分離する工
程と、 前記酸化させずに残されたポリシリコン層に不純物を注
入してエミッタ接合を形成させるとともにコレクタ接
合、ベース接合を形成する工程と、 前記酸化されないポリシリコン層に接触されるメタルパ
ターンを形成する工程と、を備えることを特徴とする半
導体装置の製造方法。 - 【請求項２】 ベース、エミッタ、そしてコレクタ電極
を有する半導体装置の製造において、 第１導電型半導体基板の表面部に第１、第２、第３埋込
層を形成する工程と、 各埋込層をシードとしてそれぞれの埋込層の上側にそれ
ぞれ第１、第２、第３エピタキシャル層を形成し、第
１、第２エピタキシャル層間に隔離領域を形成した後、
各エピタキシャル層の表面から各埋込層に達するそれぞ
れ第１、第２、第３不純物領域を形成する工程と、 各エピタキシャル層の表面から所定の深さに第４、第
５、第６不純物領域を形成する工程と、 前記エピタキシャル層上にポリシリコン層を形成し、第
１、第２、第３エミッタ電極領域と、第１、第２、第３
ベースコンタクト領域と、コレクタ領域以外のポリシリ
コン層を所定の深さにエッチングする工程と、 エッチングされた領域のポリシリコン層を酸化させてそ
の酸化膜を成長させる工程と、 前記第１、第２ベースコンタクト領域及び第３エミッタ
電極領域のポリシリコン層と、その以外のポリシリコン
層とに互いに異なる不純物イオンを注入する工程と、 前記ポリシリコン層を含む全面にメタルを蒸着し、各ポ
リシリコン層と接触するようにメタルをパターニングす
る工程と、を備えることを特徴とする半導体装置の製造
方法。 - 【請求項３】 前記第１、第２埋込層は基板と反対導電
型であり、第３埋込層は基板と同一の導電型であること
を特徴とする請求項２に記載の半導体装置の製造方法。 - 【請求項４】 前記第１、第２エピタキシャル層は第
１、第２埋込層と同一の導電型であり、第３エピタキシ
ャル層は第３埋込層と同一の導電型であることを特徴と
する請求項２又は３に記載の半導体装置の製造方法。 - 【請求項５】 前記各第１、第２、第３不純物領域はコ
レクタ領域であることを特徴とする請求項２〜４のいず
れかに記載の半導体装置の製造方法。 - 【請求項６】 前記第４、第５、第６不純物領域はベー
ス領域であることを特徴とする請求項２〜５のいずれか
に記載の半導体装置の製造方法。 - 【請求項７】 前記第１エミッタ電極領域の幅は第２エ
ミッタ電極領域の幅より大きくパターニングすることを
特徴とする請求項２〜６のいずれかに記載の半導体装置
の製造方法。 - 【請求項８】 前記酸化膜は最初のポリシリコン層の堆
積時の厚さまで成長させることを特徴とする請求項２〜
７のいずれかに記載の半導体装置の製造方法。 - 【請求項９】 前記ポリシリコン層を所定の深さにエッ
チングした後、エッチングされたポリシリコン層の側面
を絶縁層にてマスキングする工程を更に含むことを特徴
とする請求項２〜８のいずれかに記載の半導体装置の製
造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR13071/1997 | 1997-04-09 | ||
| KR1019970013071A KR100249168B1 (ko) | 1997-04-09 | 1997-04-09 | 반도체소자 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1140573A true JPH1140573A (ja) | 1999-02-12 |
| JP3062597B2 JP3062597B2 (ja) | 2000-07-10 |
Family
ID=19502314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10038537A Expired - Lifetime JP3062597B2 (ja) | 1997-04-09 | 1998-02-20 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5970355A (ja) |
| JP (1) | JP3062597B2 (ja) |
| KR (1) | KR100249168B1 (ja) |
| CN (1) | CN1122303C (ja) |
| TW (1) | TW335514B (ja) |
Cited By (1)
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