JPH1140460A - Laminate ceramic electronic component - Google Patents
Laminate ceramic electronic componentInfo
- Publication number
- JPH1140460A JPH1140460A JP20712497A JP20712497A JPH1140460A JP H1140460 A JPH1140460 A JP H1140460A JP 20712497 A JP20712497 A JP 20712497A JP 20712497 A JP20712497 A JP 20712497A JP H1140460 A JPH1140460 A JP H1140460A
- Authority
- JP
- Japan
- Prior art keywords
- multilayer ceramic
- ceramic
- electronic component
- external electrode
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
- H05K3/3426—Leaded components characterised by the leads
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、耐熱衝撃性の向上
を図った小型の積層セラミック電子部品に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a small-sized multilayer ceramic electronic component having improved thermal shock resistance.
【０００２】[0002]
【従来の技術及び発明が解決しようとする課題】半導体
装置などの発熱量の大きい電子部品を用いる場合、放熱
性に優れたアルミニウム基板などの金属基板に実装して
用いることがある。このため、積層セラミック電子部品
も、半導体装置などとともに、アルミニウム基板のよう
な金属基板に実装して使用される場合が少なくない。2. Description of the Related Art When an electronic component having a large heat value such as a semiconductor device is used, it may be mounted on a metal substrate such as an aluminum substrate having excellent heat dissipation. Therefore, the multilayer ceramic electronic component is often mounted on a metal substrate such as an aluminum substrate together with the semiconductor device and used.
【０００３】しかし、金属基板と積層セラミック電子部
品を構成するセラミックの間には熱膨張率の差があり、
昇温・冷却の温度サイクル（熱衝撃サイクル）が生じる
と、積層セラミック電子部品が割れたり欠けたりして機
能しなくなったり、所望の特性が得られなくなったりす
るという問題点がある。However, there is a difference in the coefficient of thermal expansion between the metal substrate and the ceramic constituting the multilayer ceramic electronic component.
When a temperature cycle of heat-up / cooling (thermal shock cycle) occurs, there is a problem that the multilayer ceramic electronic component does not function due to cracking or chipping, and desired characteristics cannot be obtained.
【０００４】そこで、このような問題点を解決するため
に、積層セラミック電子部品に金属リード端子を取り付
けて応力がかからないようにしたり、金属キャップ端子
を取り付けて応力を分散させたりする方法が提案されて
いる。In order to solve such a problem, a method has been proposed in which a metal lead terminal is attached to the multilayer ceramic electronic component so as to prevent stress from being applied, or a metal cap terminal is attached to disperse the stress. ing.
【０００５】また、一般に、金属基板を用いるような用
途に積層セラミックコンデンサを用いる場合、小型、大
容量で、高信頼性を実現することが可能なＰｂ系セラミ
ックを誘電体とする積層セラミックコンデンサが適して
いる場合が多いが、Ｐｂ系セラミックの抗折強度は、チ
タン酸バリウム系セラミックなどに比べて約８０％と低
い。さらに、Ｐｂ系セラミックを誘電体とする積層セラ
ミックコンデンサの場合にも、外部電極は、通常、セラ
ミック積層体（コンデンサ素子）に、導電ペーストを塗
布して焼き付ける方法により形成されているため、外部
電極の焼成時にセラミック層と厚膜電極との界面などに
大きなひずみが生じ、このひずみが、金属リード端子や
金属キャップ端子とセラミック積層体とをはんだ付けす
る際の熱衝撃により破壊モードに進行しやすく、熱衝撃
サイクルにおける不良発生の原因になるという問題点が
ある。In general, when a multilayer ceramic capacitor is used for an application in which a metal substrate is used, a multilayer ceramic capacitor using a Pb-based ceramic as a dielectric, which is small, has a large capacity, and can realize high reliability. Although often suitable, the bending strength of Pb-based ceramics is as low as about 80% as compared with barium titanate-based ceramics and the like. Further, also in the case of a multilayer ceramic capacitor using a Pb-based ceramic as a dielectric, the external electrodes are usually formed by applying and baking a conductive paste to a ceramic laminate (capacitor element). During firing, large distortion occurs at the interface between the ceramic layer and the thick film electrode, and this distortion tends to progress to the destruction mode due to thermal shock when soldering the metal lead terminal or metal cap terminal to the ceramic laminate. In addition, there is a problem that a defect occurs in a thermal shock cycle.
【０００６】さらに、導電ペーストを塗布して焼き付け
する方法により形成された外部電極（厚膜電極）は厚み
が比較的大きく、しかもその厚みにバラツキがあるた
め、金属リード端子や金属キャップ端子を取り付けたり
する場合の加工が困難であるばかりでなく、製品の寸法
公差が大きくなりがちであるという問題点がある。Further, since the external electrodes (thick film electrodes) formed by a method of applying and baking a conductive paste are relatively thick and vary in thickness, a metal lead terminal or a metal cap terminal is attached. In addition, there is a problem that not only is processing difficult, but also the dimensional tolerance of the product tends to increase.
【０００７】本発明は、上記問題点を解決するものであ
り、外部電極の形成時に生じるひずみが少なく、耐熱衝
撃サイクル性に優れ、しかも寸法精度が良好で信頼性の
高い積層セラミック電子部品を提供することを目的とす
る。The present invention solves the above-mentioned problems, and provides a highly reliable multilayer ceramic electronic component which has a small distortion generated at the time of forming an external electrode, has excellent thermal shock cycle resistance, and has good dimensional accuracy and high reliability. The purpose is to do.
【０００８】[0008]
【課題を解決するための手段】上記目的を達成するため
に、本発明（請求項１）の積層セラミック電子部品は、
セラミック積層体中に内部電極が配設され、かつ、セラ
ミック積層体の表面に外部電極が配設された構造を有す
る積層セラミック電子部品において、前記外部電極が薄
膜成膜方法により形成された薄膜電極からなり、かつ、
前記外部電極と導通するように前記セラミック積層体に
金属端子を取り付けたことを特徴としている。外部電極
が膜厚の小さい薄膜電極から形成されているため、厚膜
電極を外部電極とする場合のように膜厚バラツキの影響
を受けることがなく、外部電極形成後のセラミック積層
体の寸法が外部電極形成前と実質的に同じで、高い寸法
精度を確保することが可能になる。したがって、厚膜電
極を外部電極とする場合と比べて、厚膜電極の膜厚分だ
けセラミック積層体の寸法を大きくすることが可能にな
り、コンデンサであれば取得できる静電容量を大きくす
ることが可能になる。また、寸法精度が高いため、それ
に沿うように金属端子を形成しておくことにより、金属
端子を外部電極に密着させて接合することが可能にな
り、接続信頼性を向上させることができる。また、厚膜
電極を外部電極とする場合のように、電極ペーストの焼
付け工程が不要で、外部電極とセラミック層との界面な
どに大きな応力が生じることがないため、はんだ浸漬工
程などの熱衝撃サイクルが加わった場合にセラミック積
層体に割れや欠けが生じたりすることを防止して、信頼
性を向上させることが可能になる。なお、本発明におい
て、「薄膜成膜方法により形成された薄膜電極」とは、
スパッタリング法、真空蒸着法、イオンプレーティング
法、ＣＶＤ法、化学メッキ法などの種々の公知の方法に
より形成された電極（薄膜電極）を意味するものであ
り、導電ペーストを塗布、焼付けしたりすることにより
形成される厚膜電極とは区別される概念である。In order to achieve the above object, a multilayer ceramic electronic component according to the present invention (claim 1) comprises:
A multilayer ceramic electronic component having a structure in which an internal electrode is provided in a ceramic laminate and an external electrode is provided on the surface of the ceramic laminate, wherein the external electrode is formed by a thin film forming method. Consisting of
A metal terminal is attached to the ceramic laminate so as to conduct with the external electrode. Since the external electrode is formed of a thin film electrode having a small film thickness, the thickness of the ceramic laminate after the external electrode is formed is not affected by variations in film thickness unlike the case where the thick film electrode is used as the external electrode. It is substantially the same as before the external electrodes are formed, and high dimensional accuracy can be secured. Therefore, it is possible to increase the size of the ceramic laminate by the thickness of the thick-film electrode as compared with the case where the thick-film electrode is used as an external electrode. Becomes possible. In addition, since the dimensional accuracy is high, by forming the metal terminal along the dimensional accuracy, the metal terminal can be brought into close contact with the external electrode and joined, and the connection reliability can be improved. Also, unlike the case where a thick film electrode is used as an external electrode, a step of baking the electrode paste is not required, and no large stress is generated at the interface between the external electrode and the ceramic layer. It is possible to prevent the ceramic laminate from being cracked or chipped when a cycle is added, thereby improving reliability. In the present invention, "a thin film electrode formed by a thin film forming method"
It means an electrode (thin film electrode) formed by various known methods such as a sputtering method, a vacuum evaporation method, an ion plating method, a CVD method, and a chemical plating method, and applies and bake a conductive paste. This is a concept distinguished from a thick-film electrode formed by such a method.
【０００９】また、本発明（請求項２）の積層セラミッ
ク電子部品は、前記セラミック積層体を複数個積み重
ね、前記金属端子を各セラミック積層体の外部電極に接
合して一体化したことを特徴としている。セラミック積
層体を複数個積み重ね、金属端子を各セラミック積層体
の外部電極に接合して一体化するようにした場合、セラ
ミック積層体が一つだけの場合と同じ平面面積で、例え
ばコンデンサの場合には大きな静電容量を取得すること
が可能になり、本発明をより実効あらしめることができ
る。なお、本発明の積層セラミック電子部品において
は、寸法精度が高いため、金属端子を外部電極に密着さ
せて接合し、複数のセラミック積層体を積み重ねた状態
で容易かつ確実に一体化することができる。Further, the multilayer ceramic electronic component of the present invention (claim 2) is characterized in that a plurality of the ceramic laminates are stacked, and the metal terminals are joined to external electrodes of each ceramic laminate to be integrated. I have. When multiple ceramic laminates are stacked and metal terminals are joined to the external electrodes of each ceramic laminate to be integrated, the same planar area as when only one ceramic laminate is used, for example, in the case of a capacitor Can obtain a large capacitance, and the present invention can be made more effective. In the multilayer ceramic electronic component of the present invention, since the dimensional accuracy is high, the metal terminals can be tightly joined to the external electrodes and joined, and a plurality of ceramic laminates can be easily and reliably integrated in a stacked state. .
【００１０】また、本発明（請求項３）の積層セラミッ
ク電子部品は、前記金属端子をはんだにより前記外部電
極に接合したことを特徴としている。金属端子をはんだ
により外部電極に接合するようにした場合、金属端子を
外部電極に確実に接合できるため、十分な接続信頼性を
確保して本発明を実効あらしめることができる。また、
はんだにより金属端子を外部電極に接合する場合にも、
外部電極とセラミック層との界面などに大きな応力が内
在していないため、熱衝撃によるクラックなどの発生を
抑制することができる。[0010] The multilayer ceramic electronic component of the present invention (claim 3) is characterized in that the metal terminal is joined to the external electrode by soldering. When the metal terminal is joined to the external electrode by soldering, the metal terminal can be securely joined to the external electrode. Therefore, sufficient connection reliability can be ensured, and the present invention can be effectively realized. Also,
When joining metal terminals to external electrodes by soldering,
Since there is no large stress at the interface between the external electrode and the ceramic layer, it is possible to suppress the occurrence of cracks and the like due to thermal shock.
【００１１】また、本発明（請求項４）の積層セラミッ
ク電子部品は、金属端子が前記外部電極の少なくとも一
部を覆うように配設された金属キャップ端子、又は、前
記外部電極に接続された細長い金属リード端子であるこ
とを特徴としている。本発明の積層セラミック電子部品
においては、セラミック積層体の寸法精度が高く、金属
キャップ端子や細長い金属リード端子を容易かつ確実に
外部電極に密着させて接合することが可能になるため、
接続信頼性を損なうことなく、これらの端子を用いるこ
とができるようになり、さらに耐熱衝撃性を向上させる
ことができる。[0011] In the multilayer ceramic electronic component of the present invention (claim 4), the metal terminal is disposed so as to cover at least a part of the external electrode, or is connected to the external electrode. It is an elongated metal lead terminal. In the multilayer ceramic electronic component of the present invention, the dimensional accuracy of the ceramic multilayer body is high, and the metal cap terminal and the elongated metal lead terminal can be easily and reliably brought into close contact with the external electrode and joined.
These terminals can be used without deteriorating the connection reliability, and the thermal shock resistance can be further improved.
【００１２】また、本発明（請求項５）の積層セラミッ
ク電子部品は、前記セラミック積層体を構成するセラミ
ックが、Ｐｂ系セラミックである積層セラミックコンデ
ンサであることを特徴としている。誘電率の高いＰｂ系
セラミックを誘電体として用いることにより、例えばコ
ンデンサの場合、小型大容量の積層セラミック電子部品
を得ることが可能になり、本発明をより実効あらしめる
ことができる。なお、本発明において用いることが可能
なＰｂ系セラミックとしては、Ｐｂ（Ｍｇ1/3Ｎｂ2/3）
Ｏ3−Ｐｂ（Ｚｎ1/2Ｗ1/2）Ｏ3−ＰｂＴｉＯ3などが例
示される。Further, the multilayer ceramic electronic component of the present invention (claim 5) is characterized in that the ceramic constituting the ceramic laminate is a multilayer ceramic capacitor in which the ceramic is a Pb-based ceramic. By using a Pb-based ceramic having a high dielectric constant as a dielectric, for example, in the case of a capacitor, a small-sized and large-capacity multilayer ceramic electronic component can be obtained, and the present invention can be made more effective. The Pb-based ceramic that can be used in the present invention is Pb (Mg 1/3 Nb 2/3 ).
O 3 —Pb (Zn 1/2 W 1/2 ) O 3 —PbTiO 3 is exemplified.
【００１３】また、請求項６のように、本発明を積層セ
ラミックコンデンサに適用することにより、効率よく積
層セラミックコンデンサの小型大容量化を図ることが可
能になる。Further, by applying the present invention to a multilayer ceramic capacitor as described in claim 6, it is possible to efficiently reduce the size and the capacity of the multilayer ceramic capacitor.
【００１４】[0014]
【発明の実施の形態】以下、本発明の実施の形態を示し
てその特徴とするところをさらに詳しく説明する。 ［実施形態１］図１は本発明の一実施形態にかかる積層
セラミック電子部品（この実施形態では積層セラミック
コンデンサ）を示す斜視図、図２(ａ)はこの実施形態の
積層セラミックコンデンサを構成するセラミック積層体
を示す斜視図、図２(ｂ)は外部電極の構成を示す断面図
である。BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be shown and features thereof will be described in more detail. [Embodiment 1] FIG. 1 is a perspective view showing a multilayer ceramic electronic component (a multilayer ceramic capacitor in this embodiment) according to an embodiment of the present invention, and FIG. 2 (a) constitutes the multilayer ceramic capacitor of this embodiment. FIG. 2B is a perspective view showing a ceramic laminate, and FIG. 2B is a cross-sectional view showing a configuration of an external electrode.
【００１５】この実施形態の積層セラミックコンデンサ
は、図２(ａ)に示すように、内部にセラミック層５を介
して対向するように複数の内部電極１が配設され、両端
部に内部電極１と導通するように外部電極２が配設され
たコンデンサ素子（セラミック積層体）３を２段に重ね
るとともに、各コンデンサ素子３の外部電極２に一対の
金属端子４（図１）を接合して一体化することにより形
成されている。In the multilayer ceramic capacitor of this embodiment, as shown in FIG. 2A, a plurality of internal electrodes 1 are disposed so as to face each other with a ceramic layer 5 interposed therebetween. The capacitor elements (ceramic laminate) 3 on which the external electrodes 2 are arranged so as to be electrically connected to each other are stacked in two stages, and a pair of metal terminals 4 (FIG. 1) are joined to the external electrodes 2 of each capacitor element 3. It is formed by integrating.
【００１６】次に、この積層セラミックコンデンサの製
造方法について説明する。まず、Ｐｂ系セラミック原料
を用いたグリーンシートに電極パターンを印刷し、この
グリーンシートを積層、圧着した後、所定の位置で切断
して個々の素子を切り出す。それから、脱脂、焼成を行
い、所定の位置に薄膜電極からなる外部電極２を形成す
ることにより、図２(ａ)に示すようなコンデンサ素子３
を作製する。このコンデンサ素子３に形成された外部電
極２は、図２(ｂ)に示すように、下層側より上層側に順
に配設されたＴｉ層（厚み０．１μm）２ａ、Ｎｉ３０
％Ｃｕ層（厚み０．５μm）２ｂ、Ａｇ層（厚み０．７
μm）２ｃの３層からなる多層構造を有している。Next, a method for manufacturing the multilayer ceramic capacitor will be described. First, an electrode pattern is printed on a green sheet using a Pb-based ceramic material, and after laminating and pressing the green sheet, individual elements are cut out at predetermined positions. Then, degreasing and firing are performed to form an external electrode 2 formed of a thin film electrode at a predetermined position, thereby forming a capacitor element 3 as shown in FIG.
Is prepared. As shown in FIG. 2B, the external electrode 2 formed on the capacitor element 3 is composed of a Ti layer (thickness 0.1 μm) 2a and a Ni 30 layer disposed in order from the lower side to the upper side.
% Cu layer (thickness 0.5 μm) 2b, Ag layer (thickness 0.7
μm) 2c.
【００１７】なお、外部電極２を構成するＴｉ層２ａ、
Ｎｉ３０％Ｃｕ層２ｂ、及びＡｇ層２ｃの各層はスパッ
タリング法により成膜した。その成膜条件は次の通りで
ある。 The Ti layer 2a constituting the external electrode 2
Each layer of the Ni 30% Cu layer 2b and the Ag layer 2c was formed by a sputtering method. The film forming conditions are as follows.
【００１８】そして、上記のようにして作製したコンデ
ンサ素子３を、エポキシ系接着剤６を介して２段に積み
重ねて接着した。それから、Ｓｎ／Ｐｂ＝９／１のはん
だ引きしたＬ字状の金属端子（厚さ０．１mm）を、Ｓｎ
／Ｐｂ＝８／９２の高温はんだに浸漬して接合すること
により、図１に示すような積層セラミックコンデンサ
（集合体）を得た。Then, the capacitor elements 3 manufactured as described above were stacked and bonded in two stages via an epoxy adhesive 6. Then, a soldered L-shaped metal terminal (thickness: 0.1 mm) of Sn / Pb = 9/1 was
By immersing and joining in a high-temperature solder of / Pb = 8/92, a multilayer ceramic capacitor (assembly) as shown in FIG. 1 was obtained.
【００１９】また、比較のため、導電ペーストを塗布、
焼付することにより形成した厚膜電極上に、Ｎｉメッキ
及びＳｎメッキを施すことにより外部電極を形成したコ
ンデンサ素子を、上記と同じ方法で、エポキシ系接着剤
を介して２段に積み重ねて接着するとともに、Ｓｎ／Ｐ
ｂ＝９／１のはんだ引きしたＬ字状の金属端子を、Ｓｎ
／Ｐｂ＝８／９２の高温はんだに浸漬して接合すること
により積層セラミックコンデンサ（比較例）を作製し
た。For comparison, a conductive paste was applied,
Capacitor elements in which external electrodes are formed by applying Ni plating and Sn plating on the thick film electrodes formed by baking are stacked and bonded in two steps via an epoxy-based adhesive in the same manner as described above. With Sn / P
b = 9/1 soldered L-shaped metal terminal
A multilayer ceramic capacitor (comparative example) was produced by immersing in a high-temperature solder of / Pb = 8/92 and joining.
【００２０】そして、上記の薄膜電極からなる外部電極
を有する本発明の実施形態にかかる積層セラミックコン
デンサと、厚膜電極からなる外部電極を有する比較例の
積層セラミックコンデンサについて、寸法精度と耐熱衝
撃サイクル性を調べた。The dimensional accuracy and thermal shock cycle of the multilayer ceramic capacitor according to the embodiment of the present invention having the above-described thin-film electrode external electrodes and the comparative multilayer ceramic capacitor having the thick-film electrode external electrodes are described below. The sex was examined.
【００２１】(1)寸法精度 本発明の実施形態にかかる積層セラミックコンデンサ２
０個と、比較例の積層セラミックコンデンサ２０個につ
き、長さ方向（図１のＬの方向）の寸法を調べた。その
結果を表１に示す。(1) Dimensional accuracy Multilayer ceramic capacitor 2 according to the embodiment of the present invention
The dimensions in the length direction (the direction of L in FIG. 1) were examined for 0 and 20 multilayer ceramic capacitors of the comparative example. Table 1 shows the results.
【００２２】[0022]
【表１】 [Table 1]
【００２３】表１に示すように、同じ静電容量を得るこ
とが可能な積層セラミックコンデンサを考えた場合、本
発明の実施形態にかかる積層セラミックコンデンサで
は、長さ方向の寸法が約２００μm小さくなる。なお、
長さ方向の寸法を同じにした場合には、取得できる静電
容量を約６％増やすことが可能になる。As shown in Table 1, when considering a multilayer ceramic capacitor capable of obtaining the same capacitance, the multilayer ceramic capacitor according to the embodiment of the present invention has a length dimension reduced by about 200 μm. . In addition,
When the length dimension is the same, the obtainable capacitance can be increased by about 6%.
【００２４】また、本発明の積層セラミックコンデンサ
のように、外部電極が薄膜電極である場合には、寸法精
度が高く、かつ、厚膜電極の場合のように稜線部にＲ
（丸み）が形成されないため、金属端子を外部電極に密
着させて接合することが可能になり、接続信頼性を向上
させることができる。Further, when the external electrode is a thin film electrode as in the multilayer ceramic capacitor of the present invention, the dimensional accuracy is high and the ridge is formed at the ridge as in the case of the thick film electrode.
Since (roundness) is not formed, the metal terminal can be brought into close contact with the external electrode and joined, and the connection reliability can be improved.
【００２５】(2)耐熱衝撃サイクル性 −５５℃（３０分）〜２５℃（３分）〜１２５℃（３０
分）の熱衝撃サイクルを１００サイクル繰り返した後の
容量変化率を調べ、容量変化率が１０％以上のものを不
良（すなわち、容積変化率が１０％未満のものを良）と
して、耐熱衝撃サイクル性を調べた。その結果を表２に
示す。(2) Thermal shock cycle resistance -55 ° C (30 minutes) to 25 ° C (3 minutes) to 125 ° C (30 minutes)
The thermal shock cycle after repeating 100 cycles of the thermal shock cycle of (min) is examined. If the rate of change of capacity is 10% or more, the sample is regarded as defective (that is, the rate of change of volume is less than 10% is good). The sex was examined. Table 2 shows the results.
【００２６】[0026]
【表２】 [Table 2]
【００２７】表２に示すように、比較例の積層セラミッ
クコンデンサにおいては、外部電極が厚膜電極で、その
焼付け時にセラミック層と厚膜電極との界面に大きなひ
ずみが内在していることから、熱衝撃サイクルに対する
耐性が小さく、初期不良が１／２０、熱衝撃サイクルを
１００サイクル繰り返した後の不良が６／２０の割合で
発生した。As shown in Table 2, in the multilayer ceramic capacitor of the comparative example, the external electrode is a thick-film electrode, and a large strain is inherent in the interface between the ceramic layer and the thick-film electrode during baking. The resistance to the thermal shock cycle was small, the initial failure was 1/20, and the failure after repeating 100 thermal shock cycles was 6/20.
【００２８】これに対して、本発明の実施形態にかかる
外部電極が薄膜電極である積層セラミックコンデンサの
場合、焼付け工程がなく、上記比較例の場合のように、
焼付け時にセラミック層と厚膜電極との界面に大きなひ
ずみが内在するようなことがないため、初期不良及び、
熱衝撃サイクルを１００サイクル繰り返した後の不良の
いずれの発生も認められなかった。On the other hand, in the case of the multilayer ceramic capacitor in which the external electrode according to the embodiment of the present invention is a thin film electrode, there is no baking step, and as in the case of the comparative example,
Since there is no such thing as a large strain inherent in the interface between the ceramic layer and the thick film electrode during baking, initial failure and
No failure was observed after 100 cycles of the thermal shock cycle.
【００２９】［実施形態２］図３は本発明の他の実施形
態にかかる積層セラミック電子部品（この実施形態では
積層セラミックコンデンサ）を示す斜視図である。この
積層セラミックコンデンサは、図２(ａ)に示すように、
内部にセラミック層５を介して対向するように複数の内
部電極１が配設され、両端部に内部電極１と導通するよ
うに外部電極２が配設されたコンデンサ素子（セラミッ
ク積層体）３を２段に重ねるとともに、各コンデンサ素
子３の外部電極２に一対の金属リード端子１４（図３）
を接合して一体化することにより形成されている。[Embodiment 2] FIG. 3 is a perspective view showing a multilayer ceramic electronic component (a multilayer ceramic capacitor in this embodiment) according to another embodiment of the present invention. As shown in FIG.
A capacitor element (ceramic laminate) 3 in which a plurality of internal electrodes 1 are provided so as to face each other via a ceramic layer 5 and external electrodes 2 are provided at both ends so as to conduct with the internal electrodes 1. A pair of metal lead terminals 14 (FIG. 3)
Are formed by joining together.
【００３０】なお、この積層セラミックコンデンサにお
いて、セラミック積層体３の構成、製造方法、セラミッ
ク材料の種類は上記実施形態１の場合と同様であるが、
外部電極２に関しては、それを構成する膜の種類、成膜
条件などが、実施形態１の場合とは異なっている。すな
わち、この実施形態の積層セラミックコンデンサにおい
ては、外部電極２は、特に図示しないが、下層側より上
層側に順に配設されたＣｒ層（厚み０．５μm）、Ｎｉ
３０％Ｃｕ層（厚み０．５μm）、Ｃｕ層（厚み０．７
μm）の３層からなる多層構造を有している。In this multilayer ceramic capacitor, the structure, manufacturing method, and type of ceramic material of the ceramic laminate 3 are the same as those in the first embodiment.
Regarding the external electrode 2, the type of the film constituting the external electrode 2, the film forming conditions, and the like are different from those of the first embodiment. That is, in the multilayer ceramic capacitor of this embodiment, the external electrodes 2 are not particularly shown, but are composed of a Cr layer (thickness 0.5 μm), Ni
30% Cu layer (thickness 0.5 μm), Cu layer (thickness 0.7
μm).
【００３１】また、外部電極２を構成するＣｒ層、Ｎｉ
３０％Ｃｕ層、及びＣｕ層の各層はスパッタリング法に
より成膜した。その成膜条件は次の通りである。 Further, a Cr layer constituting the external electrode 2, Ni
Each of the 30% Cu layer and the Cu layer was formed by a sputtering method. The film forming conditions are as follows.
【００３２】そして、上記のようにして作製したコンデ
ンサ素子３を、エポキシ系接着剤６を介して２段に積み
重ねて接着した。それから、Ｓｎ／Ｐｂ＝９／１のはん
だ引きした金属リード端子（直径０．５mm）１４を、ク
リームはんだを介在させて、コンデンサ素子３の外部電
極２が形成された端面に押圧しながらリフロー炉を用い
てはんだ付けして接合することにより、図３に示すよう
な積層セラミックコンデンサ（集合体）を得た。Then, the capacitor elements 3 manufactured as described above were stacked and bonded in two layers via an epoxy adhesive 6. Then, a metal lead terminal (diameter 0.5 mm) 14 of Sn / Pb = 9/1 soldered is pressed against the end face of the capacitor element 3 on which the external electrode 2 is formed with cream solder interposed therebetween, and the reflow furnace is pressed. Then, by soldering and joining, a multilayer ceramic capacitor (assembly) as shown in FIG. 3 was obtained.
【００３３】また、比較のため、導電ペーストを塗布、
焼付することにより形成した厚膜電極上に、Ｎｉメッキ
及びＳｎメッキを施すことにより外部電極を形成したコ
ンデンサ素子を作製し、上記と同じ方法で金属リード端
子を接合することにより積層セラミックコンデンサ（比
較例）を作製した。For comparison, a conductive paste was applied,
A capacitor element in which external electrodes are formed by applying Ni plating and Sn plating on a thick film electrode formed by baking, and a metal lead terminal is bonded in the same manner as described above, thereby obtaining a multilayer ceramic capacitor (comparative). Example) was produced.
【００３４】そして、上記の薄膜電極からなる外部電極
を有する本発明の実施形態にかかる積層セラミックコン
デンサと、厚膜電極からなる外部電極を有する比較例の
積層セラミックコンデンサについて、寸法精度と耐熱衝
撃サイクル性を調べた。The dimensional accuracy and thermal shock cycle of the multilayer ceramic capacitor according to the embodiment of the present invention having the above-mentioned thin-film electrodes and the comparative example having the thick-film electrodes are described. The sex was examined.
【００３５】(1)寸法精度 本発明の実施形態にかかる積層セラミックコンデンサ２
０個と、比較例の積層セラミックコンデンサ２０個につ
き、長さ方向（図１のＬの方向）の寸法を調べた。その
結果を表３に示す。(1) Dimensional Accuracy Multilayer ceramic capacitor 2 according to the embodiment of the present invention
The dimensions in the length direction (the direction of L in FIG. 1) were examined for 0 and 20 multilayer ceramic capacitors of the comparative example. Table 3 shows the results.
【００３６】[0036]
【表３】 [Table 3]
【００３７】表３に示すように、同じ静電容量を得るこ
とが可能な積層セラミックコンデンサを考えた場合、本
発明の実施形態にかかる積層セラミックコンデンサで
は、長さ方向の寸法が約２５０μm小さくなる。なお、
長さ方向の寸法を同じとした場合には、取得できる静電
容量を約７％増やすことが可能になる。As shown in Table 3, when considering a multilayer ceramic capacitor capable of obtaining the same capacitance, the multilayer ceramic capacitor according to the embodiment of the present invention has a length dimension reduced by about 250 μm. . In addition,
When the length dimension is the same, the obtainable capacitance can be increased by about 7%.
【００３８】また、本発明の積層セラミックコンデンサ
のように、外部電極が薄膜電極である場合には、寸法精
度が高く、かつ、厚膜電極の場合のように稜線部にＲ
（丸み）が形成されないため、金属リード端子を外部電
極に密着させて接合することが可能になり、接続信頼性
を向上させることができる。Further, when the external electrode is a thin film electrode as in the multilayer ceramic capacitor of the present invention, the dimensional accuracy is high, and the ridge is formed at the ridge portion as in the case of the thick film electrode.
Since (roundness) is not formed, the metal lead terminal can be brought into close contact with the external electrode and joined, and the connection reliability can be improved.
【００３９】(2)耐熱衝撃サイクル性 −５５℃（３０分）〜２５℃（３分）〜１２５℃（３０
分）の熱衝撃サイクルを１００サイクル繰り返した後の
容量変化率を調べ、容量変化率が１０％以上のものを不
良（すなわち、容積変化率が１０％未満のものを良）と
して、耐熱衝撃サイクル性を調べた。その結果を表４に
示す。(2) Thermal shock cycle resistance -55 ° C (30 minutes) to 25 ° C (3 minutes) to 125 ° C (30 minutes)
The thermal shock cycle after repeating 100 cycles of the thermal shock cycle of (min) is examined. If the rate of change of capacity is 10% or more, the sample is regarded as defective (that is, the rate of change of volume is less than 10% is good). The sex was examined. Table 4 shows the results.
【００４０】[0040]
【表４】 [Table 4]
【００４１】表４に示すように、比較例の積層セラミッ
クコンデンサにおいては、外部電極が厚膜電極で、その
焼付け時にセラミック層と厚膜電極との界面に大きなひ
ずみが内在していることから、熱衝撃サイクルに対する
耐性が小さく、熱衝撃サイクルを１００サイクル繰り返
した後の不良が３／２０の割合で発生した。As shown in Table 4, in the multilayer ceramic capacitor of the comparative example, the external electrode was a thick film electrode, and a large strain was inherent in the interface between the ceramic layer and the thick film electrode during baking. The resistance to the thermal shock cycle was low, and failure occurred after repeating 100 thermal shock cycles at a rate of 3/20.
【００４２】これに対して、本発明の実施形態にかかる
外部電極が薄膜電極である積層セラミックコンデンサの
場合、焼付け工程がなく、上記比較例の場合のように、
焼付け時にセラミック層と厚膜電極との界面に大きなひ
ずみが内在するようなことがないため、初期不良及び、
熱衝撃サイクルを１００サイクル繰り返した後の不良の
いずれの発生も認められなかった。On the other hand, in the case of the multilayer ceramic capacitor in which the external electrode according to the embodiment of the present invention is a thin film electrode, there is no baking step, and as in the case of the above comparative example,
Since there is no such thing as a large strain inherent in the interface between the ceramic layer and the thick film electrode during baking, initial failure and
No failure was observed after 100 cycles of the thermal shock cycle.
【００４３】［実施形態３］図４は本発明の他の実施形
態にかかる積層セラミック電子部品（この実施形態では
積層セラミックコンデンサ）を示す斜視図である。この
積層セラミックコンデンサは、図２(ａ)に示すように、
内部にセラミック層５を介して対向するように複数の内
部電極１が配設され、両端部に内部電極１と導通するよ
うに外部電極２が配設されたコンデンサ素子（セラミッ
ク積層体）３を２段に重ねるとともに、各セラミック積
層体３の外部電極２と導通するように両端側に金属キャ
ップ端子２４（図４）を取り付けることにより形成され
ている。Third Embodiment FIG. 4 is a perspective view showing a multilayer ceramic electronic component (a multilayer ceramic capacitor in this embodiment) according to another embodiment of the present invention. As shown in FIG.
A capacitor element (ceramic laminate) 3 in which a plurality of internal electrodes 1 are provided so as to face each other via a ceramic layer 5 and external electrodes 2 are provided at both ends so as to conduct with the internal electrodes 1. It is formed by attaching two metal cap terminals 24 (FIG. 4) on both ends so as to be electrically connected to the external electrodes 2 of each ceramic laminate 3 while being superposed in two stages.
【００４４】なお、この積層セラミックコンデンサにお
いて、セラミック積層体３の構成、製造方法、セラミッ
ク材料の種類は上記実施形態１及び２の場合と同様であ
るが、外部電極２に関しては、それを構成する膜の種類
や厚み、成膜条件などが、実施形態１及び２の場合とは
異なっている。すなわち、この実施形態の積層セラミッ
クコンデンサにおいては、外部電極２は、特に図示しな
いが、下層側より上層側に順に配設された、Ｎｉ１０％
Ｃｒ層（厚み０．１μm）、Ｎｉ３０％Ｃｕ層（厚み
０．５μm）、Ａｇ層（厚み０．７μm）の３層からなる
多層構造を有している。In this multilayer ceramic capacitor, the structure, manufacturing method, and type of ceramic material of the ceramic laminate 3 are the same as those in the first and second embodiments, but the external electrode 2 is formed. The type, thickness, film forming conditions, and the like of the film are different from those of the first and second embodiments. That is, in the multilayer ceramic capacitor of this embodiment, the external electrodes 2 are not shown in the figure, but are arranged in order from the lower layer side to the upper layer side.
It has a multilayer structure consisting of three layers: a Cr layer (0.1 μm in thickness), a 30% Cu layer (0.5 μm in thickness), and an Ag layer (0.7 μm in thickness).
【００４５】また、外部電極２を構成するＮｉ１０％Ｃ
ｒ層、Ｎｉ３０％Ｃｕ層、及びＡｇ層の各層はスパッタ
リング法により成膜した。その成膜条件は次の通りであ
る。 Further, Ni 10% C constituting the external electrode 2
Each layer of the r layer, the Ni 30% Cu layer, and the Ag layer was formed by a sputtering method. The film forming conditions are as follows.
【００４６】そして、上記のようにして作製したコンデ
ンサ素子３を、エポキシ系接着剤６を介して２段に積み
重ねて接着した。それから、Ｓｎ／Ｐｂ＝９／１のはん
だ引きした金属キャップ端子（厚み０．０５mm）２４
を、コンデンサ素子３の外部電極２が形成された両端面
に押圧しながらリフロー炉を用いてはんだ付けして接合
することにより、図４に示すような積層セラミックコン
デンサ（集合体）を得た。Then, the capacitor elements 3 produced as described above were stacked and bonded in two steps via an epoxy adhesive 6. Then, Sn / Pb = 9/1 soldered metal cap terminal (0.05 mm thick) 24
Was bonded by soldering using a reflow furnace while pressing both ends of the capacitor element 3 on which the external electrodes 2 were formed, thereby obtaining a multilayer ceramic capacitor (assembly) as shown in FIG.
【００４７】また、比較のため、導電ペーストを塗布、
焼付することにより形成した厚膜電極上に、Ｎｉメッキ
及びＳｎメッキを施すことにより外部電極を形成したコ
ンデンサ素子を作製し、上記と同じ方法で金属キャップ
端子を接合することにより積層セラミックコンデンサ
（比較例）を作製した。For comparison, a conductive paste was applied,
A capacitor element in which external electrodes are formed by applying Ni plating and Sn plating on a thick film electrode formed by baking is manufactured, and a metal cap terminal is joined in the same manner as described above to obtain a multilayer ceramic capacitor (comparative). Example) was produced.
【００４８】そして、上記の薄膜電極からなる外部電極
を有する本発明の実施形態にかかる積層セラミックコン
デンサと、厚膜電極からなる外部電極を有する比較例の
積層セラミックコンデンサについて、寸法精度と耐熱衝
撃サイクル性を調べた。The dimensional accuracy and the thermal shock cycle of the multilayer ceramic capacitor according to the embodiment of the present invention having the above-mentioned thin-film electrode and the comparative example having the thick-film electrode are described. The sex was examined.
【００４９】(1)寸法精度 本発明の実施形態にかかる積層セラミックコンデンサ２
０個と、比較例の積層セラミックコンデンサ２０個につ
き、長さ方向（図１のＬの方向）の寸法を調べた。その
結果を表５に示す。(1) Dimensional Accuracy Multilayer ceramic capacitor 2 according to the embodiment of the present invention
The dimensions in the length direction (the direction of L in FIG. 1) were examined for 0 and 20 multilayer ceramic capacitors of the comparative example. Table 5 shows the results.
【００５０】[0050]
【表５】 [Table 5]
【００５１】表５に示すように、同じ静電容量を得るこ
とが可能な積層セラミックコンデンサを考えた場合、本
発明の実施形態にかかる積層セラミックコンデンサで
は、長さ方向の寸法が約１００μm小さくなる。なお、
長さ方向の寸法を同じとした場合には、取得できる静電
容量を約２．５％増やすことが可能になる。As shown in Table 5, when considering a multilayer ceramic capacitor capable of obtaining the same capacitance, the multilayer ceramic capacitor according to the embodiment of the present invention has a length dimension reduced by about 100 μm. . In addition,
If the length dimension is the same, the obtainable capacitance can be increased by about 2.5%.
【００５２】また、本発明の積層セラミックコンデンサ
のように、外部電極が薄膜電極である場合には、寸法精
度が高く、かつ、厚膜電極の場合のように稜線部にＲ
（丸み）が形成されないため、金属キャップ端子を外部
電極に密着させて接合することが可能になり、接続信頼
性を向上させることができる。Further, when the external electrode is a thin film electrode as in the multilayer ceramic capacitor of the present invention, the dimensional accuracy is high and the ridge is formed at the ridge as in the case of the thick film electrode.
Since (roundness) is not formed, the metal cap terminal can be brought into close contact with the external electrode and joined, and the connection reliability can be improved.
【００５３】(2)耐熱衝撃サイクル性 −５５℃（３０分）〜２５℃（３分）〜１２５℃（３０
分）の熱衝撃サイクルを１００サイクル繰り返した後の
容量変化率を調べ、容量変化率が１０％以上のものを不
良（すなわち、容積変化率が１０％未満のものを良）と
して、耐熱衝撃サイクル性を調べた。その結果を表６に
示す。(2) Thermal shock cycle resistance: -55 ° C (30 minutes) to 25 ° C (3 minutes) to 125 ° C (30 minutes)
The thermal shock cycle after repeating 100 cycles of the thermal shock cycle of (min) is examined. If the rate of change of capacity is 10% or more, the sample is regarded as defective (that is, the rate of change of volume is less than 10% is good). The sex was examined. Table 6 shows the results.
【００５４】[0054]
【表６】 [Table 6]
【００５５】表６に示すように、比較例の積層セラミッ
クコンデンサにおいては、外部電極が厚膜電極で、焼付
け時にセラミック層と厚膜電極との界面に大きなひずみ
が内在していることから、熱衝撃サイクルに対する耐性
が小さく、熱衝撃サイクルを１００サイクル繰り返した
後の不良が２／２０の割合で発生した。As shown in Table 6, in the multilayer ceramic capacitor of the comparative example, the external electrode was a thick film electrode, and a large strain was inherent in the interface between the ceramic layer and the thick film electrode during baking. The resistance to impact cycles was low, and failures occurred after repeating 100 thermal shock cycles at a rate of 2/20.
【００５６】これに対して、本発明の実施形態にかか
る、外部電極がスパッタリング法などにより形成される
薄膜電極である積層セラミックコンデンサの場合、焼付
け工程がなく、上記比較例の場合のように、焼付け時に
セラミック層と厚膜電極との界面に大きなひずみが内在
するようなことがないため、初期不良及び、熱衝撃サイ
クルを１００サイクル繰り返した後の不良のいずれの発
生も認められなかった。On the other hand, in the case of the multilayer ceramic capacitor according to the embodiment of the present invention in which the external electrode is a thin film electrode formed by a sputtering method or the like, there is no baking step, and as in the comparative example, Since no large strain was present at the interface between the ceramic layer and the thick-film electrode during baking, neither initial failure nor failure after 100 cycles of thermal shock cycle was observed.
【００５７】なお、上記実施形態では、金属端子をセラ
ミック積層体の外部電極にはんだ付けすることにより、
両者を電気的、機械的に接続するようにした場合につい
て説明したが、はんだを用いる代わりに導電性樹脂（接
着剤）を用いることも可能である。なお、その場合、金
属端子と外部電極をはんだ付けする場合に必要なはんだ
浸漬工程などを不要にすることが可能になり、内部に熱
応力ストレスが生じることを抑制することが可能にな
る。In the above embodiment, the metal terminals are soldered to the external electrodes of the ceramic laminate,
Although a case has been described where both are electrically and mechanically connected, a conductive resin (adhesive) may be used instead of using solder. In this case, it is possible to eliminate a solder immersion step or the like required when soldering the metal terminal and the external electrode, and it is possible to suppress the occurrence of thermal stress inside.
【００５８】また、上記実施形態では、外部電極が３層
からなる多層構造を有している場合を例にとって説明し
たが、外部電極の層数や具体的形状などに関しては特別
の制約はなく、３層未満、あるいは４層以上の多層構造
とすることも可能であり、また、場合によっては単層構
造とすることも可能である。また、外部電極の構成材料
についても特別の制約はなく、用途などを考慮して種々
の電極材料を選択することが可能である。In the above embodiment, the case where the external electrode has a multilayer structure composed of three layers has been described as an example. However, there is no particular restriction on the number of layers or the specific shape of the external electrode. It is possible to have a multilayer structure of less than three layers or four or more layers, and in some cases, a single layer structure. There are no particular restrictions on the constituent materials of the external electrodes, and various electrode materials can be selected in consideration of the application and the like.
【００５９】また、上記実施形態では、外部電極を構成
する各層をスパッタリング法により成膜した場合につい
て説明したが、各層の成膜方法はこれに限られるもので
はなく、蒸着法、イオンプレーティング法、ＣＶＤ法、
化学メッキ法その他の種々の薄膜成膜方法を用いること
が可能である。Further, in the above embodiment, the case where each layer constituting the external electrode is formed by the sputtering method has been described. However, the method of forming each layer is not limited to this, but may be a vapor deposition method, an ion plating method, or the like. , CVD method,
Various plating methods, such as a chemical plating method, can be used.
【００６０】また、上記実施形態では、セラミック積層
体（コンデンサ素子）を２個積み重ねた場合について説
明したが、積み重ね個数については特別の制約はなく、
２個以上積み重ねることが可能であり、また、場合によ
っては１個だけとすることも可能である。In the above embodiment, the case where two ceramic laminates (capacitor elements) are stacked has been described. However, the number of stacked ceramic laminates is not limited.
Two or more can be stacked, and in some cases, only one can be stacked.
【００６１】本発明はさらにその他の点においても上記
実施形態に限定されるものではなく、金属端子の構成材
料や具体的形状、セラミック積層体の形状やそれを構成
するセラミックの種類（圧電体、磁性体、ＬＣ複合体、
絶縁体）などに関し、発明の要旨の範囲内において種々
の応用、変形を加えることが可能である。In other respects, the present invention is not limited to the above-described embodiment. The constituent materials and specific shapes of the metal terminals, the shapes of the ceramic laminates, and the types of ceramics (piezoelectric, Magnetic material, LC complex,
With respect to the insulator, etc., various applications and modifications can be made within the scope of the invention.
【００６２】[0062]
【発明の効果】上述のように、本発明の積層セラミック
電子部品は、外部電極が膜厚の小さい薄膜電極から形成
されているため、厚膜電極を外部電極とする場合のよう
に膜厚バラツキの影響を受けることがなく、外部電極形
成後の寸法が外部電極形成前のセラミック積層体と実質
的に同じで、高い寸法精度を確保することが可能にな
る。したがって、厚膜電極を外部電極とする場合と比べ
て、厚膜電極の膜厚分だけセラミック積層体の寸法を大
きくすることが可能になり、例えばコンデンサの場合に
は取得できる静電容量を大きくすることが可能になる。
また、寸法精度が高いため、それに沿うように金属端子
を形成しておくことにより、金属端子を外部電極に密着
させて接合することが可能になり、接続信頼性を向上さ
せることができる。また、厚膜電極を外部電極とする場
合のように、電極ペーストの焼付け工程が不要で、外部
電極とセラミック層との界面などに大きな応力が生じる
ことがないため、はんだ浸漬工程などの熱衝撃サイクル
が加わった場合にセラミック積層体に割れや欠けが生じ
たりすることを防止して、信頼性を向上させることがで
きる。As described above, in the multilayer ceramic electronic component of the present invention, since the external electrode is formed of a thin film electrode having a small thickness, the film thickness varies as in the case where the thick film electrode is used as the external electrode. And the dimensions after the formation of the external electrodes are substantially the same as those of the ceramic laminate before the formation of the external electrodes, and high dimensional accuracy can be secured. Therefore, as compared with the case where the thick film electrode is used as the external electrode, it is possible to increase the dimension of the ceramic laminate by the thickness of the thick film electrode. For example, in the case of a capacitor, the obtainable capacitance is increased. It becomes possible to do.
In addition, since the dimensional accuracy is high, by forming the metal terminal along the dimensional accuracy, the metal terminal can be brought into close contact with the external electrode and joined, and the connection reliability can be improved. Further, unlike the case where a thick film electrode is used as an external electrode, a baking process of the electrode paste is not required, and no large stress is generated at an interface between the external electrode and the ceramic layer. It is possible to prevent the ceramic laminate from being cracked or chipped when a cycle is added, thereby improving reliability.
【００６３】また、セラミック積層体を複数個積み重
ね、金属端子を各セラミック積層体の外部電極に接合す
ることにより一体化するようにした場合、例えばコンデ
ンサの場合にセラミック積層体が一つだけの場合と同じ
平面面積で、セラミック積層体複数個分の大きな静電容
量を取得することが可能になり、本発明をより実効あら
しめることができる。また、寸法精度が高いため、金属
端子を外部電極に密着させて接合し、複数のセラミック
積層体を積み重ねた状態で容易かつ確実に一体化するこ
とができる。In the case where a plurality of ceramic laminates are stacked and metal terminals are bonded to external electrodes of each ceramic laminate to be integrated, for example, in the case of a capacitor, only one ceramic laminate is used. With the same plane area as above, it is possible to obtain a large capacitance for a plurality of ceramic laminates, and the present invention can be made more effective. Further, since the dimensional accuracy is high, the metal terminals can be brought into close contact with and bonded to the external electrodes, and the plurality of ceramic laminates can be easily and reliably integrated in a stacked state.
【００６４】また、金属端子を、はんだにより外部電極
に接合するようにした場合、金属端子を外部電極に確実
に接合できるため、十分な接続信頼性を確保して本発明
を実効あらしめることができる。また、はんだにより金
属端子を外部電極に接合する場合にも、外部電極とセラ
ミック層との界面などに大きな応力が内在していないた
め、熱衝撃によるクラックなどの発生を防止することが
できる。In the case where the metal terminal is joined to the external electrode by soldering, the metal terminal can be securely joined to the external electrode, so that sufficient connection reliability can be ensured and the present invention can be made effective. it can. In addition, even when the metal terminal is joined to the external electrode by soldering, since no large stress is present at the interface between the external electrode and the ceramic layer, it is possible to prevent cracks or the like due to thermal shock.
【００６５】また、本発明の積層セラミック電子部品に
おいては、金属端子として、金属キャップ端子、又は、
細長く柔軟な金属リード端子を用いることが可能であ
り、これらの端子を用いることにより、セラミック積層
体に熱衝撃が加わることを効率よく防止して、信頼性を
向上させることが可能になる。なお、セラミック積層体
の寸法精度が高く、金属キャップ端子や細長い金属リー
ド端子を容易かつ確実に外部電極に密着させて接合する
ことが可能になるため、接続信頼性を損なうことがな
い。In the multilayer ceramic electronic component of the present invention, the metal terminal may be a metal cap terminal or
Elongated and flexible metal lead terminals can be used, and by using these terminals, it is possible to efficiently prevent thermal shock from being applied to the ceramic laminate and improve reliability. In addition, the dimensional accuracy of the ceramic laminate is high, and the metal cap terminal and the elongated metal lead terminal can be easily and surely brought into close contact with the external electrode and joined, so that the connection reliability is not impaired.
【００６６】また、誘電率の高いＰｂ系セラミックを用
いた場合、例えば、コンデンサの場合に小型大容量化を
実現することが可能になり、本発明を実効あらしめるこ
とができる。なお、本発明によれば、上述のように外部
電極として薄膜電極を用いているので、従来の厚膜電極
を外部電極とする場合のように、ひずみが内在すること
を防止して、耐熱衝撃サイクル性を向上させることが可
能にるため、抗折強度が小さいといわれるＰｂ系セラミ
ックを特に問題なく用いることが可能になる。また、本
発明を積層セラミックコンデンサに適用することによ
り、効率よく積層セラミックコンデンサの小型大容量化
を図ることが可能になる。When a Pb-based ceramic having a high dielectric constant is used, for example, in the case of a capacitor, it is possible to realize a small size and large capacity, and the present invention can be made effective. According to the present invention, since the thin-film electrode is used as the external electrode as described above, unlike a conventional thick-film electrode as the external electrode, it is possible to prevent internal strain from occurring and to prevent heat shock. Since the cycleability can be improved, it is possible to use a Pb-based ceramic, which is said to have a low bending strength, without any particular problem. Further, by applying the present invention to a multilayer ceramic capacitor, it is possible to efficiently reduce the size and capacity of the multilayer ceramic capacitor.
【図１】本発明の一実施形態にかかる積層セラミック電
子部品を示す斜視図である。FIG. 1 is a perspective view showing a multilayer ceramic electronic component according to an embodiment of the present invention.
【図２】(ａ)は本発明の一実施形態にかかる積層セラミ
ック電子部品を構成するセラミック積層体を一部切り欠
いた状態で示す斜視図、(ｂ)は外部電極の構成を示す断
面図である。FIG. 2A is a perspective view showing a ceramic laminate constituting a multilayer ceramic electronic component according to an embodiment of the present invention in a partially cut-out state, and FIG. 2B is a cross-sectional view showing a configuration of an external electrode. It is.
【図３】本発明の他の実施形態にかかる積層セラミック
電子部品を示す斜視図である。FIG. 3 is a perspective view showing a multilayer ceramic electronic component according to another embodiment of the present invention.
【図４】本発明のさらに他の実施形態にかかる積層セラ
ミック電子部品を示す斜視図である。FIG. 4 is a perspective view showing a multilayer ceramic electronic component according to still another embodiment of the present invention.
１ 内部電極 ２ 外部電極 ２ａ Ｔｉ層 ２ｂ Ｎｉ３０％Ｃｕ層 ２ｃ Ａｇ層 ３ コンデンサ素子（セラミック積層
体） ４ 金属端子 ５ セラミック層 ６ エポキシ系接着剤 １４ 金属リード端子 ２４ 金属キャップ端子DESCRIPTION OF SYMBOLS 1 Internal electrode 2 External electrode 2a Ti layer 2b Ni30% Cu layer 2c Ag layer 3 Capacitor element (ceramic laminated body) 4 Metal terminal 5 Ceramic layer 6 Epoxy adhesive 14 Metal lead terminal 24 Metal cap terminal
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中山 英樹 京都府長岡京市天神二丁目26番10号 株式 会社村田製作所内 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Hideki Nakayama 2-26-10 Tenjin, Nagaokakyo-shi, Kyoto, Japan Murata Manufacturing Co., Ltd.
Claims (6)
れ、かつ、セラミック積層体の表面に外部電極が配設さ
れた構造を有する積層セラミック電子部品において、 前記外部電極が薄膜成膜方法により形成された薄膜電極
からなり、かつ、 前記外部電極と導通するように前記セラミック積層体に
金属端子を取り付けたことを特徴とする積層セラミック
電子部品。1. A multilayer ceramic electronic component having a structure in which an internal electrode is provided in a ceramic laminate and an external electrode is provided on the surface of the ceramic laminate, wherein the external electrode is formed by a thin film forming method. A multilayer ceramic electronic component comprising a formed thin film electrode and a metal terminal attached to the ceramic laminate so as to be electrically connected to the external electrode.
前記金属端子を各セラミック積層体の外部電極に接合し
て一体化したことを特徴とする請求項１記載の積層セラ
ミック電子部品。2. The method according to claim 1, wherein a plurality of the ceramic laminates are stacked,
2. The multilayer ceramic electronic component according to claim 1, wherein said metal terminals are joined to and integrated with external electrodes of each ceramic laminate.
に接合したことを特徴とする請求項１又は２記載の積層
セラミック電子部品。3. The multilayer ceramic electronic component according to claim 1, wherein said metal terminal is joined to said external electrode by soldering.
を覆うように配設された金属キャップ端子、又は、前記
外部電極に接続された細長い金属リード端子であること
を特徴とする請求項１〜３のいずれかに記載の積層セラ
ミック電子部品。4. A metal cap terminal disposed so as to cover at least a part of the external electrode, or an elongated metal lead terminal connected to the external electrode. 4. The multilayer ceramic electronic component according to any one of items 1 to 3.
クが、Ｐｂ系セラミックであることを特徴とする請求項
１〜４のいずれかに記載の積層セラミック電子部品。5. The multilayer ceramic electronic component according to claim 1, wherein the ceramic constituting said ceramic laminate is a Pb-based ceramic.
ックコンデンサであることを特徴とする請求項１〜５の
いずれかに記載の積層セラミック電子部品。6. The multilayer ceramic electronic component according to claim 1, wherein said multilayer ceramic electronic component is a multilayer ceramic capacitor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20712497A JPH1140460A (en) | 1997-07-16 | 1997-07-16 | Laminate ceramic electronic component |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20712497A JPH1140460A (en) | 1997-07-16 | 1997-07-16 | Laminate ceramic electronic component |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1140460A true JPH1140460A (en) | 1999-02-12 |
Family
ID=16534601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20712497A Pending JPH1140460A (en) | 1997-07-16 | 1997-07-16 | Laminate ceramic electronic component |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1140460A (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1024507A1 (en) * | 1999-01-29 | 2000-08-02 | Murata Manufacturing Co., Ltd. | Ceramic electronic part |
| WO2007148484A1 (en) * | 2006-06-19 | 2007-12-27 | Murata Manufacturing Co., Ltd. | Method for manufacturing laminated ceramic electronic component |
| JP2012164972A (en) * | 2011-01-17 | 2012-08-30 | Murata Mfg Co Ltd | Ceramic composite electronic component and electronic component element supply device used for manufacturing the same |
| KR20140062836A (en) * | 2012-11-15 | 2014-05-26 | 삼성전기주식회사 | Method of manufacturing printed circuit board |
| US9105405B2 (en) | 2012-09-28 | 2015-08-11 | Tdk Corporation | Ceramic electronic component with metal terminals |
| US20170162334A1 (en) * | 2015-12-04 | 2017-06-08 | Samsung Electro-Mechanics Co., Ltd. | Multilayer electronic component and board having the same |
| US10403433B2 (en) | 2016-11-01 | 2019-09-03 | Samsung Electro-Mechanics Co., Ltd. | Multilayer electronic component |
| US20200161056A1 (en) * | 2018-11-16 | 2020-05-21 | Samsung Electro-Mechanics Co., Ltd. | Electronic component |
-
1997
- 1997-07-16 JP JP20712497A patent/JPH1140460A/en active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1024507A1 (en) * | 1999-01-29 | 2000-08-02 | Murata Manufacturing Co., Ltd. | Ceramic electronic part |
| US6518632B1 (en) | 1999-01-29 | 2003-02-11 | Murata Manufacturing Co., Ltd. | Ceramic electronic part |
| WO2007148484A1 (en) * | 2006-06-19 | 2007-12-27 | Murata Manufacturing Co., Ltd. | Method for manufacturing laminated ceramic electronic component |
| JP2012164972A (en) * | 2011-01-17 | 2012-08-30 | Murata Mfg Co Ltd | Ceramic composite electronic component and electronic component element supply device used for manufacturing the same |
| US9105405B2 (en) | 2012-09-28 | 2015-08-11 | Tdk Corporation | Ceramic electronic component with metal terminals |
| KR20140062836A (en) * | 2012-11-15 | 2014-05-26 | 삼성전기주식회사 | Method of manufacturing printed circuit board |
| JP2014099577A (en) * | 2012-11-15 | 2014-05-29 | Samsung Electro-Mechanics Co Ltd | Method of manufacturing printed circuit board |
| US20170162334A1 (en) * | 2015-12-04 | 2017-06-08 | Samsung Electro-Mechanics Co., Ltd. | Multilayer electronic component and board having the same |
| US9887040B2 (en) | 2015-12-04 | 2018-02-06 | Samsung Electro-Mechanics, Co. Ltd. | Multilayer electronic component and board having the same |
| US10403433B2 (en) | 2016-11-01 | 2019-09-03 | Samsung Electro-Mechanics Co., Ltd. | Multilayer electronic component |
| US20200161056A1 (en) * | 2018-11-16 | 2020-05-21 | Samsung Electro-Mechanics Co., Ltd. | Electronic component |
| US10886071B2 (en) * | 2018-11-16 | 2021-01-05 | Samsung Electro-Mechanics Co., Ltd. | Electronic component |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6829134B2 (en) | Laminated ceramic electronic component and method for manufacturing the same | |
| JP5857847B2 (en) | Ceramic electronic components | |
| JP3376970B2 (en) | Ceramic electronic components | |
| JP3376971B2 (en) | Ceramic electronic components | |
| JP6939762B2 (en) | Multilayer ceramic electronic components and their mounting structure | |
| US11170937B2 (en) | Multilayer ceramic electronic component | |
| US10573459B2 (en) | Multilayer ceramic electronic component and mounting structure thereof | |
| US20160042865A1 (en) | Multi-layer ceramic capacitor | |
| KR20200042860A (en) | Multilayer ceramic electronic component | |
| JP2003318059A (en) | Layered ceramic capacitor | |
| JPH1140460A (en) | Laminate ceramic electronic component | |
| JP2000340448A (en) | Laminated ceramic capacitor | |
| JP4427960B2 (en) | Manufacturing method of thin film laminated electronic component | |
| JPH10312933A (en) | Laminated ceramic electronic parts | |
| JP2001102243A (en) | Coaxial capacitor | |
| JP2000106320A (en) | Laminated ceramic capacitor | |
| JP2000106322A (en) | Laminated ceramic capacitor | |
| JPH11135356A (en) | Laminated ceramic capacitor | |
| JPH07201636A (en) | Multilayer electronic device and its production | |
| JP4667703B2 (en) | Multilayer ceramic electronic components | |
| JPH08148371A (en) | Multilayer ceramic capacitor | |
| JPH01152712A (en) | Formation of external electrode of laminated ceramic capacitor | |
| JPH06251993A (en) | Chip type electronic part assembly | |
| US20230317372A1 (en) | Multilayer ceramic electronic component | |
| JP3254927B2 (en) | Ceramic electronic components |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030325 |