JPH114001A - 半導体装置およびその作製方法 - Google Patents
半導体装置およびその作製方法Info
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- JPH114001A JPH114001A JP9171098A JP17109897A JPH114001A JP H114001 A JPH114001 A JP H114001A JP 9171098 A JP9171098 A JP 9171098A JP 17109897 A JP17109897 A JP 17109897A JP H114001 A JPH114001 A JP H114001A
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Abstract
結晶性珪素膜で構成しようとする場合に問題となるアル
ミゲイト電極の耐熱性を改善する。 【解決手段】 ガラス基板101上にチタン膜102と
アルミニウム膜103とで積層されたゲイト電極の基と
なるパターンを形成する。この後にゲイト絶縁膜10
6、非晶質珪素膜107を成膜する。そして、ゲイト電
極の基となるパターンに上部にマスクを配置し、その後
にニッケル酢酸塩溶液を塗布する。こうしてニッケル元
素が表面に接して保持された状態を得る。次に加熱処理
を加えることにより、ニッケル元素が接して保持された
領域からマスクされた領域へと結晶成長を進行させる。
こうしてボトムゲイト型の構造において、活性層を結晶
性珪素膜で構成したものとする。
Description
ボトムゲイト型の薄膜トランジスタに関する。またその
作製方法に関する。
素膜を活性層として用いた薄膜トランジスタ(以下TF
Tと称する)が知られている。
が、現状において最も実用化が進んでいるのは、ボトム
ゲイト型の薄膜トランジスタである。
設計ルール、さらには製造装置を共有することができる
ボトムゲイト型のTFTを今後においても開発していく
ことが好ましい。
板側からゲイト電極─ゲイト絶縁膜─珪素膜でなる活性
層と構成されている。
非晶質珪素膜が利用されている。しかし、より高い性能
を得るためには結晶性珪素膜を用いることが好ましい。
珪素膜をレーザー光の照射により結晶化させる技術が多
用されている。
知られているが、ボトムゲイト型には利用されていな
い。
れる工程順序になるので、ゲイト電極材料の拡散等が懸
念されるからである。
工程の安定性といた点からは、レーザー光の照射による
方法よりも加熱による方法の方が好ましい。
低抵抗を有するアルミニウムを利用することが非常に好
ましい。
た場合には、活性層の結晶化や活性化の際に加わる熱の
影響でアルミニウムが拡散したり、ヒロックやウィスカ
ーと呼ばれる突起物が形成されてしまうという問題が
る。
ゲイト電極を最初に形成し、その後に活性層を形成する
ので、各工程において加わる熱の影響が問題となる。
型のTFTにおいて、活性層に結晶性珪素膜を用いた構
成を提供することを課題とする。
の一つは、ゲイト電極と、前記ゲイト電極上を覆って形
成されたゲイト絶縁膜と、前記ゲイト絶縁膜上に形成さ
れた結晶性珪素膜でなる活性層と、を有し、前記活性層
はソース及びドレイン領域からチャネル形成領域へと結
晶成長した構造を有し、前記ソース及びドレイン領域に
は、前記チャネル形成領域よりも珪素の結晶化を助長す
る金属元素が高濃度に含まれていることを特徴とする。
る金属元素としてはニッケルを利用することが最も好ま
しい。
ては、Fe、Co、Ru、Rh、Pd、Os、Ir、P
t、Cu、Auから選ばれた元素を利用することができ
る。
マニウムとの化合物膜を利用することもできる。
形成する工程と、前記ゲイト電極上にゲイト絶縁膜を形
成する工程と、前記ゲイト絶縁膜上に非晶質珪素膜を成
膜する工程と、前記ゲイト電極上方の前記非晶質珪素膜
上にマスクを形成する工程と、前記マクスを利用し前記
非晶質珪素膜に珪素の結晶化を助長する金属元素を導入
する工程と、加熱処理を施し、前記非晶質珪素膜におい
て、前記金属元素が導入された領域から前記マスク下部
の領域への結晶成長を行わす工程と、前記マスクを利用
して前記金属元素が導入された領域に燐のドーピングを
行う工程と、加熱処理を施し、前記燐のドーピングが行
われた領域に当該金属元素を集中させる工程と、を有す
ることを特徴とする。
1上にチタン膜102とアルミニウム膜103とで積層
されたゲイト電極の基となるパターンを形成する。(図
1(A))
る。(図1(B))
ッチングが行われた領域に陽極酸化物を充填するためで
ある。即ち、アルミニウムパターンの縁の下部にまで陽
極酸化を行わせるためである。
ン103の表面にヒロックやウィスカーを意図的に発生
させる。即ち、アルミニウムの以上成長により突起物の
形成を意図的に行う。こうすることにより、後の工程に
おけるヒロックやウィスカーの発生を抑制する。
ルミニウム膜中に存在する原子分布の不均一性や残留応
力に起因する。従って、一旦ヒロックやウィスカーを発
生させておくことにより、後の工程において、ヒロック
やウィスイカーが発生することを抑制することができ
る。
した陽極酸化を行い、陽極酸化膜105を形成する。こ
の際、残存するアルミニウムパターン100の周辺の縁
の部分の下部(図1(B)に工程でサイドエッチングさ
れた部分)にまで陽極酸化が進行する。
縁膜106、非晶質珪素膜107を成膜する。
でなるマスク110を形成し、11で示されるようにニ
ッケル元素111が表面に接して保持された状態を得
る。
より結晶化させる。この際、結晶成長がニッケル元素が
接した領域から進行し、図3(A)の112で示される
部分で左右からの結晶成長の先端部が衝突し、結晶粒界
が形成される。
結晶成長方向の結晶構造が連続しており、その方向への
キャリアの移動は欠陥や準位の影響を受けにくいものと
することができる。
T動作時のキャリアに移動方向との軸とを一致させるこ
とで、高移動度を得ることができる。例えば、Nチャネ
ル型で100cm2 /Vs以上といような高移動度を有
するTFTを容易に得ることができる。
成した場合に、各TFTのチャネル形成領域において、
結晶粒界が112で示される部分に常に形成されるの
で、各TFTの特性にバラツキが発生することを抑制す
ることができる。
す。まずガラス基板101上にゲイト電極を作製する。
た半導体基板や金属基板を利用することができる。これ
らの基板を総称して絶縁表面を有する基板という。
20nmの厚さにスパッタ法でもって成膜し、さらにチ
タンを0.2 重量%含有させたアルミニウム膜を400n
mの厚さにスパッタ法でもって成膜する。
の積層膜をパターニングし、図1(A)に示すパターン
を得る。即ち、チタン膜パターン102とアルミニウム
膜パターン103とは積層されたパターンを得る。
グ法を用い、しかもテーパーエッチングを実施すること
で、図示されるような側面が傾斜したテーパー形状を有
するパターンを得る。
不活性雰囲気中で行う。この加熱処理は以下の作用を得
るために行う。 (1)チタン膜の作用によるアルミニウムの結晶化。 (2)アルミニウム表面にヒロックやウィスカーを意図
的に発生させる。
後の工程においてヒロックやウィスカーが発生すること
を抑制するために効果がある。また、耐熱性を高めるた
めに効果がある。
ーを発生させておくことで、後の工程においてヒロック
やウィスカーが発生することを抑制することに効果があ
る。
要因の一つに、アルミニウム中に存在する応力や組成の
不均一性があり、上述するように一旦ヒロックやウィス
カーを発生させると、この残留応力や組成の不均一性が
緩和されるからである。
チングできるウエットエッチング法を用いて、チタン膜
102をサイドエッチングする。こうして側面がエッチ
ングされ、面積が縮小したチタン膜のパターン104を
得る。(図1(B))
3を陽極とした陽極酸化法を用いてアルミウム膜でなる
パターンの露呈した表面に陽極酸化膜105を形成す
る。(図1(C))
パターンの外側と内側に向かって進行する。また、チタ
ン膜のサイドエッチングされた部分も陽極酸化膜が形成
され、酸化アルミニウム膜によって埋められた状態とな
る。
お、この工程において、陽極酸化膜は、その総成長距離
が100nmとなるようにする。
ド、タンタルナイトライド、タンタルとタンタルナイト
ライドの積層体、タングステンシリサイド層とN型珪素
層との積層体等の材料を用いることができる。
(D)に示すようにゲイト絶縁膜となる酸化珪素膜10
6を成膜する。この酸化珪素膜106はプラズマCVD
法でもって500nmの厚さに成膜する。この際、酸化
珪素膜106と陽極酸化膜105との積層膜がゲイト絶
縁膜となることに注意する。
膜107を50nmの厚さに成膜する。(図1(D))
により150nmの厚さに成膜し、さらにレジストマス
ク109を形成する。(図2(A))
ーンをマスクとした基板の裏面側からの露光により形成
する。この工程は自己整合的に行うことができるので、
新たなマスクを配置する必要がない。
ク109を利用して酸化珪素膜108をパターニングす
る。こうして、酸化珪素膜でなるパターン110を得
る。
で10ppmのニッケル濃度に調整されたニッケル酢酸
塩溶液を塗布する。こうして、111で示されるように
ニッケル元素が表面に接して保持された状態が得られ
る。(図2(C))
スク110が配置されている部分において、ニッケル元
素が非晶質珪素膜108の表面に接しておらず、その他
の領域では接している状態が得られる。(図2(C))
スパッタ法、イオン注入法、ガス吸着法、プラズマ処理
等の方法を利用することができる。
ケルを利用することが最も好ましいいが他にFe、C
o、Ru、Rh、Pd、Os、Ir、Pt、Cu、Au
から選ばれた元素を利用することができる。
理を窒素雰囲気中で施す。この加熱処理は、抵抗加熱式
のヒータを備えた加熱炉を用いて行う。
素膜はニッケル元素の作用により結晶化する。この際、
ニッケル元素の拡散に従い、図3(A)の矢印に従う方
向にニッケル元素の拡散が生じ、それに従って結晶化が
進行する。
結晶成長が衝突して結晶粒界が形成される。
た結晶化され、さらにその領域からニッケル元素が接し
ていなかった領域へと結晶成長が進行した状態が得られ
る。
が常に112で示される領域の中間に形成されるので、
多数の素子を形成した場合における素子特性のバラツキ
を抑制するのに有効となる。
グを行う。このドーピングは、被ドーピング領域をソー
ス及びドレイン領域とするための条件でもって行う。
ドーピング法を用いる。ドーピング手段としては、イオ
ン注入法を用いてもよい。
がドーピングされる。即ち、図3(B)の113及び1
14の領域に燐がドーピングされる。
囲気中において行う。この工程では、矢印で示されるよ
うに115の領域から113及び114の領域へとニッ
ケル元素が移動する。即ち、115の領域に存在するニ
ッケル元素が113及び114の領域へとゲッタリング
される。(図3(C))
ら選択された温度で行うことが好ましい。これは、この
温度範囲以下だとニッケル元素の拡散は鈍くなり、また
この温度範囲以上だとアルミニウムがもたないからであ
る。
2 Pといったように多様な結合状態を有し、またその結
合状態は非常に安定したものとなる。(それらの結合体
の融点は900℃以上である)
℃程度以上である。
ケルが活発に移動し、また燐とニッケルが結合し、動か
ない状態が得られる。(図3(C))
が移動しないから、結果として燐にニッケルが取り込ま
れた状態、即ち燐にニッケルがゲッタリングされた状態
が得られる。
が減少し、113と114の領域のニッケル濃度が増加
する状態が得られる。
領域115、即ちニッケル元素が除去された領域115
が、後にTFTのチャネル領域となる。
域113と114、即ちニッケル元素が集中した領域1
13と114がソース及びドレイン領域となる。また、
115が後にチャネル形成領域となる。(図3(C))
との積層膜でなる図示しない金属膜をスパッタ法でもっ
て成膜する。ここでは、成膜方法としてスパッタ法を用
い、各膜厚は、チタン膜を100nm、アルミニウム膜
を400nmとする。
により、ソース電極115、ドレイン電極116を形成
する。そしてさらにこのパターニングされた金属電極を
マスクとして露呈した半導体膜をパターニングし、図3
(D)に示す状態を得る。
る。またPチャネル型のTFTを作製するのであれば、
図3(C)の加熱処理の後にドーピングされた燐を打ち
消し、P型を呈するようにボロンのドーピングを行い、
113、114の領域をP型に反転させればよい。
3、114の領域をP型に反転させる工程を行うことに
なる。
114の領域をP型に反転させる工程を行ってもよい。
ドーピングされた領域にさらに高ドーズ両でもってボロ
ンをドーピングしてもゲッタリングの効果が減ずること
なく、むしろより高い効果を得られることが判明してい
る。
(A)に示す工程において、加熱処理を加熱炉を用いて
行う例を示した。本実施例では、この加熱処理をRTA
と呼ばれる強光の照射による加熱手段を用いて行う。
ミラーで集光させて照射することにより、被照射領域を
600℃〜800℃という温度に短時間で昇温させ、被
照射領域に加熱処理を施す手段である。
れる現象を利用しているので、昇温を短時間で行うこと
ができ、被照射領域の加熱処理を短時間で完了させるこ
とができる。具体的には、1分〜10分程度の加熱処理
で図3(A)に示す結晶化を行うことができる。
実施例に示すようなランプ照射によるRTAとを組み合
わせてもよい。
工程を改良したものである。本実施例では、図2(A)
に示す作製工程におけるレジストマスク109の形成方
法として、フォトマスクを用いた場合の例である。
作製工程上のデメリットがあるが、従来から多用されて
いるフォトマスクを用いたフォトリソグラフィー工程を
利用するので、工程の安定性という点では有利である。
作製工程において、結晶化の方法を異ならせた場合の例
である。
10を配置しない状態で、非晶質硅素膜107の表面の
全体にニッケル元素を導入する。
特異な結晶成長(横成長)は発生しない。即ち、特定の
領域から横成長が進行するようなことはない。
結晶成長が進行するような状態が得られる。
構成において、TFTのしきい値を制御するために図1
(D)に示す非晶質珪素膜107の成膜時に膜中にB
(ボロン)添加する場合の例である。
う際の原料ガス中にジボラン(B2H6 )を微量に添加
すればよい。
ーピング法やイオン注入法を利用してもよい。
作製工程において、非晶質珪素膜107の代わりにゲル
マニウムを含有した非晶質珪素膜(珪素を主成分とした
非晶質珪素膜)を用いる場合の例である。
X Ge1-X (0.5 <X<1)で示される。
有させる。非晶質珪素膜中にゲルマニウムを含有させる
と、その含有量により、得られるTFTのしきい値を制
御することができる。
膜する方法としては、原料ガスとして、シランとゲルマ
ンとを用いたプラズマCVD法や減圧熱CVD法、さら
にはスパッタ法を用いればよい。
TFTとNチャネル型のTFTとを同時に作製する場合
の例である。本実施例に示す作製工程は、例えばCMO
S回路の作製工程に応用することができる。
まず図4(A)に示すようにガラス基板401上にチタ
ン膜パターン402とアルミニウム膜パターン404で
なるゲイト電極を形成する。また同時にチタン膜パター
ン403とアルミニウム膜パターン405でなるゲイト
電極を形成する。
TFTのゲイト電極となる。また、右側のゲイト電極が
Nチャネル型のTFTとなる。即ち、左側にPチャネル
型TFT、右側にNチャネル型のTFTを作製すること
になる。
にチタン膜のパターン402と403をアルミニウム膜
パターン404と405をマスクとしてサイドイッチン
グする。
ようにアルミニウム膜パターンの周辺部の下部におい
て、チタン膜パターンがエッチングされた状態が得られ
る。
5とを陽極とした陽極酸化を行うことにより、図4
(C)に示す状態を得る。ここで、407及び408が
陽極酸化膜でなる。
は、アルミニウム膜パターンの下部においても進行す
る。図では、チタン膜が除去された部分におけるアルミ
ニウム膜下部からの陽極酸化をやや強調して記載してあ
る。
09をプラズマCVD法でもって成膜する。さらに非晶
質珪素膜410を減圧熱CVD法で成膜する。
利用し、酸化珪素膜パターン411と412を形成す
る。さらにニッケル酢酸塩溶液を塗布し、413で示さ
れるようにニッケル元素が表面に接して保持された状態
を得る。(図5(B))
囲気中において行うことにより、非晶質珪素膜を結晶化
させる。
るように結晶成長が進行したものとなる。この加熱処理
は、500℃〜600℃の温度で行うことが好ましい。
これは、この温度以上ではアルミニウムが耐えられず、
またこの温度以下では、結晶化の作用が得られないから
である。
Nチャネル型TFTのソース及びドレイン領域を形成す
るための条件でもって行えばよい。
うに601、602、603の領域に燐のドーピングが
行われる。
囲気中において行う。この工程において、604及び6
06の領域から燐がドーピングされた601、602、
603の領域へとニッケル元素の移動が行われる。(図
6(B))
ニッケル元素が601、602、603の領域にゲッタ
リングされる。
のチャネル形成領域となる。
1を配置する。そして今度は、ボロンのドーピングを行
う。この際、左側のTFT部分には、先に燐がドーピン
グされた領域に重ねてボロンがドーピングされる。即
ち、702及び703の領域に燐に重ねてボロンがドー
ピングされる。
グされた燐の影響を打ち消し、P型に導電型が反転する
ような条件でもって行う。即ち、先の燐のドーピング
(図6(A)の工程)時にN型となった領域をP型に反
転させる条件でもって行う。
1を除去する。そして、レーザー光の照射を行うことに
より、ドーピングが行われた領域のドーピング時におけ
る損傷のアニールとドーパントの活性化とを行う。この
工程は強光の照射によって行ってもよい。
型の領域704、705が形成される。
ロンと燐とが重ねてドーピングされたものとなってい
る。この領域においては、ボロンは導電型を決定する役
割を有し、燐がニッケルをゲッタリングする機能を担っ
ている。
燐が導電型を決定する役割と、ニッケルをゲッタリング
する役割との両方を担っている。
ネル型TFTのソース領域となる。また703がPチャ
ネル型TFTのドレイン領域となる。
TFTのドレイン領域となる。また、N型の領域705
がNチャネル型TFTのソース領域となる。
ッタ法でもって成膜する。この金属膜801は、チタン
膜とアルミニウム膜とチタン膜との積層膜でもって構成
される。
ーニングし、901、902、903、904で示され
るパターンを得る。
ース電極、902がPチャネル型TFTのドレイン電極
となる。
イン電極、904がNチャネル型TFTのソース電極と
なる。
04を形成したら、それらの電極をマスクとして、露呈
した珪素膜(各TFTのソース及びドレイン領域)をエ
ッチングする。こうして、図9に示すようにPチャネル
型TFT(PchTFTと記載)とNチャネル型TFT
(NchTFTと記載)とを同一基板上に同時に形成する
ことができる。
工程を改良した場合の例である。本実施例は、Pチャル
型TFTとなる領域には、ゲンタリング用の燐のドーピ
ングと導電型決定用(チャネル型決定用)のボロンのド
ーピングが行われ状態であって、かつNチャル型TFT
となる領域には、ゲンタリング用でありかつ導電型決定
用の燐のドーピングが行われ状態でゲッタリング用の加
熱処理を行うことを特徴とする。
(A)に示す状態を得る。この状態を図10(A)に示
す。この段階では、後にチャネル領域となる領域以外の
領域601、602、603に燐がドーピングされたも
のとなる。
ャネル型TFTとなるべき領域をマスクする。(図10
(B))
ーピングは、702、703の領域の導電型をN型から
P型へと反転させる条件でもって行う。換言すれば、7
02、703の領域に先にドーピングされた燐のドーパ
ントとしての影響力を打ち消し、ボロンの影響力を発揮
させる条件でもって行う。
る。またN型の領域704、705を得る。
1を除去する。そして、レーザー光の照射を行うことに
より、ドーピングがなされた領域の損傷の回復とドーパ
ントの活性化とを行う。
法(RTA法)によって行ってもよい。
TFTのソース及びドレイン領域の導電型を決定するド
ーパントのドーピングが終了した時点において、結晶化
に利用したニッケルのゲッタリングは行わなず、Nチャ
ネル型TFTのソース及びドレイン領域の導電型を決定
するドーパント(ボロン)をドーピングした後にニッケ
ルのゲッタリングを行う。
トマスク701を除去し、さらに被ドーピング領域への
アニールが終了したら、次に550℃、1時間の加熱処
理を行い、ニッケル元素のゲッタリングを行う。
域となる604の領域から702及び703の領域へと
ニッケル元素のゲッリングを行う。また同時に後にチャ
ネル領域となる605の領域から704及び705の領
域へとニッケル元素のゲッリングを行う。
がまずドーピングされ、さらに重ねてボロンがドーピン
グされているが、この状態の領域では、燐のみがドーピ
ングされた704や705の領域に比較してさらに高い
効率でもってゲッタリングが進行する。
ピングを行った領域では、ゲッタンリングは全く進行し
ない。しかし、燐とボロンを重ねてドーピングした領域
では、燐のみをドーピングした領域に比較して高い効率
でもってもってゲッタリングが進行する。(この要因は
明らかではない)
T)のソース領域702、チャネル形成領域604、ド
レイン領域703を得る。ここで、チャネル領域604
は、ソース領域702とドレイン領域703にニッケル
がゲッタリングされ、ニッケル濃度が低下したものとな
っている。
ソース領域705、チャネル形成領域605、ドレイン
領域704を得る。ここで、チャネル領域605は、ソ
ース領域705とドレイン領域704にニッケルがゲッ
タリングされ、ニッケル濃度が低下したものとなってい
る。
に示す作製工程を経て、1枚のガラス基板上にPチャネ
ル型TFTとNチャネル型TFTとを形成した構成を得
る。
に敏感なチャネル領域中におけるニッケル元素濃度を低
くすることができるので、ニッケルがTFTの動作に悪
影響を与えることを抑制することができる。
作製工程を改良した場合の例である。ここでは、ニッケ
ルのゲッタリングを2段階に渡り行うことを特徴とす
る。
(D)に示す状態を得る。即ち、非晶質珪素膜107を
成膜する段階までを得る。
でなるマスク1201を配置する。そして燐のドーピン
グを行い、図12(B)の1202、1203の領域に
燐のドーピングを行う。
の形成には寄与せず、ニッケルのゲッタリングのために
のみ行われる。
囲気中において行う。この工程においては、図12
(C)に示すように1204の領域に存在するニッケル
元素が1202、1203の領域にゲッタリングされ
る。この工程は、酸化珪素膜でなるマスク1201を配
置した状態で行う。
スクとして露呈した珪素膜をエッチングする。即ち、ゲ
ッタリングサイトなった1202、1203の領域をエ
ッチングする。
の領域が後にTFTの活性層となる)のニッケル元素濃
度を低減することができる。
(A)以下の作製工程に従ってTFTを作製する。
図12(C)に示す工程での活性層となるべき領域から
のニッケル元素のゲッタリングと、図3(C)に示す工
程でのソース/ドレイン領域へのチャネル形成領域から
のニッケル元素のゲッタリングとが行われる。
ッケル元素の影響をより徹底的に排除することができ
る。
たは実施例10)に示す構成において、ゲイト電極の構
造を改良した場合の例である。
電極として珪素を用いた場合の例を示す。
板101上にN型を有する珪素膜を減圧熱CVD法で成
膜し、それをパターニングすることにより、1401で
示されるパターンを形成する。このパターン1401が
ゲイト電極となる。
膜として酸化珪素膜106を、プラズマCVD法でもっ
て成膜する。さらに非晶質珪素膜107を減圧熱CVD
法でもって成膜する。
裏面側からの露光によりレジストマスク109を形成す
る。(図14(A))
素膜でなるマスク110を形成し、図14(B)に示す
状態を得る。
ケル酢酸溶液を塗布することにより、111で示される
ようにニッケル元素が表面に接して保持された状態を得
る。こうして図14(C)に示す状態を得る。
素膜107を図15(A)に示すように結晶化させる。
ここでは、630℃、4時間の加熱を窒素雰囲気中にお
いて行うことより上記結晶化を行う。
熱性の高い珪素材料を用いることから、ガラス基板の耐
熱温度によってその上限が制限される。
には、さらに加熱温度を高くすることができる。
ように燐のドーピングをプラズマドーピング法を用いて
行う。この工程では、113、114の領域に燐のドー
ピングが行われる。
囲気中において行う。この加熱処理工程では、115の
領域に存在するニッケル元素が113、114の領域に
ゲッタリングされる。(図15(C))
6を形成する。そしてこの電極を利用して、露呈した半
導体領域をエッチングし、図15(D)に示す状態を得
る。
ンタルとタンタルナイトライドの積層体、さらには各種
シリサイド材料や金属材料を利用することができる。
で開示したようなTFTを利用した半導体装置の例を示
す。
理端末である。この情報処理端末は、本体2001にア
クティブマトリクス型の液晶ディスプレイまたはアクテ
ィブマトリクス型のELディスプレイを備え、さらに外
部から情報を取り込むためのカメラ部2002を備えて
いる。
操作スイッチ2004が配置されている。
上させるために薄く、また軽くなるもと考えられてい
る。
トリクス型のディスプレイ2005が形成された基板上
周辺駆動回路や演算回路や記憶回路がTFTでもって集
積化されることが好ましい。
ディスプレイである。この装置は、アクティブマトリク
ス型の液晶ディスプレイやELディスプレイ2102を
本体2101に備えている。また、本体2101は、バ
ンド2103で頭に装着できるようになっている。
ョン装置である。この装置は、本体2201に液晶表示
装置2202と操作スイッチ2203を備え、アンテナ
2204で受診した信号によって、地理情報等を表示す
る機能を有している。
る。この装置は、本体2301にアクティブマトリクス
型の液晶表示装置2304、操作スイッチ2305、音
声入力部2303、音声出力部2302、アンテナ23
06を備えている。
理端末と(D)に示す携帯電話とを組み合わせたような
構成も商品化されている。
カメラである。これは、本体2401に受像部240
6、音声入力部2403、操作スイッチ2404、アク
ティブマトリクス型の液晶ディスプレイ2402、バッ
テリー2405を備えている。
型の液晶表示装置である。この構成は、本体2501に
光源2502、アクティブマトリクス型の液晶表示装置
2503、光学系2504を備え、装置の外部に配置さ
れたスクリーン2505に画像を表示する機能を有して
いる。
ものもでも反射型のものでも利用することができる。
晶表示装置の代わりにEL素子を利用したアクティブマ
トリクス型のディスプレイを用いることもできる。
で、ボトムゲイト型のTFTのゲイト電極としてアルミ
ニウムを利用した場合における問題を解決することがで
きる。具体的には、加熱処理による結晶化を採用するこ
とができ、また作製プロセス中に加熱が行われてしまう
ような場合にも対応することができる。
図。
図。
図。
Tとを同時に作製する工程を示す図。
Tとを同時に作製する工程を示す図。
Tとを同時に作製する工程を示す図。
Tとを同時に作製する工程を示す図。
Tとを同時に作製する工程を示す図。
Tとを同時に作製する工程を示す図。
Tとを同時に作製する工程を示す図。
Tとを同時に作製する工程を示す図。
ターン 105 陽極酸化膜 100 ゲイト電極 106 酸化珪素膜 107 非晶質珪素膜 108 酸化珪素膜 109 レジストマスク 110 酸化珪素膜でなるマスク 111 表面に接して保持されたニッケル元
素 112 結晶成長の先端部が衝突する部分 113 燐がドーピングされる領域 114 燐がドーピングされる領域 115 燐のゲッタリングが行われる領域
Claims (8)
- 【請求項1】ゲイト電極と、 前記ゲイト電極上を覆って形成されたゲイト絶縁膜と、 前記ゲイト絶縁膜上に形成された結晶性珪素膜でなる活
性層と、 を有し、 前記活性層はソース及びドレイン領域からチャネル形成
領域へと結晶成長した構造を有し、 前記ソース及びドレイン領域には、前記チャネル形成領
域よりも珪素の結晶化を助長する金属元素が高濃度に含
まれていることを特徴とする半導体装置。 - 【請求項2】請求項1において、珪素の結晶化を助長す
る金属元素としてニッケルが利用されていることを特徴
とする半導体装置。 - 【請求項3】請求項1において、珪素の結晶化を助長す
る金属元素としてFe、Co、Ru、Rh、Pd、O
s、Ir、Pt、Cu、Auから選ばれた元素が利用さ
れていることを特徴とする半導体装置。 - 【請求項4】請求項1において、結晶性珪素膜の代わり
に珪素とゲルマニウムとの化合物膜が利用されているこ
とを特徴とする半導体装置。 - 【請求項5】基板上にゲイト電極を形成する工程と、 前記ゲイト電極上にゲイト絶縁膜を形成する工程と、 前記ゲイト絶縁膜上に非晶質珪素膜を成膜する工程と、 前記ゲイト電極上方の前記非晶質珪素膜上にマスクを形
成する工程と、 前記マクスを利用し前記非晶質珪素膜に珪素の結晶化を
助長する金属元素を導入する工程と、 加熱処理を施し、前記非晶質珪素膜において、前記金属
元素が導入された領域から前記マスク下部の領域への結
晶成長を行わす工程と、 前記マスクを利用して前記金属元素が導入された領域に
燐のドーピングを行う工程と、 加熱処理を施し、前記燐のドーピングが行われた領域に
当該金属元素を集中させる工程と、 を有することを特徴とする半導体装置の作製方法。 - 【請求項6】請求項5において、珪素の結晶化を助長す
る金属元素としてニッケルが利用されることを特徴とす
る半導体装置。 - 【請求項7】請求項5において、珪素の結晶化を助長す
る金属元素としてFe、Co、Ru、Rh、Pd、O
s、Ir、Pt、Cu、Auから選ばれた元素が利用さ
れることを特徴とする半導体装置。 - 【請求項8】請求項5において、結晶性珪素膜の代わり
に珪素とゲルマニウムとの化合物膜が利用されることを
特徴とする半導体装置。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9171098A JPH114001A (ja) | 1997-06-11 | 1997-06-11 | 半導体装置およびその作製方法 |
US09/095,026 US6501094B1 (en) | 1997-06-11 | 1998-06-09 | Semiconductor device comprising a bottom gate type thin film transistor |
KR1019980021624A KR100642968B1 (ko) | 1997-06-11 | 1998-06-11 | 반도체장치및그제조방법 |
US10/323,772 US6791111B2 (en) | 1997-06-11 | 2002-12-20 | Semiconductor device |
US10/917,359 US7192817B2 (en) | 1997-06-11 | 2004-08-13 | Method for manufacturing a semiconductor device |
KR1020050056034A KR100634724B1 (ko) | 1997-06-11 | 2005-06-28 | 반도체 디바이스 제조 방법 |
US11/705,710 US7675060B2 (en) | 1997-06-11 | 2007-02-14 | Semiconductor device and method for producing it |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9171098A JPH114001A (ja) | 1997-06-11 | 1997-06-11 | 半導体装置およびその作製方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH114001A true JPH114001A (ja) | 1999-01-06 |
Family
ID=15916958
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9171098A Withdrawn JPH114001A (ja) | 1997-06-11 | 1997-06-11 | 半導体装置およびその作製方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH114001A (ja) |
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