JPH1139257A - Data transfer method and bus interface circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To transfer data without setting notching previously by selecting autonomously to apply a synchronous or asynchronous transfer system to a device existing in a fixed address area before the transfer of data. SOLUTION: A synchronous/asynchronous decision part (a) of a bus master device decides whether the data transfer destination is a bus slave device that is operating by the same clock as its own device and whether the transfer designation is set on the same or different SBC(single board computer) based on the address of an outgoing access destination and the device state. Then it is decided whether the synchronous transfer of data is possible or not based on the bus access route and the device state of a duplex system for the generation of 'sync'. In other words, a 'sync' signal is produced to show whether a bus cycle is possible by the synchronous transfer for the access to the relevant bus slave device by means of the address and an 'act' signal (working/standby system identification signal). Thus, the transfer of data is controlled.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、データ転送方法及
びバスインタフェース回路に関し、特に、同一バス上に
動作クロックを異にする装置が混在し得る場合に用いて
好適なものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data transfer method and a bus interface circuit, and more particularly, to a data transfer method and a bus interface circuit which are suitable for use when devices having different operation clocks can coexist on the same bus.

【０００２】[0002]

【従来の技術】昨今、演算処理装置の処理能力を上げる
ため、中央演算処理部（以下、ＣＰＵという。）の動作
速度はますます高速化している。2. Description of the Related Art In recent years, the operating speed of a central processing unit (hereinafter, referred to as a CPU) has been increasingly increased in order to increase the processing capability of an arithmetic processing unit.

【０００３】しかし、記憶媒体として使用する半導体記
憶素子や各種入出力装置等のＣＰＵ周辺装置の動作速度
をＣＰＵと同じにすることは、回路設計技術、開発期
間、開発設計費等の面から大変難しくなってきている。However, it is very difficult to make the operating speed of a CPU peripheral device such as a semiconductor memory device and various input / output devices used as a storage medium the same as that of a CPU in terms of circuit design technology, development period, development design cost, and the like. It's getting harder.

【０００４】このため、ＣＰＵとＣＰＵ周辺装置とで動
作クロックが異なり始めている。この傾向は、ＣＰＵの
動作速度が高速になるほど大きい。For this reason, the operation clocks of the CPU and the CPU peripheral device are different. This tendency increases as the operating speed of the CPU increases.

【０００５】また、既設計の演算処理装置の性能を上げ
るため、ＣＰＵといくつかのＣＰＵ周辺装置のみを高速
化し、各種入出力装置については、既設計のものをその
まま使用することが、開発期間、開発設計費等の面から
よく行われる。In order to improve the performance of a pre-designed arithmetic processing unit, it is necessary to speed up only the CPU and some CPU peripheral devices, and to use various pre-designed input / output devices as they are during the development period. This is often done in terms of development and design costs.

【０００６】このため、高速で動作する「バスサイクル
を起動する装置（以下、バスマスタ装置という。）」
と、低速で動作する「起動されたバスサイクルに応答す
る装置（以下、バススレーブ装置という。）」との間で
データ転送する必要が生じている。For this reason, a "device for activating a bus cycle (hereinafter, referred to as a bus master device)" which operates at a high speed.
There is a need to transfer data between the device and a device that responds to the activated bus cycle (hereinafter, referred to as a bus slave device) that operates at a low speed.

【０００７】また、演算処理装置の信頼性を上げるた
め、同一構成の装置を２つ以上接続し、ｎ重化冗長構成
を採用することが一般的に行われている。この場合、ｎ
重化冗長構成装置間の動作クロックは、 １．全ての装置において位相、周波数を合わせる場合
（クロック同期した装置） ２．それぞれ独立したクロックで動作する場合 の２つに分かれる。In order to improve the reliability of the arithmetic processing unit, it is common practice to connect two or more devices having the same configuration and adopt an n-fold redundant configuration. In this case, n
The operation clocks between redundant redundant configuration devices are: 1. When the phases and frequencies are matched in all devices (clock-synchronized device) It is divided into two cases in which each operates with an independent clock.

【０００８】１．の場合は、装置間のデータ転送を高速
化できる反面、クロックの供給、選択、切り替えを行う
ため回路が必要となる。また、クロックを供給している
装置に障害が発生した場合には、クロックの切り替えが
生じ、その時に瞬間的に運用の停止が発生する。[0008] 1. In the case of (1), data transfer between the devices can be speeded up, but a circuit for supplying, selecting, and switching a clock is required. Further, when a failure occurs in the device supplying the clock, the clock is switched, and the operation is momentarily stopped at that time.

【０００９】一方、２．の場合は、それぞれが独立した
クロックを使用しているため、クロックの供給、選択、
切り替え等を行う回路を必要としない。また、一装置の
障害により運用の停止が発生することがない。On the other hand, 2. In the case of, because each uses an independent clock, clock supply, selection,
No circuit for switching or the like is required. In addition, operation stop does not occur due to a failure of one device.

【００１０】そこで、一般には、動作クロックが異なる
装置同士を接続し、一方の装置に属するバスマスタ装置
からもう一方の装置に属するバスマスタ装置へアクセス
する場合、(1) 非同期転送方式を用いる手法、(2) 装置
内は同期転送方式を用いる一方、装置間の接続部には動
作クロックの乗せ変え（同期化）を行う手法、(3) 装置
内は同期転送方式を用いる一方、装置間は非同期転送方
式とする手法、のいずれかを採用している。Therefore, generally, when devices having different operation clocks are connected to each other and a bus master device belonging to one device accesses a bus master device belonging to another device, (1) a method using an asynchronous transfer method, 2) Synchronous transfer method is used inside the device, while the operation clock is changed (synchronized) at the connection between the devices. (3) Synchronous transfer method is used inside the device, while asynchronous transfer is used between the devices. Method.

【００１１】まず、非同期転送方式について説明する。
非同期転送方式とは、バスサイクルの制御信号により相
手側装置の状態を確認しながらデータを送受信する方式
である。例えば、図２に示すように、クロックｆ０で動
作する装置上にあるバスサイクルを起動する権利（以
下、バス権という。）を持ったバスマスタ装置Ｍ１が、
クロックｆ１で動作する装置上にあるバススレーブ装置
Ｓ１からデータを読み出す場合、以下の手順でデータを
送受信する方式をいう。First, the asynchronous transfer method will be described.
The asynchronous transfer method is a method of transmitting and receiving data while confirming the state of a partner device based on a bus cycle control signal. For example, as shown in FIG. 2, a bus master device M1 having a right to start a bus cycle (hereinafter, referred to as a bus right) on a device that operates on a clock f0,
When data is read from the bus slave device S1 on the device operating at the clock f1, a method of transmitting and receiving data in the following procedure is used.

【００１２】(1) まず、バスマスタ装置が、読み出すべ
きデータの格納されているアドレスをアドレスバス上に
置き、アドレスバス上のアドレスが有効であることを示
すストローブ信号（アドレスストローブ：以下、ＡＳと
いう。）を有意にする。(1) First, a bus master device places an address where data to be read is stored on an address bus, and a strobe signal (address strobe: hereinafter referred to as AS) indicating that the address on the address bus is valid. ) Is significant.

【００１３】(2) 次に、バススレーブ装置Ｓ１が、該ア
ドレスのデータをデータバス上に置き、応答信号（アク
ノリッジ：以下、ＡＣＫという。）を、バスマスタ装置
Ｍ１装置に返す。(2) Next, the bus slave device S1 places the data of the address on the data bus, and returns a response signal (acknowledge: hereinafter referred to as ACK) to the bus master device M1.

【００１４】(3) バスマスタ装置Ｍ１は、ＡＣＫを受信
し、データバス上のデータを取り込むと共にアドレスバ
ス上のアドレスの送出をやめ、ＡＳ等の制御信号を無意
にする。(3) The bus master device M1 receives the ACK, takes in the data on the data bus, stops sending the address on the address bus, and makes the control signal such as AS insignificant.

【００１５】(4) バススレーブ装置Ｓ１は、ＡＳが無意
になることによりデータの送出を停止しＡＣＫを無意に
する。(4) The bus slave device S1 stops sending data and invalidates ACK when the AS becomes insignificant.

【００１６】次に、同期転送方式を説明する。同期転送
方式とは、動作クロックが同じでこのクロックに対して
交流特性、動作タイミングが規定できる信号によって転
送を行う方式である。Next, the synchronous transfer method will be described. The synchronous transfer method is a method in which transfer is performed by using a signal having the same operation clock and defining the AC characteristics and operation timing with respect to this clock.

【００１７】この同期転送方式では、バスマスタ装置Ｍ
１から発出された信号はクロックに対してタイミングが
規定されており、バススレーブ装置で確実に受信され
る。また、バススレーブ装置Ｓ１からの応答信号も同様
にクロックに対し規定され、バスマスタ装置が確実に受
信することができる。そのため、バスサイクルのタイミ
ングを規定しておけば、相手装置側の状態に左右されず
にバスサイクルを行うこと（終了すること）ができる。In this synchronous transfer system, the bus master device M
The signal issued from 1 has a timing defined with respect to the clock, and is reliably received by the bus slave device. In addition, the response signal from the bus slave device S1 is similarly defined with respect to the clock, so that the bus master device can reliably receive the response signal. Therefore, if the timing of the bus cycle is specified, the bus cycle can be performed (terminated) regardless of the state of the partner device.

【００１８】例えば、図３に示すように、同一のクロッ
クｆ２で動作するバスマスタ装置Ｍ２がバススレーブ装
置Ｓ２からデータを読み出す場合、以下の手順でデータ
を送受信する。For example, as shown in FIG. 3, when the bus master device M2 operating at the same clock f2 reads data from the bus slave device S2, data is transmitted and received in the following procedure.

【００１９】(1) まず、バスマスタ装置Ｍ２が同期転送
開始信号（以下、ＴＳという。）をクロックｆ２に対し
て規定の長さだけ有意としバスサイクルが開始したこと
をバススレーブ装置Ｓ２に通知する。また、アドレスや
制御信号など起動系信号も発出する。このことを、クロ
ックｆ２に同期しているという。(1) First, the bus master device M2 sets a synchronous transfer start signal (hereinafter, referred to as TS) significant for a prescribed length with respect to the clock f2, and notifies the bus slave device S2 that a bus cycle has started. . In addition, activation signals such as addresses and control signals are also issued. This is said to be synchronized with the clock f2.

【００２０】(2) バススレーブ装置Ｓ２は、データと同
時に同期転送終了信号（以下、ＴＡという。）をクロッ
クｆ２に同期して発出し、バスサイクルを終了する。(2) The bus slave device S2 issues a synchronous transfer end signal (hereinafter, referred to as TA) simultaneously with the data in synchronization with the clock f2, and ends the bus cycle.

【００２１】(3) ＴＡを受信したバスマスタ装置Ｍ２
は、起動系信号の送出を止め、バスサイクルを終了す
る。(3) Bus master device M2 receiving TA
Stops the transmission of the activation signal and ends the bus cycle.

【００２２】以上のように、非同期転送方式は、動作ク
ロックの異なる装置間、又は、動作速度は同じであるが
位相のずれたクロックで動作する装置間でのデータ転送
に有効であり、同期転送方式は、同一のクロックで動作
する装置間での転送に有効であるといえる。As described above, the asynchronous transfer method is effective for data transfer between devices having different operation clocks or between devices operating at the same operation speed but having clocks shifted in phase. The method can be said to be effective for transfer between devices operating with the same clock.

【００２３】次に、装置内は同期転送方式を用い装置間
の接続部で動作クロックの乗せ変え（同期化）を行う場
合について説明する。図４は、異なる２つのクロックｆ
３及びｆ４で動作する装置Ａ及びＢを、バスを介して接
続する場合である。Next, a description will be given of a case in which the operation clock is changed (synchronized) at the connection between the devices using the synchronous transfer method in the device. FIG. 4 shows two different clocks f
This is a case where devices A and B operating at 3 and f4 are connected via a bus.

【００２４】ここで、クロックｆ３で動作するバスマス
タ装置Ｍ３からクロックｆ３で動作するバススレーブ装
置Ｓ３へアクセスする場合には、前述の同期転送方式を
用いることができる。同様に、クロックｆ４で動作する
バスマスタ装置Ｍ４からクロックｆ４で動作するバスス
レーブ装置Ｓ４へのアクセスにも同期転送方式を用いる
ことができる。Here, when accessing the bus slave device S3 operating at the clock f3 from the bus master device M3 operating at the clock f3, the above-described synchronous transfer method can be used. Similarly, the synchronous transfer method can be used for access from the bus master device M4 operating at the clock f4 to the bus slave device S4 operating at the clock f4.

【００２５】一方、バスマスタ装置Ｍ３からバススレー
ブ装置Ｓ４にアクセスする場合、バスマスタ装置Ｍ３
は、前述の同期転送方式の要領でバスサイクルを起動す
る。このとき、ＴＳの他、起動系信号もクロックｆ３に
同期している。On the other hand, when accessing the bus slave device S4 from the bus master device M3, the bus master device M3
Starts a bus cycle in the manner of the synchronous transfer method described above. At this time, the activation system signal is also synchronized with the clock f3 in addition to the TS.

【００２６】クロックｆ３に同期した起動系信号をバス
スレーブ装置Ｓ４が受信するには、まず、これら信号を
クロックｆ４に対してタイミングを規定し直す。この機
能を再同期といい、図中の再同期回路（ｂ）にて実現す
る。In order for the bus slave device S4 to receive the start-up signal synchronized with the clock f3, first, the timing of these signals is redefined with respect to the clock f4. This function is called resynchronization, and is realized by the resynchronization circuit (b) in the figure.

【００２７】クロックｆ４に再同期された起動系信号
は、バススレーブ装置Ｓ４に入力される。バススレーブ
装置Ｓ４は、通常の同期サイクルと同様、クロックｆ４
に同期したＴＡを送出し、バスサイクルを終了する。The start system signal resynchronized with the clock f4 is input to the bus slave device S4. The bus slave device S4 supplies the clock f4 as in the normal synchronization cycle.
Is transmitted, and the bus cycle ends.

【００２８】クロックｆ４に同期したＴＡは、バスマス
タ装置Ｍ３に入力する前に再同期回路（ａ）にてクロッ
クｆ３に再同期される。クロックｆ３に同期したＴＡを
受信したバスマスタ装置Ｍ３は、起動系信号信号の送出
を止め、バスサイクルを終了する。The TA synchronized with the clock f4 is resynchronized with the clock f3 by the resynchronization circuit (a) before being input to the bus master device M3. The bus master device M3, which has received the TA synchronized with the clock f3, stops sending the activation-system signal signal and ends the bus cycle.

【００２９】最後に、装置内は同期転送方式を用い、装
置間は非同期転送方式を採用する方式について説明す
る。この方式は、前述した、装置内は同期転送方式を用
いる一方、装置間の接続部では動作クロックの乗せ換え
を手法の場合のように、クロックｆ３で動作するバスマ
スタ装置Ｍ３からバススレーブ装置Ｓ３へのアクセス、
クロックｆ４で動作するバスマスタ装置Ｍ４からバスス
レーブ装置Ｓ４へのアクセスには同期転送を用いるが、
バスマスタ装置Ｍ３からバススレーブ装置Ｓ４へのアク
セスのようにクロックの異なる装置間の接続部で、それ
ぞれの起動系信号、応答系信号を再同期するのではな
く、先に示した非同期転送の方法を用いるものである。Finally, a description will be given of a method in which a synchronous transfer method is used in the devices and an asynchronous transfer method is used between the devices. In this system, the synchronous transfer system is used in the device, while the connection between the devices is switched from the bus master device M3 operated by the clock f3 to the bus slave device S3 as in the case of the method of changing the operation clock. Access,
Synchronous transfer is used for access from the bus master device M4 operating at the clock f4 to the bus slave device S4.
Instead of re-synchronizing the respective activation-system signals and response-system signals at the connection between the devices having different clocks as in the access from the bus master device M3 to the bus slave device S4, the asynchronous transfer method described above is used. It is used.

【００３０】以上、ｎ重化冗長構成をとる演算処理装置
の例を示したが、図５のように、１つの装置内のバスマ
スタ装置とバススレーブ装置間でも同様である。すなわ
ち、この場合も、動作クロックの同じバスマスタ装置と
バススレーブ装置間では同期転送が使用でき、動作クロ
ックが異なるバスマスタ装置とバススレーブ装置間では
非同期転送を用いるが、接続部で同期化する方法を用い
る。Although an example of an arithmetic processing device having an n-fold redundant configuration has been described above, the same applies to a bus master device and a bus slave device in one device as shown in FIG. That is, also in this case, synchronous transfer can be used between the bus master device and the bus slave device having the same operation clock, and asynchronous transfer is used between the bus master device and the bus slave device having different operation clocks. Used.

【００３１】[0031]

【発明が解決しようとする課題】しかしながら、上述の
構成を有する各装置には、以下のような問題がある。However, each device having the above configuration has the following problems.

【００３２】まず、非同期転送方式の場合には、バスマ
スタ装置とバススレーブ装置間とで動作クロックの異な
る場合、又は、動作速度は同じであるが位相のずれたク
ロックで動作する装置間でのデータ転送には有効である
が、同一クロックで動作するバスマスタ装置及びバスス
レーブ装置間でのデータ転送に用いると、相手装置の状
態により次の転送手順に進むための応答信号待ち時間が
発生してしまい、バスサイクルが延び、結果として転送
効率が上がらない。First, in the case of the asynchronous transfer system, when the operation clocks are different between the bus master device and the bus slave device, or when the data is transferred between devices operating at the same operation speed but out of phase with each other. Although effective for transfer, if used for data transfer between a bus master device and a bus slave device operating on the same clock, a response signal waiting time for proceeding to the next transfer procedure occurs depending on the state of the partner device. , The bus cycle is extended, and as a result, the transfer efficiency is not improved.

【００３３】また、同期転送方式の場合には、同一クロ
ックで動作する装置間での転送有効に有効であるが、１
つのクロックに対し交流特性、動作タイミングが規定で
きる信号によって転送を行う方式であるため、バスマス
タ装置とバススレーブ装置のクロックが同一でなければ
用いることができない。これは動作速度が同じでもクロ
ックの位相がずれているだけでも用いることができない
ことを意味する。In the case of the synchronous transfer method, transfer between devices operating on the same clock is effective.
Since the transfer is performed by a signal that can define the AC characteristics and the operation timing for one clock, it cannot be used unless the clocks of the bus master device and the bus slave device are the same. This means that even if the operation speed is the same or the clock phase is shifted, it cannot be used.

【００３４】動作速度の違う装置、動作速度は同じであ
るが位相のずれた装置間で同期転送を行うにはクロック
の乗せ替えのための再同期が必要であることは前に説明
したが、その再同期にかかる時間によりバスサイクルが
延びてしまう。これを同期損という。同期損は、起動系
信号と応答信号双方に（バスサイクル往復分）発生す
る。As described above, it is necessary to resynchronize for changing clocks in order to perform synchronous transfer between devices having different operation speeds and devices having the same operation speed but shifted in phase. The bus cycle is extended by the time required for the resynchronization. This is called a synchronization loss. Synchronization loss occurs in both the start system signal and the response signal (for a bus cycle round trip).

【００３５】さらに、再同期回路には、バスマスタ装置
の動作クロックと同じ速度のクロックとバススレーブ装
置の動作クロックを必要とする。異なる動作クロックを
持つバススレーブ装置が複数有れば、それだけの数のク
ロックを入力する必要が生じ、信号線数の増加、回路規
模の増大、周波数の高いクロックの引き回しの増加など
の問題が発生する。Further, the resynchronization circuit requires a clock having the same speed as the operation clock of the bus master device and an operation clock of the bus slave device. If there are multiple bus slave devices with different operation clocks, it is necessary to input as many clocks as there are, causing problems such as an increase in the number of signal lines, an increase in circuit scale, and an increase in routing of high-frequency clocks. I do.

【００３６】また、ｎ重化冗長構成をとるシステムにお
いては、バススレーブ装置の１つである主記憶媒体のア
ドレスを運用時と待機時とでダイナミックに変更するこ
とにより、装置の運用状態に関わらず、常に運用系の主
記憶媒体にアクセスする手段は一般的である。In a system having an n-fold redundant configuration, the address of the main storage medium, which is one of the bus slave devices, is dynamically changed between operation and standby so as to be independent of the operation state of the device. Means for always accessing the active main storage medium is common.

【００３７】バスマスタ装置から見ると運用系主記憶媒
体が同一クロックで動作する装置にある場合と、異なる
クロックで動作する装置に有る場合がある。From the viewpoint of the bus master device, there is a case where the active main storage medium is in a device that operates with the same clock, and a case that there is a device that operates with a different clock.

【００３８】ｎ重化冗長構成をとるということは、同一
の装置をｎ台接続して１つのシステムを構成することで
あるが、その装置上にある入出力装置もそれぞれ同一で
あることを意味する。つまり、図４における装置Ａ及び
装置Ｂは同一の装置であり、バススレーブ装置Ｓ３及び
Ｓ４も同一の装置である。当然ながら回路も同じであ
る。The use of an n-fold redundant configuration means that n identical devices are connected to form one system, but the input / output devices on the devices are also identical. I do. That is, the devices A and B in FIG. 4 are the same device, and the bus slave devices S3 and S4 are also the same device. Of course, the circuit is the same.

【００３９】装置Ａが冗長構成の運用系装置である場
合、バススレーブ装置Ｓ３及びＳ４もバスマスタ装置Ｍ
３の制御下にある。つまり、バスマスタ装置Ｍ３からバ
ススレーブ装置Ｓ３にもバススレーブ装置Ｓ４にも同じ
ようにアクセスが発生する。When the device A is an active device having a redundant configuration, the bus slave devices S3 and S4 are also connected to the bus master device M.
3 is under control. That is, an access occurs from the bus master device M3 to the bus slave device S3 and the bus slave device S4 in the same manner.

【００４０】ここで、バスマスタ装置Ｍ３とバススレー
ブ装置Ｓ３の動作クロックは同じであるため、両装置間
では、同期転送が可能であるが、バスマスタ装置Ｍ３と
バススレーブ装置Ｓ４とは動作クロックが異なる（本例
の場合は、クロックｆ３とクロックｆ４の周波数は同じ
であるが位相が違う）ため、同期転送が使えない。Here, since the operation clocks of the bus master device M3 and the bus slave device S3 are the same, synchronous transfer is possible between both devices, but the operation clocks of the bus master device M3 and the bus slave device S4 are different. (In the case of this example, the clock f3 and the clock f4 have the same frequency but different phases.) Therefore, synchronous transfer cannot be used.

【００４１】一方、バススレーブ装置に着目すると、ク
ロックを異にする別装置のバスマスタ装置からアクセス
される可能性のあるバススレーブ装置については、非同
期転送に対応する装置としなければならないため、同一
クロックで動作しているバスマスタ装置とのアクセスは
同期送信できるにもかかわらず非同期転送となってしま
い、転送効率を上げることができない。On the other hand, if attention is paid to the bus slave device, the bus slave device which may be accessed from another bus master device having a different clock must be a device compatible with asynchronous transfer. However, the access to the bus master device operating as described above is performed asynchronously in spite of being able to perform synchronous transmission, and the transfer efficiency cannot be improved.

【００４２】このような理由により、異なる動作クロッ
クの装置間を同期転送で接続することは、結果として、
転送性能を向上させるとはいえない。さらに、この場合
には、再同期回路を必要とし、回路規模も大きくなって
しまう。For these reasons, connecting the devices having different operation clocks by synchronous transfer results in
It cannot be said that the transfer performance is improved. Further, in this case, a resynchronization circuit is required, and the circuit scale becomes large.

【００４３】また、同期転送を使用できる部分があるに
もかかわらず、全てを非同期転送で接続するのは、転送
性能を劣らせることになる。Even if there is a portion where synchronous transfer can be used, connecting all of them by asynchronous transfer deteriorates transfer performance.

【００４４】[0044]

【課題を解決するための手段】[Means for Solving the Problems]

（Ａ）かかる課題を解決するため、第１の発明において
は、動作クロックを同じくする装置と異なる装置とが、
同一バス上に混在して存在し得るシステム上の任意の装
置間で、データ転送するのに使用するデータ転送方法に
おいて、以下のようにする。(A) In order to solve this problem, in the first invention, a device having the same operation clock is different from a device having the same operation clock.
A data transfer method used to transfer data between arbitrary devices on a system which may be mixedly present on the same bus is as follows.

【００４５】すなわち、データ転送時、バスサイクルを
起動する装置が、装置の状態とアクセスルートとに基づ
いて、固定アドレス領域の装置に対して同期転送方式を
用いるか、非同期転送方式を用いるか自律的に選択し、
選択結果に応じた転送方式によりバスサイクルに応答す
る装置との間でデータを転送するようにする。That is, at the time of data transfer, the device that activates the bus cycle determines whether to use the synchronous transfer method or the asynchronous transfer method for the device in the fixed address area based on the state of the device and the access route. Choice,
Data is transferred to and from a device that responds to a bus cycle by a transfer method according to the selection result.

【００４６】このような転送方法を採用することによ
り、同期転送可能な装置には同期転送方式により、ま
た、非同期転送可能な装置には非同期転送方式によるデ
ータ転送が、事前の設定によらずに実現でき、常に最も
転送効率の良い状態でデータを転送することができる。By adopting such a transfer method, the data transfer by the synchronous transfer method to the device capable of the synchronous transfer and the data transfer by the asynchronous transfer method to the device capable of the asynchronous transfer can be performed without depending on the prior setting. Data can always be transferred with the highest transfer efficiency.

【００４７】また、バスサイクルを起動する装置は、装
置の状態及びアクセスルートに加え、転送条件設定デー
タに基づいて転送方式を選択するようにすれば、システ
ムに変更（拡張、縮小）が生じても柔軟に対応できる。If the device that starts the bus cycle selects a transfer method based on the transfer condition setting data in addition to the device status and the access route, the system is changed (expanded or reduced). Can respond flexibly.

【００４８】（Ｂ）また、第２の発明においては、動作
クロックを同じくする装置と異なる装置とが、同一バス
上に混在して存在し得るシステム上の任意の装置間で、
データ転送するのに使用するデータ転送方法において、
以下のようにする。(B) In the second aspect of the present invention, a device having the same operation clock and a different device can be mixed between arbitrary devices on a system which can coexist on the same bus.
In the data transfer method used to transfer data,
Do the following:

【００４９】すなわち、バスサイクルに応答する装置が
同期転送可能であるとき、バスサイクルに応答する装置
は、非同期転送方式でデータを転送してきたバスサイク
ルを起動する装置に同期転送が可能であることを示す情
報を通知し、バスサイクルを起動する装置は、その情報
が通知された際これを記憶し、以後、データ転送の必要
が生じた場合には、当該バスサイクルに応答する装置に
同期転送方式にてデータを転送するようにする。That is, when a device responding to a bus cycle is capable of synchronous transfer, the device responding to the bus cycle is capable of synchronous transfer to a device which activates a bus cycle that has transferred data by the asynchronous transfer method. The device that starts the bus cycle notifies the device that responds to the bus cycle when the data transfer is required. Transfer data by the method.

【００５０】このような転送方法を採用することによ
り、ハードウェア的に、最も転送効率の良い状態を常に
自律的に選択できる。By employing such a transfer method, the state with the highest transfer efficiency can always be autonomously selected in terms of hardware.

【００５１】[0051]

【発明の実施の形態】BEST MODE FOR CARRYING OUT THE INVENTION

（Ａ）第１の実施形態 以下、本発明に係るデータ転送方式及びバスインタフェ
ース回路の第１の実施形態を説明する。(A) First Embodiment Hereinafter, a first embodiment of a data transfer method and a bus interface circuit according to the present invention will be described.

【００５２】この実施形態では、演算処理装置の記憶装
置、入出力装置等のアドレスが固定されているシステム
であって、バスマスタ装置とバススレーブ装置とを、
(1) バスサイクルの起動信号と、(2) 応答信号と、(3)
同期／非同期信号の選択信号とで接続する場合における
データ転送方式及びバスインタフェース回路について説
明する。In this embodiment, a system in which addresses of a storage device and an input / output device of an arithmetic processing device are fixed, wherein a bus master device and a bus slave device are
(1) Bus cycle start signal, (2) Response signal, (3)
A data transfer method and a bus interface circuit in the case of connection with a synchronous / asynchronous signal selection signal will be described.

【００５３】（Ａ−１）演算処理装置の構成 図６に、本実施形態に係るシステムの概念構成図を示
す。図６は、２つの演算処理装置（シングルボードコン
ピュータ）＃０及び＃１（以下、ＳＢＣ＃０及びＳＢＣ
＃１という。）を、非同期転送方式のバスで接続した二
重化冗長構成システムを表している。(A-1) Arrangement of Arithmetic Processing Apparatus FIG. 6 shows a conceptual arrangement of the system according to this embodiment. FIG. 6 shows two arithmetic processing units (single board computers) # 0 and # 1 (hereinafter, SBC # 0 and SBC # 1).
Called # 1. ) Represents a redundant redundant system connected by an asynchronous transfer system bus.

【００５４】このうち、ＳＢＣ＃０は、２つのクロック
発生装置ｆ０１、ｆ０２と、１つのバスマスタ装置Ｍ０
１と、２つののバススレーブ装置Ｓ０１、Ｓ０２と、１
つの主記憶装置（以下、ＭＭという。）ＭＭ０とで構成
されている。なお、主記憶装置ＭＭ０もバススレーブ装
置として機能する。The SBC # 0 has two clock generators f01 and f02 and one bus master M0.
1, two bus slave devices S01, S02, 1
And a main storage device (hereinafter referred to as MM) MM0. Note that the main storage device MM0 also functions as a bus slave device.

【００５５】クロック発生装置ｆ０１は、バスマスタ装
置Ｍ０１とバススレーブ装置Ｓ０１、主記憶装置ＭＭ０
に動作クロックを供給するものであり、クロック発生装
置ｆ０２は、バススレーブ装置Ｓ０２に動作クロックを
供給している。なお、両クロック発生装置ｆ０１及びｆ
０２の動作クロックｆ０１及びｆ０２は相互に異なる。The clock generator f01 includes a bus master M01, a bus slave S01, and a main memory MM0.
The clock generator f02 supplies an operation clock to the bus slave device S02. Note that both clock generators f01 and f01
02 are different from each other in operation clocks f01 and f02.

【００５６】ＳＢＣ＃０及びＳＢＣ＃１は、共に、運用
系／待機系の２つの状態をとり、一方が運用系であると
き、他方は待機系をとる。本形態では、ＳＢＣ＃０が運
用系、ＳＢＣ＃１が待機系とする。Both SBC # 0 and SBC # 1 take two states, an active system and a standby system. When one is the active system, the other takes the standby system. In the present embodiment, SBC # 0 is the active system and SBC # 1 is the standby system.

【００５７】ＳＢＣ＃１は、ＳＢＣ＃０と同じく、シン
グルボートコンピュータであり、その構成は全て同じ物
である。すなわち、Ｍ０１、Ｓ０１、Ｓ０２、ＭＭ０
は、それぞれ、Ｍ１１、Ｓ１１、Ｓ１２、ＭＭ１に対応
する装置である。The SBC # 1 is a single-boat computer, like the SBC # 0, and has the same configuration. That is, M01, S01, S02, MM0
Are devices corresponding to M11, S11, S12, and MM1, respectively.

【００５８】なお、ＳＢＣ＃０とＳＢＣ＃１とは、互い
にクロック同期していないため、同じクロック発生装置
が搭載されていても位相はずれている。従って、図６で
は、ＳＢＣ＃０のクロック発生装置をｆ０１、ｆ０２と
表すが、ＳＢＣ＃１のクロック発生装置をｆ１１、ｆ１
２と表している。Since SBC # 0 and SBC # 1 are not synchronized with each other, their phases are shifted even if the same clock generator is mounted. Accordingly, in FIG. 6, the clock generators of SBC # 0 are denoted by f01 and f02, but the clock generators of SBC # 1 are denoted by f11 and f1.
It is expressed as 2.

【００５９】（Ａ−２）アドレス配置 図７に、本システムの前提となるメモリ空間上のアドレ
ス配置を示す。(A-2) Address Arrangement FIG. 7 shows an address arrangement in a memory space which is a premise of the present system.

【００６０】バススレーブ装置Ｓ０１、Ｓ０２、Ｓ１１
及びＳ１２は、それぞれメモリ空間上、個別に独立した
アドレスを持っている。Bus slave devices S01, S02, S11
And S12 have individually independent addresses in the memory space.

【００６１】ここで、バススレーブ装置Ｓ０１とＳ１１
とは同一装置であるが、ＳＢＣ＃０に属するか、ＳＢＣ
＃１に属するかに応じて異なるアドレスが当てられてい
る。ただし、属するＳＢＣが運用系であるか待機系であ
るかによってアドレスが変わることはない。バススレー
ブ装置Ｓ０２及びＳ１２についても同様である。Here, the bus slave devices S01 and S11
Is the same device, but belongs to SBC # 0,
A different address is assigned depending on whether it belongs to # 1. However, the address does not change depending on whether the belonging SBC is the active system or the standby system. The same applies to the bus slave devices S02 and S12.

【００６２】また、バススレーブ装置Ｓ０１、Ｓ１１の
アドレス、バススレーブ装置Ｓ０２、Ｓ１２のアドレス
分けるため、０系と１系とを定義する。本実施形態で
は、ＳＢＣ＃０装置を０系、ＳＢＣ＃１を１系として説
明する。In order to separate the addresses of the bus slave devices S01 and S11 and the addresses of the bus slave devices S02 and S12, a system 0 and a system 1 are defined. In this embodiment, the SBC # 0 device will be described as system 0 and the SBC # 1 will be described as system 1.

【００６３】これに対し、主記憶装置ＭＭ０及びＭＭ１
のアドレスは、属するＳＢＣが運用系であるか待機系で
あるかにより、アドレスが決定されるバススレーブ装置
である。これは、二重化されたシステムのどちらのＳＢ
Ｃが運用系であっても、そのＳＢＣに属する主記憶装置
を運用系ＭＭのアドレスとするためである。On the other hand, the main storage devices MM0 and MM1
Is a bus slave device whose address is determined depending on whether the SBC to which it belongs is an active system or a standby system. This is the case for either SB in a duplicated system.
This is because, even if C is the active system, the main storage device belonging to the SBC is used as the address of the active MM.

【００６４】すなわち、ＳＢＣ＃０が運用系であれば、
ＭＭ０が運用系のＭＭアドレスとなり、ＭＭ１が待機系
ＭＭアドレスとなる。逆に、ＳＢＣ＃１が運用系であれ
ば、反対にＭＭ０は待機系ＭＭアドレス、ＭＭ１が運用
系ＭＭアドレスとなる。That is, if SBC # 0 is an active system,
MM0 is the active MM address, and MM1 is the standby MM address. Conversely, if SBC # 1 is the active system, MM0 is the standby MM address and MM1 is the active MM address.

【００６５】（Ａ−３）バスインタフェースの構成 （Ａ−３−１）バスマスタ装置側の構成 図１は、バスマスタ装置に用意されているバスインタフ
ェース回路の構成例である。図６では、Ｍ０１、Ｍ１１
に設けられている。(A-3) Configuration of Bus Interface (A-3-1) Configuration of Bus Master Device FIG. 1 shows a configuration example of a bus interface circuit provided in the bus master device. In FIG. 6, M01, M11
It is provided in.

【００６６】本回路は、同期／非同期の判断部ａ、同期
バスインタフェース部ｂ、及び非同期バスインタフェー
ス部ｃからなる。This circuit comprises a synchronous / asynchronous determination section a, a synchronous bus interface section b, and an asynchronous bus interface section c.

【００６７】同期／非同期判断部ａは、アクセスアドレ
スと装置の状態などを入力し、同期／非同期選択信号
（ｓｙｎｃ）を出力する回路である。本例の場合、ｓｙ
ｎｃの論理値は、同期転送を選択した場合には「１」を
とり、非同期転送を選択した場合には「０」をとる。The synchronous / asynchronous judging section a is a circuit for inputting an access address and the state of the apparatus and outputting a synchronous / asynchronous selection signal (sync). In this example, sy
The logical value of nc takes "1" when synchronous transfer is selected, and takes "0" when asynchronous transfer is selected.

【００６８】このｓｙｎｃは、バスマスタ装置Ｍ０１及
びＭ１１内の回路である同期バスインタフェース部ｂ及
び非同期バスインタフェース部ｃに通知されると共に、
バスマスタ装置Ｍ０１及びＭ１１外の回路であるバスス
レーブ装置Ｓ０１、Ｓ０２、ＭＭ０、Ｓ１１、Ｓ１２及
びＭＭ１にも通知される。This sync is notified to the synchronous bus interface unit b and the asynchronous bus interface unit c, which are circuits in the bus master devices M01 and M11.
The notification is also made to the bus slave devices S01, S02, MM0, S11, S12, and MM1, which are circuits outside the bus master devices M01 and M11.

【００６９】同期バスインタフェース部ｂは、ｓｙｎｃ
が「１」のとき、同期転送開始信号（ＴＳ）を出力し、
同期転送終了（ＴＡ）を受信する回路である。The synchronous bus interface unit b is provided with a sync.
Outputs a synchronous transfer start signal (TS) when
This is a circuit for receiving the end of synchronous transfer (TA).

【００７０】非同期バスインタフェース部ｃは、ｓｙｎ
ｃが「０」のとき、ストローブ信号（ＡＳ）を出力し、
応答信号（ＡＣＫ）を受信する回路である。The asynchronous bus interface unit c
When c is “0”, a strobe signal (AS) is output,
This is a circuit that receives a response signal (ACK).

【００７１】なお、本構成においては、ＴＳとＡＳ、Ｔ
ＡとＡＣＫとは別線にする必要はなく、論理和とするこ
とができる。In this configuration, TS, AS, T
A and ACK need not be on separate lines, but can be ORed.

【００７２】図８は、このバスインタフェースの主要回
路である同期／非同期判断部ａの詳細構成を表してい
る。この同期／非同期判断部ａは、同期転送を成し得る
バススレーブ装置のアドレスを認識するデコード回路
（ａ−１）、（ａ−２）、（ａ−３）、（ａ−４）と、
これらの出力のうちどれが有効であるかを装置の状態に
よって選択するセレクタ回路（ａ−５）とからなる。FIG. 8 shows a detailed configuration of a synchronous / asynchronous judging unit a which is a main circuit of the bus interface. The synchronous / asynchronous determining unit a includes decode circuits (a-1), (a-2), (a-3), and (a-4) for recognizing addresses of bus slave devices capable of performing synchronous transfer.
The selector circuit (a-5) selects which of these outputs is valid according to the state of the device.

【００７３】このうち、セレクタ回路（ａ−５）には、
セレクト信号として運用系／待機系を示すａｃｔ信号
と、０系／１系を示すｉｎｄｃ信号が入力されている。
ａｃｔ信号は、運用系のＳＢＣでは「１」、待機系では
「０」である。また、ｉｎｄｃ信号は、０系ＳＢＣでは
「０」、１系装置では「１」である。The selector circuit (a-5) includes:
As select signals, an act signal indicating the active / standby system and an indc signal indicating the 0 system / 1 system are input.
The act signal is “1” in the active SBC and “0” in the standby system. The indc signal is “0” for the 0-system SBC and “1” for the 1-system device.

【００７４】ＳＢＣ＃０は、運用系０系であるのでａｃ
ｔ＝１、ｉｎｄｃ＝０、ＳＢＣ＃１は、待機系１系であ
るのでａｃｔ＝０、ｉｎｄｃ＝１である。Since SBC # 0 is the active system 0, ac
Since t = 1, indc = 0, and SBC # 1 are the standby system 1 systems, act = 0 and indc = 1.

【００７５】デコード回路（ａ−１）は、アドレス信号
の値が運用系ＭＭのアドレスを示すとき有意となる。同
様に、デコード回路（ａ−２）、（ａ−３）、（ａ−
４）は、アドレス信号がそれぞれ待機系ＭＭ、Ｓ０１、
Ｓ１１、を示すとき有意となる。The decode circuit (a-1) becomes significant when the value of the address signal indicates the address of the active MM. Similarly, the decoding circuits (a-2), (a-3), (a-
4) is that the address signal is the standby system MM, S01,
S11 is significant.

【００７６】ところで、セレクタ回路（ａ−５）は、以
下のように動作する。The selector circuit (a-5) operates as follows.

【００７７】(1) バスマスタ装置が属するＳＢＣが運用
系であるとき、デコード回路（ａ−１）が有効となる。(1) When the SBC to which the bus master device belongs is an active system, the decode circuit (a-1) becomes effective.

【００７８】(2) バスマスタ装置が属するＳＢＣが待機
系であるとき、デコード回路（ａ−２）が有効となる。(2) When the SBC to which the bus master device belongs is a standby system, the decode circuit (a-2) becomes effective.

【００７９】(3) バスマスタ装置が属するＳＢＣが０系
であるとき、デコード回路（ａ−３）が有効となる。(3) When the SBC to which the bus master belongs belongs to the 0 system, the decode circuit (a-3) becomes effective.

【００８０】(4) バスマスタ装置が属するＳＢＣが１系
であるとき、デコード回路（ａ−４）が有効となる。(4) When the SBC to which the bus master device belongs is the first system, the decode circuit (a-4) becomes effective.

【００８１】さて、本実施形態の場合には、ＳＢＣ＃０
が運用系／０系であるので、バスマスタ装置Ｍ０１で
は、デコード回路（ａ−１）及び（ａ−３）が有効とな
る。一方、ＳＢＣ＃１については待機系／１系であるの
で、バスマスタ装置Ｍ１１は、デコード回路（ａ−２）
及び（ａ−４）が有効となる。Now, in the case of the present embodiment, SBC # 0
Is the active / 0 system, the decode circuits (a-1) and (a-3) are valid in the bus master device M01. On the other hand, since SBC # 1 is a standby system / 1 system, the bus master device M11 outputs the decode circuit (a-2).
And (a-4) become effective.

【００８２】なお、バススレーブ装置Ｓ０２及びＳ１２
は、バスマスタ装置Ｍ０１及びＭ０２のいずれとも動作
クロックが異なっており、同期転送が行われ得ないの
で、本回路は必要ない。The bus slave devices S02 and S12
Does not need this circuit because the operation clock is different from any of the bus master devices M01 and M02 and synchronous transfer cannot be performed.

【００８３】ただし、バススレーブ装置Ｓ０２と同じク
ロックで動作するバスマスタ装置があれば、その装置上
に本回路が必要となる。However, if there is a bus master device that operates at the same clock as the bus slave device S02, this circuit is required on the device.

【００８４】（Ａ−３−１）バススレーブ装置側の構成 図９は、バススレーブ装置に用意されているバスインタ
フェース回路の構成例であり、図６のＭＭ０、ＭＭ１及
びＳ０１、Ｓ１１に設けられている。(A-3-1) Configuration of the Bus Slave Device FIG. 9 shows an example of the configuration of the bus interface circuit provided in the bus slave device, which is provided in MM0, MM1, S01, and S11 in FIG. ing.

【００８５】ただし、本実施形態におけるバススレーブ
装置Ｓ０２、Ｓ１２については、同期転送を選択するこ
とがないため必要ない。However, the bus slave devices S02 and S12 in the present embodiment are not necessary because synchronous transfer is not selected.

【００８６】本回路は、同期バスインタフェース部ｄ及
び非同期バスインタフェース部ｅよりなる。This circuit comprises a synchronous bus interface section d and an asynchronous bus interface section e.

【００８７】同期バスインタフェース部ｄは、バスマス
タ装置より通知されたｓｙｎｃが有意のとき、動作可能
となり、同期転送開始信号（ＴＳ）を受信し同期転送終
了（ＴＡ）を出力する。When the sync notified from the bus master device is significant, the synchronous bus interface unit d becomes operable, receives the synchronous transfer start signal (TS), and outputs the synchronous transfer end (TA).

【００８８】非同期バスインタフェース部ｅは、ｓｙｎ
ｃが有意でないとき、動作可能となり、ストローブ（Ａ
Ｓ）を受信し、応答信号（ＡＣＫ）を出力する。The asynchronous bus interface unit e
When c is not significant, operation is enabled and strobe (A
S) and outputs a response signal (ACK).

【００８９】（Ａ−４）転送動作 本実施形態では、図７に示すように、メモリ空間はアド
レス１６ビット（００００（ｈｅｘ）番地〜ＦＦＦＦ
（ｈｅｘ）番地）で構成されている。(A-4) Transfer Operation In this embodiment, as shown in FIG. 7, the memory space has 16 bits of address (addresses from 0000 (hex) to FFFF).
(Hex) address).

【００９０】このうち、主記憶装置ＭＭ０のアドレス空
間は、００００（ｈｅｘ）〜３ＦＦＦ（ｈｅｘ）であ
る。ＭＭ０の空間を指すには、アドレスの上位２ビット
が「００（ｂｉｎ）」であれば良い。The address space of the main storage device MM0 is 0000 (hex) to 3FFF (hex). To point to the space of MM0, the upper two bits of the address need only be "00 (bin)".

【００９１】その他、バススレーブ装置Ｓ０１のアドレ
ス空間は、８０００（ｈｅｘ）〜８ＦＦＦ（ｈｅｘ）、
バススレーブ装置Ｓ１１のアドレス空間は、Ｃ０００
（ｈｅｘ）〜ＣＦＦＦ（ｈｅｘ）であるので、バススレ
ーブ装置Ｓ０１及びＳ１１の空間を指すにはアドレスの
上位４ビットは「１０００（ｂｉｎ）」、「１１００
（ｂｉｎ）」となる。In addition, the address space of the bus slave device S01 is 8000 (hex) to 8FFF (hex),
The address space of the bus slave device S11 is C000
(Hex) to CFFF (hex), the upper 4 bits of the address are “1000 (bin)” and “1100” to indicate the space of the bus slave devices S01 and S11.
(Bin) ".

【００９２】図１０は、本例の動作を示すタイムチャー
トである。FIG. 10 is a time chart showing the operation of this embodiment.

【００９３】バスマスタ装置の同期／非同期判断部ａ
は、発出するアクセス先のアドレスと装置状態から、転
送先が自装置と同一クロックで動作しているスレーブ装
置であるかないか、また、同じＳＢＣ上にあるか別のＳ
ＢＣ上にあるかを判断する。そして、バスアクセスルー
ト及び二重化システムの装置状態より同期転送をできる
かできないを判断し、ｓｙｎｃを生成する。Synchronous / asynchronous determination section a of the bus master device
Determines whether the transfer destination is a slave device operating at the same clock as its own device, and whether it is on the same SBC or different S
It is determined whether it is on BC. Then, it is determined whether or not synchronous transfer can be performed based on the bus access route and the device status of the redundant system, and a sync is generated.

【００９４】例えば、同期／非同期判断部ａに入るアド
レスが、ＭＭ０を指すアドレスである上位２ビットが
「００（ｂｉｎ）」であれば、デコード回路（ａ−１）
の出力が有意となる。Ｍ０１は、運用系のバスマスタ装
置であるのでセレクタ回路（ａ−５）は、デコード回路
（ａ−１）の出力を有効とし、ｓｙｎｃが有意となる。For example, if the address input to the synchronous / asynchronous judging section a is "00 (bin)" in the upper two bits which is the address indicating MM0, the decoding circuit (a-1)
Is significant. Since M01 is an active bus master device, the selector circuit (a-5) makes the output of the decode circuit (a-1) valid, and the sync becomes significant.

【００９５】同様に、同期／非同期判断部ａに入るアド
レスが、バススレーブ装置Ｓ０１のアドレスを指す上位
４ビットが「１０００（ｂｉｎ）」であれば、デコード
回路（ａ−３）の出力が有意となる。このとき、Ｍ０１
は０系のバスマスタ装置であるので、セレクタ回路（ａ
−５）は、デコード回路（ａ−３）の出力を有効とし、
ｓｙｎｃが有効となる。Similarly, if the upper 4 bits indicating the address of the bus slave device S01 are "1000 (bin)", the output of the decode circuit (a-3) is significant. Becomes At this time, M01
Is a 0-system bus master device, the selector circuit (a
-5) makes the output of the decoding circuit (a-3) valid,
sync becomes valid.

【００９６】しかし、同期／非同期判断部ａに入るアド
レスが、バススレーブ回路Ｓ０２のアドレスを指す上位
４ビットが「１００１（ｂｉｎ）」であれば、有意とな
るデコード回路ない。また、アドレスがＭＭ１、Ｓ１１
の場合、デコード回路（ａ−２）又は（ａ−４）が有意
となるが、Ｍ０１は、運用系のバスマスタ装置であるの
で、セレクタ回路（ａ−５）がこれらの出力を有効とせ
ず、ｓｙｎｃは有意とならない。However, if the upper 4 bits indicating the address of the bus slave circuit S02 are "1001 (bin)" as the address entering the synchronous / asynchronous determination section a, there is no significant decoding circuit. If the address is MM1, S11
In the case of (1), the decoding circuit (a-2) or (a-4) becomes significant. However, since M01 is an active bus master device, the selector circuit (a-5) does not validate these outputs. sync is not significant.

【００９７】このように、バスマスタ装置Ｍ０１の同期
／非同期判断部ａは、Ｓ０１、ＭＭ０に対してはｓｙｎ
ｃを有意にするが、ＭＭ１、Ｓ０２、Ｓ１１、Ｓ１２に
対してはｓｙｎｃを有意にしない。As described above, the synchronous / asynchronous judging unit a of the bus master device M01 sets S01 and MM0 to syn.
Although c is significant, sync is not significant for MM1, S02, S11, and S12.

【００９８】同様に、バスマスタ装置Ｍ１１の同期／非
同期判断部ａは、Ｓ１１、ＭＭ１に対してｓｙｎｃを有
意にするが、ＭＭ０、Ｓ０１、Ｓ０２、Ｓ１２に対して
はｓｙｎｃを有意にしない。Similarly, the synchronization / asynchronization judging unit a of the bus master device M11 makes sync significant for S11 and MM1, but does not make sync significant for MM0, S01, S02 and S12.

【００９９】結果として、本回路により、アクセスルー
トに応じた同期／非同期転送の選択が可能となる。As a result, this circuit makes it possible to select synchronous / asynchronous transfer according to the access route.

【０１００】なお、ｓｙｎｃは、スレーブ装置に通知さ
れると共に、自装置の同期バスインタフェース部ｂ、非
同期バスインタフェース部ｃにも通知される。ここで、
ｓｙｎｃ信号が有意であれば、同期バスインタフェース
が選択され、同期バスインタフェース部ｂより同期バス
サイクルが発行される。一方、ｓｙｎｃ信号が有意でな
ければ、非同期バスインタフェースが選択され、非同期
バスインタフェース部ｃより非同期バスサイクルが発行
される。The sync is notified to the slave device and also to the synchronous bus interface unit b and the asynchronous bus interface unit c of the own device. here,
If the sync signal is significant, the synchronous bus interface is selected, and a synchronous bus cycle is issued from the synchronous bus interface unit b. On the other hand, if the sync signal is not significant, the asynchronous bus interface is selected, and the asynchronous bus interface unit c issues an asynchronous bus cycle.

【０１０１】バススレーブ装置は、バスマスタ装置によ
り発出されるｓｙｎｃによりバスインタフェースを選択
する。ｓｙｎｃ信号が有意であれば、同期バスインタフ
ェースｄが選択され、同期転送開始信号（ＴＳ）を受信
し、同期転送終了（ＴＡ）を出力する。ｓｙｎｃ信号が
有意でなければ、非同期バスインタフェースｅが選択さ
れ、ストローブ（ＡＳ）を受信し、応答信号（ＡＣＫ）
を出力する。The bus slave device selects a bus interface according to sync issued by the bus master device. If the sync signal is significant, the synchronous bus interface d is selected, the synchronous transfer start signal (TS) is received, and the synchronous transfer end (TA) is output. If the sync signal is not significant, the asynchronous bus interface e is selected, a strobe (AS) is received, and an acknowledgment signal (ACK) is received.
Is output.

【０１０２】（Ａ−５）第１の実施形態の効果 以上のように、第１の実施形態によれば、アドレスとａ
ｃｔ信号（運用系／待機系を識別する信号）又はアドレ
スとｉｎｄｃ信号（０系／１系を識別する信号）とを用
いて、該当バススレーブ装置へのアクセスが、同期転送
によるバスサイクルが可能かを示すｓｙｎｃ信号を生成
して転送を制御するようにしたことにより、何らの設定
をしなくても、動作クロックがバスマスタ装置と同じス
レーブ装置については同期転送を行い、動作クロックが
バスマスタ装置と異なるスレーブ装置については非同期
転送を用いてデータ転送を行うことを可能とできる。(A-5) Effects of the First Embodiment As described above, according to the first embodiment, the address and a
Using the ct signal (signal for identifying the active / standby system) or the address and the indc signal (the signal for identifying the 0 system / 1 system), access to the corresponding bus slave device can be performed by a bus cycle by synchronous transfer. By generating a sync signal indicating whether the slave device has the same operation clock as the bus master device, synchronous transfer is performed and the operation clock is transmitted to the bus master device without any setting. For different slave devices, data transfer can be performed using asynchronous transfer.

【０１０３】これにより、常に、データ転送効率の最も
良いバスアクセスを選択でき、結果的にデータ転送能力
を上げることができる。Thus, the bus access with the highest data transfer efficiency can always be selected, and as a result, the data transfer capability can be improved.

【０１０４】なお、この第１の実施形態は、後述する第
２及び第３の実施形態と比べて小規模の回路で実現でき
るため、装置構成を固定してあるシステムに向いてい
る。The first embodiment can be realized with a smaller circuit than the second and third embodiments described later, and is suitable for a system having a fixed device configuration.

【０１０５】（Ｂ）第２の実施形態 以下、本発明に係るデータ転送方式及びバスインタフェ
ース回路の第２の実施形態を説明する。(B) Second Embodiment A data transfer method and a bus interface circuit according to a second embodiment of the present invention will be described below.

【０１０６】なお、本形態は、演算処理装置の拡張性や
柔軟性を高めるため、同期アクセス領域と非同期アクセ
ス領域の設定を可変できるようにしたものである。In this embodiment, the setting of the synchronous access area and the asynchronous access area can be changed in order to enhance the expandability and flexibility of the arithmetic processing unit.

【０１０７】（Ｂ−１）演算処理装置の構成 図１１に、本実施形態に係るシステムの概念構成図を示
す。図１１は、第１の実施形態におけるバススレーブ装
置Ｓ０２を、装置交換や装置の拡張のためにバススレー
ブＳ０２１及びＳ０２２に置き換えたものである。な
お、このバススレーブ装置Ｓ０２１は、バススレーブ装
置Ｓ０２の場合と同じく、バスマスタ装置Ｍ０１と異な
るクロックｆ０２で動作するものである。また、バスス
レーブ装置Ｓ０２２は、バスマスタ装置Ｍ０１と同じク
ロックｆ０１で動作するものである。(B-1) Configuration of Arithmetic Processing Device FIG. 11 shows a conceptual configuration diagram of a system according to the present embodiment. FIG. 11 is a diagram in which the bus slave device S02 in the first embodiment is replaced with bus slaves S021 and S022 for device exchange and expansion of the device. The bus slave device S021 operates at a clock f02 different from that of the bus master device M01, similarly to the bus slave device S02. The bus slave device S022 operates with the same clock f01 as the bus master device M01.

【０１０８】（Ｂ−２）バスインタフェースの構成 （Ｂ−２−１）バスマスタ装置側の構成 さて、この第２の実施形態では、バスマスタ装置に持つ
同期／非同期判断部の構成が、第１の実施形態と異なっ
ている。(B-2) Configuration of Bus Interface (B-2-1) Configuration of Bus Master Device In the second embodiment, the configuration of the synchronous / asynchronous determination unit of the bus master device is the first configuration. This is different from the embodiment.

【０１０９】なお、バスマスタ装置に持つバスインタフ
ェース回路のうち、同期バスインタフェース部ｂ及び非
同期バスインタフェース部ｃの構成及び動作と、バスス
レーブ装置に持つバスインタフェース回路（図９）の構
成及び動作は、第１の実施形態と同じであるため説明は
省略する。The configuration and operation of the synchronous bus interface unit b and the asynchronous bus interface unit c and the configuration and operation of the bus interface circuit (FIG. 9) of the bus slave device are as follows. The description is omitted because it is the same as the first embodiment.

【０１１０】図１２は、本実施形態に係るバスマスタ装
置に持つ同期／非同期判断部ａの詳細構成である。な
お、本システムにおけるメモリ空間上のアドレス配置を
図１３に、設定データの例を図１４に示す。FIG. 12 shows the detailed configuration of the synchronous / asynchronous determination unit a included in the bus master device according to the present embodiment. FIG. 13 shows an address arrangement in a memory space in the present system, and FIG. 14 shows an example of setting data.

【０１１１】バスマスタ装置に持つ同期／非同期判断部
ａは、同期転送を行う領域を設定する一時的な記憶装置
ｆと、入力アドレスと設定データ（アドレス領域）の一
致を検出するアドレス検出部ｇと、ｓｙｎｃ信号生成回
路ｈとで構成されている。The synchronous / asynchronous judging section a included in the bus master device includes a temporary storage device f for setting an area for synchronous transfer, and an address detecting section g for detecting coincidence between an input address and setting data (address area). , Sync signal generation circuit h.

【０１１２】ここで、ｓｙｎｃ信号生成回路ｈには、生
成条件として運用系／待機系を示すａｃｔ信号と、０系
／１系を示すｉｎｄｃ信号と、記憶装置ｆに保持されて
いる生成条件信号が入力される。Here, the sync signal generation circuit h includes, as generation conditions, an act signal indicating an active system / standby system, an indc signal indicating a 0 system / 1 system, and a generation condition signal held in a storage device f. Is entered.

【０１１３】記憶装置ｆは、同期転送し得るバススレー
ブ装置の数だけ用意する。この記憶装置ｆには、主記憶
装置、入出力装置等の同期転送し得るバススレーブ装置
の領域を示すアドレス及びそれぞれのｓｙｎｃ生成条件
を設定するものが記憶されている。ただし、アドレスに
よって連続した複数のバススレーブ装置のアドレス領域
を１つの記憶装置で処理することもできる。The storage devices f are prepared by the number of bus slave devices capable of synchronous transfer. The storage device f stores an address indicating an area of a bus slave device capable of synchronous transfer, such as a main storage device and an input / output device, and a device for setting respective sync generation conditions. However, it is also possible to process the address areas of a plurality of bus slave devices which are continuous by the address in one storage device.

【０１１４】設定データ（図１４）は、１６ビットから
なり、設定アドレス６ビット、アドレスマスク６ビッ
ト、生成条件データ３ビットからなる。これらのデータ
は、例えば、ソフトウェアからの設定等の何らかの手段
により設定される。The setting data (FIG. 14) consists of 16 bits, and consists of 6 bits for setting address, 6 bits for address mask, and 3 bits for generation condition data. These data are set by some means such as setting from software.

【０１１５】このうち、ｓｙｎｃ信号生成回路に通知さ
れ、生成条件を決定するのに用いられるデータ（生成条
件データ）には、次の３種類がある。Among these, there are the following three types of data (generation condition data) notified to the sync signal generation circuit and used to determine generation conditions.

【０１１６】(1) セレクタ回路動作可能（ＥＮＡ） 設定データ及び信号ｘが「１」で動作可能、「０」で動
作不可。これは、設定はするが同期転送を行わないと
き、又は、Ｍ０１以外の装置が同期転送を抑止するとき
などに用いる。(1) Selector circuit operable (ENA) Operable when setting data and signal x are "1", not operable when "0". This is used when setting is performed but synchronous transfer is not performed, or when a device other than M01 suppresses synchronous transfer.

【０１１７】(2) 同期転送／非同期転送の選択（ＳＥ
Ｌ） 運用系／待機系で選択するか、０系／１系で選択する
か。「１」で運用系／待機系、「０」で０系／１系を表
す。(2) Selection of synchronous transfer / asynchronous transfer (SE
L) Whether to select the active / standby system or the 0/1 system “1” indicates the active / standby system, and “0” indicates the 0 system / 1 system.

【０１１８】(3) Ａ１／Ｓ０（運用系（ＡＣＴ）・１系
／（（待機系）ＳＢＹ・０系） ＳＥＬが「１」の場合であって、「１」のとき、運用系
で同期転送、「０」のとき、待機系で同期転送。ＳＥＬ
が「０」の場合であって、「１」のとき、１系で同期転
送、「０」のとき、０系で同期転送。(3) A1 / S0 (active system (ACT) .1 system / ((standby system) SBY.0 system)) When SEL is "1", and when SEL is "1", synchronization in the active system Transfer, when "0", synchronous transfer in standby system.SEL
Is "0", and when "1", synchronous transfer is performed in the 1 system, and when "0", synchronous transfer is performed in the 0 system.

【０１１９】図１５に、記憶装置ｆとアドレス検出部
ｇ、ｓｙｎｃ生成部ｈとの接続を示す。FIG. 15 shows the connection between the storage device f, the address detection unit g, and the sync generation unit h.

【０１２０】アドレス検出部ｇは、入力アドレスの上位
６ビットと設定アドレスを比較する。ここで、比較した
値が一致すると、一致検出回路の出力ｉ５、ｉ４、ｉ
３、ｉ２、ｉ１、ｉ０、はいずれも「１」となる。The address detector g compares the upper 6 bits of the input address with the set address. Here, when the compared values match, the outputs i5, i4, i
3, i2, i1, i0 are all "1".

【０１２１】なお、アドレスマスクと設定アドレスとは
応対しており、マスク設定してある場合には、各ビット
の一致不一致に拘わらず、マスク回路により比較結果が
「１」となるよう接続されている。It should be noted that the address mask corresponds to the set address, and when the mask is set, the mask circuit is connected so that the comparison result becomes "1" regardless of whether or not each bit matches. I have.

【０１２２】従って、アドレス検出部ｇは、マスク設定
していないアドレスビットが設定値と一致するかを検出
する回路と同値である。ここで、一致を検出したという
ことは、入力アドレスは、設定アドレス領域を指してい
ることになる。Therefore, the address detector g has the same value as a circuit for detecting whether or not an address bit not masked matches a set value. Here, detection of a match means that the input address points to the set address area.

【０１２３】ｓｙｎｃ生成回路は、アドレス検出信号
と、入力アドレスに一致した設定アドレスの付加情報で
ある生成条件とに基づいてｓｙｎｃ信号を生成する。ｓ
ｙｎｃ生成部の詳細を図１６に示す。ｓｙｎｃ生成以降
の動作は、第１の実施形態と同様であるため説明は省略
する。The sync generation circuit generates a sync signal based on an address detection signal and a generation condition that is additional information of a set address that matches the input address. s
FIG. 16 shows details of the SYNC generation unit. The operation after the sync generation is the same as in the first embodiment, and a description thereof will be omitted.

【０１２４】（Ｂ−３）転送動作 本実施形態におけるメモリ空間は、図１３に示すよう
に、アドレス１６ビット（０００（ｈｅｘ）番地〜ＦＦ
ＦＦ（ｈｅｘ）番地）で構成されている。(B-3) Transfer Operation As shown in FIG. 13, the memory space in the present embodiment has a 16-bit address (from address 000 (hex) to FF).
FF (hex) address).

【０１２５】なお、バススレーブ装置の領域は最低２Ｋ
バイトとする。換言すれば、１つのバススレーブ装置の
アドレス領域は、アドレス信号の上位６ビットで決定す
る。The area of the bus slave device is at least 2K.
Byte. In other words, the address area of one bus slave device is determined by the upper 6 bits of the address signal.

【０１２６】このうち、主記憶装置ＭＭ０のアドレス空
間は、００００（ｈｅｘ）〜３ＦＦＦ（ｈｅｘ）であ
る。ＭＭ０の空間を指すには、アドレスの上位２ビット
が「００（ｂｉｎ）」あれば良い。同様に、主記憶装置
ＭＭ１を指すには、アドレスの上位２ビットが「０１
（ｂｉｎ）”」あれば良い。Of these, the address space of the main storage device MM0 is 0000 (hex) to 3FFF (hex). In order to indicate the space of MM0, the upper two bits of the address need only be "00 (bin)". Similarly, to indicate the main storage device MM1, the upper two bits of the address are "01".
(Bin) "".

【０１２７】その他、バススレーブ装置Ｓ０１のアドレ
ス空間は、８０００（ｈｅｘ）〜８ＦＦＦ（ｈｅｘ）、
バススレーブ装置Ｓ０２のアドレス空間は、９０００
（ｈｅｘ）〜９ＦＦＦ（ｈｅｘ）であるので、バススレ
ーブ装置Ｓ０１及びＳ０２の空間を指すにはアドレスの
上位４ビットは「１０００（ｂｉｎ）」、「１００１
（ｂｉｎ）」となる。The address space of the bus slave device S01 is 8000 (hex) to 8FFF (hex),
The address space of the bus slave device S02 is 9000
(Hex) to 9FFF (hex), the upper four bits of the address are “1000 (bin)” and “1001” to indicate the space of the bus slave devices S01 and S02.
(Bin) ".

【０１２８】また、バススレーブ装置Ｓ０２１のアドレ
ス空間は、９０００（ｈｅｘ）〜９７ＦＦ（ｈｅｘ）、
バススレーブ装置Ｓ０２２のアドレス空間は、９８００
（ｈｅｘ）〜９ＦＦＦであるので、バススレーブ装置Ｓ
０２１及びＳ０２２の空間を指すには、アドレスの上位
５ビットは「１００１０（ｂｉｎ）」、「１００１１
（ｂｉｎ）」となる。The address space of the bus slave device S021 is 9000 (hex) to 97FF (hex),
The address space of the bus slave device S022 is 9800
(Hex) 〜9FFF, so that the bus slave device S
To indicate the space of 021 and S022, the upper 5 bits of the address are “10010 (bin)” and “10011
(Bin) ".

【０１２９】ここで、記憶装置ｆ−１（図１５）に、主
記憶装置ＭＭ０にアクセスするためのデータを設定す
る。この場合、必要なアドレスは、上位２ビットの「０
０（ｈｅｘ）」であるので、設定アドレスは「００００
００」、アドレスマスクは「００１１１１」となる。ま
た、運用系装置に有る場合、同期転送を実施するので、
ＥＮＡは「１」（動作可）、ＳＥＬはＭＭ０が運用系／
待機系で切り替えるので「１」、Ａ１／Ｓ０は「１」
（運用系で同期転送）とする。Here, data for accessing the main storage device MM0 is set in the storage device f-1 (FIG. 15). In this case, the required address is the upper two bits “0”.
0 (hex) ”, the set address is“ 0000 ”.
00 ”and the address mask is“ 001111 ”. In addition, if it is in the operating system device, synchronous transfer is performed, so
ENA is "1" (operable), SEL is MM0 for active /
"1", A1 / S0 is "1" because it is switched in the standby system
(Synchronous transfer in active system).

【０１３０】また、バススレーブ装置Ｓ０１をアクセス
するためのデータを、記憶装置ｆ−２（図１５）に設定
する。必要なアドレスは上位４ビットの「１０００（ｈ
ｅｘ）」であるので設定アドレスは「１０００００」、
アドレスマスクは「００００１１」となる。また、０系
装置に有る場合、同期転送を実施するので、ＥＮＡは
「１」（動作可）、ＳＥＬは「０」（０系／１系で切り
替え）、Ａ１／Ｓ０は「０」（０系で同期転送）とす
る。The data for accessing the bus slave device S01 is set in the storage device f-2 (FIG. 15). The required address is the upper 4 bits "1000 (h
ex) ”, the setting address is“ 100,000 ”,
The address mask is “0000011”. In the case of the device 0, since synchronous transfer is performed, ENA is "1" (operation is possible), SEL is "0" (switching between system 0 and system 1), and A1 / S0 is "0" (0 System synchronous transfer).

【０１３１】ここで、入力アドレスの上位６ビットと設
定アドレスが、アドレス検出回路ｇ（図１５）におい
て、ビット単位で比較される。Here, the upper 6 bits of the input address and the set address are compared bit by bit in the address detection circuit g (FIG. 15).

【０１３２】アドレス検出回路ｇは、アドレスマスクの
対応するビット（Ｍ０〜Ｍ５）により無視できるビット
を除いて、残りのビットが一致した場合、そのアドレス
は記憶装置に設定されたアドレス領域に対するアクセス
であると判定し、アドレス検出回路ｇの出力を有意とす
る。When the remaining bits match except for bits that can be ignored by the corresponding bits (M0 to M5) of the address mask, the address detection circuit g accesses the address area set in the storage device. The output of the address detection circuit g is determined to be significant.

【０１３３】これを具体的に表したのが、図１７であ
る。なお、図１７は、主記憶装置ＭＭ０にアクセスする
ときの同期／非同期判断部の状態を示している。FIG. 17 shows this concretely. FIG. 17 shows the state of the synchronous / asynchronous determination unit when accessing the main storage device MM0.

【０１３４】入力アドレスが「３ＦＦＦ（ｈｅｘ）」で
あるとすると、入力アドレスの上位６ビットは「００１
１１１（ｂｉｎ）」となる。このアドレスを記憶装置ｆ
−１の設定アドレス「００００００（ｂｉｎ）」とビッ
ト単位で比較すると、上位２ビットは一致しており、比
較結果ｉ５、ｉ４は有意となる。Assuming that the input address is “3FFF (hex)”, the upper 6 bits of the input address are “001”.
111 (bin) ". This address is stored in the storage device f
When compared with the set address “000000 (bin)” of −1 in bit units, the upper two bits match, and the comparison results i5 and i4 are significant.

【０１３５】しかしその下の４ビットは不一致であるた
めｉ３、ｉ２、ｉ１、ｉ０は有意とならない。ところ
が、これら比較結果ｉ３、ｉ２、ｉ１、ｉ０について
は、マスク回路によりそれぞれのビットが一致したもの
とみなされるので、結果として、入力されたアドレス
「３ＦＦＦ（ｈｅｘ）」は、主記憶装置ＭＭ０の領域を
指すアドレスであると認識され、出力ａｇｒｅｅは有意
となる。However, since the lower 4 bits do not match, i3, i2, i1, and i0 are not significant. However, these comparison results i3, i2, i1, and i0 are regarded as having the same bits by the mask circuit, and as a result, the input address “3FFF (hex)” is stored in the main storage device MM0. The address is recognized as an address indicating an area, and the output agree becomes significant.

【０１３６】なお、同じ入力アドレスを記憶装置ｆ−２
の設定アドレス「１０００００（ｂｉｎ）」と比較して
も、比較結果ｉ５、ｉ３、ｉ２、ｉ１、ｉ０が不一致と
なるだけでなく、マスクビットが有意になっているのは
比較結果ｉ１に対応するビットだけであるので、比較結
果ｇ−２は有意とならない。従って、このアドレスはバ
ススレーブ装置Ｓ０１のアドレス領域を指しているもの
とは認識されない。The same input address is stored in the storage device f-2.
Compared with the set address “100000 (bin)”, not only the comparison results i5, i3, i2, i1, and i0 do not match, but the fact that the mask bit is significant corresponds to the comparison result i1. Since there are only bits, the comparison result g-2 is not significant. Therefore, this address is not recognized as pointing to the address area of the bus slave device S01.

【０１３７】また、入力アドレスがどの記憶装置にも設
定していないアドレス領域の場合は、どのアドレス検出
回路も一致せず、ｓｙｎｃ信号発出動作は開始されな
い。In the case where the input address is in an address area not set in any of the storage devices, none of the address detection circuits match, and the sync signal issuance operation is not started.

【０１３８】さて、アドレス検出をしたアドレス検出部
ｇ−１は出力を有意とすると共に、記憶装置ｆ−１に設
定された生成条件の出力ゲートを開き、その生成条件
（Ａ１／Ｓ０、ＳＥＬ、ＥＮＡ）をｓｙｎｃ生成回路に
通知する。The address detection unit g-1 that has detected the address makes the output significant, opens the output gate of the generation condition set in the storage device f-1, and opens the output condition (A1 / S0, SEL, ENA) to the sync generation circuit.

【０１３９】選択条件は、記憶装置に設定した「ＳＥ
Ｌ」及び「Ａ１／Ｓ０」である。The selection condition is set to “SE” set in the storage device.
L "and" A1 / S0 ".

【０１４０】バスマスタ装置Ｍ０１は、運用系／０系の
装置であるので、ｉｎｄｃは「０」、ａｃｔは「１」で
ある。Since the bus master device M01 is an active / 0 device, indc is "0" and act is "1".

【０１４１】今、入力アドレスが「３ＦＦＦ（ｈｅ
ｘ）」で、主記憶装置ＭＭ０の領域がアクセスされてい
ると、設定した選択条件「ＥＮＡ」は「１」（動作
可）、「ＳＥＬ」は運用系／待機系で切り替えるので
「１」、Ａ１／Ｓ０は「１」（運用系で同期転送）であ
る。Now, if the input address is “3FFF (he
x) ", when the area of the main storage device MM0 is being accessed, the set selection condition" ENA "is" 1 "(operable) and" SEL "is switched between the active system and the standby system. A1 / S0 is "1" (synchronous transfer in the active system).

【０１４２】まず、ｓｙｎｃ生成回路では、ＳＥＬ情報
により、ａｃｔ信号とｉｎｄｃ信号が選択される。ここ
では、ＳＥＬ＝「１」であるので、ａｃｔ信号が選択さ
れる。次に、Ａ１／Ｓ０は「１」であり、ａｃｔ信号と
一致するので、同期転送を行うことができる条件であ
る。また、ＥＮＡは「１」であるので、ｓｙｎｃ生成回
路の動作は可能であり、ｓｙｎｃ信号を発出する。First, in the sync generation circuit, an act signal and an indc signal are selected based on SEL information. Here, since SEL = “1”, the act signal is selected. Next, A1 / S0 is "1", which coincides with the act signal, which is a condition under which synchronous transfer can be performed. Further, since ENA is “1”, the operation of the sync generation circuit is possible, and a sync signal is issued.

【０１４３】これに対して、入力アドレスが「８０００
（ｈｅｘ）」であり、バススレーブ装置Ｓ０の領域がア
クセスされる場合は、設定した選択条件はＥＮＡが
「１」（動作可）、ＳＥＬは０系／１系で切り替えるの
で「０」、Ａ１／Ｓ０は「０」（０系で同期転送）であ
る。On the other hand, if the input address is "8000
(Hex) ", and when the area of the bus slave device S0 is accessed, the selected selection condition is" 1 "(operable) for ENA and" 0 "for A1 because SEL switches between 0 system and 1 system. / S0 is "0" (synchronous transfer in system 0).

【０１４４】この場合も、ｓｙｎｃ生成回路は、まず、
ＳＥＬ情報によりａｃｔ信号とｉｎｄｃ信号を選択す
る。ここで、ＳＥＬは「０」であるのでｉｎｄｃ信号が
選ばれる。次に、Ａ１／Ｓ０は「０」であるので、ｉｎ
ｄｃ信号と比較された結果が一致し、同期転送を行うこ
とができる条件である。ここで、ＥＮＡは「１」である
ので、ｓｙｎｃ生成回路の動作は可能であり、ｓｙｎｃ
信号を発出する。Also in this case, the sync generation circuit first
The act signal and the indc signal are selected based on the SEL information. Here, since SEL is “0”, the indc signal is selected. Next, since A1 / S0 is “0”, in
This is a condition under which the result compared with the dc signal matches and synchronous transfer can be performed. Here, since ENA is “1”, the operation of the sync generation circuit is possible, and
Emit a signal.

【０１４５】続いて、演算処理装置の一部装置を他の装
置で置換した場合を説明する。ここでは、バススレーブ
装置Ｓ０２をバススレーブ装置Ｓ０２１及びＳ０２２の
２装置に置き換えた場合について説明する。Next, a case where a part of the arithmetic processing unit is replaced by another unit will be described. Here, a case where the bus slave device S02 is replaced with two devices, the bus slave devices S021 and S022, will be described.

【０１４６】バススレーブ装置Ｓ０２は、もともと同期
バスサイクルを起こさないバススレーブ装置であるので
設定はしていない。バススレーブ装置Ｓ０２１も、同期
バスサイクルを起こさないバススレーブ装置であるので
設定は必要ないが、バススレーブ装置Ｓ０２２はクロッ
クｆ０１で動作しているため同期バスサイクルが行え
る。The bus slave device S02 is not set since it is a bus slave device which does not cause a synchronous bus cycle. The bus slave device S021 is also a bus slave device that does not cause a synchronous bus cycle, and thus does not need to be set. However, since the bus slave device S022 operates with the clock f01, a synchronous bus cycle can be performed.

【０１４７】本実施形態では、何らかの方法で設定アド
レス「１００１１０」、アドレスマスク「０００００
１」、ＥＮＡ「１」、ＳＥＬ「０」、Ａ１／Ｓ０「０」
を設定すれば、バススレーブ装置Ｓ０２２も同期転送を
行うようになる。In this embodiment, the set address “100110” and the address mask “00000” are used by some method.
1 ", ENA" 1 ", SEL" 0 ", A1 / S0" 0 "
Is set, the bus slave device S022 also performs synchronous transfer.

【０１４８】今までは、運用系／０系のバスマスタ装置
であるＭ０１について説明をしたが、待機系／１系のバ
スマスタ装置であるバスマスタ装置Ｍ１１の場合は、生
成条件のＡ１／Ｓ０の値における「１」、「０」を反対
にすれば同じ動作が可能である。Up to now, M01, which is the active / 0 system bus master device, has been described. In the case of the bus master device M11, which is the standby / 1 system bus master device, the value of A1 / S0 of the generation condition is not satisfied. The same operation is possible by reversing “1” and “0”.

【０１４９】（Ｂ−３）第２の実施形態の効果 以上のように、第２の実施形態によれば、同期転送を行
う領域を何らかの設定により変更できるようにしたこと
により、常に、データ転送効果の最も良いバスアクセス
を選択でき、結果的にデータ転送能力を上げる効果に加
え、バススレーブ装置を追加拡張した場合でも柔軟に対
応できる効果が得られる。(B-3) Effects of the Second Embodiment As described above, according to the second embodiment, the area for performing the synchronous transfer can be changed by any setting, so that the data transfer is always performed. The bus access with the best effect can be selected, and as a result, in addition to the effect of increasing the data transfer capability, the effect of being able to flexibly cope with additional expansion of the bus slave device is obtained.

【０１５０】なお、この第２の実施形態は、特に、ソフ
トウェアにより装置を管理しながら運用するシステムに
向いている。Note that the second embodiment is particularly suitable for a system that operates while managing the device by software.

【０１５１】（Ｃ）第３の実施形態 以下、本発明に係るデータ転送方式及びバスインタフェ
ース回路の第３の実施形態を説明する。(C) Third Embodiment Hereinafter, a third embodiment of the data transfer system and the bus interface circuit according to the present invention will be described.

【０１５２】なお、本形態は、同期転送し得るバスマス
タ装置とバススレーブ装置間を予め専用線を介して接続
しておき、ハードウェア的に、同期転送可能なアクセス
をバスマスタ装置に自動登録できる機能を備えるものに
ついての実施形態である。In this embodiment, a function is provided in which a bus master device and a bus slave device capable of synchronous transfer are connected in advance via a dedicated line, and hardware-accessible synchronous transfer is automatically registered in the bus master device. It is an embodiment about what is provided with.

【０１５３】（Ｃ−１）演算処理装置の構成 図１８に、本実施形態に係るシステムの概念構成図を示
す。この実施形態におけるシステム構成も、基本的に
は、第１の実施形態と同じ構成をとる。ただし、クロッ
クｆ０２で動作するバスマスタ装置Ｍ０２を、説明の都
合上追加する。また、バスマスタ装置Ｍ０１と主記憶装
置ＭＭ０及びバススレーブ装置Ｓ０１の間、バスマスタ
装置Ｍ０２とバススレーブ装置Ｓ０２の間は、ＴＡとＡ
ＣＫ双方を必要とする。(C-1) Arrangement of Arithmetic Processing Unit FIG. 18 shows a conceptual arrangement of a system according to this embodiment. The system configuration in this embodiment also has basically the same configuration as in the first embodiment. However, the bus master device M02 that operates with the clock f02 is added for convenience of description. Further, between the bus master device M01 and the main storage device MM0 and the bus slave device S01, and between the bus master device M02 and the bus slave device S02, TA and A
Requires both CK.

【０１５４】ただし、バスマスタ装置Ｍ０１とバススレ
ーブ装置Ｓ０２、バスマスタ装置Ｓ０２とバススレーブ
装置Ｓ０１、ＭＭ０、バスマスタ装置Ｍ１１とバススレ
ーブ装置Ｓ１２、バスマスタ装置Ｓ１２とガススレーブ
装置Ｓ１１、ＭＭ１およびＳＳＢＣ＃０とＳＢＣ＃１の
間では同期転送を行わないためＡＣＫのみの接続で良
い。However, the bus master device M01 and the bus slave device S02, the bus master device S02 and the bus slave devices S01 and MM0, the bus master device M11 and the bus slave device S12, the bus master device S12 and the gas slave devices S11, MM1, and SSBC # 0 and SBC Since synchronous transfer is not performed during # 1, only an ACK connection is sufficient.

【０１５５】（Ｃ−２）バスインタフェースの構成 （Ｃ−２−１）バスマスタ装置側の構成 図１９は、バスマスタ装置に持つバスインタフェース回
路の構成を表すものであり、これらは、バスマスタ装置
Ｍ０１、Ｍ０２及びＭ１１、Ｍ１２に設けられている。(C-2) Configuration of Bus Interface (C-2-1) Configuration of Bus Master Device FIG. 19 shows a configuration of a bus interface circuit provided in the bus master device. M02, M11 and M12 are provided.

【０１５６】本回路は、同期／非同期判断部ｊ、同期バ
スインタフェース部ｋ及び非同期バスインタフェース部
ｌよりになる。このうち、同期バスインタフェース部ｋ
及び非同期バスインタフェース部ｌの構成は、第１の実
施形態と同じである。従って、これらについての説明は
省略する。This circuit comprises a synchronous / asynchronous judging section j, a synchronous bus interface section k and an asynchronous bus interface section l. Of these, the synchronous bus interface unit k
The configuration of the asynchronous bus interface unit 1 is the same as that of the first embodiment. Therefore, description of these will be omitted.

【０１５７】本実施形態と第１の実施形態とが異なる点
は、ＴＡとＡＣＫとが別線を介して入力される点と、Ｔ
Ａが同期／非同期判断部ｊにも通知される点である。The difference between the present embodiment and the first embodiment is that TA and ACK are input via separate lines,
A is also notified to the synchronous / asynchronous determination unit j.

【０１５８】図２０に、同期／非同期判断部ｊの詳細構
成を示す。FIG. 20 shows a detailed configuration of the synchronous / asynchronous determination unit j.

【０１５９】同期／非同期判断部ｊは、１２８×１ビッ
トのメモリｍ、ＯＥ生成部ｎ、ｓｙｎｃ保持回路ｏから
構成されている。The synchronous / asynchronous judging section j comprises a 128 × 1 bit memory m, an OE generating section n, and a sync holding circuit o.

【０１６０】ここで、メモリｍのアドレスには、入力ア
ドレスのうち上位６ビットが入力されるようになってい
る。また、メモリｍの入力データ端子には、固定値
「１」が常に接続されている。なお、メモリｍの出力デ
ータをｓｙｎｃ信号とする。Here, the upper six bits of the input address are input to the address of the memory m. A fixed value “1” is always connected to the input data terminal of the memory m. Note that the output data of the memory m is a sync signal.

【０１６１】このｓｙｎｃ信号は、バススレーブ装置か
ら与えられるＴＡと共に論理ゲートに入力され、その論
理出力が、メモリｍの書き込み制御信号（ＷＥ）とな
る。The sync signal is input to the logic gate together with the TA given from the bus slave device, and the logic output becomes a write control signal (WE) for the memory m.

【０１６２】ここで、メモリｍの読み出し信号（ＯＥ）
は、バスサイクル起動信号に基づき、使用するメモリｍ
のタイミングに合わせてＯＥ生成部ｎにおいて作成され
る。Here, the read signal (OE) of the memory m
Is the memory m to be used based on the bus cycle activation signal.
Are generated in the OE generation unit n in accordance with the timing of

【０１６３】ｓｙｎｃ信号は、ｓｙｎｃ保持回路ｏにお
いて、バスサイクル中保持されており、その値は、バス
サイクルの終了時点でクリアされるようなっている。な
お、ｓｙｎｃ保持回路ｏの出力をｓｙｎｃ１とする。The sync signal is held in the sync holding circuit o during the bus cycle, and its value is cleared at the end of the bus cycle. Note that the output of the sync holding circuit o is sync1.

【０１６４】同期バスインタフェース部ｋ、非同期バス
インタフェース部ｌ及びバススレーブ装置に出力される
ｓｙｎｃ信号は、ここでいうｓｙｎｃ１である。The sync signal output to the synchronous bus interface unit k, the asynchronous bus interface unit 1 and the bus slave device is sync1 here.

【０１６５】（Ｃ−２−２）バススレーブ装置側の構成 図２１は、バススレーブ装置に持つバスインタフェース
回路の構成であり、主記憶装置ＭＭ０、ＭＭ１及びバス
スレーブ装置Ｓ０１、Ｓ０２、Ｓ１１、Ｓ１２に設けら
れている。(C-2-2) Configuration on the Bus Slave Device Side FIG. 21 shows the configuration of the bus interface circuit of the bus slave device. It is provided in.

【０１６６】本回路は、同期バスインタフェース部ｐ及
び非同期バスインタフェース部ｑよりなる。このうち、
非同期バスインタフェース部ｑについては、第１の実施
形態と同じであるので説明は省略する。This circuit comprises a synchronous bus interface unit p and an asynchronous bus interface unit q. this house,
The description of the asynchronous bus interface unit q is omitted because it is the same as that of the first embodiment.

【０１６７】同期バスインタフェース部ｐは、同期転送
時に応答信号ＴＡを送出する他に、非同期転送時もＴＡ
を送出する。これは、バスマスタ装置のメモリｍに対し
同期転送が可能であることを通知するためである。その
ため、ＴＡは、図１９で示したように、同期転送が行わ
れるバスマスタ装置とバススレーブ装置のみを接続す
る。そして、バスマスタ装置Ｍ０１とバススレーブ装置
Ｓ０２、バスマスタ装置Ｍ０２とバススレーブ装置Ｓ０
１との間は接続しないようにする。また、ＳＢＣ＃０と
ＳＢＣ＃１との間も接続しない。The synchronous bus interface unit p transmits a response signal TA during synchronous transfer, and also transmits TA during asynchronous transfer.
Is sent. This is for notifying the memory m of the bus master device that synchronous transfer is possible. Therefore, as shown in FIG. 19, the TA connects only the bus master device and the bus slave device that perform the synchronous transfer. The bus master device M01 and the bus slave device S02, and the bus master device M02 and the bus slave device S0
No connection is made between them. Also, no connection is made between SBC # 0 and SBC # 1.

【０１６８】ただし、バススレーブ装置の仕様により、
同期転送それ自体が行われない場合には、以上の仕組み
は必要ない。However, depending on the specifications of the bus slave device,
If the synchronous transfer itself is not performed, the above mechanism is not necessary.

【０１６９】（Ｃ−３）転送動作 本実施形態の場合も、図７に示すように、メモリ空間は
アドレス１６ビット（００００（ｈｅｘ）番地〜ＦＦＦ
Ｆ（ｈｅｘ）番地）で構成されている。なお、バススレ
ーブ装置の領域は最低２Ｋバイトとする。また、１つの
バススレーブ装置のアドレス領域は、アドレス信号の上
位６ビットで決定される。(C-3) Transfer Operation Also in the case of this embodiment, as shown in FIG. 7, the memory space has 16 bits of addresses (addresses from 0000 (hex) to FFF).
F (hex) address). The area of the bus slave device is at least 2 Kbytes. The address area of one bus slave device is determined by the upper 6 bits of the address signal.

【０１７０】図２３に、本実施形態の動作タイムチャー
トを示す。なおここでは、バスマスタ装置Ｍ０１より、
主記憶装置ＭＭ０に対してアクセスが行われた場合を考
える。入力アドレスは「００００（ｈｅｘ）」である。FIG. 23 shows an operation time chart of the present embodiment. Here, from the bus master device M01,
Consider a case in which access is made to main storage device MM0. The input address is “0000 (hex)”.

【０１７１】入力アドレスの上位６ビットが、メモリｍ
のアドレスにつながっており、バスサイクル起動に合わ
せてＯＥ生成部より読み出し信号（ＯＥ）がメモリｍに
入力される。The upper 6 bits of the input address are stored in memory m
, And a read signal (OE) is input to the memory m from the OE generation unit in accordance with the start of the bus cycle.

【０１７２】結果として、メモリｍの０番地がアクセス
され、データが出力される。As a result, address 0 of memory m is accessed, and data is output.

【０１７３】最初は、メモリｍの中にデータが書き込ま
れていないので、ｓｙｎｃは有意でなく、非同期転送が
開始される。バススレーブ装置は、非同期転送のＡＣＫ
と同時にＴＡも発出する。At first, since no data is written in the memory m, the sync is not significant and the asynchronous transfer is started. The bus slave device performs ACK for asynchronous transfer.
At the same time TA is issued.

【０１７４】本実施形態の場合、主記憶装置ＭＭ０のＴ
Ａとバスマスタ装置Ｍ０１のＴＡは別線を介してバスマ
スタ装置Ｍ０１に接続されているので、ＴＡは当該別線
を介して同期／非同期判断部ｊに入力される。In the case of the present embodiment, the T of the main storage device MM0 is
Since A and the TA of the bus master device M01 are connected to the bus master device M01 via a separate line, the TA is input to the synchronous / asynchronous determination unit j via the separate line.

【０１７５】ｓｙｎｃが有意でない場合に、ＴＡの入力
があると、同期／非同期判断部ｊは、メモリｍに対する
書き込み信号（ＷＥ）を生成し、これをメモリｍに入力
する。この書き込み信号（ＷＥ）の発生により、メモリ
ｍの０番地に固定値「１」が記憶される。When sync is not significant and there is an input of TA, the synchronous / asynchronous determination unit j generates a write signal (WE) for the memory m and inputs this to the memory m. Due to the generation of the write signal (WE), the fixed value “1” is stored at the address 0 of the memory m.

【０１７６】次に、入力アドレスの上位６ビットが「０
０００００」となるアクセスが発生したとする。今度
は、メモリｍの０番地に「１」が記憶されているため、
有意のｓｙｎｃが発生し、同期転送となる。Next, the upper 6 bits of the input address are set to "0".
It is assumed that an access “00000” occurs. This time, since “1” is stored at address 0 of the memory m,
Significant sync occurs and synchronous transfer is performed.

【０１７７】なお、読み出し信号（ＯＥ）は、バスサイ
クルの後半で書き込み信号（ＷＥ）が発生することを考
慮し、書き込み信号（ＷＥ）と同時に発生しないタイミ
ングで出力を停止しなければならない。In consideration of the fact that the write signal (WE) is generated in the latter half of the bus cycle, the output of the read signal (OE) must be stopped at a timing that does not occur simultaneously with the write signal (WE).

【０１７８】また、ｓｙｎｃ信号は、サイクル中は発出
し続ける必要があるので、ｓｙｎｃ保持回路ｏにおいて
保持している。ただし、バススレーブ装置の作りによっ
ては、バスサイクルの最初だけ出力させておけば良い場
合もある。その場合、ｓｙｎｃ保持回路ｏは必要ない。Since the sync signal needs to be continuously output during the cycle, the sync signal is held in the sync holding circuit o. However, depending on the construction of the bus slave device, it may be sufficient to output only at the beginning of a bus cycle. In that case, the sync holding circuit o is not required.

【０１７９】また、本実施形態では、メモリｍを使用し
た例であったが、スレーブ装置毎に記憶装置を用意し、
ハードウェアの規模を抑える回路でも同様の効果が得ら
れる。In this embodiment, the memory m is used, but a storage device is prepared for each slave device.
A similar effect can be obtained with a circuit that suppresses the scale of hardware.

【０１８０】（Ｃ−４）第３の実施形態の効果 以上のように、第３の実施形態によれば、ハードウェア
により自立的に同期転送を行う領域を設定し得るように
したので、常にデータ転送効率の最も良いバスアクセス
を選択でき、結果的にデータ転送能力を上げる効果に加
え、バススレーブ装置を追加拡張した場合でも柔軟に対
応できる効果がある。(C-4) Effect of Third Embodiment As described above, according to the third embodiment, an area for performing synchronous transfer independently can be set by hardware. The bus access with the best data transfer efficiency can be selected, and as a result, in addition to the effect of increasing the data transfer capability, there is an effect that it is possible to flexibly cope with an additional expansion of the bus slave device.

【０１８１】なお、この第３の実施形態は、第２の実施
形態とは逆に、ソフトウェアではハードウェアの構成を
意識しないような作りのシステムに向いている。The third embodiment, contrary to the second embodiment, is suitable for a system in which the software does not consider the hardware configuration.

【０１８２】（Ｄ）他の実施形態 上述の第１〜第３の実施形態においては、バスマスタ装
置からバススレーブ装置への同期転送／非同期転送の通
知をｓｙｎｃという個別線を用いて実現していたが、Ｔ
Ｓ、ＡＳをバススレーブ装置に直接入力し、バススレー
ブ装置の同期バスインタフェース部又は非同期バスイン
タフェース部を直接起動しても同じ効果が得られる。(D) Other Embodiments In the above-described first to third embodiments, the notification of synchronous transfer / asynchronous transfer from the bus master device to the bus slave device is realized using an individual line called sync. But T
The same effect can be obtained by directly inputting S and AS to the bus slave device and directly activating the synchronous bus interface portion or the asynchronous bus interface portion of the bus slave device.

【０１８３】[0183]

【発明の効果】以上のように、第１の発明によれば、動
作クロックを同じくする装置と異なる装置とが、同一バ
ス上に混在して存在し得るシステム上の任意の装置間
で、データ転送するのに使用するデータ転送方法におい
て、データ転送時、転送元となる装置が、装置の状態と
アクセスルートとに基づいて、固定アドレス領域の装置
に対して同期転送方式を用いるか、非同期転送方式を用
いるか自律的に選択し、選択結果に応じた転送方式によ
り転送先となる装置にデータを転送するようにしたこと
により、事前に何らの設定をしなくても、同期転送可能
な装置には同期転送方式により、また、非同期転送可能
な装置には非同期転送方式により、データを転送するこ
とができる。As described above, according to the first aspect of the present invention, a device having the same operation clock and a device having a different operation clock can be used for data transfer between arbitrary devices on a system which can coexist on the same bus. In a data transfer method used for transfer, at the time of data transfer, a transfer source device uses a synchronous transfer method or a non-synchronous transfer method to a device in a fixed address area based on a device state and an access route. A device that can perform synchronous transfer without any setting beforehand, by autonomously selecting a method or by transferring data to a transfer destination device by a transfer method according to the selection result Can transfer data to a device capable of asynchronous transfer by an asynchronous transfer method.

【０１８４】また、以上のように第２の発明によれば、
動作クロックを同じくする装置と異なる装置とが、同一
バス上に混在して存在し得るシステム上の任意の装置間
で、データ転送するのに使用するデータ転送方法におい
て、転送先となる装置が同期転送可能であるとき、転送
先となる装置は、非同期転送方式でデータを転送してき
た転送元となる装置にこの情報を通知し、転送元となる
装置は、その情報が通知された際これを記憶し、以後、
データ転送の必要が生じた場合には、当該転送先となる
装置に同期転送方式にてデータを転送するようにしたこ
とにより、ハードウェア的に、最も転送効率の良い状態
を常に自律的に選択できる。As described above, according to the second aspect,
In a data transfer method used to transfer data between any devices on a system in which devices having the same operation clock and different devices may coexist on the same bus, the device to be transferred is synchronized. When transfer is possible, the transfer destination device notifies this information to the transfer source device that has transferred the data by the asynchronous transfer method, and the transfer source device transmits this information when notified. Remember,
When data transfer becomes necessary, data is transferred to the transfer destination device using the synchronous transfer method, so that the state with the highest transfer efficiency is always autonomously selected in hardware. it can.

【図面の簡単な説明】[Brief description of the drawings]

【図１】第１の実施形態で用いるバスマスタ装置のバス
インタフェース回路を示すブロック図である。FIG. 1 is a block diagram showing a bus interface circuit of a bus master device used in a first embodiment.

【図２】非同期転送システムの従来例を示す図である。FIG. 2 is a diagram showing a conventional example of an asynchronous transfer system.

【図３】同期転送システムの従来例を示す図である。FIG. 3 is a diagram showing a conventional example of a synchronous transfer system.

【図４】再同期回路を有する同期回路の例を示す図であ
る。FIG. 4 is a diagram illustrating an example of a synchronization circuit having a resynchronization circuit.

【図５】同一装置内にクロックが混在するシステムの構
成例を示す図である。FIG. 5 is a diagram illustrating a configuration example of a system in which clocks are mixed in the same device.

【図６】第１の実施形態に係るシステム構成を示す図で
ある。FIG. 6 is a diagram showing a system configuration according to the first embodiment.

【図７】メモリ空間配列を表した図である。FIG. 7 is a diagram showing a memory space array.

【図８】第１の実施形態で用いる同期／非同期判断部の
構成を表したブロック図である。FIG. 8 is a block diagram illustrating a configuration of a synchronous / asynchronous determination unit used in the first embodiment.

【図９】第１の実施形態で用いるバススレーブ装置のバ
スインタフェース回路を示すブロック図である。FIG. 9 is a block diagram illustrating a bus interface circuit of the bus slave device used in the first embodiment.

【図１０】第１の実施形態における転送動作を表したタ
イムチャートである。FIG. 10 is a time chart illustrating a transfer operation according to the first embodiment.

【図１１】第２の実施形態に係るシステム構成を示す図
である。FIG. 11 is a diagram illustrating a system configuration according to a second embodiment.

【図１２】第２の実施形態で用いる同期／非同期判断部
の構成を表したブロック図である。FIG. 12 is a block diagram illustrating a configuration of a synchronous / asynchronous determination unit used in the second embodiment.

【図１３】メモリ空間配列を表した図である。FIG. 13 is a diagram showing a memory space array.

【図１４】領域設定データを示す図である。FIG. 14 is a diagram showing area setting data.

【図１５】第２の実施形態で用いる同期／非同期判断部
の詳細構成を示すブロック図である。FIG. 15 is a block diagram illustrating a detailed configuration of a synchronous / asynchronous determination unit used in the second embodiment.

【図１６】ｓｙｎｃ生成回路の詳細構成を示す図であ
る。FIG. 16 is a diagram illustrating a detailed configuration of a sync generation circuit.

【図１７】同期／非同期判断部の具体的な動作説明に供
する図である。FIG. 17 is a diagram provided for a specific operation description of a synchronous / asynchronous determination unit.

【図１８】第３の実施形態に係るシステム構成を示す図
である。FIG. 18 is a diagram illustrating a system configuration according to a third embodiment.

【図１９】第３の実施形態で用いるバスマスタ装置のバ
スインタフェース回路を示すブロック図である。FIG. 19 is a block diagram showing a bus interface circuit of a bus master device used in the third embodiment.

【図２０】第３の実施形態で用いる同期／非同期判断部
の詳細構成を示すブロック図である。FIG. 20 is a block diagram illustrating a detailed configuration of a synchronous / asynchronous determination unit used in the third embodiment.

【図２１】第３の実施形態で用いるバススレーブ装置の
バスインタフェース回路を示すブロック図である。FIG. 21 is a block diagram illustrating a bus interface circuit of a bus slave device used in the third embodiment.

【図２２】第３の実施形態における転送動作を表したタ
イムチャートである。FIG. 22 is a time chart illustrating a transfer operation according to the third embodiment.

【符号の説明】[Explanation of symbols]

ＳＢＣ…演算処理装置（シングルボードコンピュー
タ）、ｆ０〜ｆ６、ｆ０１、ｆ０２、ｆ１１、ｆ１２…
クロック発生装置、Ｍ１〜Ｍ６、Ｍ０１、Ｍ０２、Ｍ１
１、Ｍ１２…バスマスタ装置、Ｓ１〜Ｓ６、Ｓ０１、Ｓ
０２、Ｓ１１、Ｓ１２、Ｓ０２１、Ｓ０２２、Ｓ１２
１、Ｓ１２２…バススレーブ装置、ＭＭ０、ＭＭ１…主
記憶装置、ａ、ｊ…同期／非同期判断部、ａ−１〜ａ−
４…デコード回路、ａ−５…セレクタ回路、ｂ、ｄ、ｐ
…同期バスインタフェース部、ｃ、ｅ、ｑ…非同期バス
インタフェース部、ｆ…記憶回路、ｇ…アドレス検出回
路、ｈ…ｓｙｎｃ信号生成部、ｉ…一致検出回路の出
力、ｋ…同期転送インタフェース、ｌ…非同期転送イン
タフェース、ｍ…メモリ、ｎ…ＯＥ生成部、ｏ…ｓｙｎ
ｃ保持回路。SBC: arithmetic processing unit (single board computer), f0 to f6, f01, f02, f11, f12 ...
Clock generator, M1 to M6, M01, M02, M1
1, M12: bus master device, S1 to S6, S01, S
02, S11, S12, S021, S022, S12
1, S122: bus slave device, MM0, MM1: main storage device, a, j: synchronous / asynchronous judging unit, a-1 to a-
4: Decoding circuit, a-5: Selector circuit, b, d, p
... Synchronous bus interface unit, c, e, q ... Asynchronous bus interface unit, f ... Storage circuit, g ... Address detection circuit, h ... Sync signal generation unit, i ... Output of match detection circuit, k ... Synchronous transfer interface, l ... Asynchronous transfer interface, m ... memory, n ... OE generator, o ... syn
c holding circuit.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松瀬 高志 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Takashi Matsuse 1-7-12 Toranomon, Minato-ku, Tokyo Oki Electric Industry Co., Ltd.

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 動作クロックを同じくする装置と異なる
装置とが、同一バス上に混在して存在し得るシステム上
の任意の装置間で、データ転送するのに使用するデータ
転送方法において、 データ転送時、バスサイクルを起動する装置が、装置の
状態とアクセスルートとに基づいて、固定アドレス領域
の装置に対して同期転送方式を用いるか、非同期転送方
式を用いるか自律的に選択し、選択結果に応じた転送方
式によりバスサイクルに応答する装置との間でデータを
転送することを特徴とするデータ転送方法。1. A data transfer method used to transfer data between arbitrary devices on a system in which a device having the same operation clock and a different device can coexist on the same bus. When the device that starts the bus cycle autonomously selects whether to use the synchronous transfer method or the asynchronous transfer method for the device in the fixed address area based on the state of the device and the access route, the selection result A data transfer method for transferring data to and from a device that responds to a bus cycle by a transfer method corresponding to the data transfer method. 【請求項２】 請求項１に記載のデータ転送方法におい
て、 上記バスサイクルを起動する装置は、装置の状態及びア
クセスルートに加え、転送条件設定データに基づいて任
意のアドレス領域の装置に対し転送方式を選択すること
を特徴とするデータ転送方法。2. The data transfer method according to claim 1, wherein the device that activates the bus cycle transfers data to a device in an arbitrary address area based on transfer condition setting data in addition to a device state and an access route. A data transfer method characterized by selecting a method. 【請求項３】 動作クロックを同じくする装置と異なる
装置とが、同一バス上に混在して存在し得るシステム上
の任意の装置間で、データ転送するのに使用するデータ
転送方法において、 バスサイクルに応答する装置が同期転送可能であると
き、バスサイクルに応答する装置は、非同期転送方式で
データを転送してきたバスサイクルを起動する装置に同
期転送が可能であることを示す情報を通知し、バスサイ
クルを起動する装置は、その情報が通知された際これを
記憶し、以後、データ転送の必要が生じた場合には、当
該バスサイクルに応答する装置に同期転送方式にてデー
タを転送することを特徴とするデータ転送方法。3. A data transfer method used for transferring data between arbitrary devices on a system in which devices having the same operation clock and different devices can coexist on the same bus. When the device that responds to the synchronous transfer is possible, the device that responds to the bus cycle notifies the device that activates the bus cycle that has transmitted the data by the asynchronous transfer method of information indicating that the synchronous transfer is possible, The device that starts the bus cycle stores the information when notified, and thereafter transfers the data to the device that responds to the bus cycle by the synchronous transfer method when it becomes necessary to transfer the data. A data transfer method, characterized in that: 【請求項４】 動作クロックを同じくする装置と異なる
装置とが、同一バス上に混在して存在し得るシステム上
の任意の装置間で、データ転送するのに使用されるバス
インタフェース回路において、 バスサイクルを起動する装置が、 同期転送用インタフェース回路と、 非同期転送用インタフェース回路と、 装置の状態とアクセスルートとに基づいて、固定アドレ
ス領域の装置に対して上記インタフェース回路のいずれ
を用いてデータを転送するか自律的に選択する選択回路
とを備え、 バスサイクルに応答する装置が、 同期転送用インタフェース回路と、 非同期転送用インタフェース回路とを備えることを特徴
とするバスインタフェース回路。4. A bus interface circuit used to transfer data between arbitrary devices on a system in which devices having the same operation clock and different devices can coexist on the same bus. A device that starts a cycle transmits data using any of the above interface circuits to a device in a fixed address area based on a synchronous transfer interface circuit, an asynchronous transfer interface circuit, and a device state and an access route. A bus interface circuit, comprising: a selection circuit for autonomously selecting transfer; and a device responding to a bus cycle, comprising: a synchronous transfer interface circuit; and an asynchronous transfer interface circuit. 【請求項５】 請求項４に記載のバスインタフェース回
路において、 上記バスサイクルを起動する装置は、転送条件設定デー
タを記憶保持する記憶手段を有し、装置の状態、アクセ
スルート及び転送条件設定データに基づいて任意のアド
レス領域の装置に対する転送方式を選択することを特徴
とするバスインタフェース回路。5. The bus interface circuit according to claim 4, wherein the device for activating the bus cycle has a storage unit for storing transfer condition setting data, and includes a device status, an access route, and transfer condition setting data. A bus interface circuit for selecting a transfer method for a device in an arbitrary address area based on the following. 【請求項６】 動作クロックを同じくする装置と異なる
装置とが、同一バス上に混在して存在し得るシステム上
の任意の装置間で、データ転送するのに使用されるバス
インタフェース回路において、 バスサイクルを起動する装置が、 同期転送用インタフェース回路と、 非同期転送用インタフェース回路と、 バスサイクルに応答する装置が同期転送可能であること
を示す情報が、バスサイクルに応答する装置から通知さ
れた際これを記憶する記憶手段を有し、以後、当該装置
に対するデータ転送の必要が生じた場合には、当該バス
サイクルに応答する装置との間で同期転送方式によるデ
ータ転送を自律的に選択する選択回路とを備え、 バスサイクルに応答する装置が、 自装置が同期転送可能な装置の場合に、バスサイクルを
起動する装置から非同期転送方式でデータの転送があっ
たとき、同期転送可能なことをバスサイクルを起動する
装置側に通知する通知機能を有する同期転送用インタフ
ェース回路と、 非同期転送用インタフェース回路とを備えることを特徴
とするバスインタフェース回路。6. A bus interface circuit used to transfer data between arbitrary devices on a system in which devices having the same operation clock and different devices can coexist on the same bus. When the device that starts the cycle is notified from the device that responds to the bus cycle that the synchronous transfer interface circuit, the interface circuit for asynchronous transfer, and the information that indicates that the device that responds to the bus cycle is capable of synchronous transfer are notified A storage unit for storing the data, and when it becomes necessary to transfer data to the device thereafter, a selection for autonomously selecting data transfer by a synchronous transfer method with a device responding to the bus cycle If the device that responds to the bus cycle is a device that can perform synchronous transfer, the device that starts the bus cycle A synchronous transfer interface circuit having a notification function of notifying a device that starts a bus cycle that synchronous transfer is possible when data is transferred by an asynchronous transfer method; and an asynchronous transfer interface circuit. And a bus interface circuit.