JP3429790B2 - Time sharing control device for common bus - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、２つ以上の発振回路を
内蔵し必要に応じてシステムクロックを切り替えるタイ
プのマイクロコントローラに使用可能なシステムクロッ
ク切換装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a system clock switching device that can be used in a microcontroller of the type that has two or more oscillator circuits built therein and switches the system clock as needed.

【０００２】[0002]

【従来の技術とその課題】マイクロコントローラにおい
て、システムクロックの周波数とシステムの消費電力と
は比例的関係にある。このことを利用して近年、ワンチ
ップマイクロコントローラにおいて、異なる周波数を有
するクロックを発する２つ以上の発振回路を内蔵して必
要に応じてシステムクロックを切り換え、処理速度の最
適化及び消費電力の低減を図っている。2. Description of the Related Art In a microcontroller, the system clock frequency and the system power consumption are in a proportional relationship. Taking advantage of this, in recent years, in one-chip microcontrollers, two or more oscillation circuits that generate clocks having different frequencies are built in, and the system clock is switched as needed to optimize the processing speed and reduce the power consumption. I am trying to

【０００３】２個以上の中央演算処理装置(以下、ＣＰ
Ｕと記す)を有し、各ＣＰＵにおける共通バスを時分割
で制御するワンチップマイクロコントローラにおいて、
上述したシステムクロックを切り換える方法としては、
各々のＣＰＵへ供給される各システムクロックを同時
に高速から低速へ、又は低速から高速へ切り換える方
法、各々のＣＰＵへ供給するシステムクロックを個別
にして共通バスの時分割制御を低速か高速かによって切
り換える方法、が考えられる。Two or more central processing units (hereinafter referred to as CP
U)), and the one-chip microcontroller that controls the common bus in each CPU in a time-division manner,
As a method of switching the above system clock,
A method of simultaneously switching each system clock supplied to each CPU from high speed to low speed, or from low speed to high speed, and individually switching the system clock supplied to each CPU to switch the time division control of the common bus depending on whether it is low speed or high speed. The method can be considered.

【０００４】ところが、上記の方法においては、すべ
てのＣＰＵへ供給するシステムクロックを一律に変更す
ることより、他のＣＰＵへ低速のシステムクロックを供
給できるのか否かの判断、及び他のＣＰＵが高速の処理
を必要としているときにはその処理の終了を待たねばな
らないという問題点がある。However, in the above method, by uniformly changing the system clocks supplied to all the CPUs, it is judged whether or not the low speed system clocks can be supplied to the other CPUs, and the other CPUs operate at high speed. However, there is a problem in that when the processing of (1) is required, it is necessary to wait for the end of the processing.

【０００５】上記の方法においては、各々のＣＰＵへ
供給するシステムクロックを個別にしているため、共通
バスの時分割制御を各ＣＰＵのシステムクロックに同期
させねばならない。このため、複雑な回路構成や、処理
が複雑になるという問題点がある。本発明はこのような
問題点を解決するためになされたもので、２個以上の発
振器を有し２個以上のＣＰＵで構成するマイクロコント
ローラにおいて、処理速度の異なるＣＰＵ間でアドレス
バス及びデータバスを時分割にて使用可能なシステムク
ロック切換装置を提供することを目的とする。In the above method, since the system clocks supplied to the respective CPUs are individualized, the time division control of the common bus must be synchronized with the system clocks of the respective CPUs. Therefore, there is a problem that a complicated circuit configuration and processing become complicated. The present invention has been made to solve such a problem, and in a microcontroller having two or more oscillators and composed of two or more CPUs, an address bus and a data bus between CPUs having different processing speeds are provided. It is an object of the present invention to provide a system clock switching device that can be used in a time division manner.

【０００６】[0006]

【課題を解決するための手段】本発明は、それぞれが異
なる周波数を有する複数のシステムクロックを発生する
複数の発振手段からのシステムクロックに基づいて動作
する複数のＣＰＵの出力側に接続され上記ＣＰＵのそれ
ぞれにて共通する共通バスの時分割制御装置において、
上記複数のシステムクロックの内、最も周波数の高いシ
ステムクロックを最高周波数システムクロックとし、そ
の他の周波数のシステムクロックを一般周波数システム
クロックとしたとき、該一般周波数システムクロックを
発する一般発振手段に接続され、該一般発振手段が発す
る一般システムクロックを上記最高周波数システムクロ
ックに同期させた同期システムクロックを発生する同期
手段と、上記最高周波数システムクロックを発する最高
周波数発振手段及び上記同期手段が接続され、それぞれ
の上記中央演算処理装置へ供給する上記最高周波数シス
テムクロック又は上記同期システムクロックをそれぞれ
選択し、又、それぞれの上記中央演算処理装置が送出す
る情報を上記共通バスを使用し転送するため上記中央演
算処理装置のいずれか一つが上記最高周波数システムク
ロックにて動作する場合には上記最高周波数システムク
ロックを上記共通バスにおける時分割制御クロックと
し、上記中央演算処理装置のすべてが上記最高周波数シ
ステムクロックにて動作しない場合には上記同期システ
ムクロックを上記共通バスにおける時分割制御クロック
とする選択手段と、それぞれの上記中央演算処理装置が
入力側に接続され、出力側には上記共通バスが接続さ
れ、該共通バスにおける時分割制御を上記時分割制御ク
ロックによって行うバス切換手段と、を備えたことを特
徴とする。According to the present invention, the CPU is connected to the output side of a plurality of CPUs operating on the basis of the system clocks from a plurality of oscillators which generate a plurality of system clocks each having a different frequency. In the time division control device of the common bus common to each of
Among the plurality of system clocks, when the highest frequency system clock is the highest frequency system clock, and the system clock of other frequencies is the general frequency system clock, it is connected to the general oscillating means for issuing the general frequency system clock, A synchronizing means for generating a synchronized system clock in which a general system clock emitted by the general oscillating means is synchronized with the highest frequency system clock, a highest frequency oscillating means for emitting the highest frequency system clock and the synchronizing means are connected to each other. The central processing unit selects the highest frequency system clock or the synchronous system clock to be supplied to the central processing unit, and transfers the information sent by each central processing unit using the common bus. The equipment When one of them operates at the highest frequency system clock, the highest frequency system clock is used as the time division control clock on the common bus, and when all of the central processing units do not operate at the highest frequency system clock. Means for selecting the synchronous system clock as a time-division control clock in the common bus and the respective central processing units are connected to the input side, and the common bus is connected to the output side. Bus switching means for performing division control by the time division control clock.

【０００７】[0007]

【作用】このように構成することで、同期手段は異なる
周波数にてなる複数のシステムクロックを最も周波数の
高いシステムクロックに同期させる。選択手段は、各Ｃ
ＰＵにて使用するある周波数のシステムクロックを選択
し各ＣＰＵへ送出するとともに上記ＣＰＵのいずれか一
つが上記最高周波数システムクロックにて動作する場合
には上記最高周波数システムクロックを共通アドレスバ
ス及び共通データバスにおける時分割制御クロックとす
る。よって、各ＣＰＵは選択手段が選択したシステムク
ロックにてそれぞれ動作するが、各ＣＰＵへ供給される
システムクロックは同期手段にて最高周波数システムク
ロックに対して同期が取られており、バス切換手段に供
給される時分割制御クロックも最高周波数システムクロ
ックに同期が取られていることより各ＣＰＵから送出さ
れるアドレス及びデータは時分割制御クロックに同期し
ている。With this configuration, the synchronizing means synchronizes a plurality of system clocks having different frequencies with the system clock having the highest frequency. The selection means is each C
When a system clock of a certain frequency used in PU is selected and sent to each CPU, and if any one of the CPUs operates at the highest frequency system clock, the highest frequency system clock is used as a common address bus and common data. The time-division control clock for the bus. Therefore, each CPU operates with the system clock selected by the selecting means, but the system clock supplied to each CPU is synchronized with the highest frequency system clock by the synchronizing means, and the bus switching means operates. Since the supplied time division control clock is also synchronized with the highest frequency system clock, the address and data sent from each CPU are synchronized with the time division control clock.

【０００８】又、選択手段は上記ＣＰＵのいずれか一つ
が上記最高周波数システムクロックにて動作する場合に
は上記最高周波数システムクロックを共通アドレスバス
及び共通データバスにおける時分割制御クロックとする
ことから、逆にすべてのＣＰＵが上記最高周波数システ
ムクロックにて動作していない場合には時分割制御クロ
ックの周波数は上記最高周波数システムクロックの周波
数よりも低い。このように選択手段等は、当該マイクロ
コントローラにおける動作周波数が低くなることより当
該マイクロコントローラの消費電力の低減に作用する。Further, when any one of the CPUs operates at the highest frequency system clock, the selecting means uses the highest frequency system clock as a time division control clock for the common address bus and the common data bus. Conversely, when all the CPUs are not operating at the highest frequency system clock, the frequency of the time division control clock is lower than the highest frequency system clock frequency. In this way, the selection unit and the like act to reduce the power consumption of the microcontroller by lowering the operating frequency of the microcontroller.

【０００９】[0009]

【実施例】本発明のシステムクロック切換装置の一実施
例を図１等を参照し以下に説明する。図１にはそれぞれ
異なる周波数のシステムクロックを発生する２個の発振
器１１及び１２と、２個のＣＰＵ１８及び１９と、本実
施例におけるシステムクロック切換装置とを示してい
る。尚、ＣＰＵ１８及び１９は、図２の(a)に示すよう
なシステムクロックが供給された場合、図２の(b)に示
す期間、アドレスを送出し、周辺装置に対して図２の
(c)に示す期間、データの入出力を行う。又、図１に示
す回路はワンチップにてなるマイクロコントローラを構
成するものである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the system clock switching device of the present invention will be described below with reference to FIG. FIG. 1 shows two oscillators 11 and 12 that generate system clocks of different frequencies, two CPUs 18 and 19, and a system clock switching device in this embodiment. When the system clock as shown in FIG. 2A is supplied, the CPUs 18 and 19 send out addresses during the period shown in FIG.
Data is input / output during the period shown in (c). The circuit shown in FIG. 1 constitutes a one-chip microcontroller.

【００１０】発振器１１はクロックＳＹＳＣ１を送出
し、発振器１２はクロックＯＳＣ２を送出する発振器で
あり、これらのクロックＳＹＳＣ１とＯＳＣ２との間に
は、図３の(d)及び(e)に示すようにクロックＳＹＳＣ１
とクロックＯＳＣ２とは相がずれた状態で、かつクロッ
クＳＹＳＣ１の方がクロックＯＳＣ２よりも高速動作用
であり、クロックＳＹＳＣ１の方が周波数が高いという
関係を有する。The oscillator 11 sends out the clock SYSC1 and the oscillator 12 sends out the clock OSC2. Between these clocks SYSC1 and OSC2, as shown in (d) and (e) of FIG. Clock SYSC1
The clock SYSC1 and the clock OSC2 are out of phase with each other, the clock SYSC1 is for higher speed operation than the clock OSC2, and the clock SYSC1 has a higher frequency.

【００１１】発振器１１の出力側は、発振器１２の出力
側が接続され発振器１２が送出するクロックＯＳＣ２を
発振器１１が送出するクロックＳＹＳＣ１に同期させ
る、Ｄ−フリップフロップからなる同期回路１４のクロ
ック入力端子に接続されるとともに、後述するバス切換
クロック選択回路１５、及び出力側がＣＰＵ１８に接続
されるＣＰＵクロック選択回路１６に接続される。又、
発振器１１の出力側はインバータ１３を介してバス切換
クロック選択回路１５、及び出力側がＣＰＵ１９に接続
されるＣＰＵクロック選択回路１７に接続される。尚、
インバータ１３から送出される信号はクロックＳＹＳＣ
１の位相を反転したクロックＳＹＳＣ１バーである。The output side of the oscillator 11 is connected to the output side of the oscillator 12 and is connected to a clock input terminal of a synchronizing circuit 14 composed of a D-flip-flop for synchronizing the clock OSC2 sent by the oscillator 12 with the clock SYSC1 sent by the oscillator 11. In addition to being connected, the bus switching clock selection circuit 15 and the CPU clock selection circuit 16 whose output side is connected to the CPU 18 will be described later. or,
The output side of the oscillator 11 is connected via the inverter 13 to the bus switching clock selection circuit 15 and the output side to the CPU clock selection circuit 17 connected to the CPU 19. still,
The signal sent from the inverter 13 is the clock SYSC.
It is a clock SYSC1 bar in which the phase of 1 is inverted.

【００１２】同期回路１４の出力端子はバス切換クロッ
ク選択回路１５及びＣＰＵクロック選択回路１７に接続
され、同期回路１４の反転信号出力端子はバス切換クロ
ック選択回路１５及びＣＰＵクロック選択回路１６に接
続される。尚、同期回路１４の出力端子からはクロック
ＯＳＣ２をクロックＳＹＳＣ１に同期させたクロックＳ
ＹＳＣ２が送出され、反転信号出力端子からはクロック
ＳＹＳＣ２の位相を反転したクロックＳＹＳＣ２バーが
送出される。The output terminal of the synchronizing circuit 14 is connected to the bus switching clock selecting circuit 15 and the CPU clock selecting circuit 17, and the inverted signal output terminal of the synchronizing circuit 14 is connected to the bus switching clock selecting circuit 15 and the CPU clock selecting circuit 16. It From the output terminal of the synchronization circuit 14, a clock S that synchronizes the clock OSC2 with the clock SYSC1.
YSC2 is transmitted, and a clock SYSC2 bar, which is the inverted phase of clock SYSC2, is transmitted from the inverted signal output terminal.

【００１３】ＣＰＵクロック選択回路１６及び１７は、
クロック選択レジスタ２１を構成するレジスタＣＬＳＡ
２１aとＣＬＳＢ２１bとに格納されるデータに従いＣＰ
Ｕへ送出するクロックを選択する回路である。ＣＰＵク
ロック選択回路１６はＣＬＳＡ２１aの格納データによ
り、供給されるクロックＳＹＳＣ１及びクロックＳＹＳ
Ｃ２バーの内、いずれかのクロックを選択しＣＰＵ１８
へ送出し、ＣＰＵクロック選択回路１７はＣＬＳＢ２１
bの格納データにより、供給されるクロックＳＹＳＣ１
バー及びクロックＳＹＳＣ２の内、いずれかのクロック
を選択しＣＰＵ１９へ送出する。尚、ＣＬＳＡ２１aの
格納値はＣＰＵ１８によってリード及びライトできるが
ＣＰＵ１９によってはリードのみされる。一方、ＣＬＳ
Ｂ２１bの格納値はＣＰＵ１９によってリード及びライ
トできるがＣＰＵ１８によってはリードのみされる。The CPU clock selection circuits 16 and 17 are
Register CLSA that constitutes the clock selection register 21
21a and CLSB 21b according to the data stored in CP
This is a circuit for selecting a clock to be sent to U. The CPU clock selection circuit 16 is supplied with the clock SYSC1 and the clock SYS depending on the data stored in the CLSA 21a.
Select one of the clocks from the C2 bar and select CPU18
To the CPU clock selection circuit 17 and the CLSB 21
Clock SYSC1 supplied by the stored data in b
Any one of the bar and clock SYSC2 is selected and sent to the CPU 19. The stored value of the CLSA 21a can be read and written by the CPU 18, but only read by the CPU 19. On the other hand, CLS
The stored value of B21b can be read and written by the CPU 19, but can only be read by the CPU 18.

【００１４】クロックＳＹＳＣ１あるいはクロックＳＹ
ＳＣ１バーに同期して動作する場合を「ファースト」、ク
ロックＳＹＳＣ２あるいはクロックＳＹＳＣ２バーに同
期して動作する場合を「スロー」と表現するものとし、ク
ロック選択レジスタ２１の格納値とＣＰＵ１８等の動作
を具体的に以下に説明する。ＣＬＳＡ２１a及びＣＬＳ
Ｂ２１bの格納値がともに「０」である場合、ＣＰＵクロ
ック選択回路１６はクロックＳＹＳＣ１を選択しこれを
ＣＰＵ１８へ送出し、ＣＰＵクロック選択回路１７はク
ロックＳＹＳＣ１バーを選択しこれをＣＰＵ１９へ送出
する。よってＣＰＵ１８及び１９はそれぞれファースト
にて動作する。Clock SYSC1 or clock SY
The case of operating in synchronization with the SC1 bar is referred to as “fast”, and the case of operating in synchronization with the clock SYSC2 or the clock SYSC2 bar is referred to as “slow”, and the stored value of the clock selection register 21 and the operation of the CPU 18, etc. are represented. This will be specifically described below. CLSA 21a and CLS
When the stored values of B21b are both "0", the CPU clock selection circuit 16 selects the clock SYSC1 and sends it to the CPU 18, and the CPU clock selection circuit 17 selects the clock SYSC1 bar and sends it to the CPU 19. Therefore, the CPUs 18 and 19 operate at the first speed.

【００１５】又、ＣＬＳＡ２１aの格納値が「０」でＣＬ
ＳＢ２１bの格納値が「１」である場合、ＣＰＵクロック
選択回路１６はクロックＳＹＳＣ１を選択しこれをＣＰ
Ｕ１８へ送出し、ＣＰＵクロック選択回路１７はクロッ
クＳＹＳＣ２を選択しこれをＣＰＵ１９へ送出する。よ
ってＣＰＵ１８はファーストにて動作しＣＰＵ１９はス
ローにて動作する。Further, when the stored value of CLSA 21a is "0", CL
When the stored value of SB21b is "1", the CPU clock selection circuit 16 selects the clock SYSC1 and sets it to CP.
The clock is sent to U18, and the CPU clock selection circuit 17 selects the clock SYSC2 and sends it to the CPU 19. Therefore, the CPU 18 operates at the first speed and the CPU 19 operates at the slow speed.

【００１６】又、ＣＬＳＡ２１aの格納値が「１」でＣＬ
ＳＢ２１bの格納値が「０」である場合、ＣＰＵクロック
選択回路１６はクロックＳＹＳＣ２バーを選択しこれを
ＣＰＵ１８へ送出し、ＣＰＵクロック選択回路１７はク
ロックＳＹＳＣ１バーを選択しこれをＣＰＵ１９へ送出
する。よってＣＰＵ１８はスローにて動作しＣＰＵ１９
はファーストにて動作する。Also, if the stored value of CLSA 21a is "1", CL
When the stored value of SB21b is "0", the CPU clock selection circuit 16 selects the clock SYSC2 bar and sends it to the CPU 18, and the CPU clock selection circuit 17 selects the clock SYSC1 bar and sends it to the CPU 19. Therefore, the CPU 18 operates slowly and the CPU 19
Works fast.

【００１７】又、ＣＬＳＡ２１a及びＣＬＳＢ２１bの格
納値がともに「１」である場合、ＣＰＵクロック選択回路
１６はクロックＳＹＳＣ２バーを選択しこれをＣＰＵ１
８へ送出し、ＣＰＵクロック選択回路１７はクロックＳ
ＹＳＣ２を選択しこれをＣＰＵ１９へ送出する。よって
ＣＰＵ１８及び１９はそれぞれスローにて動作する。When the stored values of CLSA 21a and CLSB 21b are both "1", the CPU clock selection circuit 16 selects the clock SYSC2 bar and selects it.
8 and the CPU clock selection circuit 17 outputs the clock S
Select YSC2 and send it to the CPU 19. Therefore, the CPUs 18 and 19 each operate at a slow speed.

【００１８】さらに又、バス切換クロック選択回路１５
は、ＣＬＳＡ２１a及びＣＬＳＢ２１bの格納値が供給さ
れるＡＮＤ回路２２の出力信号に従い、供給されるクロ
ックＳＹＳＣ１、クロックＳＹＳＣ１バー、クロックＳ
ＹＳＣ２、クロックＳＹＳＣ２バーを選択する回路であ
る。即ち、ＣＬＳＡ２１a、ＣＬＳＢ２１bの格納値のい
ずれか一方、あるいはともに「０」であるとき、換言する
とＣＰＵ１８,１９のいずれか一方、あるいはともにフ
ァースト動作を行うときには、バス切換クロック選択回
路１５はクロックＳＹＳＣ１、クロックＳＹＳＣ１バー
を選択し時分割制御クロックＢＣＳ、ＢＣＳバーとして
バス切換回路２０へ送出する。Furthermore, the bus switching clock selection circuit 15
Is supplied in accordance with the output signal of the AND circuit 22 to which the stored values of CLSA 21a and CLSB 21b are supplied, clock SYSC1, clock SYSC1 bar, clock S
This circuit selects YSC2 and clock SYSC2 bar. That is, when either or both of the stored values of the CLSA 21a and CLSB 21b are "0", in other words, when either or both of the CPUs 18 and 19 or both perform the fast operation, the bus switching clock selection circuit 15 outputs the clock SYSC1, The clock SYSC1 bar is selected and sent to the bus switching circuit 20 as the time division control clocks BCS and BCS bar.

【００１９】一方、ＣＬＳＡ２１a、ＣＬＳＢ２１bの格
納値がともに「１」であるとき、換言するとＣＰＵ１８,
１９がともにスロー動作を行うときには、バス切換クロ
ック選択回路１５はクロックＳＹＳＣ２、クロックＳＹ
ＳＣ２バーを選択し時分割制御クロックＢＣＳ、ＢＣＳ
バーとしてバス切換回路２０へ送出する。On the other hand, when the stored values of CLSA 21a and CLSB 21b are both "1", in other words, CPU 18,
When both 19 perform the slow operation, the bus switching clock selection circuit 15 outputs the clock SYSC2 and the clock SY.
SC2 bar is selected and time division control clock BCS, BCS
It is sent to the bus switching circuit 20 as a bar.

【００２０】このように構成されるシステムクロック切
換装置の動作を以下に説明する。発振器１１が送出する
システムクロックＳＹＳＣ１はバス切換クロック選択回
路１５及びＣＰＵクロック選択回路１６へ供給され、
又、インバータ１３を介して送出されるクロックＳＹＳ
Ｃ１バーがバス切換クロック選択回路１５及びＣＰＵク
ロック選択回路１７に供給される。又、発振器１２が送
出するシステムクロックを上記システムクロックＳＹＳ
Ｃ１に同期させる同期回路１４が送出するシステムクロ
ックＳＹＳＣ２はバス切換クロック選択回路１５及びＣ
ＰＵクロック選択回路１７へ供給され、又、クロックＳ
ＹＳＣ２バーがバス切換クロック選択回路１５及びＣＰ
Ｕクロック選択回路１６に供給される。The operation of the system clock switching device thus configured will be described below. The system clock SYSC1 sent from the oscillator 11 is supplied to the bus switching clock selection circuit 15 and the CPU clock selection circuit 16.
In addition, the clock SYS transmitted through the inverter 13
The C1 bar is supplied to the bus switching clock selection circuit 15 and the CPU clock selection circuit 17. Further, the system clock sent from the oscillator 12 is set to the system clock SYS.
The system clock SYSC2 sent by the synchronizing circuit 14 for synchronizing with C1 is the bus switching clock selecting circuit 15 and C.
It is supplied to the PU clock selection circuit 17 and the clock S
YSC2 bar is bus switching clock selection circuit 15 and CP
It is supplied to the U clock selection circuit 16.

【００２１】上述したように、供給されるシステムクロ
ックに対するＣＰＵ１８及び１９の動作は図２に示す通
りである。即ちシステムクロックの１周期に同期して各
ＣＰＵ１８,１９からアドレスの出力が行なわれ、シス
テムクロックの後半半周期に同期してデータの入出力が
行なわれる。As described above, the operations of the CPUs 18 and 19 with respect to the supplied system clock are as shown in FIG. That is, each CPU 18, 19 outputs an address in synchronization with one cycle of the system clock, and data is input / output in synchronization with the latter half cycle of the system clock.

【００２２】クロック選択レジスタＣＬＳＡ２１a及び
ＣＬＳＢ２１bにともに「０」のデータが格納されている
場合の動作を説明する。この場合、上述したようにＣＰ
Ｕ１８にはクロックＳＹＳＣ１が供給されＣＰＵ１９に
はクロックＳＹＳＣ１バーが供給されＣＰＵ１８及び１
９はともにファースト動作を行う。又、バス切換クロッ
ク選択回路１５はクロックＳＹＳＣ１あるいはクロック
ＳＹＳＣ１バーを選択し時分割制御クロックとしてバス
切換回路２０へ送出する。よって、ＣＰＵ１８及び１９
は、図３の(a)に示すシステムクロックＳＹＳＣ１、及
び図示しないがシステムクロックＳＹＳＣ１バーに同期
して動作し、バス切換回路２０は供給されるシステムク
ロックＳＹＳＣ１等の各パルスに同期して図３の(b)に
示すように共通アドレスバスの時分割制御を行い、同様
に共通データバスの時分割制御を行う。The operation when the data "0" is stored in both the clock selection registers CLSA21a and CLSB21b will be described. In this case, as described above, CP
The clock SYSC1 is supplied to U18, the clock SYSC1 bar is supplied to the CPU 19, and the CPUs 18 and 1 are connected.
Both 9 perform the fast operation. The bus switching clock selection circuit 15 selects the clock SYSC1 or the clock SYSC1 bar and sends it to the bus switching circuit 20 as a time division control clock. Therefore, the CPUs 18 and 19
3 operates in synchronization with the system clock SYSC1 shown in FIG. 3A and a system clock SYSC1 bar (not shown), and the bus switching circuit 20 operates in synchronization with each pulse of the system clock SYSC1 or the like supplied. As shown in (b), time-division control of the common address bus is performed, and time-division control of the common data bus is similarly performed.

【００２３】即ち、システムクロックＳＹＳＣ１の場合
を例に取ると、システムクロックＳＹＳＣ１に同期し
て、ＣＰＵ１８は図３の(c)に示すように時刻t２にてデ
ータの入出力を行い、ＣＰＵ１９は時刻t３にてデータ
の入出力を行う。That is, taking the case of the system clock SYSC1 as an example, in synchronization with the system clock SYSC1, the CPU 18 inputs / outputs data at time t2 as shown in FIG. Input and output data at t3.

【００２４】次に、クロック選択レジスタＣＬＳＡ２１
a及びＣＬＳＢ２１bにともに「１」のデータが格納されて
いる場合の動作を説明する。この場合、上述したように
ＣＰＵ１８にはクロックＳＹＳＣ２バーが供給されＣＰ
Ｕ１９にはクロックＳＹＳＣ２が供給されＣＰＵ１８及
び１９はともにスロー動作を行う。又、バス切換クロッ
ク選択回路１５はクロックＳＹＳＣ２及びクロックＳＹ
ＳＣ２バーを選択し時分割制御クロックとしてバス切換
回路２０へ送出する。よって、システムクロックＳＹＳ
Ｃ２を例に取ると、ＣＰＵ１８及び１９は、図３の(e)
に示すシステムクロックＳＹＳＣ２に同期して動作し、
バス切換回路２０は供給されるシステムクロックＳＹＳ
Ｃ２の各パルスに同期して共通アドレスバス、共通デー
タバスの時分割制御を行う。尚、この場合のタイムチャ
ートは図示していないが、図３の(a)に示されるシステ
ムクロックＳＹＳＣ１をシステムクロックＳＹＳＣ２と
読み代えることで図３の(a)ないし(c)に示すものと同一
となる。Next, the clock selection register CLSA21
The operation when data "1" is stored in both a and CLSB 21b will be described. In this case, the CPU 18 is supplied with the clock SYSC2 bar as described above.
The clock SYSC2 is supplied to U19, and the CPUs 18 and 19 both perform a slow operation. In addition, the bus switching clock selection circuit 15 includes a clock SYSC2 and a clock SYS.
The SC2 bar is selected and sent to the bus switching circuit 20 as a time division control clock. Therefore, the system clock SYS
Taking C2 as an example, the CPUs 18 and 19 are shown in FIG.
It operates in synchronization with the system clock SYSC2 shown in
The bus switching circuit 20 is supplied with the system clock SYS.
The common address bus and common data bus are time-divisionally controlled in synchronization with each pulse of C2. Although a time chart in this case is not shown, the system clock SYSC1 shown in (a) of FIG. 3 is replaced with the system clock SYSC2 to be the same as that shown in (a) to (c) of FIG. Becomes

【００２５】よって、例えばシステムクロックＳＹＳＣ
２に同期して、ＣＰＵ１８は図３の(c)に示すように時
刻t２０にてデータの入出力を行い、ＣＰＵ１９は時刻t
３０にてデータの入出力を行う。Therefore, for example, the system clock SYSC
In synchronism with 2, the CPU 18 inputs / outputs data at time t20 as shown in FIG.
Input and output of data at 30.

【００２６】次に、クロック選択レジスタＣＬＳＡ２１
aに「０」のデータが、ＣＬＳＢ２１bに「１」のデータが格
納されている場合の動作を説明する。この場合、上述し
たようにＣＰＵ１８にはクロックＳＹＳＣ１が供給され
ＣＰＵ１９にはクロックＳＹＳＣ２が供給されＣＰＵ１
８はファースト動作を行い、ＣＰＵ１９はスロー動作を
行う。又、バス切換クロック選択回路１５は、上述した
ようにＣＬＳＡ２１aの格納値が０であることから、ク
ロックＳＹＳＣ１及びクロックＳＹＳＣ１バーを選択し
時分割制御クロックとしてバス切換回路２０へ送出す
る。バス切換回路２０は供給されるシステムクロックＳ
ＹＳＣ１及びクロックＳＹＳＣ１バーの各パルスに同期
して共通アドレスバス、共通データバスの時分割制御を
行う。Next, the clock selection register CLSA21
The operation when "0" data is stored in a and "1" data is stored in CLSB 21b will be described. In this case, as described above, the CPU 18 is supplied with the clock SYSC1 and the CPU 19 is supplied with the clock SYSC2.
8 performs the fast operation, and the CPU 19 performs the slow operation. Since the stored value of the CLSA 21a is 0 as described above, the bus switching clock selection circuit 15 selects the clock SYSC1 and the clock SYSC1 bar and sends them to the bus switching circuit 20 as a time division control clock. The bus switching circuit 20 is supplied with the system clock S
The time division control of the common address bus and the common data bus is performed in synchronization with each pulse of the YSC1 and the clock SYSC1 bar.

【００２７】よってＣＰＵ１８は、上述したファースト
動作の場合と同様に、システムクロックＳＹＳＣ１に同
期して図３の(c)に示す時刻t２にてデータの入出力を行
う。一方、ＣＰＵ１９は、図３の(e)に示すシステムク
ロックＳＹＳＣ２に同期して動作し、図３の(f)に示す
ようにアドレスを出力し図３の(g)に示すようにデータ
の入出力を行う。よってＣＰＵ１９は、図３に示すよう
に時刻t１００にてデータの入出力を行う。Therefore, the CPU 18 inputs / outputs data at the time t2 shown in FIG. 3 (c) in synchronization with the system clock SYSC1, as in the case of the above-described first operation. On the other hand, the CPU 19 operates in synchronization with the system clock SYSC2 shown in FIG. 3 (e), outputs an address as shown in FIG. 3 (f), and inputs data as shown in FIG. 3 (g). Output. Therefore, the CPU 19 inputs / outputs data at time t100 as shown in FIG.

【００２８】次に、クロック選択レジスタＣＬＳＡ２１
aに「１」のデータが、ＣＬＳＢ２１bに「０」のデータが格
納されている場合の動作を説明する。この場合、上述し
たようにＣＰＵ１８にはクロックＳＹＳＣ２バーが供給
されＣＰＵ１９にはクロックＳＹＳＣ１バーが供給され
ＣＰＵ１８はスロー動作を行い、ＣＰＵ１９はファース
ト動作を行う。又、バス切換クロック選択回路１５は、
上述したようにＣＬＳＢ２１bの格納値が０であること
から、クロックＳＹＳＣ１及びクロックＳＹＳＣ１バー
を選択し時分割制御クロックとしてバス切換回路２０へ
送出する。バス切換回路２０は供給されるシステムクロ
ックＳＹＳＣ１及びクロックＳＹＳＣ１バーの各パルス
に同期して共通アドレスバス、共通データバスの時分割
制御を行う。Next, the clock selection register CLSA21
The operation when "1" data is stored in a and "0" data is stored in CLSB 21b will be described. In this case, as described above, the clock SYSC2 bar is supplied to the CPU 18, the clock SYSC1 bar is supplied to the CPU 19, the CPU 18 performs the slow operation, and the CPU 19 performs the fast operation. Further, the bus switching clock selection circuit 15
As described above, since the stored value of CLSB 21b is 0, the clock SYSC1 and the clock SYSC1 bar are selected and sent to the bus switching circuit 20 as a time division control clock. The bus switching circuit 20 performs time division control of the common address bus and the common data bus in synchronization with each pulse of the system clock SYSC1 and the clock SYSC1 bar supplied thereto.

【００２９】よってＣＰＵ１８は、上述したスロー動作
の場合と同様に、図３の(e)に示すシステムクロックＳ
ＹＳＣ２に同期して図３の(g)に示す時刻t１００にてデ
ータの入出力を行う。一方、ＣＰＵ１９は、ファースト
動作を行い図３の(a)に示すシステムクロックＳＹＳＣ
１に同期して動作し、図３の(c)に示すように時刻t２に
てデータの入出力を行う。Therefore, as in the case of the slow operation described above, the CPU 18 makes the system clock S shown in FIG.
Data is input / output in synchronization with YSC2 at time t100 shown in (g) of FIG. On the other hand, the CPU 19 performs the fast operation and executes the system clock SYSC shown in FIG.
It operates in synchronization with 1 and inputs / outputs data at time t2 as shown in FIG.

【００３０】このように、バス切換回路２０における共
通アドレスバス及び共通データバスにおける時分割制御
は、ＣＰＵ１８,１９のいずれか一方あるいは双方がフ
ァースト動作をしているときには高い周波数のシステム
クロックに同期して行うが、それぞれのＣＰＵ１８,１
９へ供給されるシステムクロックは同期がなされている
ので、問題なく行うことができる。したがって、いずれ
のＣＰＵ１８,１９も互いに他方のＣＰＵの動作状況を
考慮することなくそれぞれ供給されるシステムクロック
の周波数に応じて独自に動作することができ、アドレス
及びデータをバス切換回路２０へ送出することができ
る。As described above, the time division control on the common address bus and the common data bus in the bus switching circuit 20 is synchronized with the system clock having a high frequency when either one or both of the CPUs 18 and 19 are in the fast operation. But each CPU 18,1
Since the system clocks supplied to 9 are synchronized, they can be performed without problems. Therefore, any of the CPUs 18 and 19 can independently operate according to the frequency of the system clock supplied thereto without considering the operation status of the other CPU, and send the address and the data to the bus switching circuit 20. be able to.

【００３１】又、いずれのＣＰＵ１８,１９もスロー動
作である場合には、バス切換回路２０における共通アド
レスバス等の時分割制御用のシステムクロックを周波数
の低いものに変更するので、システムの消費電力を低減
することができる。尚、上述した実施例における回路を
含むマイクロコントローラはワンチップにて構成されて
いるものが好ましい。If any of the CPUs 18 and 19 is in slow operation, the system clock for time-division control of the common address bus or the like in the bus switching circuit 20 is changed to a low frequency system power consumption. Can be reduced. Incidentally, it is preferable that the microcontroller including the circuit in the above-mentioned embodiment is constructed by one chip.

【００３２】又、上述した実施例では、発振器が２つ、
ＣＰＵが２つの場合について説明したが、これに限るも
のではなく、発振器及びＣＰＵが３以上設けられるよう
な場合にも適用することができる。即ち、発振器が３以
上設けられる場合には、同期回路１４に相当する回路を
必要数設け、各同期回路にて最も周波数の高いシステム
クロックに同期するように他のシステムクロックの位相
を調節すれば良い。又、ＣＰＵが３以上設けられる場合
には、クロック選択レジスタ２１のビット数を増やし、
ＣＰＵクロック選択回路１６,１７に相当する回路を増
やすことで実現することができる。Further, in the above-mentioned embodiment, two oscillators are provided,
Although the case of two CPUs has been described, the present invention is not limited to this, and the present invention can be applied to a case where three or more oscillators and CPUs are provided. That is, when three or more oscillators are provided, a required number of circuits corresponding to the synchronization circuit 14 are provided, and the phase of the other system clock is adjusted so as to synchronize with the system clock with the highest frequency in each synchronization circuit. good. Further, when three or more CPUs are provided, the number of bits of the clock selection register 21 is increased,
This can be realized by increasing the number of circuits corresponding to the CPU clock selection circuits 16 and 17.

【００３３】[0033]

【発明の効果】以上詳述したように本発明によれば、各
ＣＰＵは選択手段が選択したシステムクロックにてそれ
ぞれ動作するが、各ＣＰＵへ供給されるシステムクロッ
クは同期手段にて最高周波数システムクロックに対して
同期が取られており、又、バス切換手段に供給される時
分割制御クロックも最高周波数システムクロックに同期
が取られていることから、各システムクロックにて動作
する各ＣＰＵから送出されるアドレス及びデータは時分
割制御クロックに同期しており共通アドレスバス及び共
通データバスを時分割制御にて使用することができる。As described in detail above, according to the present invention, each CPU operates at the system clock selected by the selecting means, but the system clock supplied to each CPU is synchronized with the maximum frequency system by the synchronizing means. Since it is synchronized with the clock, and the time-division control clock supplied to the bus switching means is also synchronized with the highest frequency system clock, it is sent from each CPU operating at each system clock. The address and data to be generated are synchronized with the time division control clock, and the common address bus and the common data bus can be used in the time division control.

【００３４】又、本発明によればすべてのＣＰＵが最高
周波数システムクロックにて動作していない場合には、
時分割制御クロックの周波数は上記最高周波数システム
クロックの周波数よりも低いことより、当該マイクロコ
ントローラの動作周波数が低くなり当該マイクロコント
ローラの消費電力を低減することができる。Further, according to the present invention, when all the CPUs are not operating at the highest frequency system clock,
Since the frequency of the time division control clock is lower than the frequency of the highest frequency system clock, the operating frequency of the microcontroller becomes low, and the power consumption of the microcontroller can be reduced.

【図面の簡単な説明】[Brief description of drawings]

【図１】 本発明のシステムクロック切換装置の一実施
例における構成を示すブロック図である。FIG. 1 is a block diagram showing the configuration of an embodiment of a system clock switching device of the present invention.

【図２】 システムクロックとＣＰＵの動作との対応を
示すタイムチャートである。FIG. 2 is a time chart showing the correspondence between the system clock and the operation of the CPU.

【図３】 本発明のシステムクロック切換装置の動作を
説明するためのタイムチャートである。FIG. 3 is a time chart for explaining the operation of the system clock switching device of the present invention.

【符号の説明】[Explanation of symbols]

１１,１２…発振器、１４…同期回路、１５…バス切換
クロック選択回路、１６,１７…ＣＰＵクロック選択回
路、１８,１９…ＣＰＵ、２０…バス切換回路、２１…
クロック選択レジスタ。11, 12 ... Oscillator, 14 ... Synchronous circuit, 15 ... Bus switching clock selection circuit, 16, 17 ... CPU clock selection circuit, 18, 19 ... CPU, 20 ... Bus switching circuit, 21 ...
Clock selection register.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−88515（ＪＰ，Ａ) 特開 平４−156656（ＪＰ，Ａ) 特開 平４−97473（ＪＰ，Ａ) 特開 昭58−121434（ＪＰ，Ａ) 特開 平２−67612（ＪＰ，Ａ) 特開 昭47−32751（ＪＰ，Ａ) 実開 平１−127019（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/42 340 G06F 13/42 350 ─────────────────────────────────────────────────── --- Continuation of the front page (56) References JP-A-4-88515 (JP, A) JP-A-4-156656 (JP, A) JP-A-4-97473 (JP, A) JP-A-58- 121434 (JP, A) JP-A-2-67612 (JP, A) JP-A-47-32751 (JP, A) Actual Kaihei 1-127019 (JP, U) (58) Fields investigated (Int.Cl. ⁷ , DB name) G06F 13/42 340 G06F 13/42 350

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 それぞれが異なる周波数を有する複数の
システムクロックを発生する複数の発振手段からのシス
テムクロックに基づいて動作する複数の中央演算処理装
置の出力側に接続され上記中央演算処理装置のそれぞれ
にて共通する共通バスの時分割制御装置において、 上記複数のシステムクロックの内、最も周波数の高いシ
ステムクロックを最高周波数システムクロックとし、そ
の他の周波数のシステムクロックを一般周波数システム
クロックとしたとき、該一般周波数システムクロックを
発する一般発振手段に接続され、該一般発振手段が発す
る一般システムクロックを上記最高周波数システムクロ
ックに同期させた同期システムクロックを発生する同期
手段と、 上記最高周波数システムクロックを発する最高周波数発
振手段及び上記同期手段が接続され、それぞれの上記中
央演算処理装置へ供給する上記最高周波数システムクロ
ック又は上記同期システムクロックをそれぞれ選択し、
又、それぞれの上記中央演算処理装置が送出する情報を
上記共通バスを使用し転送するため上記中央演算処理装
置のいずれか一つが上記最高周波数システムクロックに
て動作する場合には上記最高周波数システムクロックを
上記共通バスにおける時分割制御クロックとし、上記中
央演算処理装置のすべてが上記最高周波数システムクロ
ックにて動作しない場合には上記同期システムクロック
を上記共通バスにおける時分割制御クロックとする選択
手段と、 それぞれの上記中央演算処理装置が入力側に接続され、
出力側には上記共通バスが接続され、該共通バスにおけ
る時分割制御を上記時分割制御クロックによって行うバ
ス切換手段と、 を備えたことを特徴とする共通バスにおける時分割制御
装置。1. Each of the central processing units connected to the output side of a plurality of central processing units that operate based on the system clocks from a plurality of oscillators that generate a plurality of system clocks having different frequencies. In the common bus time division control device, when the highest frequency system clock is the highest frequency system clock among the plurality of system clocks and the system clocks of other frequencies are general frequency system clocks, A synchronizing means connected to a general oscillating means for emitting a general frequency system clock, for generating a synchronous system clock by synchronizing the general system clock emitted by the general oscillating means with the highest frequency system clock; Frequency oscillation means and above Synchronization means are connected, the maximum frequency system clock or the synchronization system clock select each supplied to each of the central processing unit,
Further, in order to transfer the information sent from each of the central processing units by using the common bus, when one of the central processing units operates at the highest frequency system clock, the highest frequency system clock A time-division control clock in the common bus, and selecting means for setting the synchronous system clock as a time-division control clock in the common bus when all of the central processing units do not operate at the highest frequency system clock, Each of the central processing units is connected to the input side,
The common bus is connected to the output side, and bus switching means for performing time-division control on the common bus by the time-division control clock is provided. 【請求項２】 上記選択手段は、 上記中央演算処理装置の入力側にそれぞれ接続され、
又、上記最高周波数システムクロック及び上記同期シス
テムクロックが供給され、供給されるこれらシステムク
ロックの内いずれかの周波数のシステムクロックを選択
するクロック選択手段と、 上記クロック選択手段のそれぞれにおける上記システム
クロックの上記選択を制御する制御データを上記クロッ
ク選択手段のそれぞれに対応して格納し、それぞれの上
記クロック選択手段に対応する上記制御データはそれぞ
れの上記クロック選択手段に対応して接続される中央演
算処理装置によって書き込み可能なデータである、選択
データ格納手段と、 上記最高周波数システムクロック及び上記同期システム
クロックが供給され、少なくとも一つの上記制御データ
が上記最高周波数システムクロックを選択するように設
定されている場合には上記最高周波数システムクロック
を選択し、該最高周波数システムクロックを上記共通バ
スにおける時分割制御クロックとし、すべての上記デー
タが上記最高周波数システムクロックを選択するように
設定されていない場合には上記同期システムクロックを
選択し、上記同期システムクロックを上記共通バスにお
ける時分割制御クロックとするバス切換クロック選択手
段と、 を備えた、請求項１記載の共通バスの時分割制御装置。2. The selecting means are respectively connected to input sides of the central processing unit,
Further, the highest frequency system clock and the synchronous system clock are supplied, and clock selecting means for selecting a system clock of any frequency of the supplied system clocks, and the system clock of each of the clock selecting means. A central processing unit which stores control data for controlling the selection in correspondence with each of the clock selecting means, and the control data corresponding to each of the clock selecting means is connected in correspondence with each of the clock selecting means. Selective data storage means, which is data writable by the device, the highest frequency system clock and the synchronous system clock are supplied, and at least one of the control data is set to select the highest frequency system clock. In case Select the highest frequency system clock, use the highest frequency system clock as the time-division control clock on the common bus, and the synchronous system clock if not all of the data is set to select the highest frequency system clock. And a bus switching clock selecting means for selecting the synchronous system clock as a time division control clock in the common bus. 【請求項３】 上記共通バスは共通アドレスバス及び共
通データバスである、請求項１又は請求項２記載の共通
バスの時分割制御装置。3. The time division control apparatus for a common bus according to claim 1, wherein the common bus is a common address bus and a common data bus. 【請求項４】 上記中央演算処理装置及び上記発振手段
の数が２である、請求項１ないし３のいずれかに記載の
時分割制御装置。4. The time-division control device according to claim 1, wherein the central processing unit and the oscillating means are two in number.