JP3487735B2 - Data transfer method and data transfer system - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、データ転送方法及
びデータ転送システムに関し、特に、同一バス上に動作
クロックを異にする装置が混在し得る場合に用いて好適
なものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data transfer method and a data transfer system , and is particularly suitable for use when devices having different operation clocks can coexist on the same bus.

【０００２】[0002]

【従来の技術】昨今、演算処理装置の処理能力を上げる
ため、中央演算処理部（以下、ＣＰＵという。）の動作
速度はますます高速化している。2. Description of the Related Art Recently, the operating speed of a central processing unit (hereinafter referred to as a CPU) is increasing more and more in order to increase the processing capacity of an arithmetic processing unit.

【０００３】しかし、記憶媒体として使用する半導体記
憶素子や各種入出力装置等のＣＰＵ周辺装置の動作速度
をＣＰＵと同じにすることは、回路設計技術、開発期
間、開発設計費等の面から大変難しくなってきている。However, it is difficult in terms of circuit design technology, development period, development and design cost, etc. to make the operating speed of a CPU peripheral device such as a semiconductor memory device or various input / output devices used as a storage medium the same as that of a CPU. It's getting harder.

【０００４】このため、ＣＰＵとＣＰＵ周辺装置とで動
作クロックが異なり始めている。この傾向は、ＣＰＵの
動作速度が高速になるほど大きい。For this reason, the operation clocks of the CPU and the CPU peripheral device have begun to differ from each other. This tendency increases as the operating speed of the CPU increases.

【０００５】また、既設計の演算処理装置の性能を上げ
るため、ＣＰＵといくつかのＣＰＵ周辺装置のみを高速
化し、各種入出力装置については、既設計のものをその
まま使用することが、開発期間、開発設計費等の面から
よく行われる。In order to improve the performance of a pre-designed arithmetic processing unit, it is necessary to speed up only the CPU and some CPU peripheral devices and use the pre-designed I / O devices as they are. , Is often done in terms of development and design costs.

【０００６】このため、高速で動作する「バスサイクル
を起動する装置（以下、バスマスタ装置という。）」
と、低速で動作する「起動されたバスサイクルに応答す
る装置（以下、バススレーブ装置という。）」との間で
データ転送する必要が生じている。Therefore, a "device that activates a bus cycle (hereinafter, referred to as a bus master device)" that operates at high speed is used.
And the "device that responds to the activated bus cycle (hereinafter, referred to as a bus slave device)" that operates at a low speed.

【０００７】また、演算処理装置の信頼性を上げるた
め、同一構成の装置を２つ以上接続し、ｎ重化冗長構成
を採用することが一般的に行われている。この場合、ｎ
重化冗長構成装置間の動作クロックは、 １．全ての装置において位相、周波数を合わせる場合
（クロック同期した装置） ２．それぞれ独立したクロックで動作する場合 の２つに分かれる。Further, in order to improve the reliability of the arithmetic processing unit, it is general practice to connect two or more units having the same configuration and adopt an n-fold redundant configuration. In this case n
The operation clocks between the redundant redundant configuration devices are: When matching the phase and frequency in all devices (clock-synchronized devices) 1. There are two cases where they operate with independent clocks.

【０００８】１．の場合は、装置間のデータ転送を高速
化できる反面、クロックの供給、選択、切り替えを行う
ため回路が必要となる。また、クロックを供給している
装置に障害が発生した場合には、クロックの切り替えが
生じ、その時に瞬間的に運用の停止が発生する。1. In this case, although the data transfer between the devices can be speeded up, a circuit is required for supplying, selecting and switching the clock. Also, when a failure occurs in the device that supplies the clock, the clock is switched, and at that time, the operation is momentarily stopped.

【０００９】一方、２．の場合は、それぞれが独立した
クロックを使用しているため、クロックの供給、選択、
切り替え等を行う回路を必要としない。また、一装置の
障害により運用の停止が発生することがない。On the other hand, 2. In the case of, because each uses an independent clock, clock supply, selection,
No circuit for switching is required. Moreover, the operation does not stop due to the failure of one device.

【００１０】そこで、一般には、動作クロックが異なる
装置同士を接続し、一方の装置に属するバスマスタ装置
からもう一方の装置に属するバスマスタ装置へアクセス
する場合、(1) 非同期転送方式を用いる手法、(2) 装置
内は同期転送方式を用いる一方、装置間の接続部には動
作クロックの乗せ変え（同期化）を行う手法、(3) 装置
内は同期転送方式を用いる一方、装置間は非同期転送方
式とする手法、のいずれかを採用している。Therefore, generally, when devices having different operation clocks are connected to each other and a bus master device belonging to one device accesses a bus master device belonging to another device, (1) a method using an asynchronous transfer method, 2) A method of changing the operation clock (synchronization) at the connection between the devices while using the synchronous transfer method inside the device, (3) Using the synchronous transfer method inside the device, but asynchronous transfer between the devices One of the methods is adopted.

【００１１】まず、非同期転送方式について説明する。
非同期転送方式とは、バスサイクルの制御信号により相
手側装置の状態を確認しながらデータを送受信する方式
である。例えば、図２に示すように、クロックｆ０で動
作する装置上にあるバスサイクルを起動する権利（以
下、バス権という。）を持ったバスマスタ装置Ｍ１が、
クロックｆ１で動作する装置上にあるバススレーブ装置
Ｓ１からデータを読み出す場合、以下の手順でデータを
送受信する方式をいう。First, the asynchronous transfer system will be described.
The asynchronous transfer method is a method of transmitting and receiving data while confirming the state of the partner device by a bus cycle control signal. For example, as shown in FIG. 2, a bus master device M1 having a right to start a bus cycle (hereinafter referred to as a bus right) on a device operating at a clock f0 is
When reading data from the bus slave device S1 on the device that operates on the clock f1, this means a method of transmitting and receiving data in the following procedure.

【００１２】(1) まず、バスマスタ装置が、読み出すべ
きデータの格納されているアドレスをアドレスバス上に
置き、アドレスバス上のアドレスが有効であることを示
すストローブ信号（アドレスストローブ：以下、ＡＳと
いう。）を有意にする。(1) First, the bus master device puts an address in which data to be read is stored on the address bus, and a strobe signal (address strobe: hereinafter referred to as AS) indicating that the address on the address bus is valid. .) To be significant.

【００１３】(2) 次に、バススレーブ装置Ｓ１が、該ア
ドレスのデータをデータバス上に置き、応答信号（アク
ノリッジ：以下、ＡＣＫという。）を、バスマスタ装置
Ｍ１に返す。(2) Next, the bus slave device S1 places the data of the address on the data bus and returns a response signal (acknowledge: ACK) to the bus master device M1.

【００１４】(3) バスマスタ装置Ｍ１は、ＡＣＫを受信
し、データバス上のデータを取り込むと共にアドレスバ
ス上のアドレスの送出をやめ、ＡＳ等の制御信号を無意
にする。(3) The bus master device M1 receives the ACK, takes in the data on the data bus, stops sending the address on the address bus, and renders control signals such as AS useless.

【００１５】(4) バススレーブ装置Ｓ１は、ＡＳが無意
になることによりデータの送出を停止しＡＣＫを無意に
する。(4) The bus slave device S1 stops sending data and makes ACK useless because AS becomes useless.

【００１６】次に、同期転送方式を説明する。同期転送
方式とは、動作クロックが同じでこのクロックに対して
交流特性、動作タイミングが規定できる信号によって転
送を行う方式である。Next, the synchronous transfer method will be described. The synchronous transfer system is a system in which transfer is performed by a signal having the same operation clock and having a defined AC characteristic and operation timing with respect to this clock.

【００１７】この同期転送方式では、バスマスタ装置Ｍ
１から発出された信号はクロックに対してタイミングが
規定されており、バススレーブ装置で確実に受信され
る。また、バススレーブ装置Ｓ１からの応答信号も同様
にクロックに対し規定され、バスマスタ装置が確実に受
信することができる。そのため、バスサイクルのタイミ
ングを規定しておけば、相手装置側の状態に左右されず
にバスサイクルを行うこと（終了すること）ができる。In this synchronous transfer system, the bus master device M
The timing of the signal emitted from 1 is defined with respect to the clock, and the signal is surely received by the bus slave device. Also, the response signal from the bus slave device S1 is similarly defined with respect to the clock so that the bus master device can reliably receive it. Therefore, if the timing of the bus cycle is defined, the bus cycle can be performed (ended) regardless of the state of the partner device.

【００１８】例えば、図３に示すように、同一のクロッ
クｆ２で動作するバスマスタ装置Ｍ２がバススレーブ装
置Ｓ２からデータを読み出す場合、以下の手順でデータ
を送受信する。For example, as shown in FIG. 3, when the bus master device M2 operating at the same clock f2 reads data from the bus slave device S2, the data is transmitted / received in the following procedure.

【００１９】(1) まず、バスマスタ装置Ｍ２が同期転送
開始信号（以下、ＴＳという。）をクロックｆ２に対し
て規定の長さだけ有意としバスサイクルが開始したこと
をバススレーブ装置Ｓ２に通知する。また、アドレスや
制御信号など起動系信号も発出する。このことを、クロ
ックｆ２に同期しているという。(1) First, the bus master device M2 notifies the bus slave device S2 that the synchronous transfer start signal (hereinafter referred to as TS) is made significant to the clock f2 by a specified length and the bus cycle is started. . In addition, activation system signals such as addresses and control signals are also issued. This is said to be synchronized with the clock f2.

【００２０】(2) バススレーブ装置Ｓ２は、データと同
時に同期転送終了信号（以下、ＴＡという。）をクロッ
クｆ２に同期して発出し、バスサイクルを終了する。(2) The bus slave device S2 issues a synchronous transfer end signal (hereinafter referred to as TA) at the same time as the data in synchronization with the clock f2 to end the bus cycle.

【００２１】(3) ＴＡを受信したバスマスタ装置Ｍ２
は、起動系信号の送出を止め、バスサイクルを終了す
る。(3) Bus master device M2 receiving TA
Stops sending the activation system signal and ends the bus cycle.

【００２２】以上のように、非同期転送方式は、動作ク
ロックの異なる装置間、又は、動作速度は同じであるが
位相のずれたクロックで動作する装置間でのデータ転送
に有効であり、同期転送方式は、同一のクロックで動作
する装置間での転送に有効であるといえる。As described above, the asynchronous transfer method is effective for data transfer between devices having different operation clocks, or between devices having the same operation speed but operating at clocks with different phases, and synchronous transfer. It can be said that the method is effective for transfer between devices that operate with the same clock.

【００２３】次に、装置内は同期転送方式を用い装置間
の接続部で動作クロックの乗せ変え（同期化）を行う場
合について説明する。図４は、異なる２つのクロックｆ
３及びｆ４で動作する装置Ａ及びＢを、バスを介して接
続する場合である。Next, a case will be described in which the operation clocks are changed (synchronized) at the connection between the devices by using the synchronous transfer system in the device. FIG. 4 shows two different clocks f
This is a case where the devices A and B that operate at 3 and f4 are connected via a bus.

【００２４】ここで、クロックｆ３で動作するバスマス
タ装置Ｍ３からクロックｆ３で動作するバススレーブ装
置Ｓ３へアクセスする場合には、前述の同期転送方式を
用いることができる。同様に、クロックｆ４で動作する
バスマスタ装置Ｍ４からクロックｆ４で動作するバスス
レーブ装置Ｓ４へのアクセスにも同期転送方式を用いる
ことができる。Here, when the bus master device M3 operating at the clock f3 accesses the bus slave device S3 operating at the clock f3, the above-mentioned synchronous transfer method can be used. Similarly, the synchronous transfer method can be used for access from the bus master device M4 operating at the clock f4 to the bus slave device S4 operating at the clock f4.

【００２５】一方、バスマスタ装置Ｍ３からバススレー
ブ装置Ｓ４にアクセスする場合、バスマスタ装置Ｍ３
は、前述の同期転送方式の要領でバスサイクルを起動す
る。このとき、ＴＳの他、起動系信号もクロックｆ３に
同期している。On the other hand, when accessing the bus slave device S4 from the bus master device M3, the bus master device M3
Starts a bus cycle in the same manner as the above-mentioned synchronous transfer method. At this time, in addition to TS, the activation system signal is also synchronized with the clock f3.

【００２６】クロックｆ３に同期した起動系信号をバス
スレーブ装置Ｓ４が受信するには、まず、これら信号を
クロックｆ４に対してタイミングを規定し直す。この機
能を再同期といい、図中の再同期回路（ｂ）にて実現す
る。In order for the bus slave device S4 to receive the start-up signals synchronized with the clock f3, first, the timings of these signals are redefined with respect to the clock f4. This function is called resynchronization and is realized by the resynchronization circuit (b) in the figure.

【００２７】クロックｆ４に再同期された起動系信号
は、バススレーブ装置Ｓ４に入力される。バススレーブ
装置Ｓ４は、通常の同期サイクルと同様、クロックｆ４
に同期したＴＡを送出し、バスサイクルを終了する。The activation system signal resynchronized with the clock f4 is input to the bus slave device S4. The bus slave device S4 receives the clock f4 as in the normal synchronization cycle.
Then, TA synchronized with is sent and the bus cycle ends.

【００２８】クロックｆ４に同期したＴＡは、バスマス
タ装置Ｍ３に入力する前に再同期回路（ａ）にてクロッ
クｆ３に再同期される。クロックｆ３に同期したＴＡを
受信したバスマスタ装置Ｍ３は、起動系信号信号の送出
を止め、バスサイクルを終了する。The TA synchronized with the clock f4 is resynchronized with the clock f3 in the resynchronization circuit (a) before being input to the bus master device M3. The bus master device M3, which has received TA synchronized with the clock f3, stops sending the activation system signal signal and ends the bus cycle.

【００２９】最後に、装置内は同期転送方式を用い、装
置間は非同期転送方式を採用する方式について説明す
る。この方式は、前述した、装置内は同期転送方式を用
いる一方、装置間の接続部では動作クロックの乗せ換え
を手法の場合のように、クロックｆ３で動作するバスマ
スタ装置Ｍ３からバススレーブ装置Ｓ３へのアクセス、
クロックｆ４で動作するバスマスタ装置Ｍ４からバスス
レーブ装置Ｓ４へのアクセスには同期転送を用いるが、
バスマスタ装置Ｍ３からバススレーブ装置Ｓ４へのアク
セスのようにクロックの異なる装置間の接続部で、それ
ぞれの起動系信号、応答系信号を再同期するのではな
く、先に示した非同期転送の方法を用いるものである。Finally, a method of using the synchronous transfer method in the devices and the asynchronous transfer method between the devices will be described. This method uses the synchronous transfer method in the device as described above, but in the connection portion between the devices, the bus master device M3 operating at the clock f3 changes from the bus master device M3 to the bus slave device S3. Access,
Synchronous transfer is used to access the bus slave device S4 from the bus master device M4 operating at the clock f4.
Instead of resynchronizing the start-up signal and the response-related signal at the connection between devices having different clocks, such as when the bus master device M3 accesses the bus slave device S4, the asynchronous transfer method described above is used. It is used.

【００３０】以上、ｎ重化冗長構成をとる演算処理装置
の例を示したが、図５のように、１つの装置内のバスマ
スタ装置とバススレーブ装置間でも同様である。すなわ
ち、この場合も、動作クロックの同じバスマスタ装置と
バススレーブ装置間では同期転送が使用でき、動作クロ
ックが異なるバスマスタ装置とバススレーブ装置間では
非同期転送を用いるが、接続部で同期化する方法を用い
る。The example of the arithmetic processing device having the n-redundant redundant configuration has been described above, but the same is true between the bus master device and the bus slave device in one device as shown in FIG. That is, also in this case, the synchronous transfer can be used between the bus master device and the bus slave device having the same operation clock, and the asynchronous transfer is used between the bus master device and the bus slave device having different operation clocks. To use.

【００３１】[0031]

【発明が解決しようとする課題】しかしながら、上述の
構成を有する各装置には、以下のような問題がある。However, each device having the above-mentioned structure has the following problems.

【００３２】まず、非同期転送方式の場合には、バスマ
スタ装置とバススレーブ装置間とで動作クロックの異な
る場合、又は、動作速度は同じであるが位相のずれたク
ロックで動作する装置間でのデータ転送には有効である
が、同一クロックで動作するバスマスタ装置及びバスス
レーブ装置間でのデータ転送に用いると、相手装置の状
態により次の転送手順に進むための応答信号待ち時間が
発生してしまい、バスサイクルが延び、結果として転送
効率が上がらない。First, in the case of the asynchronous transfer method, when the operation clocks are different between the bus master device and the bus slave device, or the data is transmitted between the devices operating at the same operation speed but out of phase with each other. Although effective for transfer, if used for data transfer between a bus master device and a bus slave device operating with the same clock, a response signal waiting time for proceeding to the next transfer procedure may occur depending on the state of the partner device. The bus cycle is extended, and as a result, the transfer efficiency is not improved.

【００３３】また、同期転送方式の場合には、同一クロ
ックで動作する装置間での転送有効に有効であるが、１
つのクロックに対し交流特性、動作タイミングが規定で
きる信号によって転送を行う方式であるため、バスマス
タ装置とバススレーブ装置のクロックが同一でなければ
用いることができない。これは動作速度が同じでもクロ
ックの位相がずれているだけでも用いることができない
ことを意味する。Further, in the case of the synchronous transfer system, it is effective for effective transfer between devices operating with the same clock.
Since the transfer is performed by a signal whose AC characteristic and operation timing can be defined for one clock, it cannot be used unless the clocks of the bus master device and the bus slave device are the same. This means that it cannot be used even if the operation speed is the same or the clocks are out of phase.

【００３４】動作速度の違う装置、動作速度は同じであ
るが位相のずれた装置間で同期転送を行うにはクロック
の乗せ替えのための再同期が必要であることは前に説明
したが、その再同期にかかる時間によりバスサイクルが
延びてしまう。これを同期損という。同期損は、起動系
信号と応答信号双方に（バスサイクル往復分）発生す
る。It has been described above that resynchronization for changing the clock is required to perform synchronous transfer between devices having different operating speeds and devices having the same operating speed but having different phases. The bus cycle is extended due to the time required for the resynchronization. This is called synchronization loss. The synchronization loss occurs in both the start-up system signal and the response signal (round the bus cycle).

【００３５】さらに、再同期回路には、バスマスタ装置
の動作クロックと同じ速度のクロックとバススレーブ装
置の動作クロックを必要とする。異なる動作クロックを
持つバススレーブ装置が複数有れば、それだけの数のク
ロックを入力する必要が生じ、信号線数の増加、回路規
模の増大、周波数の高いクロックの引き回しの増加など
の問題が発生する。Furthermore, the resynchronization circuit requires a clock having the same speed as the operating clock of the bus master device and an operating clock of the bus slave device. If there are multiple bus slave devices with different operation clocks, it is necessary to input that many clocks, which causes problems such as an increase in the number of signal lines, an increase in circuit scale, and an increase in the routing of high-frequency clocks. To do.

【００３６】また、ｎ重化冗長構成をとるシステムにお
いては、バススレーブ装置の１つである主記憶媒体のア
ドレスを運用時と待機時とでダイナミックに変更するこ
とにより、装置の運用状態に関わらず、常に運用系の主
記憶媒体にアクセスする手段は一般的である。Further, in the system having the n-redundant redundant configuration, the address of the main storage medium, which is one of the bus slave devices, is dynamically changed between the operating time and the standby time so that the operating condition of the device is not affected. Instead, a means for always accessing the main storage medium of the operating system is general.

【００３７】バスマスタ装置から見ると運用系主記憶媒
体が同一クロックで動作する装置にある場合と、異なる
クロックで動作する装置に有る場合がある。From the perspective of the bus master device, the main storage medium of the operating system may be present in a device operating with the same clock or in a device operating with a different clock.

【００３８】ｎ重化冗長構成をとるということは、同一
の装置をｎ台接続して１つのシステムを構成することで
あるが、その装置上にある入出力装置もそれぞれ同一で
あることを意味する。つまり、図４における装置Ａ及び
装置Ｂは同一の装置であり、バススレーブ装置Ｓ３及び
Ｓ４も同一の装置である。当然ながら回路も同じであ
る。The n-redundant redundant configuration means that n identical devices are connected to form one system, but the input / output devices on the devices are also identical. To do. That is, the device A and the device B in FIG. 4 are the same device, and the bus slave devices S3 and S4 are also the same device. Of course, the circuit is the same.

【００３９】装置Ａが冗長構成の運用系装置である場
合、バススレーブ装置Ｓ３及びＳ４もバスマスタ装置Ｍ
３の制御下にある。つまり、バスマスタ装置Ｍ３からバ
ススレーブ装置Ｓ３にもバススレーブ装置Ｓ４にも同じ
ようにアクセスが発生する。When the device A is an operation system device having a redundant configuration, the bus slave devices S3 and S4 are also bus master devices M.
It is under control of 3. That is, the bus master device M3 similarly accesses the bus slave device S3 and the bus slave device S4.

【００４０】ここで、バスマスタ装置Ｍ３とバススレー
ブ装置Ｓ３の動作クロックは同じであるため、両装置間
では、同期転送が可能であるが、バスマスタ装置Ｍ３と
バススレーブ装置Ｓ４とは動作クロックが異なる（本例
の場合は、クロックｆ３とクロックｆ４の周波数は同じ
であるが位相が違う）ため、同期転送が使えない。Since the bus master device M3 and the bus slave device S3 have the same operation clock, synchronous transfer is possible between the two devices, but the bus master device M3 and the bus slave device S4 have different operation clocks. (In the case of this example, the frequencies of the clock f3 and the clock f4 are the same, but the phases are different.) Therefore, the synchronous transfer cannot be used.

【００４１】一方、バススレーブ装置に着目すると、ク
ロックを異にする別装置のバスマスタ装置からアクセス
される可能性のあるバススレーブ装置については、非同
期転送に対応する装置としなければならないため、同一
クロックで動作しているバスマスタ装置とのアクセスは
同期送信できるにもかかわらず非同期転送となってしま
い、転送効率を上げることができない。On the other hand, paying attention to the bus slave device, the bus slave device which may be accessed by the bus master device of another device having a different clock has to be a device corresponding to the asynchronous transfer. The access to the bus master device operating in (3) becomes asynchronous transfer although synchronous transmission can be performed, and the transfer efficiency cannot be improved.

【００４２】このような理由により、異なる動作クロッ
クの装置間を同期転送で接続することは、結果として、
転送性能を向上させるとはいえない。さらに、この場合
には、再同期回路を必要とし、回路規模も大きくなって
しまう。For this reason, connecting devices having different operating clocks by synchronous transfer results in
It cannot be said that the transfer performance is improved. Further, in this case, a resynchronization circuit is required, and the circuit scale becomes large.

【００４３】また、同期転送を使用できる部分があるに
もかかわらず、全てを非同期転送で接続するのは、転送
性能を劣らせることになる。Even if there is a portion where synchronous transfer can be used, connecting all of them by asynchronous transfer will result in poor transfer performance.

【００４４】[0044]

【課題を解決するための手段】（Ａ）かかる課題を解決
するため、第１の発明においては、動作クロックを同じ
くする装置と異なる装置とが、同一バス上に混在して存
在し得るシステム上の任意の装置間で、データ転送する
のに使用するデータ転送方法において、以下のようにす
る。(A) In order to solve such a problem, in the first invention, a system in which a device having the same operation clock and a device having a different operation clock may coexist on the same bus. In the data transfer method used to transfer data between any of the above devices, the following is performed.

【００４５】すなわち、バスサイクルを起動する装置
が、データ転送時、自装置の冗長系での状態とアクセス
先メモリ空間アドレスとに基づいて、固定アドレス領域
のバスサイクルに応答する装置に対して同期転送方式を
用いるか、非同期転送方式を用いるかを自律的に選択
し、選択結果に応じた転送方式によりバスサイクルに応
答する装置との間でデータを転送するようにする。[0045] That is, a device for starting the bus cycle, data transfer, in a redundant system of its own device status and access
Based on the destination memory space address , it autonomously selects whether to use the synchronous transfer method or the asynchronous transfer method for the device that responds to the bus cycle of the fixed address area, and the transfer method according to the selection result Transfer data to and from devices that respond to bus cycles.

【００４６】このような転送方法を採用することによ
り、同期転送可能な装置には同期転送方式により、ま
た、非同期転送可能な装置には非同期転送方式によるデ
ータ転送が、事前の設定によらずに実現でき、常に最も
転送効率の良い状態でデータを転送することができる。By adopting such a transfer method, data transfer by the synchronous transfer system for the device capable of the synchronous transfer and data transfer by the asynchronous transfer system for the device capable of the asynchronous transfer can be carried out without the advance setting. This can be realized, and data can be always transferred in the state of the highest transfer efficiency.

【００４７】また、バスサイクルを起動する装置は、自
装置の状態及びアクセス先メモリ空間アドレスに加え、
転送条件設定データに基づいて転送方式を選択するよう
にすれば、システムに変更（拡張、縮小）が生じても柔
軟に対応できる。Further, the device which activates the bus cycle, in addition to its own status and access destination memory space address ,
If the transfer method is selected on the basis of the transfer condition setting data, it is possible to flexibly cope with a system change (expansion, reduction).

【００４８】（Ｂ）また、第２の発明においては、動作
クロックを同じくする装置と異なる装置とが、同一バス
上に混在して存在し得るシステム上の任意の装置間で、
データ転送するのに使用するデータ転送方法において、
以下のようにする。(B) In the second aspect of the invention, between any device on the system where a device having the same operating clock and a device different from each other may coexist on the same bus,
In the data transfer method used to transfer data,
Do the following:

【００４９】すなわち、バスサイクルに応答する装置が
同期転送可能であるとき、バスサイクルに応答する装置
は、非同期転送方式でデータを転送してきたバスサイク
ルを起動する装置に同期転送が可能であることを示す情
報を通知し、バスサイクルを起動する装置は、その情報
が通知された際これを記憶し、以後、データ転送の必要
が生じた場合には、当該バスサイクルに応答する装置に
同期転送方式にてデータを転送するようにする。That is, when the device that responds to the bus cycle is capable of synchronous transfer, the device that responds to the bus cycle is capable of performing synchronous transfer to the device that activates the bus cycle that has transferred data by the asynchronous transfer method. The device that notifies the information indicating that the bus cycle is activated and stores the information when the information is notified, and when data transfer becomes necessary thereafter, the device that synchronously transfers the information to the device that responds to the bus cycle. Data is transferred by the method.

【００５０】このような転送方法を採用することによ
り、ハードウェア的に、最も転送効率の良い状態を常に
自律的に選択できる。By adopting such a transfer method, it is possible to always autonomously select the state with the best transfer efficiency in terms of hardware.

【００５１】第３及び第４の発明はそれぞれ、第１及び
第２の発明の方法の発明に対応する物の発明である。 The third and fourth inventions are the first and the fourth, respectively.
It is an invention of a product corresponding to the method invention of the second invention.

【００５２】[0052]

【発明の実施の形態】（Ａ）第１の実施形態 以下、本発明に係るデータ転送方式及びデータ転送シス
テムの第１の実施形態を説明する。BEST MODE FOR CARRYING OUT THE INVENTION (A) First Embodiment Hereinafter, a data transfer system and a data transfer system according to the present invention will be described.
Illustrating a first embodiment systems out.

【００５３】この実施形態では、演算処理装置の記憶装
置、入出力装置等のアドレスが固定されているシステム
であって、バスマスタ装置とバススレーブ装置とを、
(1) バスサイクルの起動信号と、(2) 応答信号と、(3)
同期／非同期信号の選択信号とで接続する場合における
データ転送方式及びデータ転送システムについて説明す
る。In this embodiment, the addresses of the storage device, the input / output device, etc. of the arithmetic processing device are fixed, and the bus master device and the bus slave device are
(1) Bus cycle start signal, (2) Response signal, (3)
A data transfer method and a data transfer system in the case of connecting with a selection signal of a synchronous / asynchronous signal will be described.

【００５４】（Ａ−１）演算処理装置の構成 図６に、本実施形態に係るシステムの概念構成図を示
す。図６は、２つの演算処理装置（シングルボードコン
ピュータ）＃０及び＃１（以下、ＳＢＣ＃０及びＳＢＣ
＃１という。）を、非同期転送方式のバスで接続した二
重化冗長構成システムを表している。(A-1) Arrangement of Arithmetic Processor FIG. 6 shows a conceptual arrangement of the system according to this embodiment. FIG. 6 shows two arithmetic processing units (single board computers) # 0 and # 1 (hereinafter, SBC # 0 and SBC).
It is called # 1. ) Represents a redundant redundant configuration system that is connected by an asynchronous transfer bus.

【００５５】このうち、ＳＢＣ＃０は、２つのクロック
発生装置ｆ０１、ｆ０２と、１つのバスマスタ装置Ｍ０
１と、２つののバススレーブ装置Ｓ０１、Ｓ０２と、１
つの主記憶装置（以下、ＭＭという。）ＭＭ０とで構成
されている。なお、主記憶装置ＭＭ０もバススレーブ装
置として機能する。Among them, the SBC # 0 has two clock generators f01 and f02 and one bus master device M0.
1 and 2 bus slave devices S01, S02 and 1
It is composed of one main memory (hereinafter referred to as MM) MM0. The main memory device MM0 also functions as a bus slave device.

【００５６】クロック発生装置ｆ０１は、バスマスタ装
置Ｍ０１とバススレーブ装置Ｓ０１、主記憶装置ＭＭ０
に動作クロックを供給するものであり、クロック発生装
置ｆ０２は、バススレーブ装置Ｓ０２に動作クロックを
供給している。なお、両クロック発生装置ｆ０１及びｆ
０２の動作クロックｆ０１及びｆ０２は相互に異なる。The clock generator f01 includes a bus master device M01, a bus slave device S01, and a main memory device MM0.
The clock generator f02 supplies the operation clock to the bus slave device S02. Both clock generators f01 and f
02 operation clocks f01 and f02 are different from each other.

【００５７】ＳＢＣ＃０及びＳＢＣ＃１は、共に、運用
系／待機系の２つの状態をとり、一方が運用系であると
き、他方は待機系をとる。本形態では、ＳＢＣ＃０が運
用系、ＳＢＣ＃１が待機系とする。Both SBC # 0 and SBC # 1 have two states of an active system / standby system, and when one is an active system, the other takes a standby system. In this embodiment, the SBC # 0 is the active system and the SBC # 1 is the standby system.

【００５８】ＳＢＣ＃１は、ＳＢＣ＃０と同じく、シン
グルボートコンピュータであり、その構成は全て同じ物
である。すなわち、Ｍ０１、Ｓ０１、Ｓ０２、ＭＭ０
は、それぞれ、Ｍ１１、Ｓ１１、Ｓ１２、ＭＭ１に対応
する装置である。Like the SBC # 0, the SBC # 1 is a single-boat computer and has the same configuration. That is, M01, S01, S02, MM0
Are devices corresponding to M11, S11, S12, and MM1, respectively.

【００５９】なお、ＳＢＣ＃０とＳＢＣ＃１とは、互い
にクロック同期していないため、同じクロック発生装置
が搭載されていても位相はずれている。従って、図６で
は、ＳＢＣ＃０のクロック発生装置をｆ０１、ｆ０２と
表すが、ＳＢＣ＃１のクロック発生装置をｆ１１、ｆ１
２と表している。Since SBC # 0 and SBC # 1 are not clock-synchronized with each other, they are out of phase even if the same clock generator is mounted. Therefore, in FIG. 6, the clock generators of SBC # 0 are represented by f01 and f02, but the clock generators of SBC # 1 are represented by f11 and f1.
It is expressed as 2.

【００６０】（Ａ−２）アドレス配置 図７に、本システムの前提となるメモリ空間上のアドレ
ス配置を示す。(A-2) Address Arrangement FIG. 7 shows the address arrangement in the memory space which is the premise of this system.

【００６１】バススレーブ装置Ｓ０１、Ｓ０２、Ｓ１１
及びＳ１２は、それぞれメモリ空間上、個別に独立した
アドレスを持っている。Bus slave devices S01, S02, S11
And S12 each have an independent address in the memory space.

【００６２】ここで、バススレーブ装置Ｓ０１とＳ１１
とは同一装置であるが、ＳＢＣ＃０に属するか、ＳＢＣ
＃１に属するかに応じて異なるアドレスが当てられてい
る。ただし、属するＳＢＣが運用系であるか待機系であ
るかによってアドレスが変わることはない。バススレー
ブ装置Ｓ０２及びＳ１２についても同様である。Here, the bus slave devices S01 and S11
Is the same device, but belongs to SBC # 0 or SBC # 0
Different addresses are assigned depending on whether they belong to # 1. However, the address does not change depending on whether the belonging SBC is the active system or the standby system. The same applies to the bus slave devices S02 and S12.

【００６３】また、バススレーブ装置Ｓ０１、Ｓ１１の
アドレス、バススレーブ装置Ｓ０２、Ｓ１２のアドレス
を分けるため、０系と１系とを定義する。本実施形態で
は、ＳＢＣ＃０装置を０系、ＳＢＣ＃１を１系として説
明する。Addresses of the bus slave devices S01 and S11, addresses of the bus slave devices S02 and S12.
The 0 system and the 1 system are defined in order to divide. In the present embodiment, the SBC # 0 device is described as a 0 system and the SBC # 1 is described as a 1 system.

【００６４】これに対し、主記憶装置ＭＭ０及びＭＭ１
のアドレスは、属するＳＢＣが運用系であるか待機系で
あるかにより、アドレスが決定されるバススレーブ装置
である。これは、二重化されたシステムのどちらのＳＢ
Ｃが運用系であっても、そのＳＢＣに属する主記憶装置
を運用系ＭＭのアドレスとするためである。On the other hand, the main memories MM0 and MM1
Is a bus slave device whose address is determined depending on whether the SBC to which it belongs is an active system or a standby system. This is the SB of the duplicated system.
This is because even if C is the active system, the main storage device belonging to the SBC is used as the address of the active MM.

【００６５】すなわち、ＳＢＣ＃０が運用系であれば、
ＭＭ０が運用系のＭＭアドレスとなり、ＭＭ１が待機系
ＭＭアドレスとなる。逆に、ＳＢＣ＃１が運用系であれ
ば、反対にＭＭ０は待機系ＭＭアドレス、ＭＭ１が運用
系ＭＭアドレスとなる。That is, if SBC # 0 is the active system,
MM0 becomes the active MM address, and MM1 becomes the standby MM address. Conversely, if SBC # 1 is the active system, MM0 is the standby MM address and MM1 is the active MM address.

【００６６】（Ａ−３）バスインタフェースの構成 （Ａ−３−１）バスマスタ装置側の構成 図１は、バスマスタ装置に用意されているバスインタフ
ェース回路の構成例である。図６では、Ｍ０１、Ｍ１１
に設けられている。(A-3) Configuration of Bus Interface (A-3-1) Configuration of Bus Master Device Side FIG. 1 shows an example of the configuration of a bus interface circuit prepared in the bus master device. In FIG. 6, M01 and M11
It is provided in.

【００６７】本回路は、同期／非同期の判断部ａ、同期
バスインタフェース部ｂ、及び非同期バスインタフェー
ス部ｃからなる。This circuit comprises a synchronous / asynchronous judging section a, a synchronous bus interface section b, and an asynchronous bus interface section c.

【００６８】同期／非同期判断部ａは、アクセスアドレ
スと装置の状態などを入力し、同期／非同期選択信号
（ｓｙｎｃ）を出力する回路である。本例の場合、ｓｙ
ｎｃの論理値は、同期転送を選択した場合には「１」を
とり、非同期転送を選択した場合には「０」をとる。The synchronous / asynchronous judging section a is a circuit which inputs an access address and the state of the device and outputs a synchronous / asynchronous selection signal (sync). In this example, sy
The logical value of nc is "1" when the synchronous transfer is selected and "0" when the asynchronous transfer is selected.

【００６９】このｓｙｎｃは、バスマスタ装置Ｍ０１及
びＭ１１内の回路である同期バスインタフェース部ｂ及
び非同期バスインタフェース部ｃに通知されると共に、
バスマスタ装置Ｍ０１及びＭ１１外の回路であるバスス
レーブ装置Ｓ０１、Ｓ０２、ＭＭ０、Ｓ１１、Ｓ１２及
びＭＭ１にも通知される。This sync is notified to the synchronous bus interface section b and the asynchronous bus interface section c which are circuits in the bus master devices M01 and M11, and at the same time,
It is also notified to the bus slave devices S01, S02, MM0, S11, S12 and MM1 which are circuits outside the bus master devices M01 and M11.

【００７０】同期バスインタフェース部ｂは、ｓｙｎｃ
が「１」のとき、同期転送開始信号（ＴＳ）を出力し、
同期転送終了（ＴＡ）を受信する回路である。The synchronous bus interface section b has a sync
Is 1, the synchronous transfer start signal (TS) is output,
This is a circuit for receiving a synchronous transfer end (TA).

【００７１】非同期バスインタフェース部ｃは、ｓｙｎ
ｃが「０」のとき、ストローブ信号（ＡＳ）を出力し、
応答信号（ＡＣＫ）を受信する回路である。The asynchronous bus interface section c has a function of syn.
When c is "0", strobe signal (AS) is output,
It is a circuit that receives a response signal (ACK).

【００７２】なお、本構成においては、ＴＳとＡＳ、Ｔ
ＡとＡＣＫとは別線にする必要はなく、論理和とするこ
とができる。In this configuration, TS, AS, T
A and ACK do not have to be on separate lines, and can be a logical sum.

【００７３】図８は、このバスインタフェースの主要回
路である同期／非同期判断部ａの詳細構成を表してい
る。この同期／非同期判断部ａは、同期転送を成し得る
バススレーブ装置のアドレスを認識するデコード回路
（ａ−１）、（ａ−２）、（ａ−３）、（ａ−４）と、
これらの出力のうちどれが有効であるかを装置の状態に
よって選択するセレクタ回路（ａ−５）とからなる。FIG. 8 shows a detailed structure of the synchronous / asynchronous judging section a which is a main circuit of this bus interface. The synchronous / asynchronous judging unit a includes decoding circuits (a-1), (a-2), (a-3), (a-4) for recognizing addresses of bus slave devices capable of performing synchronous transfer.
And a selector circuit (a-5) for selecting which of these outputs is valid according to the state of the device.

【００７４】このうち、セレクタ回路（ａ−５）には、
セレクト信号として運用系／待機系を示すａｃｔ信号
と、０系／１系を示すｉｎｄｃ信号が入力されている。
ａｃｔ信号は、運用系のＳＢＣでは「１」、待機系では
「０」である。また、ｉｎｄｃ信号は、０系ＳＢＣでは
「０」、１系装置では「１」である。Of these, the selector circuit (a-5) has
As the select signal, the act signal indicating the active system / standby system and the indc signal indicating the 0 system / 1 system are input.
The act signal is "1" in the active SBC and "0" in the standby system. The indc signal is "0" in the 0-system SBC and "1" in the 1-system device.

【００７５】ＳＢＣ＃０は、運用系０系であるのでａｃ
ｔ＝１、ｉｎｄｃ＝０、ＳＢＣ＃１は、待機系１系であ
るのでａｃｔ＝０、ｉｎｄｃ＝１である。Since SBC # 0 is the active system 0, ac
Since t = 1, indc = 0, and SBC # 1 are the standby system 1, the system has act = 0 and indc = 1.

【００７６】デコード回路（ａ−１）は、アドレス信号
の値が運用系ＭＭのアドレスを示すとき有意となる。同
様に、デコード回路（ａ−２）、（ａ−３）、（ａ−
４）は、アドレス信号がそれぞれ待機系ＭＭ、Ｓ０１、
Ｓ１１、を示すとき有意となる。The decode circuit (a-1) becomes significant when the value of the address signal indicates the address of the active MM. Similarly, the decoding circuits (a-2), (a-3), (a-
4) shows that the address signals are the standby system MM, S01,
It becomes significant when S11 is indicated.

【００７７】ところで、セレクタ回路（ａ−５）は、以
下のように動作する。By the way, the selector circuit (a-5) operates as follows.

【００７８】(1) バスマスタ装置が属するＳＢＣが運用
系であるとき、デコード回路（ａ−１）が有効となる。(1) When the SBC to which the bus master device belongs is the active system, the decoding circuit (a-1) is valid.

【００７９】(2) バスマスタ装置が属するＳＢＣが待機
系であるとき、デコード回路（ａ−２）が有効となる。(2) When the SBC to which the bus master device belongs is in the standby system, the decoding circuit (a-2) is valid.

【００８０】(3) バスマスタ装置が属するＳＢＣが０系
であるとき、デコード回路（ａ−３）が有効となる。(3) When the SBC to which the bus master device belongs is the 0 system, the decoding circuit (a-3) is valid.

【００８１】(4) バスマスタ装置が属するＳＢＣが１系
であるとき、デコード回路（ａ−４）が有効となる。(4) When the SBC to which the bus master device belongs is the 1-system, the decoding circuit (a-4) becomes effective.

【００８２】さて、本実施形態の場合には、ＳＢＣ＃０
が運用系／０系であるので、バスマスタ装置Ｍ０１で
は、デコード回路（ａ−１）及び（ａ−３）が有効とな
る。一方、ＳＢＣ＃１については待機系／１系であるの
で、バスマスタ装置Ｍ１１は、デコード回路（ａ−２）
及び（ａ−４）が有効となる。Now, in the case of the present embodiment, SBC # 0
Is the active system / 0 system, the decode circuits (a-1) and (a-3) are valid in the bus master device M01. On the other hand, since the SBC # 1 is a standby system / 1 system, the bus master device M11 includes the decoding circuit (a-2).
And (a-4) are effective.

【００８３】なお、バススレーブ装置Ｓ０２及びＳ１２
は、バスマスタ装置Ｍ０１及びＭ０２のいずれとも動作
クロックが異なっており、同期転送が行われ得ないの
で、本回路は必要ない。The bus slave devices S02 and S12
In this case, since the operating clocks of the bus master devices M01 and M02 are different from each other and synchronous transfer cannot be performed, this circuit is not necessary.

【００８４】ただし、バススレーブ装置Ｓ０２と同じク
ロックで動作するバスマスタ装置があれば、その装置上
に本回路が必要となる。However, if there is a bus master device that operates with the same clock as the bus slave device S02, this circuit is required on that device.

【００８５】（Ａ−３−１）バススレーブ装置側の構成
図９は、バススレーブ装置に用意されているバスインタ
フェース回路の構成例であり、図６のＭＭ０、ＭＭ１及
びＳ０１、Ｓ１１に設けられている。(A-3-1) Configuration of Bus Slave Device Side FIG. 9 shows an example of the configuration of a bus interface circuit prepared in the bus slave device, which is provided in MM0, MM1 and S01, S11 of FIG. ing.

【００８６】ただし、本実施形態におけるバススレーブ
装置Ｓ０２、Ｓ１２については、同期転送を選択するこ
とがないため必要ない。However, the bus slave devices S02 and S12 in this embodiment are not necessary because the synchronous transfer is not selected.

【００８７】本回路は、同期バスインタフェース部ｄ及
び非同期バスインタフェース部ｅよりなる。This circuit comprises a synchronous bus interface section d and an asynchronous bus interface section e.

【００８８】同期バスインタフェース部ｄは、バスマス
タ装置より通知されたｓｙｎｃが有意のとき、動作可能
となり、同期転送開始信号（ＴＳ）を受信し同期転送終
了（ＴＡ）を出力する。The synchronous bus interface section d becomes operable when the sync notified from the bus master device is significant, receives the synchronous transfer start signal (TS), and outputs the synchronous transfer end (TA).

【００８９】非同期バスインタフェース部ｅは、ｓｙｎ
ｃが有意でないとき、動作可能となり、ストローブ（Ａ
Ｓ）を受信し、応答信号（ＡＣＫ）を出力する。The asynchronous bus interface section e is a syn
When c is not significant, it becomes operational and strobe (A
S) is received and a response signal (ACK) is output.

【００９０】（Ａ−４）転送動作 本実施形態では、図７に示すように、メモリ空間はアド
レス１６ビット（００００（ｈｅｘ）番地〜ＦＦＦＦ
（ｈｅｘ）番地）で構成されている。(A-4) Transfer Operation In this embodiment, as shown in FIG. 7, the memory space has an address of 16 bits (0000 (hex) to FFFF.
(Hex) address).

【００９１】このうち、主記憶装置ＭＭ０のアドレス空
間は、００００（ｈｅｘ）〜３ＦＦＦ（ｈｅｘ）であ
る。ＭＭ０の空間を指すには、アドレスの上位２ビット
が「００（ｂｉｎ）」であれば良い。Of these, the address space of the main memory device MM0 is 0000 (hex) to 3FFF (hex). In order to indicate the space of MM0, the upper 2 bits of the address may be "00 (bin)".

【００９２】その他、バススレーブ装置Ｓ０１のアドレ
ス空間は、８０００（ｈｅｘ）〜８ＦＦＦ（ｈｅｘ）、
バススレーブ装置Ｓ１１のアドレス空間は、Ｃ０００
（ｈｅｘ）〜ＣＦＦＦ（ｈｅｘ）であるので、バススレ
ーブ装置Ｓ０１及びＳ１１の空間を指すにはアドレスの
上位４ビットは「１０００（ｂｉｎ）」、「１１００
（ｂｉｎ）」となる。In addition, the address space of the bus slave device S01 is 8000 (hex) to 8FFF (hex),
The address space of the bus slave device S11 is C000.
Since (hex) to CFFF (hex), the upper 4 bits of the address are "1000 (bin)" and "1100" to indicate the space of the bus slave devices S01 and S11.
(Bin) ”.

【００９３】図１０は、本例の動作を示すタイムチャー
トである。FIG. 10 is a time chart showing the operation of this example.

【００９４】バスマスタ装置の同期／非同期判断部ａ
は、発出するアクセス先のアドレスと装置状態から、転
送先が自装置と同一クロックで動作しているスレーブ装
置であるかないか、また、同じＳＢＣ上にあるか別のＳ
ＢＣ上にあるかを判断する。そして、バスアクセスルー
ト及び二重化システムの装置状態より同期転送をできる
かできないを判断し、ｓｙｎｃを生成する。Synchronous / asynchronous judging section a of the bus master device
Indicates whether the transfer destination is a slave device operating at the same clock as its own device, based on the address of the access destination to be issued and the device state, and whether it is on the same SBC or another SBC.
Determine if it is on BC. Then, it is determined whether or not the synchronous transfer can be performed based on the bus access route and the device state of the duplex system, and the sync is generated.

【００９５】例えば、同期／非同期判断部ａに入るアド
レスが、ＭＭ０を指すアドレスである上位２ビットが
「００（ｂｉｎ）」であれば、デコード回路（ａ−１）
の出力が有意となる。Ｍ０１は、運用系のバスマスタ装
置であるのでセレクタ回路（ａ−５）は、デコード回路
（ａ−１）の出力を有効とし、ｓｙｎｃが有意となる。For example, if the address entering the synchronous / asynchronous judging section a is "00 (bin)" in the upper 2 bits which is the address indicating MM0, the decoding circuit (a-1)
The output of becomes significant. Since M01 is an active bus master device, the selector circuit (a-5) enables the output of the decode circuit (a-1), and the sync becomes significant.

【００９６】同様に、同期／非同期判断部ａに入るアド
レスが、バススレーブ装置Ｓ０１のアドレスを指す上位
４ビットが「１０００（ｂｉｎ）」であれば、デコード
回路（ａ−３）の出力が有意となる。このとき、Ｍ０１
は０系のバスマスタ装置であるので、セレクタ回路（ａ
−５）は、デコード回路（ａ−３）の出力を有効とし、
ｓｙｎｃが有効となる。Similarly, if the upper 4 bits indicating the address of the bus slave device S01 are "1000 (bin)", the output of the decode circuit (a-3) is significant. Becomes At this time, M01
Is a 0-system bus master device, the selector circuit (a
-5) enables the output of the decoding circuit (a-3),
sync becomes valid.

【００９７】しかし、同期／非同期判断部ａに入るアド
レスが、バススレーブ回路Ｓ０２のアドレスを指す上位
４ビットが「１００１（ｂｉｎ）」であれば、有意とな
るデコード回路ない。また、アドレスがＭＭ１、Ｓ１１
の場合、デコード回路（ａ−２）又は（ａ−４）が有意
となるが、Ｍ０１は、運用系のバスマスタ装置であるの
で、セレクタ回路（ａ−５）がこれらの出力を有効とせ
ず、ｓｙｎｃは有意とならない。However, if the address entering the synchronous / asynchronous judging section a is “1001 (bin)” in the upper 4 bits indicating the address of the bus slave circuit S02, there is no significant decoding circuit. The addresses are MM1 and S11.
In the case of, the decoding circuit (a-2) or (a-4) is significant, but since M01 is the bus master device of the operation system, the selector circuit (a-5) does not validate these outputs, sync is not significant.

【００９８】このように、バスマスタ装置Ｍ０１の同期
／非同期判断部ａは、Ｓ０１、ＭＭ０に対してはｓｙｎ
ｃを有意にするが、ＭＭ１、Ｓ０２、Ｓ１１、Ｓ１２に
対してはｓｙｎｃを有意にしない。In this way, the synchronous / asynchronous judging section a of the bus master device M01 makes the syn for S01 and MM0.
c is significant, but sync is not significant for MM1, S02, S11, S12.

【００９９】同様に、バスマスタ装置Ｍ１１の同期／非
同期判断部ａは、Ｓ１１、ＭＭ１に対してｓｙｎｃを有
意にするが、ＭＭ０、Ｓ０１、Ｓ０２、Ｓ１２に対して
はｓｙｎｃを有意にしない。Similarly, the synchronous / asynchronous judging section a of the bus master device M11 makes sync significant to S11 and MM1, but does not make sync significant to MM0, S01, S02 and S12.

【０１００】結果として、本回路により、アクセスルー
トに応じた同期／非同期転送の選択が可能となる。As a result, this circuit enables selection of synchronous / asynchronous transfer according to the access route.

【０１０１】なお、ｓｙｎｃは、スレーブ装置に通知さ
れると共に、自装置の同期バスインタフェース部ｂ、非
同期バスインタフェース部ｃにも通知される。ここで、
ｓｙｎｃ信号が有意であれば、同期バスインタフェース
が選択され、同期バスインタフェース部ｂより同期バス
サイクルが発行される。一方、ｓｙｎｃ信号が有意でな
ければ、非同期バスインタフェースが選択され、非同期
バスインタフェース部ｃより非同期バスサイクルが発行
される。The sync is notified to the slave device, and also to the synchronous bus interface part b and the asynchronous bus interface part c of its own device. here,
If the sync signal is significant, the synchronous bus interface is selected and the synchronous bus interface section b issues a synchronous bus cycle. On the other hand, if the sync signal is not significant, the asynchronous bus interface is selected and the asynchronous bus interface section c issues an asynchronous bus cycle.

【０１０２】バススレーブ装置は、バスマスタ装置によ
り発出されるｓｙｎｃによりバスインタフェースを選択
する。ｓｙｎｃ信号が有意であれば、同期バスインタフ
ェースｄが選択され、同期転送開始信号（ＴＳ）を受信
し、同期転送終了（ＴＡ）を出力する。ｓｙｎｃ信号が
有意でなければ、非同期バスインタフェースｅが選択さ
れ、ストローブ（ＡＳ）を受信し、応答信号（ＡＣＫ）
を出力する。The bus slave device selects the bus interface by the sync issued by the bus master device. If the sync signal is significant, the synchronous bus interface d is selected, the synchronous transfer start signal (TS) is received, and the synchronous transfer end (TA) is output. If the sync signal is not significant, the asynchronous bus interface e is selected, the strobe (AS) is received, and the response signal (ACK) is received.
Is output.

【０１０３】（Ａ−５）第１の実施形態の効果 以上のように、第１の実施形態によれば、アドレスとａ
ｃｔ信号（運用系／待機系を識別する信号）又はアドレ
スとｉｎｄｃ信号（０系／１系を識別する信号）とを用
いて、該当バススレーブ装置へのアクセスが、同期転送
によるバスサイクルが可能かを示すｓｙｎｃ信号を生成
して転送を制御するようにしたことにより、何らの設定
をしなくても、動作クロックがバスマスタ装置と同じス
レーブ装置については同期転送を行い、動作クロックが
バスマスタ装置と異なるスレーブ装置については非同期
転送を用いてデータ転送を行うことを可能とできる。(A-5) Effects of First Embodiment As described above, according to the first embodiment, the address and a
Using the ct signal (signal for identifying the active system / standby system) or address and the indc signal (signal for identifying the 0 system / 1 system), access to the corresponding bus slave device can be performed in a bus cycle by synchronous transfer. By controlling the transfer by generating a sync signal indicating that, a slave device whose operating clock is the same as the bus master device performs a synchronous transfer and the operating clock is the same as that of the bus master device without any setting. Data transfer can be performed using asynchronous transfer for different slave devices.

【０１０４】これにより、常に、データ転送効率の最も
良いバスアクセスを選択でき、結果的にデータ転送能力
を上げることができる。As a result, the bus access with the highest data transfer efficiency can always be selected, and as a result, the data transfer capability can be improved.

【０１０５】なお、この第１の実施形態は、後述する第
２及び第３の実施形態と比べて小規模の回路で実現でき
るため、装置構成を固定してあるシステムに向いてい
る。Since the first embodiment can be realized by a small-scale circuit as compared with the second and third embodiments described later, it is suitable for a system in which the device configuration is fixed.

【０１０６】（Ｂ）第２の実施形態 以下、本発明に係るデータ転送方式及びデータ転送シス
テムの第２の実施形態を説明する。(B) Second Embodiment Hereinafter, the data transfer system and the data transfer system according to the present invention will be described.
Illustrating a second embodiment systems out.

【０１０７】なお、本形態は、演算処理装置の拡張性や
柔軟性を高めるため、同期アクセス領域と非同期アクセ
ス領域の設定を可変できるようにしたものである。In this embodiment, in order to enhance the expandability and flexibility of the arithmetic processing unit, the settings of the synchronous access area and the asynchronous access area can be changed.

【０１０８】（Ｂ−１）演算処理装置の構成 図１１に、本実施形態に係るシステムの概念構成図を示
す。図１１は、第１の実施形態におけるバススレーブ装
置Ｓ０２を、装置交換や装置の拡張のためにバススレー
ブＳ０２１及びＳ０２２に置き換えたものである。な
お、このバススレーブ装置Ｓ０２１は、バススレーブ装
置Ｓ０２の場合と同じく、バスマスタ装置Ｍ０１と異な
るクロックｆ０２で動作するものである。また、バスス
レーブ装置Ｓ０２２は、バスマスタ装置Ｍ０１と同じク
ロックｆ０１で動作するものである。(B-1) Arrangement of Arithmetic Processor FIG. 11 shows a conceptual arrangement of the system according to this embodiment. In FIG. 11, the bus slave device S02 in the first embodiment is replaced with bus slaves S021 and S022 for device replacement or device expansion. The bus slave device S021 operates at the clock f02 different from that of the bus master device M01, as in the case of the bus slave device S02. The bus slave device S022 operates at the same clock f01 as the bus master device M01.

【０１０９】（Ｂ−２）バスインタフェースの構成 （Ｂ−２−１）バスマスタ装置側の構成 さて、この第２の実施形態では、バスマスタ装置に持つ
同期／非同期判断部の構成が、第１の実施形態と異なっ
ている。(B-2) Configuration of Bus Interface (B-2-1) Configuration of Bus Master Device Side In the second embodiment, the configuration of the synchronous / asynchronous determination unit of the bus master device is the first. Different from the embodiment.

【０１１０】なお、バスマスタ装置に持つバスインタフ
ェース回路のうち、同期バスインタフェース部ｂ及び非
同期バスインタフェース部ｃの構成及び動作と、バスス
レーブ装置に持つバスインタフェース回路（図９）の構
成及び動作は、第１の実施形態と同じであるため説明は
省略する。Among the bus interface circuits of the bus master device, the configuration and operation of the synchronous bus interface part b and the asynchronous bus interface part c and the configuration and operation of the bus interface circuit of the bus slave device (FIG. 9) are as follows. The description is omitted because it is the same as the first embodiment.

【０１１１】図１２は、本実施形態に係るバスマスタ装
置に持つ同期／非同期判断部ａの詳細構成である。な
お、本システムにおけるメモリ空間上のアドレス配置を
図１３に、設定データの例を図１４に示す。FIG. 12 is a detailed configuration of the synchronous / asynchronous judging section a included in the bus master device according to this embodiment. Note that FIG. 13 shows an address arrangement in the memory space in this system, and FIG. 14 shows an example of setting data.

【０１１２】バスマスタ装置に持つ同期／非同期判断部
ａは、同期転送を行う領域を設定する一時的な記憶装置
ｆと、入力アドレスと設定データ（アドレス領域）の一
致を検出するアドレス検出部ｇと、ｓｙｎｃ信号生成回
路ｈとで構成されている。The synchronous / asynchronous judging section a included in the bus master apparatus includes a temporary storage device f for setting an area for synchronous transfer, and an address detecting section g for detecting a match between an input address and setting data (address area). , Sync signal generation circuit h.

【０１１３】ここで、ｓｙｎｃ信号生成回路ｈには、生
成条件として運用系／待機系を示すａｃｔ信号と、０系
／１系を示すｉｎｄｃ信号と、記憶装置ｆに保持されて
いる生成条件信号が入力される。Here, the sync signal generation circuit h has an act signal indicating a working / standby system as a generation condition, an indc signal indicating a 0 system / 1 system, and a generation condition signal held in the storage device f. Is entered.

【０１１４】記憶装置ｆは、同期転送し得るバススレー
ブ装置の数だけ用意する。この記憶装置ｆには、主記憶
装置、入出力装置等の同期転送し得るバススレーブ装置
の領域を示すアドレス及びそれぞれのｓｙｎｃ生成条件
を設定するものが記憶されている。ただし、アドレスに
よって連続した複数のバススレーブ装置のアドレス領域
を１つの記憶装置で処理することもできる。The memory device f is prepared by the number of bus slave devices that can be synchronously transferred. The storage device f stores an address indicating an area of a bus slave device capable of synchronous transfer such as a main storage device and an input / output device, and a device for setting respective sync generation conditions. However, it is also possible to process the address areas of a plurality of bus slave devices that are consecutive according to the address by one storage device.

【０１１５】設定データ（図１４）は、１６ビットから
なり、設定アドレス６ビット、アドレスマスク６ビッ
ト、生成条件データ３ビットからなる。これらのデータ
は、例えば、ソフトウェアからの設定等の何らかの手段
により設定される。The setting data (FIG. 14) consists of 16 bits, including a setting address of 6 bits, an address mask of 6 bits, and generation condition data of 3 bits. These data are set by some means such as setting from software.

【０１１６】このうち、ｓｙｎｃ信号生成回路に通知さ
れ、生成条件を決定するのに用いられるデータ（生成条
件データ）には、次の３種類がある。Of these, there are the following three types of data (generation condition data) notified to the sync signal generation circuit and used to determine the generation condition.

【０１１７】(1) セレクタ回路動作可能（ＥＮＡ） 設定データ及び信号ｘが「１」で動作可能、「０」で動
作不可。これは、設定はするが同期転送を行わないと
き、又は、Ｍ０１以外の装置が同期転送を抑止するとき
などに用いる。(1) Selector circuit operable (ENA) Operation is possible when the setting data and signal x are "1", operation is not possible when "0". This is used when the setting is made but the synchronous transfer is not performed, or when a device other than M01 suppresses the synchronous transfer.

【０１１８】(2) 同期転送／非同期転送の選択（ＳＥ
Ｌ） 運用系／待機系で選択するか、０系／１系で選択する
か。「１」で運用系／待機系、「０」で０系／１系を表
す。(2) Selection of synchronous transfer / asynchronous transfer (SE
L) Whether to select the active system / standby system or the 0 system / 1 system. "1" represents an active system / standby system, and "0" represents a 0 system / 1 system.

【０１１９】(3) Ａ１／Ｓ０（運用系（ＡＣＴ）・１系
／（（待機系）ＳＢＹ・０系） ＳＥＬが「１」の場合であって、「１」のとき、運用系
で同期転送、「０」のとき、待機系で同期転送。ＳＥＬ
が「０」の場合であって、「１」のとき、１系で同期転
送、「０」のとき、０系で同期転送。(3) A1 / S0 (active system (ACT) / 1 system / ((standby system) SBY.0 system) When SEL is "1", when it is "1", it is synchronized with the active system. Transfer, when it is "0", synchronous transfer in standby system SEL
When the value is "0", when the value is "1", the synchronous transfer is performed by the 1 system, and when the value is "0", the synchronous transfer is performed by the 0 system.

【０１２０】図１５に、記憶装置ｆとアドレス検出部
ｇ、ｓｙｎｃ生成部ｈとの接続を示す。FIG. 15 shows the connection between the storage device f and the address detection unit g and the sync generation unit h.

【０１２１】アドレス検出部ｇは、入力アドレスの上位
６ビットと設定アドレスを比較する。ここで、比較した
値が一致すると、一致検出回路の出力ｉ５、ｉ４、ｉ
３、ｉ２、ｉ１、ｉ０、はいずれも「１」となる。The address detector g compares the upper 6 bits of the input address with the set address. Here, if the compared values match, the outputs i5, i4, i of the match detection circuit
3, i2, i1, i0 are all "1".

【０１２２】なお、アドレスマスクと設定アドレスとは
応対しており、マスク設定してある場合には、各ビット
の一致不一致に拘わらず、マスク回路により比較結果が
「１」となるよう接続されている。The address mask and the set address correspond to each other. When the mask is set, the mask circuit is connected so that the comparison result becomes "1" regardless of whether the bits match or not. There is.

【０１２３】従って、アドレス検出部ｇは、マスク設定
していないアドレスビットが設定値と一致するかを検出
する回路と同値である。ここで、一致を検出したという
ことは、入力アドレスは、設定アドレス領域を指してい
ることになる。Therefore, the address detection unit g has the same value as that of the circuit for detecting whether the address bit for which the mask is not set matches the set value. Here, the fact that the match is detected means that the input address points to the set address area.

【０１２４】ｓｙｎｃ生成回路は、アドレス検出信号
と、入力アドレスに一致した設定アドレスの付加情報で
ある生成条件とに基づいてｓｙｎｃ信号を生成する。ｓ
ｙｎｃ生成部の詳細を図１６に示す。ｓｙｎｃ生成以降
の動作は、第１の実施形態と同様であるため説明は省略
する。The sync generation circuit generates the sync signal based on the address detection signal and the generation condition which is the additional information of the set address that matches the input address. s
The details of the ync generation unit are shown in FIG. The operation after the generation of sync is the same as that of the first embodiment, and therefore its explanation is omitted.

【０１２５】（Ｂ−３）転送動作 本実施形態におけるメモリ空間は、図１３に示すよう
に、アドレス１６ビット（００００（ｈｅｘ）番地〜Ｆ
ＦＦＦ（ｈｅｘ）番地）で構成されている。[0125] (B-3) Memory space in the transfer operation this embodiment, as shown in FIG. 13, address 16 bits (000 0 (hex) address ~F
FFF (hex address).

【０１２６】なお、バススレーブ装置の領域は最低２Ｋ
バイトとする。換言すれば、１つのバススレーブ装置の
アドレス領域は、アドレス信号の上位６ビットで決定す
る。The area of the bus slave device is at least 2K.
I will be a part-time job. In other words, the address area of one bus slave device is determined by the upper 6 bits of the address signal.

【０１２７】このうち、主記憶装置ＭＭ０のアドレス空
間は、００００（ｈｅｘ）〜３ＦＦＦ（ｈｅｘ）であ
る。ＭＭ０の空間を指すには、アドレスの上位２ビット
が「００（ｂｉｎ）」あれば良い。同様に、主記憶装置
ＭＭ１を指すには、アドレスの上位２ビットが「０１
（ｂｉｎ）”」あれば良い。Of these, the address space of the main memory MM0 is 0000 (hex) to 3FFF (hex). In order to indicate the space of MM0, the upper 2 bits of the address may be “00 (bin)”. Similarly, the upper 2 bits of the address are "01" to indicate the main memory MM1.
(Bin) "" is good.

【０１２８】その他、バススレーブ装置Ｓ０１のアドレ
ス空間は、８０００（ｈｅｘ）〜８ＦＦＦ（ｈｅｘ）、
バススレーブ装置Ｓ０２のアドレス空間は、９０００
（ｈｅｘ）〜９ＦＦＦ（ｈｅｘ）であるので、バススレ
ーブ装置Ｓ０１及びＳ０２の空間を指すにはアドレスの
上位４ビットは「１０００（ｂｉｎ）」、「１００１
（ｂｉｎ）」となる。In addition, the address space of the bus slave device S01 is 8000 (hex) to 8FFF (hex),
The address space of the bus slave device S02 is 9000.
Since (hex) to 9FFF (hex), the upper 4 bits of the address are "1000 (bin)" and "1001" to indicate the space of the bus slave devices S01 and S02.
(Bin) ”.

【０１２９】また、バススレーブ装置Ｓ０２１のアドレ
ス空間は、９０００（ｈｅｘ）〜９７ＦＦ（ｈｅｘ）、
バススレーブ装置Ｓ０２２のアドレス空間は、９８００
（ｈｅｘ）〜９ＦＦＦであるので、バススレーブ装置Ｓ
０２１及びＳ０２２の空間を指すには、アドレスの上位
５ビットは「１００１０（ｂｉｎ）」、「１００１１
（ｂｉｎ）」となる。The address space of the bus slave device S021 is 9000 (hex) to 97FF (hex),
The address space of the bus slave device S022 is 9800.
(Hex) to 9 FFF, the bus slave device S
In order to indicate the space of 021 and S022, the upper 5 bits of the address are “10010 (bin)” and “10011.
(Bin) ”.

【０１３０】ここで、記憶装置ｆ−１（図１５）に、主
記憶装置ＭＭ０にアクセスするためのデータを設定す
る。この場合、必要なアドレスは、上位２ビットの「０
０（ｈｅｘ）」であるので、設定アドレスは「００００
００」、アドレスマスクは「００１１１１」となる。ま
た、運用系装置に有る場合、同期転送を実施するので、
ＥＮＡは「１」（動作可）、ＳＥＬはＭＭ０が運用系／
待機系で切り替えるので「１」、Ａ１／Ｓ０は「１」
（運用系で同期転送）とする。Here, data for accessing the main memory MM0 is set in the memory f-1 (FIG. 15). In this case, the required address is "0" of the upper 2 bits.
Since it is 0 (hex), the set address is "0000."
00 "and the address mask is" 001111 ". In addition, if it is in the active device, synchronous transfer will be performed, so
ENA is "1" (operation is possible), SEL is MM0 active /
"1" because it switches in the standby system, "1" for A1 / S0
(Synchronous transfer in active system).

【０１３１】また、バススレーブ装置Ｓ０１をアクセス
するためのデータを、記憶装置ｆ−２（図１５）に設定
する。必要なアドレスは上位４桁が「１０００（ｈｅ
ｘ）」であるので設定アドレスは「１０００００」、ア
ドレスマスクは「００００１１」となる。また、０系装
置に有る場合、同期転送を実施するので、ＥＮＡは
「１」（動作可）、ＳＥＬは「０」（０系／１系で切り
替え）、Ａ１／Ｓ０は「０」（０系で同期転送）とす
る。Further, the data for accessing the bus slave device S01 is set in the storage device f-2 (FIG. 15). The upper 4 digits of the required address are "1000 (he
x) ”, the set address is“ 100000 ”and the address mask is“ 000011 ”. If the device is in the 0 system, synchronous transfer is performed, so ENA is "1" (operation is possible), SEL is "0" (switched between 0 system / 1 system), and A1 / S0 is "0" (0 Synchronous transfer in the system).

【０１３２】ここで、入力アドレスの上位６ビットと設
定アドレスが、アドレス検出回路ｇ（図１５）におい
て、ビット単位で比較される。Here, the upper 6 bits of the input address and the set address are compared bit by bit in the address detection circuit g (FIG. 15).

【０１３３】アドレス検出回路ｇは、アドレスマスクの
対応するビット（Ｍ０〜Ｍ５）により無視できるビット
を除いて、残りのビットが一致した場合、そのアドレス
は記憶装置に設定されたアドレス領域に対するアクセス
であると判定し、アドレス検出回路ｇの出力を有意とす
る。The address detection circuit g, except for the bits that can be ignored by the corresponding bits (M0 to M5) of the address mask, if the remaining bits match, the address can be accessed to the address area set in the memory device. It is determined that there is, and the output of the address detection circuit g is made significant.

【０１３４】これを具体的に表したのが、図１７であ
る。なお、図１７は、主記憶装置ＭＭ０にアクセスする
ときの同期／非同期判断部の状態を示している。FIG. 17 specifically shows this. Note that FIG. 17 shows the state of the synchronous / asynchronous judgment unit when accessing the main memory MM0.

【０１３５】入力アドレスが「３ＦＦＦ（ｈｅｘ）」で
あるとすると、入力アドレスの上位６ビットは「００１
１１１（ｂｉｎ）」となる。このアドレスを記憶装置ｆ
−１の設定アドレス「００００００（ｂｉｎ）」とビッ
ト単位で比較すると、上位２ビットは一致しており、比
較結果ｉ５、ｉ４は有意となる。If the input address is "3FFF (hex)", the upper 6 bits of the input address are "001".
111 (bin) ”. This address is stored in the storage device f
When compared with the setting address “000000 (bin)” of −1 in bit units, the upper 2 bits match and the comparison results i5 and i4 are significant.

【０１３６】しかしその下の４ビットは不一致であるた
めｉ３、ｉ２、ｉ１、ｉ０は有意とならない。ところ
が、これら比較結果ｉ３、ｉ２、ｉ１、ｉ０について
は、マスク回路によりそれぞれのビットが一致したもの
とみなされるので、結果として、入力されたアドレス
「３ＦＦＦ（ｈｅｘ）」は、主記憶装置ＭＭ０の領域を
指すアドレスであると認識され、出力ａｇｒｅｅは有意
となる。However, since the lower 4 bits do not match, i3, i2, i1 and i0 are not significant. However, with respect to these comparison results i3, i2, i1, and i0, the mask circuit considers that the respective bits match, and as a result, the input address "3FFF (hex)" is stored in the main memory MM0. The output agree is significant because it is recognized as an address that points to a region.

【０１３７】なお、同じ入力アドレスを記憶装置ｆ−２
の設定アドレス「１０００００（ｂｉｎ）」と比較して
も、比較結果ｉ５、ｉ３、ｉ２、ｉ１、ｉ０が不一致と
なるだけでなく、マスクビットが有意になっているのは
比較結果ｉ１に対応するビットだけであるので、比較結
果ｇ−２は有意とならない。従って、このアドレスはバ
ススレーブ装置Ｓ０１のアドレス領域を指しているもの
とは認識されない。It should be noted that the same input address is stored in the storage device f-2.
The comparison result i5, i3, i2, i1, i0 not only does not match even when compared with the set address “100000 (bin)” of No. 1, but the mask bit is significant corresponding to the comparison result i1. Since there are only bits, the comparison result g-2 is not significant. Therefore, this address is not recognized as pointing to the address area of the bus slave device S01.

【０１３８】また、入力アドレスがどの記憶装置にも設
定していないアドレス領域の場合は、どのアドレス検出
回路も一致せず、ｓｙｎｃ信号発出動作は開始されな
い。If the input address is in an address area which is not set in any storage device, no address detection circuit matches and the sync signal issuing operation is not started.

【０１３９】さて、アドレス検出をしたアドレス検出部
ｇ−１は出力を有意とすると共に、記憶装置ｆ−１に設
定された生成条件の出力ゲートを開き、その生成条件
（Ａ１／Ｓ０、ＳＥＬ、ＥＮＡ）をｓｙｎｃ生成回路に
通知する。The address detecting unit g-1 which has detected the address makes the output significant and opens the output gate of the generation condition set in the storage device f-1 to generate the generation condition (A1 / S0, SEL, ENA) is notified to the sync generation circuit.

【０１４０】選択条件は、記憶装置に設定した「ＳＥ
Ｌ」及び「Ａ１／Ｓ０」である。The selection condition is "SE" set in the storage device.
L ”and“ A1 / S0 ”.

【０１４１】バスマスタ装置Ｍ０１は、運用系／０系の
装置であるので、ｉｎｄｃは「０」、ａｃｔは「１」で
ある。Since the bus master device M01 is a working / 0 system device, indc is "0" and act is "1".

【０１４２】今、入力アドレスが「３ＦＦＦ（ｈｅ
ｘ）」で、主記憶装置ＭＭ０の領域がアクセスされてい
ると、設定した選択条件「ＥＮＡ」は「１」（動作
可）、「ＳＥＬ」は運用系／待機系で切り替えるので
「１」、Ａ１／Ｓ０は「１」（運用系で同期転送）であ
る。Now, the input address is "3FFF (he
x) ”, if the area of the main memory MM0 is accessed, the set selection condition“ ENA ”is“ 1 ”(operation is possible), and“ SEL ”is switched between the active system and the standby system, so“ 1 ”, A1 / S0 is "1" (synchronous transfer in the active system).

【０１４３】まず、ｓｙｎｃ生成回路では、ＳＥＬ情報
により、ａｃｔ信号とｉｎｄｃ信号が選択される。ここ
では、ＳＥＬ＝「１」であるので、ａｃｔ信号が選択さ
れる。次に、Ａ１／Ｓ０は「１」であり、ａｃｔ信号と
一致するので、同期転送を行うことができる条件であ
る。また、ＥＮＡは「１」であるので、ｓｙｎｃ生成回
路の動作は可能であり、ｓｙｎｃ信号を発出する。First, in the sync generation circuit, the act signal and the indc signal are selected according to the SEL information. Here, since SEL = “1”, the act signal is selected. Next, A1 / S0 is "1", which coincides with the act signal, which is a condition under which synchronous transfer can be performed. Further, since ENA is “1”, the sync generation circuit can operate and issues the sync signal.

【０１４４】これに対して、入力アドレスが「８０００
（ｈｅｘ）」であり、バススレーブ装置Ｓ０の領域がア
クセスされる場合は、設定した選択条件はＥＮＡが
「１」（動作可）、ＳＥＬは０系／１系で切り替えるの
で「０」、Ａ１／Ｓ０は「０」（０系で同期転送）であ
る。On the other hand, if the input address is "8000
(Hex) ”, and when the area of the bus slave device S0 is accessed, the set selection condition is“ 0 ”, A1 because ENA is“ 1 ”(operation is possible) and SEL is switched between 0 system and 1 system. / S0 is "0" (synchronous transfer in 0 system).

【０１４５】この場合も、ｓｙｎｃ生成回路は、まず、
ＳＥＬ情報によりａｃｔ信号とｉｎｄｃ信号を選択す
る。ここで、ＳＥＬは「０」であるのでｉｎｄｃ信号が
選ばれる。次に、Ａ１／Ｓ０は「０」であるので、ｉｎ
ｄｃ信号と比較された結果が一致し、同期転送を行うこ
とができる条件である。ここで、ＥＮＡは「１」である
ので、ｓｙｎｃ生成回路の動作は可能であり、ｓｙｎｃ
信号を発出する。Also in this case, the sync generation circuit first
The act signal and the indc signal are selected according to the SEL information. Here, since SEL is "0", the indc signal is selected. Next, since A1 / S0 is “0”, in
This is a condition under which the result of comparison with the dc signal matches and synchronous transfer can be performed. Here, since ENA is "1", the operation of the sync generation circuit is possible, and the sync
Emit a signal.

【０１４６】続いて、演算処理装置の一部装置を他の装
置で置換した場合を説明する。ここでは、バススレーブ
装置Ｓ０２をバススレーブ装置Ｓ０２１及びＳ０２２の
２装置に置き換えた場合について説明する。Next, a case where a part of the arithmetic processing unit is replaced with another unit will be described. Here, a case where the bus slave device S02 is replaced with two devices of the bus slave devices S021 and S022 will be described.

【０１４７】バススレーブ装置Ｓ０２は、もともと同期
バスサイクルを起こさないバススレーブ装置であるので
設定はしていない。バススレーブ装置Ｓ０２１も、同期
バスサイクルを起こさないバススレーブ装置であるので
設定は必要ないが、バススレーブ装置Ｓ０２２はクロッ
クｆ０１で動作しているため同期バスサイクルが行え
る。Since the bus slave device S02 is originally a bus slave device which does not cause a synchronous bus cycle, it is not set. The bus slave device S021 is also a bus slave device that does not cause a synchronous bus cycle, and thus no setting is necessary, but the bus slave device S022 operates at the clock f01, and therefore a synchronous bus cycle can be performed.

【０１４８】本実施形態では、何らかの方法で設定アド
レス「１００１１０」、アドレスマスク「０００００
１」、ＥＮＡ「１」、ＳＥＬ「０」、Ａ１／Ｓ０「０」
を設定すれば、バススレーブ装置Ｓ０２２も同期転送を
行うようになる。In this embodiment, the set address "100110" and the address mask "00000" are set by some method.
1 ”, ENA“ 1 ”, SEL“ 0 ”, A1 / S0“ 0 ”
If is set, the bus slave device S022 also performs the synchronous transfer.

【０１４９】今までは、運用系／０系のバスマスタ装置
であるＭ０１について説明をしたが、待機系／１系のバ
スマスタ装置であるバスマスタ装置Ｍ１１の場合は、生
成条件のＡ１／Ｓ０の値における「１」、「０」を反対
にすれば同じ動作が可能である。Up to now, the M01 which is the active / 0 system bus master device has been described, but in the case of the bus master device M11 which is the standby / 1 system bus master device, the value of A1 / S0 of the generation condition is set. The same operation can be performed by reversing "1" and "0".

【０１５０】（Ｂ−３）第２の実施形態の効果 以上のように、第２の実施形態によれば、同期転送を行
う領域を何らかの設定により変更できるようにしたこと
により、常に、データ転送効果の最も良いバスアクセス
を選択でき、結果的にデータ転送能力を上げる効果に加
え、バススレーブ装置を追加拡張した場合でも柔軟に対
応できる効果が得られる。(B-3) Effect of the Second Embodiment As described above, according to the second embodiment, the area for performing the synchronous transfer can be changed by some setting, so that the data transfer is always performed. In addition to the effect that the bus access with the best effect can be selected and the data transfer capability will be improved as a result, the effect that the bus slave device can be added and expanded flexibly can be obtained.

【０１５１】なお、この第２の実施形態は、特に、ソフ
トウェアにより装置を管理しながら運用するシステムに
向いている。The second embodiment is particularly suitable for a system that operates while managing the apparatus by software.

【０１５２】（Ｃ）第３の実施形態 以下、本発明に係るデータ転送方式及びデータ転送シス
テムの第３の実施形態を説明する。(C) Third Embodiment Hereinafter, the data transfer system and the data transfer system according to the present invention will be described.
Illustrating a third embodiment systems out.

【０１５３】なお、本形態は、同期転送し得るバスマス
タ装置とバススレーブ装置間を予め専用線を介して接続
しておき、ハードウェア的に、同期転送可能なアクセス
をバスマスタ装置に自動登録できる機能を備えるものに
ついての実施形態である。In the present embodiment, the bus master device and the bus slave device capable of synchronous transfer are connected in advance via a dedicated line, and the function capable of automatically registering the synchronously transferable access to the bus master device in terms of hardware. It is an embodiment of what comprises.

【０１５４】（Ｃ−１）演算処理装置の構成 図１８に、本実施形態に係るシステムの概念構成図を示
す。この実施形態におけるシステム構成も、基本的に
は、第１の実施形態と同じ構成をとる。ただし、クロッ
クｆ０２で動作するバスマスタ装置Ｍ０２を、説明の都
合上追加する。また、バスマスタ装置Ｍ０１と主記憶装
置ＭＭ０及びバススレーブ装置Ｓ０１の間、バスマスタ
装置Ｍ０２とバススレーブ装置Ｓ０２の間は、ＴＡとＡ
ＣＫ双方を必要とする。(C-1) Arrangement of Arithmetic Processing Device FIG. 18 shows a conceptual arrangement of the system according to this embodiment. The system configuration of this embodiment basically has the same configuration as that of the first embodiment. However, a bus master device M02 which operates at the clock f02 is added for convenience of description. Further, TA and A are provided between the bus master device M01 and the main memory device MM0 and the bus slave device S01, and between the bus master device M02 and the bus slave device S02.
Requires both CK.

【０１５５】ただし、バスマスタ装置Ｍ０１とバススレ
ーブ装置Ｓ０２、バスマスタ装置Ｍ０２とバススレーブ
装置Ｓ０１、ＭＭ０、バスマスタ装置Ｍ１１とバススレ
ーブ装置Ｓ１２、バスマスタ装置Ｍ１２とバススレーブ
装置Ｓ１１、ＭＭ１、および、ＳＳＢＣ＃０とＳＢＣ＃
１の間では同期転送を行わないためＡＣＫのみの接続で
良い。[0155] However, and bus master device M01 and the bus slave device S02, master device M 02 and the bus slave device S01, MM0, the bus master device M11 and the bus slave device S12, master device M 12 and bar Susurebu device S11, MM1,, SSBC # 0 and SBC #
Since synchronous transfer is not performed between 1 and 2, only ACK connection is required.

【０１５６】（Ｃ−２）バスインタフェースの構成 （Ｃ−２−１）バスマスタ装置側の構成 図１９は、バスマスタ装置に持つバスインタフェース回
路の構成を表すものであり、これらは、バスマスタ装置
Ｍ０１、Ｍ０２及びＭ１１、Ｍ１２に設けられている。(C-2) Configuration of Bus Interface (C-2-1) Configuration of Bus Master Device Side FIG. 19 shows the configuration of the bus interface circuit of the bus master device. These are the bus master device M01, It is provided in M02, M11, and M12.

【０１５７】本回路は、同期／非同期判断部ｊ、同期バ
スインタフェース部ｋ及び非同期バスインタフェース部
ｌよりになる。このうち、同期バスインタフェース部ｋ
及び非同期バスインタフェース部ｌの構成は、第１の実
施形態と同じである。従って、これらについての説明は
省略する。This circuit comprises a synchronous / asynchronous judging section j, a synchronous bus interface section k and an asynchronous bus interface section l. Of these, the synchronous bus interface section k
The configuration of the asynchronous bus interface unit 1 is the same as that of the first embodiment. Therefore, description of these is omitted.

【０１５８】本実施形態と第１の実施形態とが異なる点
は、ＴＡとＡＣＫとが別線を介して入力される点と、Ｔ
Ａが同期／非同期判断部ｊにも通知される点である。The difference between this embodiment and the first embodiment is that TA and ACK are input via separate lines, and T
A is also notified to the synchronous / asynchronous judging unit j.

【０１５９】図２０に、同期／非同期判断部ｊの詳細構
成を示す。FIG. 20 shows the detailed construction of the synchronous / asynchronous judging section j.

【０１６０】同期／非同期判断部ｊは、１２８×１ビッ
トのメモリｍ、ＯＥ生成部ｎ、ｓｙｎｃ保持回路ｏから
構成されている。The synchronous / asynchronous judging section j is composed of a 128 × 1 bit memory m, an OE generating section n, and a sync holding circuit o.

【０１６１】ここで、メモリｍのアドレスには、入力ア
ドレスのうち上位６ビットが入力されるようになってい
る。また、メモリｍの入力データ端子には、固定値
「１」が常に接続されている。なお、メモリｍの出力デ
ータをｓｙｎｃ信号とする。Here, the upper 6 bits of the input address are input to the address of the memory m. A fixed value "1" is always connected to the input data terminal of the memory m. Note that the output data of the memory m is the sync signal.

【０１６２】このｓｙｎｃ信号は、バススレーブ装置か
ら与えられるＴＡと共に論理ゲートに入力され、その論
理出力が、メモリｍの書き込み制御信号（ＷＥ）とな
る。This sync signal is input to the logic gate together with TA given from the bus slave device, and its logic output becomes the write control signal (WE) of the memory m.

【０１６３】ここで、メモリｍの読み出し信号（ＯＥ）
は、バスサイクル起動信号に基づき、使用するメモリｍ
のタイミングに合わせてＯＥ生成部ｎにおいて作成され
る。Here, the read signal (OE) of the memory m
Is the memory m to be used based on the bus cycle activation signal.
It is created in the OE generation unit n at the timing of.

【０１６４】ｓｙｎｃ信号は、ｓｙｎｃ保持回路ｏにお
いて、バスサイクル中保持されており、その値は、バス
サイクルの終了時点でクリアされるようなっている。な
お、ｓｙｎｃ保持回路ｏの出力をｓｙｎｃ１とする。The sync signal is held in the sync holding circuit o during the bus cycle, and its value is cleared at the end of the bus cycle. Note that the output of the sync holding circuit o is sync1.

【０１６５】同期バスインタフェース部ｋ、非同期バス
インタフェース部ｌ及びバススレーブ装置に出力される
ｓｙｎｃ信号は、ここでいうｓｙｎｃ１である。The sync signal output to the synchronous bus interface unit k, the asynchronous bus interface unit 1 and the bus slave device is the sync1 here.

【０１６６】（Ｃ−２−２）バススレーブ装置側の構成 図２１は、バススレーブ装置に持つバスインタフェース
回路の構成であり、主記憶装置ＭＭ０、ＭＭ１及びバス
スレーブ装置Ｓ０１、Ｓ０２、Ｓ１１、Ｓ１２に設けら
れている。(C-2-2) Configuration of Bus Slave Device Side FIG. 21 shows the configuration of the bus interface circuit of the bus slave device. The main memory devices MM0 and MM1 and the bus slave devices S01, S02, S11 and S12 are shown. It is provided in.

【０１６７】本回路は、同期バスインタフェース部ｐ及
び非同期バスインタフェース部ｑよりなる。このうち、
非同期バスインタフェース部ｑについては、第１の実施
形態と同じであるので説明は省略する。This circuit comprises a synchronous bus interface section p and an asynchronous bus interface section q. this house,
The asynchronous bus interface section q is the same as that in the first embodiment, and therefore its explanation is omitted.

【０１６８】同期バスインタフェース部ｐは、同期転送
時に応答信号ＴＡを送出する他に、非同期転送時もＴＡ
を送出する。これは、バスマスタ装置のメモリｍに対し
同期転送が可能であることを通知するためである。その
ため、ＴＡは、図１９で示したように、同期転送が行わ
れるバスマスタ装置とバススレーブ装置のみを接続す
る。そして、バスマスタ装置Ｍ０１とバススレーブ装置
Ｓ０２、バスマスタ装置Ｍ０２とバススレーブ装置Ｓ０
１との間は接続しないようにする。また、ＳＢＣ＃０と
ＳＢＣ＃１との間も接続しない。The synchronous bus interface section p sends the response signal TA at the time of synchronous transfer and also TA at the time of asynchronous transfer.
Is sent. This is to notify the memory m of the bus master device that synchronous transfer is possible. Therefore, as shown in FIG. 19, TA connects only the bus master device and the bus slave device to which the synchronous transfer is performed. Then, the bus master device M01 and the bus slave device S02, and the bus master device M02 and the bus slave device S0.
Do not connect to 1 and. Also, no connection is made between SBC # 0 and SBC # 1.

【０１６９】ただし、バススレーブ装置の仕様により、
同期転送それ自体が行われない場合には、以上の仕組み
は必要ない。However, depending on the specifications of the bus slave device,
The above mechanism is not necessary when the synchronous transfer itself is not performed.

【０１７０】（Ｃ−３）転送動作 本実施形態の場合も、図７に示すように、メモリ空間は
アドレス１６ビット（００００（ｈｅｘ）番地〜ＦＦＦ
Ｆ（ｈｅｘ）番地）で構成されている。なお、バススレ
ーブ装置の領域は最低２Ｋバイトとする。また、１つの
バススレーブ装置のアドレス領域は、アドレス信号の上
位６ビットで決定される。(C-3) Transfer Operation Also in this embodiment, as shown in FIG. 7, the memory space has an address of 16 bits (0000 (hex) address to FFF.
F (hex) address). The area of the bus slave device is at least 2 Kbytes. The address area of one bus slave device is determined by the upper 6 bits of the address signal.

【０１７１】図２２に、本実施形態の動作タイムチャー
トを示す。なおここでは、バスマスタ装置Ｍ０１より、
主記憶装置ＭＭ０に対してアクセスが行われた場合を考
える。入力アドレスは「００００（ｈｅｘ）」である。[0171] Figure 2 2 shows an operation time chart of the present embodiment. In addition, here, from the bus master device M01,
Consider a case where the main memory MM0 is accessed. The input address is “0000 (hex)”.

【０１７２】入力アドレスの上位６ビットが、メモリｍ
のアドレスにつながっており、バスサイクル起動に合わ
せてＯＥ生成部より読み出し信号（ＯＥ）がメモリｍに
入力される。The upper 6 bits of the input address are stored in the memory m
, And the read signal (OE) is input to the memory m from the OE generator in synchronization with the bus cycle activation.

【０１７３】結果として、メモリｍの０番地がアクセス
され、データが出力される。As a result, the address 0 of the memory m is accessed and the data is output.

【０１７４】最初は、メモリｍの中にデータが書き込ま
れていないので、ｓｙｎｃは有意でなく、非同期転送が
開始される。バススレーブ装置は、非同期転送のＡＣＫ
と同時にＴＡも発出する。Initially, since no data has been written into the memory m, sync is not significant and asynchronous transfer is started. The bus slave device uses ACK for asynchronous transfer
At the same time, TA is issued.

【０１７５】本実施形態の場合、主記憶装置ＭＭ０のＴ
Ａとバスマスタ装置Ｍ０１のＴＡは別線を介してバスマ
スタ装置Ｍ０１に接続されているので、ＴＡは当該別線
を介して同期／非同期判断部ｊに入力される。In the case of this embodiment, T of the main memory MM0 is used.
Since A and TA of the bus master device M01 are connected to the bus master device M01 via a separate line, TA is input to the synchronous / asynchronous determination section j via the separate line.

【０１７６】ｓｙｎｃが有意でない場合に、ＴＡの入力
があると、同期／非同期判断部ｊは、メモリｍに対する
書き込み信号（ＷＥ）を生成し、これをメモリｍに入力
する。この書き込み信号（ＷＥ）の発生により、メモリ
ｍの０番地に固定値「１」が記憶される。When sync is not significant and TA is input, the synchronous / asynchronous judging section j generates a write signal (WE) for the memory m, and inputs this to the memory m. The generation of the write signal (WE) causes the fixed value "1" to be stored in the address 0 of the memory m.

【０１７７】次に、入力アドレスの上位６ビットが「０
０００００」となるアクセスが発生したとする。今度
は、メモリｍの０番地に「１」が記憶されているため、
有意のｓｙｎｃが発生し、同期転送となる。Next, the upper 6 bits of the input address are "0".
It is assumed that an access of "00000" occurs. This time, since "1" is stored in address 0 of memory m,
A significant sync occurs, and the transfer becomes synchronous.

【０１７８】なお、読み出し信号（ＯＥ）は、バスサイ
クルの後半で書き込み信号（ＷＥ）が発生することを考
慮し、書き込み信号（ＷＥ）と同時に発生しないタイミ
ングで出力を停止しなければならない。The output of the read signal (OE) must be stopped at a timing when it does not occur at the same time as the write signal (WE), considering that the write signal (WE) is generated in the latter half of the bus cycle.

【０１７９】また、ｓｙｎｃ信号は、サイクル中は発出
し続ける必要があるので、ｓｙｎｃ保持回路ｏにおいて
保持している。ただし、バススレーブ装置の作りによっ
ては、バスサイクルの最初だけ出力させておけば良い場
合もある。その場合、ｓｙｎｃ保持回路ｏは必要ない。The sync signal is held in the sync holding circuit o because it needs to be continuously output during the cycle. However, depending on the construction of the bus slave device, it may be sufficient to output only at the beginning of the bus cycle. In that case, the sync holding circuit o is not necessary.

【０１８０】また、本実施形態では、メモリｍを使用し
た例であったが、スレーブ装置毎に記憶装置を用意し、
ハードウェアの規模を抑える回路でも同様の効果が得ら
れる。In the present embodiment, the memory m is used as an example. However, a storage device is prepared for each slave device,
A similar effect can be obtained with a circuit that reduces the scale of hardware.

【０１８１】（Ｃ−４）第３の実施形態の効果 以上のように、第３の実施形態によれば、ハードウェア
により自立的に同期転送を行う領域を設定し得るように
したので、常にデータ転送効率の最も良いバスアクセス
を選択でき、結果的にデータ転送能力を上げる効果に加
え、バススレーブ装置を追加拡張した場合でも柔軟に対
応できる効果がある。(C-4) Effects of the Third Embodiment As described above, according to the third embodiment, the area for performing the synchronous transfer can be set independently by hardware, so that it is always possible. In addition to the effect that the bus access with the highest data transfer efficiency can be selected and the data transfer capability will be improved as a result, there is the effect that even if a bus slave device is additionally expanded, it can be flexibly supported.

【０１８２】なお、この第３の実施形態は、第２の実施
形態とは逆に、ソフトウェアではハードウェアの構成を
意識しないような作りのシステムに向いている。In contrast to the second embodiment, the third embodiment is suitable for a system which is constructed so that the software does not consider the hardware configuration.

【０１８３】（Ｄ）他の実施形態 上述の第１〜第３の実施形態においては、バスマスタ装
置からバススレーブ装置への同期転送／非同期転送の通
知をｓｙｎｃという個別線を用いて実現していたが、Ｔ
Ｓ、ＡＳをバススレーブ装置に直接入力し、バススレー
ブ装置の同期バスインタフェース部又は非同期バスイン
タフェース部を直接起動しても同じ効果が得られる。(D) Other Embodiments In the above-described first to third embodiments, the notification of synchronous transfer / asynchronous transfer from the bus master device to the bus slave device is realized using the individual line called sync. But T
The same effect can be obtained by directly inputting S and AS to the bus slave device and directly activating the synchronous bus interface unit or the asynchronous bus interface unit of the bus slave device.

【０１８４】[0184]

【発明の効果】以上のように、本発明によれば、動作ク
ロックを同じくする装置と異なる装置とが、同一バス上
に混在して存在し得るシステム上の任意の装置間で、デ
ータ転送するのに使用するデータ転送方法において、デ
ータ転送時、転送元となる装置が、自装置の冗長系での
状態とアクセス先メモリ空間アドレスとに基づいて、固
定アドレス領域の装置に対して同期転送方式を用いる
か、非同期転送方式を用いるか自律的に選択し、選択結
果に応じた転送方式により転送先となる装置にデータを
転送するようにしたことにより、事前に何らの設定をし
なくても、同期転送可能な装置には同期転送方式によ
り、また、非同期転送可能な装置には非同期転送方式に
より、データを転送することができる。As described above, according to the present invention, data transfer is performed between arbitrary devices on the system in which a device having the same operation clock and a device having different operation clocks may coexist on the same bus. In the data transfer method used for the data transfer method, the device that is the transfer source at the time of data transfer, based on the state of the redundant system of the own device and the access destination memory space address , By setting whether to use the synchronous transfer method or the asynchronous transfer method autonomously and transfer the data to the transfer destination device by the transfer method according to the selection result, no setting is required in advance. Even without doing so, data can be transferred to a device capable of synchronous transfer by the synchronous transfer method and to a device capable of asynchronous transfer by the asynchronous transfer method.

【０１８５】また、以上のように他の発明によれば、動
作クロックを同じくする装置と異なる装置とが、同一バ
ス上に混在して存在し得るシステム上の任意の装置間
で、データ転送するのに使用するデータ転送方法におい
て、転送先となる装置が同期転送可能であるとき、転送
先となる装置は、非同期転送方式でデータを転送してき
た転送元となる装置にこの情報を通知し、転送元となる
装置は、その情報が通知された際これを記憶し、以後、
データ転送の必要が生じた場合には、当該転送先となる
装置に同期転送方式にてデータを転送するようにしたこ
とにより、ハードウェア的に、最も転送効率の良い状態
を常に自律的に選択できる。Further, as described above, according to another invention, data is transferred between arbitrary devices on the system, which may exist on the same bus as a device having the same operation clock and a device having a different operation clock. In the data transfer method used for, when the transfer destination device is capable of synchronous transfer, the transfer destination device notifies this information to the transfer source device that has transferred the data by the asynchronous transfer method, The transfer source device stores the information when notified, and thereafter,
When the need for data transfer arises, the data is transferred to the transfer destination device by the synchronous transfer method, so that the most efficient transfer state is always selected autonomously in terms of hardware. it can.

【図面の簡単な説明】[Brief description of drawings]

【図１】第１の実施形態で用いるバスマスタ装置のバス
インタフェース回路を示すブロック図である。FIG. 1 is a block diagram showing a bus interface circuit of a bus master device used in a first embodiment.

【図２】非同期転送システムの従来例を示す図である。FIG. 2 is a diagram showing a conventional example of an asynchronous transfer system.

【図３】同期転送システムの従来例を示す図である。FIG. 3 is a diagram showing a conventional example of a synchronous transfer system.

【図４】再同期回路を有する同期回路の例を示す図であ
る。FIG. 4 is a diagram showing an example of a synchronization circuit having a resynchronization circuit.

【図５】同一装置内にクロックが混在するシステムの構
成例を示す図である。FIG. 5 is a diagram showing a configuration example of a system in which clocks are mixed in the same device.

【図６】第１の実施形態に係るシステム構成を示す図で
ある。FIG. 6 is a diagram showing a system configuration according to the first embodiment.

【図７】メモリ空間配列を表した図である。FIG. 7 is a diagram showing a memory space array.

【図８】第１の実施形態で用いる同期／非同期判断部の
構成を表したブロック図である。FIG. 8 is a block diagram showing a configuration of a synchronous / asynchronous determination unit used in the first embodiment.

【図９】第１の実施形態で用いるバススレーブ装置のバ
スインタフェース回路を示すブロック図である。FIG. 9 is a block diagram showing a bus interface circuit of a bus slave device used in the first embodiment.

【図１０】第１の実施形態における転送動作を表したタ
イムチャートである。FIG. 10 is a time chart showing a transfer operation in the first embodiment.

【図１１】第２の実施形態に係るシステム構成を示す図
である。FIG. 11 is a diagram showing a system configuration according to a second embodiment.

【図１２】第２の実施形態で用いる同期／非同期判断部
の構成を表したブロック図である。FIG. 12 is a block diagram showing a configuration of a synchronous / asynchronous determination unit used in the second embodiment.

【図１３】メモリ空間配列を表した図である。FIG. 13 is a diagram showing a memory space array.

【図１４】領域設定データを示す図である。FIG. 14 is a diagram showing area setting data.

【図１５】第２の実施形態で用いる同期／非同期判断部
の詳細構成を示すブロック図である。FIG. 15 is a block diagram showing a detailed configuration of a synchronous / asynchronous determination unit used in the second embodiment.

【図１６】ｓｙｎｃ生成回路の詳細構成を示す図であ
る。FIG. 16 is a diagram showing a detailed configuration of a sync generation circuit.

【図１７】同期／非同期判断部の具体的な動作説明に供
する図である。FIG. 17 is a diagram for explaining a specific operation of a synchronous / asynchronous determination unit.

【図１８】第３の実施形態に係るシステム構成を示す図
である。FIG. 18 is a diagram showing a system configuration according to a third embodiment.

【図１９】第３の実施形態で用いるバスマスタ装置のバ
スインタフェース回路を示すブロック図である。FIG. 19 is a block diagram showing a bus interface circuit of a bus master device used in the third embodiment.

【図２０】第３の実施形態で用いる同期／非同期判断部
の詳細構成を示すブロック図である。FIG. 20 is a block diagram showing a detailed configuration of a synchronous / asynchronous determination unit used in the third embodiment.

【図２１】第３の実施形態で用いるバススレーブ装置の
バスインタフェース回路を示すブロック図である。FIG. 21 is a block diagram showing a bus interface circuit of a bus slave device used in the third embodiment.

【図２２】第３の実施形態における転送動作を表したタ
イムチャートである。FIG. 22 is a time chart showing a transfer operation in the third embodiment.

【符号の説明】[Explanation of symbols]

ＳＢＣ…演算処理装置（シングルボードコンピュー
タ）、ｆ０〜ｆ６、ｆ０１、ｆ０２、ｆ１１、ｆ１２…
クロック発生装置、Ｍ１〜Ｍ６、Ｍ０１、Ｍ０２、Ｍ１
１、Ｍ１２…バスマスタ装置、Ｓ１〜Ｓ６、Ｓ０１、Ｓ
０２、Ｓ１１、Ｓ１２、Ｓ０２１、Ｓ０２２、Ｓ１２
１、Ｓ１２２…バススレーブ装置、ＭＭ０、ＭＭ１…主
記憶装置、ａ、ｊ…同期／非同期判断部、ａ−１〜ａ−
４…デコード回路、ａ−５…セレクタ回路、ｂ、ｄ、ｐ
…同期バスインタフェース部、ｃ、ｅ、ｑ…非同期バス
インタフェース部、ｆ…記憶回路、ｇ…アドレス検出回
路、ｈ…ｓｙｎｃ信号生成部、ｉ…一致検出回路の出
力、ｋ…同期転送インタフェース、ｌ…非同期転送イン
タフェース、ｍ…メモリ、ｎ…ＯＥ生成部、ｏ…ｓｙｎ
ｃ保持回路。SBC ... Arithmetic processing device (single board computer), f0 to f6, f01, f02, f11, f12 ...
Clock generator, M1 to M6, M01, M02, M1
1, M12 ... Bus master device, S1 to S6, S01, S
02, S11, S12, S021, S022, S12
1, S122 ... Bus slave device, MM0, MM1 ... Main storage device, a, j ... Synchronous / asynchronous judging unit, a-1 to a-
4 ... Decode circuit, a-5 ... Selector circuit, b, d, p
... Synchronous bus interface section, c, e, q ... Asynchronous bus interface section, f ... Storage circuit, g ... Address detection circuit, h ... Sync signal generation section, i ... Output of match detection circuit, k ... Synchronous transfer interface, l ... Asynchronous transfer interface, m ... Memory, n ... OE generator, o ... syn
c holding circuit.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松瀬 高志 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (56)参考文献 特開 平７−281984（ＪＰ，Ａ) 特開 平９−121225（ＪＰ，Ａ) 特開 平９−51517（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/42 340 ＷＰＩ（ＤＩＡＬＯＧ)─────────────────────────────────────────────────── ─── Continuation of the front page (72) Takashi Matsuse 1-7-12 Toranomon, Minato-ku, Tokyo Oki Electric Industry Co., Ltd. (56) Reference JP-A-7-281984 (JP, A) JP 9-121225 (JP, A) JP-A-9-51517 (JP, A) (58) Fields investigated (Int. Cl. ⁷ , DB name) G06F 13/42 340 WPI (DIALOG)

Claims (6)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 動作クロックを同じくする装置と異なる
装置とが、同一バス上に混在して存在し得るシステム上
の任意の装置間で、データ転送するのに使用するデータ
転送方法において、バ スサイクルを起動する装置が、データ転送時、自装置
の冗長系での状態とアクセス先メモリ空間アドレスとに
基づいて、固定アドレス領域のバスサイクルに応答する
装置に対して同期転送方式を用いるか、非同期転送方式
を用いるかを自律的に選択し、選択結果に応じた転送方
式によりバスサイクルに応答する装置との間でデータを
転送することを特徴とするデータ転送方法。And 1. A different from the similarly apparatus operation clock device, between any devices on the system that may be present in a mixed manner on the same bus, the data transfer method to be used for data transfer, bus The device that starts the cycle is its own device during data transfer.
Based on the the state of the redundant system and the access destination memory space address, or using synchronous transfer method relative <br/> device responsive to the bus cycle of the fixed address region, autonomously whether to use an asynchronous transfer method And a data transfer method for transferring data to and from a device that responds to a bus cycle by a transfer method according to the selection result. 【請求項２】 請求項１に記載のデータ転送方法におい
て、 上記バスサイクルを起動する装置は、自装置の状態及び
アクセス先メモリ空間アドレスに加え、転送条件設定デ
ータに基づいて任意のアドレス領域のバスサイクルに応
答する装置に対し転送方式を選択することを特徴とする
データ転送方法。2. The data transfer method according to claim 1, wherein the device that activates the bus cycle has a status of itself and
Based on the transfer condition setting data in addition to the access destination memory space address , the bus cycle of any address area
A data transfer method, characterized in that a transfer method is selected for an answering device. 【請求項３】 動作クロックを同じくする装置と異なる
装置とが、同一バス上に混在して存在し得るシステム上
の任意の装置間で、データ転送するのに使用するデータ
転送方法において、 バスサイクルに応答する装置が同期転送可能であると
き、バスサイクルに応答する装置は、非同期転送方式で
データを転送してきたバスサイクルを起動する装置に同
期転送が可能であることを示す情報を通知し、バスサイ
クルを起動する装置は、その情報が通知された際これを
記憶し、以後、データ転送の必要が生じた場合には、当
該バスサイクルに応答する装置に同期転送方式にてデー
タを転送することを特徴とするデータ転送方法。3. A data transfer method used to transfer data between arbitrary devices in a system, wherein devices having the same operating clock and devices having different operating clocks may coexist on the same bus. When the device that responds to is capable of synchronous transfer, the device that responds to the bus cycle notifies the device that activates the bus cycle that has transferred the data by the asynchronous transfer method of information indicating that the synchronous transfer is possible, The device that activates the bus cycle stores the information when it is notified, and when data transfer becomes necessary thereafter, transfers the data to the device that responds to the bus cycle by the synchronous transfer method. A data transfer method characterized by the above. 【請求項４】 動作クロックを同じくする装置と異なる
装置とが、同一バス上に混在して存在し、任意の装置間
で、データ転送するデータ転送システムにおいて、 バスサイクルを起動する装置が、 同期転送用インタフェース回路と、 非同期転送用インタフェース回路と、自装置の冗長系での状態とアクセス先メモリ空間アドレ
ス とに基づいて、固定アドレス領域のバスサイクルに応
答する装置に対して上記インタフェース回路のいずれを
用いてデータを転送するか自律的に選択する選択回路と
を備え、 バスサイクルに応答する装置が、 同期転送用インタフェース回路と、 非同期転送用インタフェース回路とを備えることを特徴
とするデータ転送システム。4. A data transfer system in which a device having the same operation clock and a device having different operation clocks coexist on the same bus, and in a data transfer system for transferring data between arbitrary devices , a device which activates a bus cycle is synchronous. Transfer interface circuit, asynchronous transfer interface circuit, status of the redundant system of the device and access destination memory space address
Based on the scan, respond to the bus cycle of the fixed address area
The device that responds to the bus cycle includes a synchronous transfer interface circuit and an asynchronous transfer interface circuit, and a selection circuit that autonomously selects which of the above interface circuits is used to transfer data to the responding device. A data transfer system comprising: 【請求項５】 請求項４に記載のデータ転送システムに
おいて、 上記バスサイクルを起動する装置の選択回路は、転送条
件設定データを記憶保持する記憶手段を有し、自装置の
状態、アクセス先メモリ空間アドレス及び転送条件設定
データに基づいて任意のアドレス領域のバスサイクルに
応答する装置に対する転送方式を選択することを特徴と
するデータ転送システム。5. A method according to claim 4 <br/> Oite the data transfer system according to the selection circuit of the device for activating the bus cycle has a storage means for storing and holding transfer condition setting data, self-device The bus cycle of an arbitrary address area based on the status of the memory , access destination memory space address and transfer condition setting data.
A data transfer system characterized by selecting a transfer method for a device which responds . 【請求項６】 動作クロックを同じくする装置と異なる
装置とが、同一バス上に混在して存在し、任意の装置間
で、データ転送するデータ転送システムにおいて、 バスサイクルを起動する装置が、 同期転送用インタフェース回路と、 非同期転送用インタフェース回路と、 バスサイクルに応答する装置が同期転送可能であること
を示す情報が、バスサイクルに応答する装置から通知さ
れた際これを記憶する記憶手段を有し、以後、当該バス
サイクルに応答する装置に対するデータ転送の必要が生
じた場合には、当該バスサイクルに応答する装置との間
で同期転送方式によるデータ転送を自律的に選択する選
択回路とを備え、 バスサイクルに応答する装置が、 自装置が同期転送可能な装置の場合に、バスサイクルを
起動する装置から非同期転送方式でデータの転送があっ
たとき、同期転送可能なことをバスサイクルを起動する
装置側に通知する通知機能を有する同期転送用インタフ
ェース回路と、非同期転送用インタフェース回路とを備
えることを特徴とするデータ転送システム。6. A data transfer system in which a device having the same operation clock and a device having different operation clocks coexist on the same bus, and in a data transfer system for transferring data between arbitrary devices , a device which activates a bus cycle is synchronous. A transfer interface circuit, an asynchronous transfer interface circuit, and a storage unit that stores information indicating that a device that responds to a bus cycle can perform synchronous transfer when notified by the device that responds to the bus cycle. And then the bus
When it becomes necessary to transfer data to a device that responds to a cycle, the device that responds to the bus cycle is equipped with a selection circuit that autonomously selects data transfer by the synchronous transfer method with the device that responds to the bus cycle. When the device to be synchronized is a device capable of synchronous transfer, when the device that activates the bus cycle transfers data by the asynchronous transfer method, the device that activates the bus cycle is notified that synchronous transfer is possible. A data transfer system, comprising: a synchronous transfer interface circuit having a notification function for enabling and a asynchronous transfer interface circuit.