JPH11264857A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPH11264857A JPH11264857A JP10070103A JP7010398A JPH11264857A JP H11264857 A JPH11264857 A JP H11264857A JP 10070103 A JP10070103 A JP 10070103A JP 7010398 A JP7010398 A JP 7010398A JP H11264857 A JPH11264857 A JP H11264857A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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Abstract
(57)【要約】
【課題】 本発明は、ＰＬＬ回路を内蔵した半導体の試
験をする場合でも試験時間が長くならない半導体試験装
置を提供する。 【解決手段】 複数のパターンを連続して発生する場合
に、パターンストップから次のパターンスタートまでの
期間において、ＰＬＬ回路のロック用クロックを連続し
て発生し、またデータピン用のデータをクリヤして、Ｐ
ＬＬ回路を内蔵した半導体を試験する解決手段。
験をする場合でも試験時間が長くならない半導体試験装
置を提供する。 【解決手段】 複数のパターンを連続して発生する場合
に、パターンストップから次のパターンスタートまでの
期間において、ＰＬＬ回路のロック用クロックを連続し
て発生し、またデータピン用のデータをクリヤして、Ｐ
ＬＬ回路を内蔵した半導体を試験する解決手段。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ回路を内蔵
した半導体を効率よく試験する半導体試験装置に関す
る。
した半導体を効率よく試験する半導体試験装置に関す
る。
【０００２】
【従来の技術】従来技術の例について、図３〜図５を参
照して説明する。ＰＬＬ回路を内蔵している半導体とし
ては、例えばマイクロコンピュータやＲＩＳＣプロセッ
サ等がある。最初に、図３に示す被試験デバイスのＤＵ
Ｔ４０に内蔵しているＰＬＬ回路について説明する。Ｐ
ＬＬ回路は、図５に示すように、位相比較器４６と、ル
ープフィルタ４７と、ＶＣＯ４８とで構成している。
照して説明する。ＰＬＬ回路を内蔵している半導体とし
ては、例えばマイクロコンピュータやＲＩＳＣプロセッ
サ等がある。最初に、図３に示す被試験デバイスのＤＵ
Ｔ４０に内蔵しているＰＬＬ回路について説明する。Ｐ
ＬＬ回路は、図５に示すように、位相比較器４６と、ル
ープフィルタ４７と、ＶＣＯ４８とで構成している。
【０００３】位相比較器４６は、入力のクロック信号
（ＣＬＫ）と、ＶＣＯ４８の発振周波数（ＰＬＬ ＣＬ
Ｋ）の位相とを比較して、位相に差があれば位相誤差信
号を出力する。
（ＣＬＫ）と、ＶＣＯ４８の発振周波数（ＰＬＬ ＣＬ
Ｋ）の位相とを比較して、位相に差があれば位相誤差信
号を出力する。
【０００４】ループフィルタ４７は、位相比較器４６の
位相誤差信号を受けて、平均化した直流電圧に変換す
る。
位相誤差信号を受けて、平均化した直流電圧に変換す
る。
【０００５】ＶＣＯ４８は、ループフィルタ４７の平均
化された直流電圧で発振周波数が制御される発振器であ
る。そして、ＰＬＬ回路は、入力のクロック信号とフィ
ードバックしたＶＣＯ４８の発振周波数との位相つまり
周波数が一致するように制御している。また、ＰＬＬ回
路は、周波数引込み過程（プルイン）で周波数が近接し
たのち、位相同期過程（ロックイン）の２段の過程を経
て、位相同期（ロックエンド）する。
化された直流電圧で発振周波数が制御される発振器であ
る。そして、ＰＬＬ回路は、入力のクロック信号とフィ
ードバックしたＶＣＯ４８の発振周波数との位相つまり
周波数が一致するように制御している。また、ＰＬＬ回
路は、周波数引込み過程（プルイン）で周波数が近接し
たのち、位相同期過程（ロックイン）の２段の過程を経
て、位相同期（ロックエンド）する。
【０００６】そして、このＰＬＬ回路は、クロックピン
に適用することにより、クロックのジッタを減少させた
り、クロックの位相が遅延しないバッファとしての効果
がある。
に適用することにより、クロックのジッタを減少させた
り、クロックの位相が遅延しないバッファとしての効果
がある。
【０００７】次に、ＰＬＬ回路を内蔵したＤＵＴ４０を
試験する半導体試験装置の構成と動作について説明す
る。図３に示すように、従来の半導体試験装置の試験信
号を発生する要部は、周期発生部１０と、パターン発生
部２０と、クロック・波形発生部３０とで構成してい
る。但し、通常ＤＵＴ４０のデータピン４２は、数１０
ピンから数１００ピンあるが、説明を簡明とするために
１ピンとして説明する。
試験する半導体試験装置の構成と動作について説明す
る。図３に示すように、従来の半導体試験装置の試験信
号を発生する要部は、周期発生部１０と、パターン発生
部２０と、クロック・波形発生部３０とで構成してい
る。但し、通常ＤＵＴ４０のデータピン４２は、数１０
ピンから数１００ピンあるが、説明を簡明とするために
１ピンとして説明する。
【０００８】周期発生部１０は、基準クロックのＲＣＬ
Ｋ１００と、試験レートのＲＡＴＥ２００と、クリア信
号のＣＬＲ３００等を生成している。
Ｋ１００と、試験レートのＲＡＴＥ２００と、クリア信
号のＣＬＲ３００等を生成している。
【０００９】基準クロックのＲＣＬＫ１００は、試験レ
ートや試験パターン成形のエッジクロックを発生する基
になるクロックであり、例えば１００ＭＨｚである。
ートや試験パターン成形のエッジクロックを発生する基
になるクロックであり、例えば１００ＭＨｚである。
【００１０】試験レートのＲＡＴＥ２００は、基準クロ
ックのＲＣＬＫ１００から所望の周期の試験レートが生
成される。
ックのＲＣＬＫ１００から所望の周期の試験レートが生
成される。
【００１１】クリア信号のＣＬＲ３００は、試験パター
ンをスタートする前に、以前のデータ設定をクリアす
る。
ンをスタートする前に、以前のデータ設定をクリアす
る。
【００１２】パターン発生部２０は、データピンに対す
る印加データと期待値データである論理データのパター
ンＰＡＴ６００を出力する。
る印加データと期待値データである論理データのパター
ンＰＡＴ６００を出力する。
【００１３】クロック・波形発生部３０は、被試験デバ
イスのＤＵＴ４０のクロックピン４１に対するクロック
のＣＬＫ１２０と、データピン４２に対する試験パター
ンのＤＡＴＡ６２０を生成している。
イスのＤＵＴ４０のクロックピン４１に対するクロック
のＣＬＫ１２０と、データピン４２に対する試験パター
ンのＤＡＴＡ６２０を生成している。
【００１４】そして、クロックのＣＬＫ１２０は、基準
クロックのＲＣＬＫと、試験レートのＲＡＴＥ２００と
から生成している。また、試験パターンデータのＤＡＴ
Ａ６２Ｏは、基準クロックのＲＣＬＫと、試験レートの
ＲＡＴＥ２００と、論理パターンのＰＡＴ６００とから
生成している。
クロックのＲＣＬＫと、試験レートのＲＡＴＥ２００と
から生成している。また、試験パターンデータのＤＡＴ
Ａ６２Ｏは、基準クロックのＲＣＬＫと、試験レートの
ＲＡＴＥ２００と、論理パターンのＰＡＴ６００とから
生成している。
【００１５】さらに、ＰＬＬ回路を内蔵したＤＵＴ４０
を試験する場合の動作について説明する。ＰＬＬ回路を
内蔵したＤＵＴ４０は、ファンクション試験する前にＰ
ＬＬ回路４５用のクロックを印加して、ＰＬＬ回路をロ
ックさせてからファンクション試験を行う必要がある。
また、このＰＬＬ回路用のクロックは、ＲＡＴＥ２００
の停止により止まってしまうのでＰＬＬ回路のロックが
はずれる。
を試験する場合の動作について説明する。ＰＬＬ回路を
内蔵したＤＵＴ４０は、ファンクション試験する前にＰ
ＬＬ回路４５用のクロックを印加して、ＰＬＬ回路をロ
ックさせてからファンクション試験を行う必要がある。
また、このＰＬＬ回路用のクロックは、ＲＡＴＥ２００
の停止により止まってしまうのでＰＬＬ回路のロックが
はずれる。
【００１６】一般に、ＰＬＬ回路を内蔵したＤＵＴ４０
のファンクション試験をする場合、数１００から数１０
００のブロックに分けて試験する。そして、ブロック毎
に試験パターンを数１０Ｋパターンから数１００Ｋパタ
ーン連続して発生させるので、すべてのファンクション
試験のすべてのパターンの最初にＰＬＬ回路ロック用の
パターンが必要となる。
のファンクション試験をする場合、数１００から数１０
００のブロックに分けて試験する。そして、ブロック毎
に試験パターンを数１０Ｋパターンから数１００Ｋパタ
ーン連続して発生させるので、すべてのファンクション
試験のすべてのパターンの最初にＰＬＬ回路ロック用の
パターンが必要となる。
【００１７】以下、図４のタイミングチャートにより箇
条書きで動作の説明をする。 （１）パターンスタート前に、前回までのデータをＣＬ
Ｒ３００によりクリヤする。
条書きで動作の説明をする。 （１）パターンスタート前に、前回までのデータをＣＬ
Ｒ３００によりクリヤする。
【００１８】（２）パターンスタートによりＲＡＴＥ２
００を発生させ、ＣＬＫ１２０を出力して、ＤＵＴ４０
のクロックピン４１に印加する。
００を発生させ、ＣＬＫ１２０を出力して、ＤＵＴ４０
のクロックピン４１に印加する。
【００１９】（３）ＰＡＴ６００を固定して、ＤＵＴ４
０のデータピン４２に印加するパターンデータＤＡＴＡ
６２０は、ＬＯＷレベルに固定する。
０のデータピン４２に印加するパターンデータＤＡＴＡ
６２０は、ＬＯＷレベルに固定する。
【００２０】（４）ＰＬＬ回路４５がロックエンドとな
った状態で、試験パターンデータのＤＡＴＡ６２０をＤ
ＵＴ４０のデータピン４２に印加する。ここで、ＰＬＬ
回路がロックするために必要な時間、つまりパターンス
タートからロックエンドまでの時間は、例えば数ｍｓで
ある。
った状態で、試験パターンデータのＤＡＴＡ６２０をＤ
ＵＴ４０のデータピン４２に印加する。ここで、ＰＬＬ
回路がロックするために必要な時間、つまりパターンス
タートからロックエンドまでの時間は、例えば数ｍｓで
ある。
【００２１】（５）パターンストップしてＲＡＴＥ２０
０が停止すると、クロックのＣＬＫ１２０も停止してＰ
ＬＬ回路のロックがはずれる。
０が停止すると、クロックのＣＬＫ１２０も停止してＰ
ＬＬ回路のロックがはずれる。
【００２２】（６）そこで、再度前回までのデータをク
リヤ信号のＣＬＲ３００によりクリヤする。ここで、デ
ータをクリアするのに必要な時間、つまりパターンスト
ップから次のパターンスタートまでの時間は、ソフトウ
ェアの各ステップが実行される時間で例えば数μｓであ
る。
リヤ信号のＣＬＲ３００によりクリヤする。ここで、デ
ータをクリアするのに必要な時間、つまりパターンスト
ップから次のパターンスタートまでの時間は、ソフトウ
ェアの各ステップが実行される時間で例えば数μｓであ
る。
【００２３】（７）そして、上記（２）から（５）まで
の動作を繰り返してパターンを連続発生させ、全ブロッ
クについてファンクション試験する。
の動作を繰り返してパターンを連続発生させ、全ブロッ
クについてファンクション試験する。
【００２４】従って、ＰＬＬ回路４５を内蔵したＤＵＴ
４０の試験をする場合、すべてのパターンの最初にＰＬ
Ｌ回路ロック用のパターンが必要となるので、（ＰＬＬ
回路がロックするのに必要な時間）×（ファンクション
試験パターン数）の時間だけ試験時間が長くなる。ここ
で、ＰＬＬ回路がロックするのに必要な時間が数ｍｓで
あるのに対して、データをクリヤするのに必要な時間は
数μｓと短いので無視できる。
４０の試験をする場合、すべてのパターンの最初にＰＬ
Ｌ回路ロック用のパターンが必要となるので、（ＰＬＬ
回路がロックするのに必要な時間）×（ファンクション
試験パターン数）の時間だけ試験時間が長くなる。ここ
で、ＰＬＬ回路がロックするのに必要な時間が数ｍｓで
あるのに対して、データをクリヤするのに必要な時間は
数μｓと短いので無視できる。
【００２５】
【発明が解決しようとする課題】上記説明のように、Ｐ
ＬＬ回路を内蔵した半導体を試験する場合、（ＰＬＬ回
路がロックするのに必要な時間×ファンクション試験パ
ターン数）の時間だけ試験時間が長くなる実用上の問題
があった。そこで、本発明は、こうした問題に鑑みなさ
れたもので、その目的は、ＰＬＬ回路を内蔵した半導体
の試験をする場合でも試験時間が長くならない半導体試
験装置を提供することにある。
ＬＬ回路を内蔵した半導体を試験する場合、（ＰＬＬ回
路がロックするのに必要な時間×ファンクション試験パ
ターン数）の時間だけ試験時間が長くなる実用上の問題
があった。そこで、本発明は、こうした問題に鑑みなさ
れたもので、その目的は、ＰＬＬ回路を内蔵した半導体
の試験をする場合でも試験時間が長くならない半導体試
験装置を提供することにある。
【００２６】
【課題を解決するための手段】即ち、上記目的を達成す
るためになされた本発明の第１は、ＰＬＬ回路を内蔵し
た半導体を試験する半導体試験装置において、複数のパ
ターンを連続して発生する場合に、パターンストップか
ら次のパターンスタートまでの期間も、前記ＰＬＬ回路
を位相ロックした状態にして試験することを特徴とした
半導体試験装置を要旨としている。
るためになされた本発明の第１は、ＰＬＬ回路を内蔵し
た半導体を試験する半導体試験装置において、複数のパ
ターンを連続して発生する場合に、パターンストップか
ら次のパターンスタートまでの期間も、前記ＰＬＬ回路
を位相ロックした状態にして試験することを特徴とした
半導体試験装置を要旨としている。
【００２７】即ち、上記目的を達成するためになされた
本発明の第２は、複数のパターンを連続して発生する場
合に、パターンストップから次のパターンスタートまで
の期間において、ＰＬＬ回路のロック用クロックを連続
して発生し、またデータピン用のデータをクリヤして、
ＰＬＬ回路を内蔵した半導体を試験することを特徴とし
た半導体試験装置を要旨としている。
本発明の第２は、複数のパターンを連続して発生する場
合に、パターンストップから次のパターンスタートまで
の期間において、ＰＬＬ回路のロック用クロックを連続
して発生し、またデータピン用のデータをクリヤして、
ＰＬＬ回路を内蔵した半導体を試験することを特徴とし
た半導体試験装置を要旨としている。
【００２８】即ち、上記目的を達成するためになされた
本発明の第３は、複数のパターンを連続して発生して、
ＰＬＬ回路を内蔵した半導体を試験する半導体試験装置
において、パターンストップから次のパターンスタート
までの期間において、データクリヤ信号にゲートかけ
て、クロックピン用のデータをクリヤしないようにする
ゲートと、パターンストップから次のパターンスタート
までの期間において、試験レート信号にゲートかけて、
データピン用の試験レートが発生しないようにするゲー
トと、を具備していることを特徴とした半導体試験装置
を要旨としている。
本発明の第３は、複数のパターンを連続して発生して、
ＰＬＬ回路を内蔵した半導体を試験する半導体試験装置
において、パターンストップから次のパターンスタート
までの期間において、データクリヤ信号にゲートかけ
て、クロックピン用のデータをクリヤしないようにする
ゲートと、パターンストップから次のパターンスタート
までの期間において、試験レート信号にゲートかけて、
データピン用の試験レートが発生しないようにするゲー
トと、を具備していることを特徴とした半導体試験装置
を要旨としている。
【００２９】
【発明の実施の形態】本発明の実施の形態は、下記の実
施例において説明する。
施例において説明する。
【００３０】
【実施例】本発明の実施例について、図１と図２とを参
照して説明する。図１に示すように、本発明の半導体試
験装置の試験信号を発生する要部は、周期発生部１０
と、パターン発生部２０と、クロック・波形発生部３０
とで構成している。
照して説明する。図１に示すように、本発明の半導体試
験装置の試験信号を発生する要部は、周期発生部１０
と、パターン発生部２０と、クロック・波形発生部３０
とで構成している。
【００３１】但し、本発明の半導体試験装置のクロック
・波形発生部３０は、マルチプレクサ３１、３２と、レ
ジスタ３３と、ゲート３６、３７とを追加して、クロッ
クピン４１用またはデータピン４２用として共通使用で
きるようにしている。そして、従来と同様説明を簡明と
するために、ＤＵＴ４０のデータピン４２は１ピンとし
て説明する。また、従来と同様の点については説明を省
略する。
・波形発生部３０は、マルチプレクサ３１、３２と、レ
ジスタ３３と、ゲート３６、３７とを追加して、クロッ
クピン４１用またはデータピン４２用として共通使用で
きるようにしている。そして、従来と同様説明を簡明と
するために、ＤＵＴ４０のデータピン４２は１ピンとし
て説明する。また、従来と同様の点については説明を省
略する。
【００３２】周期発生部１０は、基準クロックのＲＣＬ
Ｋ１００と、試験レートのＲＡＴＥ２００と、クリア信
号のＣＬＲ３００と、ゲート信号のＧＡＴＥ４００とを
生成している。
Ｋ１００と、試験レートのＲＡＴＥ２００と、クリア信
号のＣＬＲ３００と、ゲート信号のＧＡＴＥ４００とを
生成している。
【００３３】クロック・波形発生部３０は、被試験デバ
イスのＤＵＴ４０のクロックピン４１に対するクロック
のＣＬＫ１２０と、データピン４２に対する試験パター
ンデータのＤＡＴＡ６２０を生成している。
イスのＤＵＴ４０のクロックピン４１に対するクロック
のＣＬＫ１２０と、データピン４２に対する試験パター
ンデータのＤＡＴＡ６２０を生成している。
【００３４】そして、クロックのＣＬＫ１２０は、基準
クロックのＲＣＬＫと、試験レートのＲＡＴＥ２００と
から生成している。また、試験パターンデータのＤＡＴ
Ａ６２Ｏは、基準クロックのＲＣＬＫと、試験レートの
ＲＡＴＥ２００と、論理パターンのＰＡＴ６００とから
生成している。
クロックのＲＣＬＫと、試験レートのＲＡＴＥ２００と
から生成している。また、試験パターンデータのＤＡＴ
Ａ６２Ｏは、基準クロックのＲＣＬＫと、試験レートの
ＲＡＴＥ２００と、論理パターンのＰＡＴ６００とから
生成している。
【００３５】マルチプレクサ３１、３２は、例えばレジ
スタ３３の選択信号ＳＥＬ５００が０のときＡを選択出
力し、選択信号ＳＥＬ５００が１のときＢを選択出力す
る。また、選択信号ＳＥＬ５００は、例えばクロックピ
ン４１用のクロック・波形発生部３０においては１を設
定してＢを選択出力し、データピン４２用のクロック・
波形発生部３０においては０を設定してＡを選択出力す
る。
スタ３３の選択信号ＳＥＬ５００が０のときＡを選択出
力し、選択信号ＳＥＬ５００が１のときＢを選択出力す
る。また、選択信号ＳＥＬ５００は、例えばクロックピ
ン４１用のクロック・波形発生部３０においては１を設
定してＢを選択出力し、データピン４２用のクロック・
波形発生部３０においては０を設定してＡを選択出力す
る。
【００３６】よって、クロックピン４１に対して、マル
チプレクサ３１のＢが選択出力されるので、ＲＡＴＥ２
００は、ＲＡＴＥ２１０と同じとなる。また、マルチプ
レクサ３２のＢが選択出力されるので、クリア信号のＣ
ＬＲ３００は、ＧＡＴＥ４００でゲートをかけて出力し
ている。
チプレクサ３１のＢが選択出力されるので、ＲＡＴＥ２
００は、ＲＡＴＥ２１０と同じとなる。また、マルチプ
レクサ３２のＢが選択出力されるので、クリア信号のＣ
ＬＲ３００は、ＧＡＴＥ４００でゲートをかけて出力し
ている。
【００３７】一方、データピン４２に対して、マルチプ
レクサ３１のＢが選択出力されるので、ＲＡＴＥ２００
は、ＧＡＴＥ４００でゲートをかけて出力している。ま
た、マルチプレクサ３２のＢが選択出力されるので、ク
リア信号のＣＬＲ３００は、そのままＣＬＲ３１０とし
て出力される。
レクサ３１のＢが選択出力されるので、ＲＡＴＥ２００
は、ＧＡＴＥ４００でゲートをかけて出力している。ま
た、マルチプレクサ３２のＢが選択出力されるので、ク
リア信号のＣＬＲ３００は、そのままＣＬＲ３１０とし
て出力される。
【００３８】以下、図２のタイミングチャートにより箇
条書きで動作の説明をする。 （１）クロックピン４１用のクロック・波形発生部３０
において、ＣＬＲ３００はＧＡＴＥ４００がハイレベル
なので、ＣＬＲ３１０は出力され以前のデータをクリヤ
する。データピン４２用のクロック・波形発生部３０に
おいて、ＣＬＲ３００をそのままＣＬＲ３１０として出
力し、以前のデータをクリヤする。
条書きで動作の説明をする。 （１）クロックピン４１用のクロック・波形発生部３０
において、ＣＬＲ３００はＧＡＴＥ４００がハイレベル
なので、ＣＬＲ３１０は出力され以前のデータをクリヤ
する。データピン４２用のクロック・波形発生部３０に
おいて、ＣＬＲ３００をそのままＣＬＲ３１０として出
力し、以前のデータをクリヤする。
【００３９】（２）クロックピン４１に対して、ＲＡＴ
Ｅ２００すなわちＲＡＴＥ２１０によりＣＬＫ１２０を
出力させ、ＰＬＬスタートしてＰＬＬ回路４５の位相同
期を開始する。データピン４２に対して、ＲＡＴＥ２０
０はＧＡＴＥ４００がローレベルでＲＡＴＥ２１０は出
力されず、またデータピン４２へＤＡＴＡ６２０も出力
しない。
Ｅ２００すなわちＲＡＴＥ２１０によりＣＬＫ１２０を
出力させ、ＰＬＬスタートしてＰＬＬ回路４５の位相同
期を開始する。データピン４２に対して、ＲＡＴＥ２０
０はＧＡＴＥ４００がローレベルでＲＡＴＥ２１０は出
力されず、またデータピン４２へＤＡＴＡ６２０も出力
しない。
【００４０】（３）クロックピン４１に対して、ＣＬＫ
１２０によりＰＬＬ回路４５がロックエンドしたあとも
継続してＣＬＫ１２０を出力する。データピン４２に対
して、ＰＬＬ回路４５がロックエンドしたあと、ＧＡＴ
Ｅ４００をハイレベルとしてＲＡＴＥ２１０を出力して
パターンスタートし、ＤＡＴＡ６２０を出力して試験す
る。
１２０によりＰＬＬ回路４５がロックエンドしたあとも
継続してＣＬＫ１２０を出力する。データピン４２に対
して、ＰＬＬ回路４５がロックエンドしたあと、ＧＡＴ
Ｅ４００をハイレベルとしてＲＡＴＥ２１０を出力して
パターンスタートし、ＤＡＴＡ６２０を出力して試験す
る。
【００４１】（４）パターンストップしたあと、クロッ
クピンに対して、ＣＬＲ３１０はＧＡＴＥ４００がロー
レベルなので出力されない。また、クロックピン４１に
対して、パターンストップしたあともＲＡＴＥ２１０が
停止しないので連続してＣＬＫ１２０を出力する。ま
た、パターンストップしたあと、データピン４２に対し
て、ＧＡＴＥ４００をローレベルとしてＲＡＴＥ２１０
を停止し、ＤＡＴＡ６２０を固定している。
クピンに対して、ＣＬＲ３１０はＧＡＴＥ４００がロー
レベルなので出力されない。また、クロックピン４１に
対して、パターンストップしたあともＲＡＴＥ２１０が
停止しないので連続してＣＬＫ１２０を出力する。ま
た、パターンストップしたあと、データピン４２に対し
て、ＧＡＴＥ４００をローレベルとしてＲＡＴＥ２１０
を停止し、ＤＡＴＡ６２０を固定している。
【００４２】（５）次のパターンスタートまでに、クロ
ックピンに対するクロック・波形発生部３０において、
ＣＬＲ３００はＧＡＴＥ４００がローレベルなので、Ｃ
ＬＲ３１０は出力されず以前のデータはクリヤされな
い。また、次のパターンスタートまでに、データピン４
２に対するクロック・波形発生部３０において、ＣＬＲ
３００をそのままＣＬＲ３１０として出力して以前のデ
ータをクリヤする。
ックピンに対するクロック・波形発生部３０において、
ＣＬＲ３００はＧＡＴＥ４００がローレベルなので、Ｃ
ＬＲ３１０は出力されず以前のデータはクリヤされな
い。また、次のパターンスタートまでに、データピン４
２に対するクロック・波形発生部３０において、ＣＬＲ
３００をそのままＣＬＲ３１０として出力して以前のデ
ータをクリヤする。
【００４３】（６）そして、上記（２）から（５）まで
のステップを繰り返して、パターンを連続発生させ全ブ
ロックについて試験する。
のステップを繰り返して、パターンを連続発生させ全ブ
ロックについて試験する。
【００４４】（７）最後にパターンストップして、クロ
ックピンに対して、プログラムのステップが進んで、Ｒ
ＡＴＥ２００が停止するのでＣＬＫ１２０も停止する。
また、最後にパターンストップして、データピン４２に
対して、ＧＡＴＥ４００をローレベルとしてＲＡＴＥ２
１０を停止し、ＤＡＴＡ６２０を固定している。
ックピンに対して、プログラムのステップが進んで、Ｒ
ＡＴＥ２００が停止するのでＣＬＫ１２０も停止する。
また、最後にパターンストップして、データピン４２に
対して、ＧＡＴＥ４００をローレベルとしてＲＡＴＥ２
１０を停止し、ＤＡＴＡ６２０を固定している。
【００４５】以上により、パターンストップから次のパ
ターンスタートまでの期間において、クロックピン４１
に対するＣＬＫ１２０は連続して発生しているのでＰＬ
Ｌ回路４５はロック状態を維持し、一方データピン４２
用のクロック・波形発生部３０において、ＣＬＲ３１０
により以前のデータがクリヤされる。
ターンスタートまでの期間において、クロックピン４１
に対するＣＬＫ１２０は連続して発生しているのでＰＬ
Ｌ回路４５はロック状態を維持し、一方データピン４２
用のクロック・波形発生部３０において、ＣＬＲ３１０
により以前のデータがクリヤされる。
【００４６】従って、ＰＬＬ回路４５を内蔵したＤＵＴ
４０のファンクション試験する場合、ファンクション試
験の最初のパターンにＰＬＬ回路ロック用のクロックが
必要となるが、２番目以降のパターンはクロック・波形
発生部３０のデータをクリヤする時間のみで連続してＰ
ＬＬ回路４５がロックした状態で試験パターンを発生で
きるので、（ＰＬＬ回路がロックするのに必要な時間）
×（ファンクション試験パターン数−１）の時間だけ試
験時間を短縮できる。
４０のファンクション試験する場合、ファンクション試
験の最初のパターンにＰＬＬ回路ロック用のクロックが
必要となるが、２番目以降のパターンはクロック・波形
発生部３０のデータをクリヤする時間のみで連続してＰ
ＬＬ回路４５がロックした状態で試験パターンを発生で
きるので、（ＰＬＬ回路がロックするのに必要な時間）
×（ファンクション試験パターン数−１）の時間だけ試
験時間を短縮できる。
【００４７】ところで、本実施例では、ＲＡＴＥ２００
とＣＬＲ３００とをＧＡＴＥ４００の信号でゲートをか
け、レジスタ３３でクロックピン４１用とデータピン４
２用との制御する方法としたが、周期発生部において、
クロックピン用とデータピン用とのＲＡＴＥ信号とＣＬ
Ｒ信号をそれぞれ２種類発生させ、クロック・波形発生
部でどちらかを単に選択する方法でも同様に実現でき
る。
とＣＬＲ３００とをＧＡＴＥ４００の信号でゲートをか
け、レジスタ３３でクロックピン４１用とデータピン４
２用との制御する方法としたが、周期発生部において、
クロックピン用とデータピン用とのＲＡＴＥ信号とＣＬ
Ｒ信号をそれぞれ２種類発生させ、クロック・波形発生
部でどちらかを単に選択する方法でも同様に実現でき
る。
【００４８】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。即ち、
ＰＬＬ回路４５を内蔵したＤＵＴ４０のファンクション
試験する場合、ファンクション試験の最初のパターンに
ＰＬＬ回路ロック用のクロックが必要となるが、２番目
以降のパターンはクロック・波形発生部３０のデータを
クリヤする時間のみで連続してＰＬＬ回路４５がロック
した状態で試験パターンを発生できるので、（ＰＬＬ回
路がロックするのに必要な時間）×（ファンクション試
験パターン数−１）の時間が短縮できる効果は大であ
る。
施され、以下に記載されるような効果を奏する。即ち、
ＰＬＬ回路４５を内蔵したＤＵＴ４０のファンクション
試験する場合、ファンクション試験の最初のパターンに
ＰＬＬ回路ロック用のクロックが必要となるが、２番目
以降のパターンはクロック・波形発生部３０のデータを
クリヤする時間のみで連続してＰＬＬ回路４５がロック
した状態で試験パターンを発生できるので、（ＰＬＬ回
路がロックするのに必要な時間）×（ファンクション試
験パターン数−１）の時間が短縮できる効果は大であ
る。
【図１】本発明の半導体試験装置のブロック図である。
【図２】本発明の半導体試験装置のタイミングチャート
である。
である。
【図３】従来の半導体試験装置のブロック図である。
【図４】従来の半導体試験装置のタイミングチャートで
ある。
ある。
【図５】ＰＬＬ回路のブロック図である。
１０ 周期発生部 ２０ パターン発生部 ３０ クロック・波形発生部 ３１、３２ マルチプレクサ ４０ ＤＵＴ ４１ クロックピン ４２ データピン
【手続補正書】
【提出日】平成１１年３月２３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】従って、ＰＬＬ回路４５を内蔵したＤＵＴ
４０の試験をする場合、すべてのパターンの最初にＰＬ
Ｌ回路ロック用のパターンが必要となるので、（ＰＬＬ
回路がロックするのに必要な時間）×（ブロック数）の
時間だけ試験時間が長くなる。ここで、ＰＬＬ回路がロ
ックするのに必要な時間が数ｍｓであるのに対して、デ
ータをクリヤするのに必要な時間は数μｓと短いので無
視できる。
４０の試験をする場合、すべてのパターンの最初にＰＬ
Ｌ回路ロック用のパターンが必要となるので、（ＰＬＬ
回路がロックするのに必要な時間）×（ブロック数）の
時間だけ試験時間が長くなる。ここで、ＰＬＬ回路がロ
ックするのに必要な時間が数ｍｓであるのに対して、デ
ータをクリヤするのに必要な時間は数μｓと短いので無
視できる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】
【発明が解決しようとする課題】上記説明のように、Ｐ
ＬＬ回路を内蔵した半導体を試験する場合、（ＰＬＬ回
路がロックするのに必要な時間×ブロック数）の時間だ
け試験時間が長くなる実用上の問題があった。そこで、
本発明は、こうした問題に鑑みなされたもので、その目
的は、ＰＬＬ回路を内蔵した半導体の試験をする場合で
も試験時間が長くならない半導体試験装置を提供するこ
とにある。
ＬＬ回路を内蔵した半導体を試験する場合、（ＰＬＬ回
路がロックするのに必要な時間×ブロック数）の時間だ
け試験時間が長くなる実用上の問題があった。そこで、
本発明は、こうした問題に鑑みなされたもので、その目
的は、ＰＬＬ回路を内蔵した半導体の試験をする場合で
も試験時間が長くならない半導体試験装置を提供するこ
とにある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正内容】
【００４３】（６）そして、上記（３）から（５）まで
のステップを繰り返して、パターンを連続発生させ全ブ
ロックについて試験する。
のステップを繰り返して、パターンを連続発生させ全ブ
ロックについて試験する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正内容】
【００４６】従って、ＰＬＬ回路４５を内蔵したＤＵＴ
４０のファンクション試験する場合、ファンクション試
験の最初のパターンにＰＬＬ回路ロック用のクロックが
必要となるが、２番目以降のパターンはクロック・波形
発生部３０のデータをクリヤする時間のみで連続してＰ
ＬＬ回路４５がロックした状態で試験パターンを発生で
きるので、（ＰＬＬ回路がロックするのに必要な時間）
×（ブロック数−１）の時間だけ試験時間を短縮でき
る。
４０のファンクション試験する場合、ファンクション試
験の最初のパターンにＰＬＬ回路ロック用のクロックが
必要となるが、２番目以降のパターンはクロック・波形
発生部３０のデータをクリヤする時間のみで連続してＰ
ＬＬ回路４５がロックした状態で試験パターンを発生で
きるので、（ＰＬＬ回路がロックするのに必要な時間）
×（ブロック数−１）の時間だけ試験時間を短縮でき
る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正内容】
【００４８】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。即ち、
ＰＬＬ回路４５を内蔵したＤＵＴ４０のファンクション
試験する場合、ファンクション試験の最初のパターンに
ＰＬＬ回路ロック用のクロックが必要となるが、２番目
以降のパターンはクロック・波形発生部３０のデータを
クリヤする時間のみで連続してＰＬＬ回路４５がロック
した状態で試験パターンを発生できるので、（ＰＬＬ回
路がロックするのに必要な時間）×（ブロック数−１）
の時間が短縮できる効果は大である。
施され、以下に記載されるような効果を奏する。即ち、
ＰＬＬ回路４５を内蔵したＤＵＴ４０のファンクション
試験する場合、ファンクション試験の最初のパターンに
ＰＬＬ回路ロック用のクロックが必要となるが、２番目
以降のパターンはクロック・波形発生部３０のデータを
クリヤする時間のみで連続してＰＬＬ回路４５がロック
した状態で試験パターンを発生できるので、（ＰＬＬ回
路がロックするのに必要な時間）×（ブロック数−１）
の時間が短縮できる効果は大である。
Claims (3)
- 【請求項１】 ＰＬＬ回路を内蔵した半導体を試験する
半導体試験装置において、複数のパターンを連続して発
生する場合に、パターンストップから次のパターンスタ
ートまでの期間も、前記ＰＬＬ回路を位相ロックした状
態にして試験することを特徴とした半導体試験装置。 - 【請求項２】 複数のパターンを連続して発生する場合
に、パターンストップから次のパターンスタートまでの
期間において、ＰＬＬ回路のロック用クロックを連続し
て発生し、またデータピン用のデータをクリヤして、Ｐ
ＬＬ回路を内蔵した半導体を試験することを特徴とした
半導体試験装置。 - 【請求項３】 複数のパターンを連続して発生して、Ｐ
ＬＬ回路を内蔵した半導体を試験する半導体試験装置に
おいて、 パターンストップから次のパターンスタートまでの期間
において、データクリヤ信号にゲートかけて、クロック
ピン用のデータをクリヤしないようにするゲートと、 パターンストップから次のパターンスタートまでの期間
において、試験レート信号にゲートかけて、データピン
用の試験レートが発生しないようにするゲートと、 を具備していることを特徴とした半導体試験装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10070103A JPH11264857A (ja) | 1998-03-19 | 1998-03-19 | 半導体試験装置 |
| TW088102861A TW422928B (en) | 1998-03-19 | 1999-02-25 | Semiconductor test apparatus |
| US09/264,768 US6378098B1 (en) | 1998-03-19 | 1999-03-09 | Semiconductor test system |
| KR1019990008717A KR19990077898A (ko) | 1998-03-19 | 1999-03-16 | 반도체 시험 장치 |
| DE19912514A DE19912514C2 (de) | 1998-03-19 | 1999-03-19 | Halbleiterprüfsystem |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10070103A JPH11264857A (ja) | 1998-03-19 | 1998-03-19 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11264857A true JPH11264857A (ja) | 1999-09-28 |
Family
ID=13421876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10070103A Pending JPH11264857A (ja) | 1998-03-19 | 1998-03-19 | 半導体試験装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6378098B1 (ja) |
| JP (1) | JPH11264857A (ja) |
| KR (1) | KR19990077898A (ja) |
| DE (1) | DE19912514C2 (ja) |
| TW (1) | TW422928B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001289918A (ja) * | 2000-04-10 | 2001-10-19 | Fujitsu Ltd | Ｐｌｌ半導体装置並びにその試験の方法及び装置 |
| JP2001311766A (ja) * | 2000-04-28 | 2001-11-09 | Advantest Corp | 半導体デバイス試験装置及び試験方法 |
| US6687866B2 (en) | 1999-12-27 | 2004-02-03 | Nec Electronics Corporation | LSI having a built-in self-test circuit |
| WO2012004834A1 (ja) * | 2010-07-07 | 2012-01-12 | 株式会社アドバンテスト | 試験装置および試験方法 |
| US8661293B2 (en) | 2011-06-30 | 2014-02-25 | International Business Machines Corporation | Test architecture based on intelligent test sequence |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6668346B1 (en) * | 2000-11-10 | 2003-12-23 | Sun Microsystems, Inc. | Digital process monitor |
| WO2003060533A1 (fr) * | 2002-01-10 | 2003-07-24 | Advantest Corporation | Dispositif pour tester la lsi a mesurer, analyseur de gigue et detecteur de dephasage |
| JP3916512B2 (ja) * | 2002-06-04 | 2007-05-16 | 沖電気工業株式会社 | Ｐｌｌ内蔵回路の評価方法及びｐｌｌ内蔵回路の評価システム |
| JP4293840B2 (ja) * | 2003-06-06 | 2009-07-08 | 株式会社アドバンテスト | 試験装置 |
| US7461314B2 (en) * | 2003-06-06 | 2008-12-02 | Advantest Corporation | Test device |
| JP4332392B2 (ja) * | 2003-09-12 | 2009-09-16 | 株式会社アドバンテスト | 試験装置 |
| US20050179459A1 (en) * | 2004-02-17 | 2005-08-18 | Texas Instruments Incorporated | Method and system for testing an electronic device |
| KR100880926B1 (ko) * | 2007-10-09 | 2009-02-04 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 위상 고정 루프 리셋 신호 발생회로 |
| KR102278648B1 (ko) * | 2020-02-13 | 2021-07-16 | 포스필 주식회사 | 피시험 디바이스를 테스트하기 위한 방법 및 장치 |
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| CA2127192C (en) * | 1993-07-01 | 1999-09-07 | Alan Brent Hussey | Shaping ate bursts, particularly in gallium arsenide |
| US5524114A (en) * | 1993-10-22 | 1996-06-04 | Lsi Logic Corporation | Method and apparatus for testing semiconductor devices at speed |
| JP3605150B2 (ja) | 1994-08-22 | 2004-12-22 | 株式会社アドバンテスト | アドレスパターン発生器 |
| JP3505011B2 (ja) * | 1995-06-22 | 2004-03-08 | 株式会社アドバンテスト | 高精度信号発生回路 |
| US6094738A (en) | 1995-09-06 | 2000-07-25 | Advantest Corp. | Test pattern generation apparatus and method for SDRAM |
| US5729151A (en) * | 1996-03-11 | 1998-03-17 | Motorola Inc. | System and method for testing a phase locked loop in an integrated circuit |
| US5978942A (en) * | 1996-12-19 | 1999-11-02 | Simd Solutions, Inc. | STAR-I: scalable tester architecture with I-cached SIMD technology |
| US6018814A (en) * | 1997-03-26 | 2000-01-25 | Simd Solutions, Inc. | Star-I: scalable tester architecture with I-cached SIMD technology |
| JPH1138100A (ja) | 1997-07-18 | 1999-02-12 | Advantest Corp | 半導体試験装置 |
-
1998
- 1998-03-19 JP JP10070103A patent/JPH11264857A/ja active Pending
-
1999
- 1999-02-25 TW TW088102861A patent/TW422928B/zh not_active IP Right Cessation
- 1999-03-09 US US09/264,768 patent/US6378098B1/en not_active Expired - Fee Related
- 1999-03-16 KR KR1019990008717A patent/KR19990077898A/ko not_active Application Discontinuation
- 1999-03-19 DE DE19912514A patent/DE19912514C2/de not_active Expired - Fee Related
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| US6687866B2 (en) | 1999-12-27 | 2004-02-03 | Nec Electronics Corporation | LSI having a built-in self-test circuit |
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| US9262376B2 (en) | 2010-07-07 | 2016-02-16 | Advantest Corporation | Test apparatus and test method |
| US8661293B2 (en) | 2011-06-30 | 2014-02-25 | International Business Machines Corporation | Test architecture based on intelligent test sequence |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990077898A (ko) | 1999-10-25 |
| DE19912514A1 (de) | 1999-09-23 |
| TW422928B (en) | 2001-02-21 |
| DE19912514C2 (de) | 2003-04-03 |
| US6378098B1 (en) | 2002-04-23 |
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