JPH11355078A - ディジタル自動利得制御用リニアライザ及びこれを用いたディジタル自動利得制御回路 - Google Patents
ディジタル自動利得制御用リニアライザ及びこれを用いたディジタル自動利得制御回路Info
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- 230000005540 biological transmission Effects 0.000 claims abstract description 38
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 230000010354 integration Effects 0.000 description 12
- 230000005684 electric field Effects 0.000 description 11
- 238000010295 mobile communication Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000001514 detection method Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000007480 spreading Effects 0.000 description 3
- 238000012935 Averaging Methods 0.000 description 2
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 1
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
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Abstract
線形性を有し、集積化が容易なディジタル自動利得制御
用リニアライザを実現する。 【解決手段】 入力されるディジタルデータを構成する
上位複数ビットの値に応じて送信特性を表す2つのデー
タが特性ROM101から出力され、ラッチ回路107
及び108に保持される。加算器109及び1/2回路
110によって、これらラッチ回路の両出力データの平
均値計算が行われる。この計算結果は、フィードバック
用のセレクタ111及び112に入力される。ラッチ回
路107及び108の出力がこれらセレクタのもう一方
の入力に接続されている。これらセレクタにおけるセレ
クトのための制御信号、すなわちセレクタ104に入力
されるデータを、逐次的に切替えて、フィードバックを
行う。 【効果】フィードバック構成なので、回路規模を小さく
でき、集積化が容易である。
Description
形特性の良いディジタル化自動利得制御を行うディジタ
ルディジタル自動利得制御用(Auto Gain C
ontrol;以下、AGCと略す)用リニアライザに
関し、特に直線性の良くない低価格なAGC素子を用い
てもプリディストーション機能を持ったディジタルAG
C用リニアライザに関する。
としてFDMA(FrequencyDivision
Multiple Access)、TDMA(Ti
meDivision Multiple Acces
s)そしてCDMA(Code Division M
ultiple Access)がある。どのシステム
でも上り信号における電力制御が行われ、セル内、セル
外、或いは割付けられチャネル外の電界放射を許容値以
下に抑え、システム容量が最大になるよう考慮されてい
る。しかし、特にCDMAシステムでは、電力制御がシ
ステム容量に与える影響が大きく、システム性能を最大
限に引き出すためには電力制御が重要で注意深く扱う必
要がある。
を受ける移動通信端末は、制御信号によって利得調整さ
れる可変利得素子を有している。この利得を受信信号の
レベルに応じて調整する処理はAGCと呼ばれている。
通常、ディジタル移動通信では、可変利得素子の出力の
電力を検出することによってAGC(自動利得制御)を
かけている。
ファレンス値と比較され誤差信号を発生させる。誤差信
号は可変利得素子の制御のために使われ、希望する電力
と一致するように可変利得素子が制御される。
かせぐためには、AGCアンプの動作の線形性をベース
バンドにおけるアナログ・ディジタル・コンバータ(以
下、ADCと略す)のダイナミックレンジぎりぎりまで
に保たせる必要がある。このことは一般に、AGCアン
プがその全体のダイナミックレンジに渡って動作できる
必要があることを示している。
れるようにオープンループの電力制御と基地局からの指
令に基づくクローズドループによる電力制御がある。送
信AGCアンプは移動端末のパワーアンプ入力に接続さ
れており、パワーアンプ出力はアンテナ共用器に接続さ
れる。
信号がアンテナ共用器を通してロー・ノイズ・アンプ
(Low Noise Amplifier;以下、L
NAと略す)に接続され、LNAによって増幅された信
号は受信AGC素子に入力される。上述のようにAGC
素子は受信信号電力によって制御され、AGC素子の出
力はベースバンドへと送られディジタル的に復調され
る。
ープン・ループ制御では端末のみ推定に基づいて送信電
力が決定され、クローズド・ループ制御では接続されて
いる基地局からの指令に基づいて送信電力が決定され
る。端末のみでのオープン・ループ推定は基地局からの
受信電界強度を検出し、上り及び下りの無線回線が同じ
状態であるとみなして受信AGC、送信AGCとも同じ
制御量で希望の動作ポイントに保つことができる。
末においては、AGCの動作レンジが80dB〜90d
Bといった広い範囲に渡る。このため、dB換算におけ
る線形性が保たれず、誤差が発生する。したがって、オ
ープン・ループ制御における送信パワーレベルに誤差が
生ずる。また、AGCを構成する可変利得素子の温度特
性や周波数特性によって利得に変動が生じ、送信AGC
と受信AGCの間にばらつきが生じてパワー制御能力に
誤差を生じさせる。
プは可変利得素子の品質が悪く線形性が悪い。また低消
費電力化を考えた場合、低消費電力のAGCアンプも同
様の傾向がある。以上の理由から、線形性をもったAG
Cアンプの実現が求められている。
には、回路面積をできるだけ抑える必要がある。特公平
7−20034号公報や特開平8−293748号公報
に記載されている自動利得制御回路は面積の削減に限界
がある。
るためになされたものであり、その目的はCDMA用移
動端末等の無線分野で使用される自動利得制御におい
て、広いダイナミックレンジに渡って精度の良い線形性
を有し、集積化が容易なディジタル自動利得制御用リニ
アライザ及びこれを用いたディジタル自動利得制御回路
を提供することにある。
AGC用リニアライザは、利得を自動的に制御するため
の可変利得制御素子を、入力ディジタルデータを変換し
たアナログ信号によって制御するためのディジタル自動
利得制御用リニアライザであって、前記ディジタルデー
タを構成する上位複数ビットによって表現することので
きる2値データの範囲のうちの上端に相当する上端デー
タと下端に相当する下端データとを出力するメモリと、
前記上端データ及び前記下端データのいずれか一方のデ
ータと他方のデータとの平均値を算出しこの算出された
平均値を前記他方のデータとして平均値算出を所定回数
繰返す平均値算出手段とを含み、前記ディジタルデータ
のうち前記上位複数ビットを除く下位ビットの値に対応
する回数だけ前記平均値算出手段における平均値算出を
繰返し、前記平均値算出手段によって算出される平均値
に応じて前記可変利得制御素子を制御するようにしたこ
とを特徴とする。
は、上記ディジタル自動利得制御用リニアライザによっ
て受信利得が制御される可変利得制御素子を含む自動利
得制御ループを有することを特徴とする。
回路は、上記ディジタル自動利得制御用リニアライザに
よって送信利得が制御される可変利得制御素子を含む自
動利得制御ループを有することを特徴とする。
する移動体通信端末におけるAGCアンプの線形化を目
的にしており、送信AGCはパワーアンプへ接続され、
受信AGCには受信電界強度に比例した受信信号が入力
されている。受信電界検出回路(以下、RSSIと略
す)はこの受信AGCに接続されており、RSSI回路
はディジタル化されたRSSI情報を発生する。
積分結果はディジタルAGCアンプの制御信号として使
われる。したがってもし線形性が保たれていたならばこ
の制御信号レベルがdB値で希望受信電力を保つための
受信AGCアンプ利得に比例していることになる。受信
AGC用リニアライザはこの積分器に接続されており受
信AGC用リニアライザは線形化されたディジタルAG
C用制御信号を発生させAGCアンプの可変利得素子の
非線形性を補償する役目をもっている。
ィジタル・アナログ・コンバータ(以下、DACと略
す)が接続されており、DACは受信AGC用制御信号
をアナログの制御信号に変換し、アナログ信号は受信A
GCの可変利得素子に接続されてAGCアンプの利得制
御となる。
リニアライザと同様に、RSSI用積分器に接続されて
おり、送信AGC用リニアライザは送信アンプの非線形
性を補償するため積分器出力から線形化された送信AG
C用制御信号を作り出す。送信AGC用リニアライザ出
力にも、ディジタル・アナログ・コンバーターが接続さ
れており、この送信AGC用DACによって送信AGC
用制御信号をアナログの制御信号に変換して送信AGC
の可変利得素子の利得制御となる。
は、送信AGCと受信AGCを有する移動通信端末に用
いられる。その移動通信端末は、ディジタル化された受
信電界を検出する手段を有する。
イザは、受信特性を表す複数個の値を有し、その受信A
GCの制御信号はディジタルAGC用リニアライザの出
力によって生成される。受信ディジタルAGC用リニア
ライザは、受信電界の検出出力を元に複数個の値より二
つを選択し、検出出力と選択された二つの値とを元にデ
ィジタルAGC用リニアライザの出力を決定する。
用リニアライザは、送信特性を表す複数個の値を有し、
送信AGCの制御信号は送信ディジタルAGC用リニア
ライザの出力によって生成される。送信ディジタルAG
C用リニアライザは、受信信号に含まれる端末側送信電
力制御信号を元に複数個の値より二つを選択し、その送
信電力制御信号と選択された二つの値とを元に送信ディ
ジタルAGC用リニアライザの出力を決定する。
は、ADコンバータに入力され、ディジタル制御信号が
アナログ制御信号に変換される。そして、この変換後の
アナログ制御信号によって受信AGC及び送信AGCの
利得を制御する。
パラメータとして追加しても良い。
いて図面を参照して説明する。以下の説明において参照
する各図においては、他の図と同等部分には同一符号が
付されている。
ニアライザの実施の一形態を示すブロック図であり、本
リニアライザをCDMA移動通信端末に適用したもので
ある。同図中、アンテナ共用器2を通じて図示せぬ基地
局からの信号はLNA10に入力される。そこで増幅さ
れた受信信号は、受信AGC素子11に入力される。こ
のAGC素子11は受信用のディジタルAGC用リニア
ライザ18の出力によって制御されている。受信AGC
素子11からの信号は直交復調器13に入力され、I信
号及びQ信号の各信号成分が得られる。ADコンバータ
14はこのI信号,Q信号をディジタル信号に変換す
る。変換されたI信号,Q信号は、逆拡散回路15に入
力されると共に、受信電界検出回路17にも入力され
る。
化された直交信号(I信号、Q信号)の二乗和をとり予
め決められた時間平均化する。この時間平均化後の出力
は積分回路16へと送られる。
低消費電力化が重量なファクタであるので、LSI化し
た時のチップ面積は増大せず、消費電流増加の元となる
乗算器の使用はなるべく避けたい。そこで、本実施例で
は、受信電界検出回路17において、簡単な絶対値回路
及びマグネチュードコンパレータによって近似して二乗
和を求めている。
レファレンス値と比較することによって誤差信号を発生
させる。次に、この誤差信号をアキュムレータによる積
分回路16で積分する。従来はこの積分結果が受信AG
C素子の制御電圧として直接使われていた。この閉じた
制御ループ上での積分回路16による積分処理は、ルー
プフィルタの機能を果たすことになる。そして、希望す
る電力と得られる電力とが一致するように、受信AGC
素子11は制御されることになる。
換するディジタル化復調では、最適なSN比(Sign
al/Noise)をかせぐためにAGCアンプをベー
スバンドのダイナミックレンジぎりぎり迄に保たせる必
要がある。このことは、AGCアンプがその全体ダイナ
ミックレンジに渡って動作する必要があることを示して
いる。したがって、AGCアンプの線形性が悪いと、適
切なレベルダイヤの設定ができないことになる。そこで
本発明のディジタルAGC用リニアライザ18が積分回
路16とAGC素子11との間に挿入され線形性が保た
れるようになっている。
18の出力にはDAコンバータ12が接続されている。
DAコンバータ12は受信AGC用のディジタル制御信
号をアナログの制御信号に変換する。変換されたアナロ
グ信号は受信AGC素子11の制御端子に接続され、A
GCアンプ10の利得を制御することになる。
の送信AGCの方法には、オープンループの電力制御
と、基地局からの指令に基づくクローズドループによる
電力制御とがある。拡散回路8によって広帯域化された
送信信号はDAコンバータ7によってアナログ信号に変
換された後、直交変調器6を経て送信AGC素子5によ
りその送信電力が制御されパワーアンプ3へ送られる。
このパワーアンプ3の出力はアンテナ共用器2に接続さ
れている。
ープ制御では端末のみの推定に基づいて送信電力が決定
される。一方、クローズドループ制御では接続されてい
る基地局からの指令に基づいて送信電力が決定される。
端末のみのオープンループ推定では、基地局からの受信
電界強度を検出し、上り及び下りの無線回線が同じであ
ると見なして受信AGC、送信AGCとも同じ制御量で
希望の動作ポイントに保つことができる。
0dB〜90dBといった広範囲に渡るため、dB換算
における線形性が保たれず誤差が発生してしまう。その
結果オープンループ制御における送信パワーレベルに誤
差が生ずる。そこで、本実施形態のディジタルAGC用
リニアライザ1を、送信AGCアンプ5と積分回路16
との間に挿入することによって、線形性を保つのであ
る。
16からではなく、受信用リニアライザ18から加算器
9に信号線が接続されている。この信号線には、積分回
路16の出力が加算器9に殆どそのままスルーで出力さ
れているものとする。また、加算器9はクローズドルー
プ制御時に基地局からの指示に基づいて電力制御を行う
ために設けられている。
ニアライザを用いれば、制御信号レベルがdB値で希望
受信電力を保つための受信AGCアンプ利得に比例する
ことになる。つまり、ディジタルAGC用リニアライザ
はAGCアンプの非線形性を補償する役目を持っている
のである。
1の出力にはDAコンバータ4が接続されている。DA
コンバータ4は送信AGC用のディジタル制御信号をア
ナログの制御信号に変換する。変換されたアナログ信号
は送信AGC素子5の制御端子に接続され、AGCアン
プ3の利得を制御することになる。なお、DAコンバー
タ4は図示せぬストローブ信号が入力された時に、アナ
ログ信号に変換すべきディジタル制御信号が確定するも
のとする。
1及び18の構成について図2を参照して説明する。同
図に示されているように、ディジタルAGC用リニアラ
イザは、入力されるディジタルデータを構成する上位複
数ビットの値に応じて送信特性を表す2つのデータを出
力する特性ROM101と、この2つのデータに夫々対
応して設けられたセレクタ105、106と、このセレ
クタ105、106に夫々対応して設けられ対応するセ
レクタの出力を一時保持するラッチ回路107、108
と、これらラッチ回路107、108の出力を加算する
加算器109と、この加算器の加算出力の1/2の値を
算出する1/2回路110と、この1/2回路110の
出力とラッチ回路107の出力とを択一的に出力するセ
レクタ111と、1/2回路110の出力とラッチ回路
108の出力とを択一的に出力するセレクタ112とを
含んで構成されている。
構成する上位複数ビットによって表現することのできる
2値データの範囲のうちの上端に相当する上端データと
下端に相当する下端データとを出力する。この特性RO
M101に記憶されている送信特性及び受信特性を表す
複数個のデータは、予め決められた間隔の複数個の希望
利得入力に対する制御量を測定して得る。
されるディジタルデータを構成する下位複数ビットの値
を元に制御される。
リニアライザの動作を説明する。図1中の積分回路16
から出力されるAGC制御信号は、入力ラッチ回路10
2のゲイン制御ビット割当て部分に入力されている。ラ
ッチ回路102に入力されたデータのうち、上位4ビッ
トは特性ROM101のアドレスバスABに出力されて
おり、下位4ビットはセレクタ104に出力されてい
る。本実施例の場合、AGCアンプの利得は8ビットの
ストレートバイナリコードで表される。必要なダイナミ
ックレンジは80dB以上であるので、 “00000000”の時 −45dB “11111111”の時 +40dB になるように設定されている。
とAGCゲイン(dB)との関係が示されている。本実
施例の場合には、“00000000”から“1111
1111”までの256ステップで、−45dBから+
40dBまでの80dBのダイナミックレンジとなる。
したがって、1dBあたり、 256/85=3[ステップ/dB] …(1) となる。よって、3ステップがおよそ1dBに相当す
る。なお、式(1)は近似的に成立する。
に、−45〜+40dBを16分割した領域を考える。
そして、この分割した各領域R0〜R15をゲイン制御
データの上位4ビットの値nに対応させる。さらに、各
領域R0〜R15の下端及び上端の利得に夫々対応する
制御電圧を測定し、これを上述した特性ROM101に
記憶しておく。
タの上位4ビットが“0000”)の場合、下端の制御
電圧はP(0)、上端はP(1)である。また、領域R
10(ゲイン制御データの上位4ビットが“101
0”)の場合、下端の制御電圧はP(10)、上端はP
(11)である。一般的に書けば、領域Rnの場合、下
端の制御電圧はP(n)、上端の制御電圧はP(n+
1)となる。なお、上記の制御電圧P(n)はDAコン
バータで生成されるアナログ電圧に対応するDAコンバ
ータの入力ディジタルデータを指している。この値は、
特性ROM101に記憶されている。
性ROM101へのアドレスとして入力され、16分割
の内の領域nが決まる。更にROM101から、その領
域の下端及び上端の制御データP(n)及びP(n+
1)が、データバスDATAを通じて読出される。
よって特性ROM101から制御データP(n)とP
(n+1)とを読出す時、セレクタ105、106はデ
ータバスDATA側を選択している状態になっているの
で、上端P(n+1)はラッチ回路107に、下端P
(n)はラッチ回路108に一時記憶される。特性RO
M101から下端のデータと上端のデータとを取出した
後、セレクタ104は、図示せぬシフト回路によってデ
ータD3からD0へと1つずつ逐次的に内部のスイッチ
を切替える動作を行う。
ザへの入力の下位ビットの内の制御対象ビットが「1」
の時にラッチ回路107の出力を選択し、「0」の時に
1/2回路110の出力を選択するものとする。また、
セレクタ112は、リニアライザへの入力の下位ビット
内の該制御対象ビットが「0」の時にラッチ回路108
の出力を選択し、「0」の時に1/2回路110の出力
を選択するものとする。ここで、制御対象ビットは、リ
ニアライザ入力の下位ビットの内のMSB(Most
Significant Bit)からLSB(Lea
st Significant Bit)へと順次移す
こととする。このような選択制御を逐次的に行うことに
よってリニアライザ出力を決定するのである。
08の出力は、共に加算器109に入力される。加算器
109ではラッチ回路107及び108の両出力を加算
する。この加算結果は1/2回路110に入力され、加
算結果の1/2の値が出力される。つまり、加算器10
9と1/2回路110とで、P(n+1)とP(n)と
の平均値計算が行われることになる。そして、その平均
値の計算結果は、フィードバック用のセレクタ111及
び112に入力される。
力には、P(n+1)及びP(n)の値の入ったラッチ
回路107の出力及び108の出力が夫々接続されてい
る。また、セレクタ111及び112におけるセレクト
のための制御信号、すなわちセレクタ104に入力され
るデータは、逐次的にD3,D2,D1,D0と切替わ
るものとする。
とP(n)とを読込んだ後、セレクタ105、106は
フィードバック用のセレクタ111、112側に切替わ
る。このため、セレクタ104の出力の値によって、ラ
ッチ回路107及び108のどちらか一方は前の値を保
持し、他方は一つ前の二つのラッチ回路の値の平均値に
更新される。今D3=“1”とすると、セレクタ11
1、112は図中の上側を選択するように制御されるの
で、上端P(n+1)は値を維持し、下端P(n)はP
(n+1)とP(n)との平均値にその値を更新する。
同様に、D2、D1、D0に対して逐次的に処理してゆ
くと最後に下式で表される結果を得ることができる。 X(n,m)=P(n) +{(m/16)+(1/32)}・{P(n+1)−P(n)} …(2) なお式(2)において、X(n,m)は補間結果を表
し、mはゲイン制御データの下位4ビットの値を示して
いる。
ついて説明する。ここでは、ゲイン制御データの下位4
ビットの値mが15、繰返し回数k=4、入力されるP
(n)とP(n+1)との差をΔとする。すると、1回
目のフィードバック(k=1)の結果は、P(n)+Δ
/2となる。2回目のフィードバック(k=2)の結果
は、P(n)+Δ/2+Δ/22 となる。3回目のフィ
ードバック(k=3)の結果は、P(n)+Δ/2+Δ
/22 +Δ/23 となる。4回目のフィードバック(k
=4)の結果は、P(n)+Δ/2+Δ/22 +Δ/2
3 +Δ/24 となる。さらに、最小間隔の中点をとるた
めに、Δ/25 (本例では1/32)を加える。
(n)+(m/2k +Δ/2k+1 )・{P(n+1)−
P(n)}となる。本例ではP(n)+Δ/2+Δ/2
2 +Δ/23 +Δ/24 +Δ/25 =P(n)+(15
/16+1/32)・Δとなる。なお、1/32は最小
間隔の中点をとるためのものであるため、必ずしも加え
なくても良い。
タルAGC用リニアライザを用いれば、フィードバック
処理を繰返すことにより、LSI化に際しチップ面積は
増大せず、消費電流の増大を招く乗算器が不要であり、
簡単な加算器及びシフト回路のみで実現できるので、低
消費電力で回路規模の小さい携帯端末を提供することが
できる。
ライザを用いれば、広いダイナミックレンジに渡って精
度の良い線形性をもったAGCアンプを提供することが
できるので、電力制御がシステム容量に与える影響の大
きいCDMAシステムであっても適した移動体端末を提
供することができる。更に、本発明のディジタルAGC
用リニアライザを用いれば、低価格で線形性の悪い低品
質な可変利得素子を用いても、広範囲に渡って精度よく
線形化することができるので、低価格化を考慮し携帯電
話端末に適したAGCアンプを提供することができる。
ライザを用いれば、線形性の悪い低消費電力型の可変利
得素子を用いても、広範囲に渡って精度の良い線形化さ
れた制御を行うことができるので使用時間の長い低消費
電力に適した携帯電話端末を実現することができる。
及び図5を用いて説明する。本実施形態は、動作温度に
よって可変利得素子の特性が変化する場合における変形
例である。
性が大きく変化する。また対象となる信号の周波数帯域
によっても特性が異なる。したがって、送信と受信と
で、AGCを通過する信号の周波数帯域が異なる場合、
個別に温度補正をかける必要がある。
加した場合が示されている。同図において、温度検出器
19から出力される温度情報は、受信用のディジタルA
GC用リニアライザ18及び送信用のディジタルAGC
用リニアライザ1に夫々入力されるものとする。
理が示されている。温度情報は一旦ラッチ回路102に
保持された後、特性ROM101に対するアドレスバス
ABの上位のアドレスとして展開される。特性ROM1
01に対するアドレスバスABの下位のアドレスは、図
2の場合と同様に、ゲイン制御データである。
せて上述の場合と同様に16分割した領域の下端及び上
端の利得を実現する制御電圧の測定データが予め記憶さ
れている。この特性ROM101に記憶されている送信
特性及び受信特性を表す複数個のデータは、予め決めら
れた間隔の複数個の温度条件及び予め決められた間隔の
複数個の希望利得入力に対する制御量を測定して得る。
したがって、この特性ROM101に対するアドレスバ
スABの上位のアドレス及び下位のアドレスを与えるこ
とによって、上述の場合と同様にその温度に合わせた補
間データが出力される。
タ12、4によってアナログ電圧値に変換され、この変
換されたアナログ電圧値によってAGCアンプ11及び
5の制御を行っている。なお、受信用のディジタルAG
C用リニアライザ18と送信用のディジタルAGC用リ
ニアライザ1とは、特性ROMの記憶内容を除き、同じ
回路を使用して構成するものとする。
タルAGC用リニアライザを用いれば、上述した実施形
態の場合と同様に、LSI化に際しチップ面積は増大せ
ず、消費電流の増大を招く乗算器が不要であり、簡単な
加算器及びシフト回路のみで実現できるので、低消費電
力で回路規模の小さい携帯端末を提供することができ
る。さらに本実施形態においては、動作温度によって可
変利得素子の特性が変化しても広範囲に渡って精度の良
い線形化された制御を行うことができるので、使用時間
の長い低消費電力に適した携帯電話端末を実現すること
ができる。
ステム容量に与える影響が大きく、システム性能を最大
限に引き出す上で、重要なファクタを握る線形精度の良
いAGCアンプを本発明により実現することができる。
で線形性の悪い低品質な可変利得素子を用いても、広い
ダイナミックレンジに渡って精度良く線形化することが
できるので、低価格化を考慮した携帯電話端末に適用し
たAGCアンプを実現することができる。
線形性の悪い低消費電力型の可変利得素子を用いても、
広い範囲に亘って精度の良い線形化された制御を行うこ
とができるので、使用時間の長い低消費電力に適した携
帯電話端末等の無線分野で使用される自動利得制御回路
において、広いダイナミックレンジに渡って精度の良い
線形性をもったディジタル自動利得制御用リニアライザ
及びこれを用いたディジタル自動利得制御回路を実現す
ることができる。
態様をとりうる。
が制御された受信信号に対して逆拡散処理を行うように
したことを特徴とする請求項6記載のディジタル自動利
得制御回路。
理を行った後、前記可変利得制御素子によって前記利得
を制御するようにしたことを特徴とする請求項7記載の
ディジタル自動利得制御回路。
ることを特徴とする請求項8記載のディジタル自動利得
制御回路。
算器及びシフト回路のみで逐次処理を行って中点を算出
するリニアライザを採用することにより、集積化に際し
チップ面積は増大せず、消費電流の増大を招く乗算器が
不要であり、簡単な回路構成でディジタル自動利得制御
回路を実現できるという効果がある。
C用リニアライザの構成を示すブロック図である。
すブロック図である。
ンとの関係を示す図である。
C用リニアライザの構成を示すブロック図である。
すブロック図である。
Claims (8)
- 【請求項1】 利得を自動的に制御するための可変利得
制御素子を、入力ディジタルデータを変換したアナログ
信号によって制御するためのディジタル自動利得制御用
リニアライザであって、前記ディジタルデータを構成す
る上位複数ビットによって表現することのできる2値デ
ータの範囲のうちの上端に相当する上端データと下端に
相当する下端データとを出力するメモリと、前記上端デ
ータ及び前記下端データのいずれか一方のデータと他方
のデータとの平均値を算出しこの算出された平均値を前
記他方のデータとして平均値算出を所定回数繰返す平均
値算出手段とを含み、前記ディジタルデータのうち前記
上位複数ビットを除く下位ビットの値に対応する回数だ
け前記平均値算出手段における平均値算出を繰返し、前
記平均値算出手段によって算出される平均値に応じて前
記可変利得制御素子を制御するようにしたことを特徴と
するディジタル自動利得制御用リニアライザ。 - 【請求項2】 前記平均値算出手段によって算出される
平均値をアナログ信号に変換した変換結果に応じて前記
可変利得制御素子を制御するようにしたことを特徴とす
る請求項1記載のディジタル自動利得制御用リニアライ
ザ。 - 【請求項3】 前記平均値算出手段は、第1及び第2の
ラッチ回路と、これらラッチ回路のラッチ出力を加算す
る加算器と、この加算出力の1/2の値を算出する1/
2算出手段と、この算出結果と前記上端データとを択一
的に前記第1のラッチ回路に入力せしめる第1のセレク
タと、前記算出結果と前記下端データとを択一的に前記
第2のラッチ回路に入力せしめる第2のセレクタとを含
み、前記第1及び第2のセレクタのいずれか一方におい
て前記算出結果を選択し続けることによって前記平均値
算出を所定回数繰返すことを特徴とする請求項1又は2
記載のディジタル自動利得制御用リニアライザ。 - 【請求項4】 前記入力ディジタルデータは、制御すべ
き利得に対応するデータであることを特徴とする請求項
1〜3のいずれかに記載のディジタル自動利得制御用リ
ニアライザ。 - 【請求項5】 前記入力ディジタルデータは、周囲の温
度に対応するデータであることを特徴とする請求項1〜
3のいずれかに記載のディジタル自動利得制御用リニア
ライザ。 - 【請求項6】 請求項1〜5のいずれかに記載のディジ
タル自動利得制御用リニアライザによって受信利得が制
御される可変利得制御素子を含む自動利得制御ループを
有することを特徴とするディジタル自動利得制御回路。 - 【請求項7】 請求項1〜5のいずれかに記載のディジ
タル自動利得制御用リニアライザによって送信利得が制
御される可変利得制御素子を含む自動利得制御ループを
有することを特徴とするディジタル自動利得制御回路。 - 【請求項8】 前記自動利得制御ループはループフィル
タを有し、このフィルタの出力を前記ディジタル自動利
得制御用リニアライザの入力としたことを特徴とする請
求項6又は7記載のディジタル自動利得制御回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16122698A JP3314723B2 (ja) | 1998-06-10 | 1998-06-10 | ディジタル自動利得制御用リニアライザ及びこれを用いたディジタル自動利得制御回路 |
GB9913215A GB2338361B (en) | 1998-06-10 | 1999-06-07 | Digital automatic gain control linearizer and digital automatic gain control circuit using the same |
US09/327,260 US6553084B1 (en) | 1998-06-10 | 1999-06-07 | Digital automatic gain control linearizer and digital automatic gain control circuit using the same |
KR1019990021500A KR100314334B1 (ko) | 1998-06-10 | 1999-06-10 | 디지털 자동 이득 제어용 리니어라이저 및 이것을 이용한 디지털 자동 이득 제어 회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16122698A JP3314723B2 (ja) | 1998-06-10 | 1998-06-10 | ディジタル自動利得制御用リニアライザ及びこれを用いたディジタル自動利得制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11355078A true JPH11355078A (ja) | 1999-12-24 |
JP3314723B2 JP3314723B2 (ja) | 2002-08-12 |
Family
ID=15731036
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16122698A Expired - Fee Related JP3314723B2 (ja) | 1998-06-10 | 1998-06-10 | ディジタル自動利得制御用リニアライザ及びこれを用いたディジタル自動利得制御回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6553084B1 (ja) |
JP (1) | JP3314723B2 (ja) |
KR (1) | KR100314334B1 (ja) |
GB (1) | GB2338361B (ja) |
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- 1999-06-07 US US09/327,260 patent/US6553084B1/en not_active Expired - Lifetime
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JP3314723B2 (ja) | 2002-08-12 |
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Legal Events
Date | Code | Title | Description |
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