JP2003142586A

JP2003142586A - ノイズ検出装置および半導体集積回路

Info

Publication number: JP2003142586A
Application number: JP2001335287A
Authority: JP
Inventors: Juichi Kasai; 重一笠井
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2001-10-31
Filing date: 2001-10-31
Publication date: 2003-05-16
Anticipated expiration: 2021-10-31
Also published as: JP3925160B2

Abstract

(57)【要約】【課題】ノイズを検出するための専用のパッドを除去
した場合においても、半導体集積回路に直接プローブ針
を当てることなく、半導体集積回路内で発生するノイズ
を検出する。【解決手段】リング発振器または電圧制御発振器から
なる発振器２をデジタル回路とアナログ回路が混在する
半導体集積回路１に設け、発振器２からのジッタ値をジ
ッタ測定回路３で測定することにより、デジタル回路の
オン・オフに起因する基板電流を捕らえる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ノイズ検出装置お
よび半導体集積回路に関し、特に、デジタル・アナログ
混在の半導体集積回路に適用して好適なものである。

【０００２】

【従来の技術】デジタル・アナログ混在の半導体集積回
路では、デジタル回路で発生するノイズはアナログ回路
の精度に影響を与える。このため、デジタル・アナログ
混在の半導体集積回路の量産前に、ノイズ検出回路を用
いてデジタル回路で発生するノイズの評価が行なわれて
いた。ここで、従来のデジタル・アナログ混在の半導体
集積回路では、半導体集積回路内に発生するノイズを検
出するため、半導体集積回路が形成されている半導体基
板上に専用のパッドを設けるか、または半導体集積回路
に直接プローブ針を当てる方法が用いられていた。

【０００３】なお、従来のノイズの測定方法としては、
例えば、信学技報ＩＤＣ９３−５９（１９９３−０７）
ｐｐ．３１に記載されているように、電圧比較器による
方法が知られている。

【０００４】

【発明が解決しようとする課題】しかしながら、ノイズ
を検出するための専用のパッドを半導体基板上に設ける
方法では、パッドを形成するための領域が別途必要にな
り、チップサイズが大きくなるという問題があった。ま
た、ノイズを検出するためのパッドの面積が大きい場合
には、パッド自体が持つ寄生容量によってノイズが吸収
され、ノイズの測定ができなくなるという問題もあっ
た。

【０００５】一方、半導体集積回路に直接プローブ針を
当てる方法では、パッケージに封止されたものや、フリ
ップチップなどでは、ノイズの測定ができなくなるとい
う問題があった。そこで、本発明の目的は、ノイズを検
出するための専用のパッドを除去した場合においても、
半導体集積回路に直接プローブ針を当てることなく、半
導体集積回路内で発生するノイズを検出することが可能
なノイズ検出装置および半導体集積回路を提供すること
である。

【０００６】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１記載のノイズ検出装置によれば、デジ
タル回路とアナログ回路が混在して半導体基板上に形成
された半導体集積回路と、前記半導体基板を共有する発
振器と、前記発振器の出力のジッタ値を測定するジッタ
測定回路とを備えることを特徴とする。これにより、発
振器の出力のジッタ値を測定するだけで、デジタル回路
のオン・オフに起因する基板電流を捕らえることがで
き、半導体集積回路で発生するノイズを検出するため
に、半導体集積回路に直接プローブ針を当てる必要がな
くなるとともに、ノイズを検出するための専用のパッド
を設ける必要がなくなる。

【０００７】このため、チップサイズの増大を抑えつ
つ、半導体集積回路をパッケージに封止した状態で半導
体集積回路の評価を行なうことが可能となり、評価を効
率よく行なうことが可能となる。また、請求項２記載の
ノイズ検出装置によれば、前記発振器は、リング発振器
または電圧制御発振器であることを特徴とする。これに
より、デジタル回路のオン・オフに起因する基板電流が
半導体基板内に伝播すると、リング発振器または電圧制
御発振器を構成するトランジスタのしきい値を変動させ
て、このトランジスタの信号伝播時間を変化させ、発振
器にジッタを発生させることができる。

【０００８】このため、リング発振器または電圧制御発
振器の出力のジッタ値を測定するだけで、デジタル回路
のオン・オフに起因する基板電流を捕らえることがで
き、半導体集積回路で発生するノイズを間接的に検出す
ることが可能となる。また、請求項３記載の半導体集積
回路によれば、デジタル回路とアナログ回路とが混在し
て形成された半導体基板と、前記半導体基板に形成さ
れ、前記デジタル回路で発生するノイズを検出する発振
器とを備えることを特徴とする。

【０００９】これにより、発振器の出力のジッタ値を測
定するだけで、デジタル回路のオン・オフに起因する基
板電流を捕らえることができ、半導体集積回路で発生す
るノイズを検出するために、半導体基板に直接プローブ
針を当てて基板電流を測定する必要がなくなり、半導体
集積回路をパッケージに封止した状態で半導体集積回路
の評価を行なうことが可能となる。また、発振器の外部
出力端子を介してノイズを検出することが可能となり、
ノイズを検出するための専用のパッドを設ける必要がな
くなることから、チップサイズの増大を抑制することが
可能となる。

【００１０】また、請求項４記載の半導体集積回路によ
れば、前記発振器は、リング発振器または電圧制御発振
器であることを特徴とする。これにより、デジタル回路
のオン・オフに起因する基板電流が半導体基板内に伝播
すると、リング発振器または電圧制御発振器を構成する
トランジスタのしきい値を変動させて、このトランジス
タの信号伝播時間を変化させ、発振器にジッタを発生さ
せることができる。

【００１１】このため、リング発振器または電圧制御発
振器の出力のジッタ値を測定するだけで、デジタル回路
のオン・オフに起因する基板電流を捕らえることがで
き、半導体集積回路で発生するノイズを間接的に検出す
ることが可能となる。また、請求項５記載の半導体集積
回路によれば、前記発振器は、前記アナログ回路と電源
配線を共有することを特徴とする。これにより、半導体
集積回路の電源配線を発振器に流用した場合において
も、デジタル回路の電源配線からの余計なノイズの混入
を抑制しつつ、デジタル回路のオン・オフに起因する基
板電流を発振器で捕らえることが可能となる。

【００１２】このため、デジタル回路で発生するノイズ
の検出機能を半導体集積回路に設けた場合においても、
ノイズの検出精度を劣化させることなく、チップサイズ
の増大を抑制することができる。また、請求項６記載の
半導体集積回路によれば、前記発振器は、ドライバ回路
を介して外部出力端子に接続されることを特徴とする。
これにより、発振器からの出力信号が小さい場合におい
ても、ジッタ測定回路を駆動するために必要なパワーを
得ることができる。

【００１３】また、請求項７記載の半導体集積回路によ
れば、前記ドライバ回路は、前記アナログ回路の出力回
路と外部出力端子を共有することを特徴とする。これに
より、ノイズの検出信号を外部に出力するための専用の
パッドを除去することが可能となり、ノイズ検出機能を
半導体集積回路に付加した場合においても、チップサイ
ズの増大を抑制することができる。また、請求項８記載
の半導体集積回路によれば、前記発振器および前記ドラ
イバ回路の動作を制御する制御回路をさらに備えること
を特徴とする。

【００１４】これにより、半導体集積回路の様々の場所
に発振器を設けた場合においても、必要に応じて特定の
発振器のみを動作させることが可能となる。このため、
基板電流による雑音の程度や伝播経路が半導体集積回路
内で一様でない場合においても、基板電流による雑音を
確実に捕らえることができ、デジタル回路で発生するノ
イズの検出精度を向上させることが可能となる。また、
請求項９記載の半導体集積回路によれば、前記制御回路
は、外部入力信号またはその組み合わせに基づいて、前
記発振器および前記ドライバ回路の動作を制御すること
を特徴とする。

【００１５】これにより、アナログ回路または発振器を
切り替えて動作させることが可能となり、アナログ回路
の電源パットを発振器の電源パットに流用した場合にお
いても、アナログ回路および発振器をそれぞれ別個に動
作させることが可能となる。また、請求項１０記載の半
導体集積回路によれば、前記デジタル回路の論理回路を
修正する場合に際して、前記ドライバ回路に接続される
メタル配線またはコンタクトの位置を変更することによ
って、該ドライバ回路または発振器の全部または一部を
デジタル回路の修正に供することが可能であることを特
徴とする。

【００１６】これにより、半導体集積回路において、半
導体集積回路内に形成された論理回路に不具合がある場
合、マスク変更を行なうだけで、論理回路を修正するこ
とが可能となる。また、請求項１１記載の半導体集積回
路によれば、前記発振器または前記ドライバ回路に接続
されるメタル配線またはコンタクトの位置の変更によ
り、前記発振器が不活性状態にされることを特徴とす
る。

【００１７】これにより、半導体集積回路で発生するノ
イズの評価が終わったために、半導体集積回路の量産段
階に移行した場合においても、マスク変更を行なうだけ
で、不要となった発振器を不活性状態にすることがで
き、消費電力の低減や誤動作の防止を図ることができ
る。また、請求項１２記載の半導体集積回路によれば、
前記発振器は、前記デジタル回路のレイアウト領域の内
部またはその周辺の空き領域に配置されていることを特
徴とする。

【００１８】これにより、半導体集積回路で発生するノ
イズを検出するために、発振器を設けた場合において
も、チップサイズの増大を抑制することができる。ま
た、請求項１３記載の半導体集積回路によれば、前記発
振器の発振周波数を制御する電圧が入力されるトランジ
スタのチャネルの導電型は、前記半導体基板の導電型と
逆であることを特徴とする。これにより、基板電流によ
るノイズの伝播がウエル分離により遮蔽されることを防
止して、基板電流の伝播をトランジスタに効率よく作用
させることが可能となり、半導体集積回路で発生するノ
イズを発振器で効率よく検出することが可能となる。

【００１９】

【発明の実施の形態】以下、本発明の実施形態に係るノ
イズ検出回路および半導体集積回路について図面を参照
しながら説明する。図１は、本発明の一実施形態に係る
ノイズ検出回路の構成を示すブロック図である。図１に
おいて、半導体集積回路１には、デジタル回路とアナロ
グ回路が混在して設けられるとともに、デジタル回路の
オン・オフに起因する基板電流をジッタとして検出する
発振器２が設けられている。

【００２０】また、半導体集積回路１には、発振器２の
発振周波数を制御するための制御電圧を入力する制御入
力端子ＶＣおよび発振器２の動作を制御するための信号
を入力するイネーブル端子ＥＮが設けられている。ま
た、発振器２の外部出力端子はジッタ測定装置３に接続
されている。そして、半導体集積回路１で発生するノイ
ズを検出する場合、半導体集積回路１に設けられたデジ
タル回路を動作させるとともに、イネーブル端子ＥＮを
介してイネーブル信号を供給するとともに、制御入力端
子ＶＣを介して制御電圧を入力し、発振器２を所定の周
波数で発振させる。

【００２１】ここで、発振器２は、リング発振器または
電圧制御発振器からなり、デジタル回路でスイッチング
動作が行われると、デジタル回路を構成するＭＯＳトラ
ンジスタのソース−ドレイン間を貫通電流が流れ、この
貫通電流の一部は基板電流になる。この基板電流は半導
体基板内を伝播し、発振器２を構成するトランジスタの
しきい値を変動させて、このトランジスタの信号伝播時
間を変化させ、発振器２にジッタが発生する。

【００２２】このため、発振器２のジッタ値をジッタ測
定装置３で測定することにより、デジタル回路のオン・
オフに起因する基板電流を捕らえることができ、半導体
集積回路１で発生するノイズを間接的に検出することが
可能となる。図２は、本発明の第１実施形態に係る半導
体集積回路の概略構成を示す上面図である。図２におい
て、半導体基板上には半導体集積回路１１が形成され、
半導体集積回路１１には、デジタル回路１２およびアナ
ログ回路１３が設けられるとともに、デジタル回路１２
およびアナログ回路１３の周囲には、ワイヤーボンディ
ングを行なうためのボンディングパッド１５が配置され
ている。

【００２３】また、デジタル回路１２内には、リング発
振器または電圧制御発振器からなる発振器１４ａ〜１４
ｃが、ノイズ検出回路として設けられている。なお、発
振器１４ａ〜１４ｃは、デジタル回路１２のレイアウト
領域の内部またはその周辺の空き領域に配置することが
好ましく、これにより、半導体集積回路１１内に発振器
１４ａ〜１４ｃを設けた場合においても、チップサイズ
の増大を抑制することができる。

【００２４】ここで、発振器１４ａ〜１４ｃからの出力
信号はボンディングパッド１５を介して外部に取り出さ
れ、発振器１４ａ〜１４ｃのジッタ値を測定することに
より、デジタル回路１２のオン・オフに起因する基板電
流を捕らえることができる。このため、半導体集積回路
１１で発生するノイズを検出するために、半導体集積回
路１１に直接プローブ針を当てる必要がなくなり、半導
体集積回路１１をパッケージに封止した状態でノイズを
測定することが可能となる。

【００２５】また、アナログ回路１３への入出力を行な
うために設けられているボンディングパッド１５を、発
振器１４ａ〜１４ｃへの入出力を行なうために流用する
ことにより、発振器１４ａ〜１４ｃへの入出力を行なう
ため専用のボンディングパッドを設ける必要がなくな
り、半導体集積回路１１内に発振器１４ａ〜１４ｃを設
けた場合においても、チップサイズの増大を抑制するこ
とができる。図３は、本発明の一実施形態に係る発振器
の出力部分の構成を示すブロック図である。

【００２６】図３において、半導体集積回路には、リン
グ発振器または電圧制御発振器からなる発振器２１およ
びドライバ２２が設けられ、発振器２１はドライバ２２
を介して半導体集積回路上に設けられた外部出力端子Ｏ
ＵＴに接続される。また、発振器２１の発振周波数を制
御するための制御電圧を入力する制御入力端子ＶＣが発
振器２１に接続されるとともに、イネーブル信号を入力
するイネーブル端子ＥＮが発振器２１およびドライバ２
２に設けられている。

【００２７】そして、半導体集積回路で発生するノイズ
を検出する場合、半導体集積回路に設けられたデジタル
回路を動作させるとともに、イネーブル端子ＥＮを介し
てイネーブル信号を発振器２１およびドライバ２２に供
給するとともに、制御入力端子ＶＣを介して制御電圧を
入力し、発振器２１を所定の周波数で発振させる。そし
て、この発振器２１からの出力は、ドライバ２２を介し
て外部出力端子ＯＵＴから出力される。

【００２８】これにより、発振器２１からの出力信号が
小さい場合においても、ジッタ測定回路を駆動するため
に必要なパワーを外部出力端子ＯＵＴから取り出すこと
ができる。図４は、本発明の第２実施形態に係る半導体
集積回路の概略構成を示す上面図である。図４におい
て、半導体基板上には半導体集積回路が形成され、半導
体集積回路には、デジタル回路２２およびアナログ回路
２３が設けられるとともに、デジタル回路２２およびア
ナログ回路２３の周囲には、デジタル回路２２用のＶＤ
Ｄ電源パッド２５ａならびにＶＳＳ電源パッド２５ｂお
よびアナログ回路２３用のＶＤＤ電源パッド２５ｃなら
びにＶＳＳ電源パッド２５ｄが配置されている。なお、
図４の例では、説明に不要なボンディングパットは省略
した。

【００２９】また、デジタル回路２２内には、リング発
振器または電圧制御発振器からなる発振器２４ａ〜２４
ｃが、ノイズ検出回路として設けられている。ここで、
アナログ回路２３用のＶＤＤ電源パッド２５ｃおよびＶ
ＳＳ電源パッド２５ｄは、アナログ回路２３の電源配線
２６に接続され、この電源配線２６によりアナログ回路
２３に電源電圧が供給される。また、アナログ回路２３
の電源配線２６は、デジタル回路２２側にも延伸され、
発振器２４ａ〜２４ｃの電源電圧は、このアナログ回路
２３の電源配線２６から供給される。

【００３０】そして、デジタル回路２２のオン・オフに
起因する基板電流を捕らえる場合、デジタル回路２２を
動作させるとともに、アナログ回路２３の動作をディゼ
ーブルし、アナログ回路２３用のＶＤＤ電源パッド２５
ｃおよびＶＳＳ電源パッド２５ｄを介し、発振器２４ａ
〜２４ｃに電源電圧を供給することにより、発振器２４
ａ〜２４ｃを動作させる。これにより、デジタル回路２
２の電源配線からの不要なノイズの混入を防止しつつ、
アナログ回路２３用のＶＤＤ電源パッド２５ｃおよびＶ
ＳＳ電源パッド２５ｄを発振器２４ａ〜２４ｃに流用す
ることができ、測定精度を損なうことなく、チップサイ
ズを小型化することができる。

【００３１】なお、アナログ回路２３の動作をディゼー
ブルする方法としては、例えば、「特定のパターンで論
理信号を入力する方法」、「特定のパッドに対して通常
の入力レベル以上の電圧をかける方法」など、半導体集
積回路のテストモードへの切り替え技術を適用すること
ができる。図５は、本発明の第３実施形態に係る半導体
集積回路の概略構成を示す上面図である。

【００３２】図５において、半導体基板上には半導体集
積回路が形成され、半導体集積回路には、デジタル回路
３２およびアナログ回路３３が設けられるとともに、デ
ジタル回路３２およびアナログ回路３３の周囲には、デ
ジタル回路３２用のＶＤＤ電源パッド３５ａならびにＶ
ＳＳ電源パッド３５ｂ、アナログ回路３３用のＶＤＤ電
源パッド３５ｃならびにＶＳＳ電源パッド３５ｄおよび
アナログ回路３３の入出力信号用のボンディングパット
３５ｅ〜３５ｆが設けられている。

【００３３】なお、図５の例では、説明に不要なボンデ
ィングパットは省略した。また、デジタル回路３２内に
は、リング発振器または電圧制御発振器からなる発振器
３４ａ〜３４ｃが、ノイズ検出回路として設けられてい
る。ここで、アナログ回路３３用のＶＤＤ電源パッド３
５ｃおよびＶＳＳ電源パッド３５ｄは、アナログ回路３
３の電源配線３６に接続され、この電源配線３６により
アナログ回路３３に電源電圧が供給される。

【００３４】また、アナログ回路３３の電源配線３６
は、デジタル回路３２側にも延伸され、発振器３４ａ〜
３４ｃの電源電圧は、このアナログ回路３３の電源配線
３６から供給される。そして、デジタル回路３２のオン
・オフに起因する基板電流を捕らえる場合、例えば、発
振器３４ａ〜３４ｃの発振周波数を制御するための制御
電圧を入力する制御入力端子ＶＣとして、ボンディング
パット３５ｅを割り当て、発振器３４ａ〜３４ｃの動作
を制御するための信号を入力するイネーブル端子ＥＮと
して、ボンディングパット３５ｆを割り当て、発振器３
４ａ〜３４ｃからの信号を外部に出力するための外部出
力端子ＯＵＴとして、ボンディングパット３５ｇを割り
当てる。

【００３５】また、発振器３４ａ〜３４ｃを独立して動
作させる場合、例えば、発振器３４ａ〜３４ｃの動作を
制御するための２ビット分の信号を入力するイネーブル
端子ＥＮとして、２つのボンディングパット３５ｅ、３
５ｆを割り当て、発振器３４ａ〜３４ｃからの信号を外
部に出力するための外部出力端子ＯＵＴとして、ボンデ
ィングパット３５ｇを割り当てる。そして、ボンディン
グパット３５ｅ、３５ｆを介してイネーブル信号を発振
器３４ａ〜３４ｃに供給することにより、発振器３４ａ
〜３４ｃのうちの１つを選択して動作させ、選択された
発振器３４ａ〜３４ｃからの出力信号を、ボンディング
パット３５ｇを介して取り出す。

【００３６】これにより、基板電流による雑音の程度や
伝播経路が半導体集積回路内で一様でない場合において
も、基板電流による雑音を発振器３４ａ〜３４ｃで確実
に捕らえることができ、ボンディングパッドの個数を増
加させることなく、デジタル回路３２で発生するノイズ
の検出精度を向上させることが可能となる。図６は、本
発明の一実施形態に係る発振器の制御回路の構成を示す
図である。なお、この制御回路は、リング発振器の第１
段目のインバータをＮＡＮＤ回路に変更したものであ
る。

【００３７】図６において、リング発振器として、ＮＡ
ＮＤ回路ＮＡ１およびインバータＩＶ１〜ＩＶｎが奇数
個分だけ直列接続され、最終段のインバータＩＶｎの出
力は外部出力端子ＯＵＴに接続されるとともに、ＮＡＮ
Ｄ回路ＮＡ１の一方の入力にフィードバックされてい
る。また、ＮＡＮＤ回路ＮＡ１の他方の入力には、イネ
ーブル端子ＥＮが接続されている。そして、リング発振
器を動作させる場合、イネーブル端子ＥＮを介してイネ
ーブル信号を入力し、リング発振器を停止させる場合、
イネーブル端子ＥＮからのイネーブル信号の入力を停止
する。

【００３８】このため、イネーブル信号をリング発振器
に入力するだけで、リング発振器の動作を制御すること
が可能となり、リング発振器を半導体集積回路内に複数
設けた場合においても、リング発振器を個別に動作させ
ることが可能となり、デジタル回路で発生するノイズの
検出精度を向上させることが可能となる。なお、図６の
実施形態では、リング発振器を個別に動作させるため
に、リング発振器の第１段目のインバータをＮＡＮＤ回
路に変更する方法について説明したが、複数のイネーブ
ル端子をバイナリ入力と見立てて、それぞれのリング発
振器または電圧制御発振器にイネーブル信号を分配する
ためのデコータ回路を設けるようにしてもよい。

【００３９】図７は、本発明の一実施形態に係る発振器
の不活性状態への変更方法を示す図である。なお、図７
（ａ）はマスク交換前、図７（ｂ）はマスク交換後の回
路構成を示す。図７（ａ）において、デジタル回路で発
生するノイズを検出するために、半導体集積回路内には
リング発振器が設けられ、リング発振器として、ＮＡＮ
Ｄ回路ＮＡ１およびインバータＩＶ１〜ＩＶｎが奇数分
だけ直列接続されている。

【００４０】そして、最終段のインバータＩＶｎの出力
は外部出力端子ＯＵＴに接続されるとともに、ＮＡＮＤ
回路ＮＡ１の一方の入力にフィードバックされ、ＮＡＮ
Ｄ回路ＮＡ１の他方の入力には、イネーブル端子ＥＮが
接続されている。ここで、デジタル回路で発生するノイ
ズの評価が終了し、半導体集積回路の量産段階に入る場
合、不要となった発振器による消費電力の増大や誤動作
の防止を図るため、発振器を不活性状態にすることが好
ましい。

【００４１】このため、半導体集積回路の量産段階で
は、メタル配線またはコンタクトのフォトマスクを入れ
替えることにより、図７（ｂ）に示すように、イネーブ
ル端子ＥＮに接続されていたＮＡＮＤ回路ＮＡ１の入力
端子をＶＳＳ電源端子またはＶＤＤ電源端子に接続す
る。これにより、ＮＡＮＤ回路ＮＡ１からの出力を常に
オフ状態にすることができ、リング発振器を不活性状態
にすることができる。

【００４２】また、半導体集積回路の中で、特に、論理
回路に不具合が見つかった場合、メタル配線またはコン
タクトのフォトマスクを入れ替えて、配線の接続を変更
することにより、論理回路の修正を行なうようにしても
よい。例えば、半導体集積回路の中に、予備の論理回路
を予め配置しておき、必要に応じて上層のメタル配線ま
たはコンタクトの変更を行なうことにより、回路の変更
を行なうことができる。

【００４３】図８は、本発明の一実施形態に係る電圧制
御発振器の構成方法を示す図である。図８において、Ｐ
型半導体基板上には、ＰチャネルＭＯＳトランジスタＰ
０〜Ｐｎ、Ｐ１’〜Ｐｎ’（ただし、ｎは奇数）および
ＮチャネルＭＯＳトランジスタＮ０〜Ｎｎ、Ｎ１’〜Ｎ
ｎ’が形成されている。そして、ＰチャネルＭＯＳトラ
ンジスタＰ０およびＮチャネルＭＯＳトランジスタＮ０
は互いに直列に接続され、ＰチャネルＭＯＳトランジス
タＰ１〜Ｐｎ、Ｐ１’〜Ｐｎ’およびＮチャネルＭＯＳ
トランジスタＮ１〜Ｎｎ、Ｎ１’〜Ｎｎ’はそれぞれ互
いに直列に接続されている。

【００４４】また、ＰチャネルＭＯＳトランジスタＰ０
〜Ｐｎのゲートは、ＰチャネルＭＯＳトランジスタＰ０
とＮチャネルＭＯＳトランジスタＮ０との接続点に接続
され、ＮチャネルＭＯＳトランジスタＮ０〜Ｎｎのゲー
トは、電圧制御入力端子Ｖｉｎに接続されている。さら
に、ＰチャネルＭＯＳトランジスタＰ１’〜Ｐｎ−１’
とＮチャネルＭＯＳトランジスタＮ１’〜Ｎｎ−１’と
の各接続点は、ＰチャネルＭＯＳトランジスタＰ２’〜
Ｐｎ’およびＮチャネルＭＯＳトランジスタＮ２’〜Ｎ
ｎ’の各ゲートに接続され、ＰチャネルＭＯＳトランジ
スタＰｎ’とＮチャネルＭＯＳトランジスタＮｎ’との
接続点は、外部出力端子ＯＵＴに接続されるとともに、
ＰチャネルＭＯＳトランジスタＰ１’およびＮチャネル
ＭＯＳトランジスタＮ１’のゲートにフィードバックさ
れている。

【００４５】ここで、Ｐ型半導体基板を用いた場合、Ｐ
チャネルＭＯＳトランジスタＰ０〜Ｐｎ、Ｐ１’〜Ｐ
ｎ’は、Ｐ型半導体基板に設けられたＮウェル内に形成
される。このため、Ｐ型半導体基板に流れる基板電流は
Ｎウェルにより遮蔽され、ＰチャネルＭＯＳトランジス
タＰ０〜Ｐｎ、Ｐ１’〜Ｐｎ’への基板電流の伝播が妨
げられる。このため、ＰチャネルＭＯＳトランジスタＰ
０〜Ｐｎ、Ｐ１’〜Ｐｎ’を発振器として用いた場合に
は、デジタル回路のオン・オフに起因する基板電流をジ
ッタとして検出することができなくなり、ノイズの検出
精度が悪化する。

【００４６】一方、Ｐ型半導体基板を用いた場合、Ｎチ
ャネルＭＯＳトランジスタＮ０〜Ｎｎ、Ｎ１’〜Ｎｎ’
は、Ｐ型半導体基板と素子分離されない領域に形成され
る。この結果、Ｐ型半導体基板に流れる基板電流は、Ｎ
チャネルＭＯＳトランジスタＮ０〜Ｎｎ、Ｎ１’〜Ｎ
ｎ’に直接作用して、そのしきい値を変化させることが
できる。このため、電圧制御入力端子ＶｉｎをＮチャネ
ルＭＯＳトランジスタＮ０〜Ｎｎのゲートに接続するこ
とにより、基板電流の影響を受けやすくして、デジタル
回路のオン・オフに起因するノイズの検出精度を向上さ
せることができる。

【００４７】なお、図８の実施形態では、ＰチャネルＭ
ＯＳトランジスタＰ０〜Ｐｎ、Ｐ１’〜Ｐｎ’およびＮ
チャネルＭＯＳトランジスタＮ０〜Ｎｎ、Ｎ１’〜Ｎ
ｎ’がＰ型半導体基板上に形成されている場合について
説明したが、ＰチャネルＭＯＳトランジスタＰ０〜Ｐ
ｎ、Ｐ１’〜Ｐｎ’およびＮチャネルＭＯＳトランジス
タＮ０〜Ｎｎ、Ｎ１’〜Ｎｎ’がＮ型半導体基板上に形
成されている場合には、電圧制御入力端子ＶｉｎをＰチ
ャネルＭＯＳトランジスタＰ０〜Ｐｎのゲートに接続す
る方が好ましい。

【００４８】

【発明の効果】以上説明したように、本発明によれば、
発振器の出力のジッタ値を測定するだけで、デジタル回
路のオン・オフに起因する基板電流を捕らえることがで
き、半導体集積回路で発生するノイズを検出するため
に、半導体集積回路に直接プローブ針を当てる必要がな
くなるとともに、ノイズを検出するための専用のパッド
を除去することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るノイズ検出回路の構
成を示すブロック図である。

【図２】本発明の第１実施形態に係る半導体集積回路の
概略構成を示す上面図である。

【図３】本発明の一実施形態に係る発振器の出力部分の
構成を示すブロック図である。

【図４】本発明の第２実施形態に係る半導体集積回路の
概略構成を示す上面図である。

【図５】本発明の第３実施形態に係る半導体集積回路の
概略構成を示す上面図である。

【図６】本発明の一実施形態に係る発振器の制御回路の
構成を示す図である。

【図７】本発明の一実施形態に係る発振器の不活性状態
への変更方法を示す図である。

【図８】本発明の一実施形態に係る電圧制御発振器の構
成方法を示す図である。

【符号の説明】

１、１１半導体集積回路２、１４ａ〜１４ｃ、２１、２４ａ〜２４ｃ、３４ａ〜
３４ｃ発振器３ジッタ測定装置１２、２２、３２デジタル回路１３、２３、３３アナログ回路１５、２５ａ〜２５ｄ、３５ａ〜３５ｇボンディング
パッド２２ドライバＮＡ１ＮＡＮＤ回路ＩＶ１〜ＩＶｎインバータＰ０〜Ｐｎ、Ｐ１’〜Ｐｎ’ ＰチャネルＭＯＳトラン
ジスタＮ０〜Ｎｎ、Ｎ１’〜Ｎｎ’ ＮチャネルＭＯＳトラン
ジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考） // Ｇ０１Ｒ 29/02

Claims

【特許請求の範囲】

【請求項１】デジタル回路とアナログ回路が混在して
半導体基板上に形成された半導体集積回路と、前記半導体基板を共有する発振器と、前記発振器の出力のジッタ値を測定するジッタ測定回路
とを備えることを特徴とするノイズ検出装置。
【請求項２】前記発振器は、リング発振器または電圧
制御発振器であることを特徴とする請求項１記載のノイ
ズ検出装置。
【請求項３】デジタル回路とアナログ回路とが混在し
て形成された半導体基板と、前記半導体基板に形成され、前記デジタル回路で発生す
るノイズを検出する発振器とを備えることを特徴とする
半導体集積回路。
【請求項４】前記発振器は、リング発振器または電圧
制御発振器であることを特徴とする請求項３記載の半導
体集積回路。
【請求項５】前記発振器は、前記アナログ回路と電源
配線を共有することを特徴とする請求項３または４記載
の半導体集積回路。
【請求項６】前記発振器は、ドライバ回路を介して外
部出力端子に接続されることを特徴とする請求項３〜５
のいずれか１項記載の半導体集積回路。
【請求項７】前記ドライバ回路は、前記アナログ回路
の出力回路と外部出力端子を共有することを特徴とする
請求項６記載の半導体集積回路。
【請求項８】前記発振器および前記ドライバ回路の動
作を制御する制御回路をさらに備えることを特徴とする
請求項６または７記載の半導体集積回路。
【請求項９】前記制御回路は、外部入力信号またはそ
の組み合わせに基づいて、前記発振器および前記ドライ
バ回路の動作を制御することを特徴とする請求項８記載
の半導体集積回路。
【請求項１０】前記デジタル回路の論理回路を修正す
る場合に際して、前記ドライバ回路に接続されるメタル
配線またはコンタクトの位置を変更することによって、
該ドライバ回路または発振器の全部または一部をデジタ
ル回路の修正に供することが可能であることを特徴とす
る請求項６〜９のいずれか１項記載の半導体集積回路。
【請求項１１】前記発振器または前記ドライバ回路に
接続されるメタル配線またはコンタクトの位置の変更に
より、前記発振器が不活性状態にされることを特徴とす
る請求項６〜１０のいずれか１項記載の半導体集積回
路。
【請求項１２】前記発振器は、前記デジタル回路のレ
イアウト領域の内部またはその周辺の空き領域に配置さ
れていることを特徴とする請求項３〜１１のいずれか１
項記載の半導体集積回路。
【請求項１３】前記発振器の発振周波数を制御する電
圧が入力されるトランジスタのチャネルの導電型は、前
記半導体基板の導電型と逆であることを特徴とする請求
項３〜１２のいずれか１項記載の半導体集積回路。