JPH11345948A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH11345948A JPH11345948A JP10191144A JP19114498A JPH11345948A JP H11345948 A JPH11345948 A JP H11345948A JP 10191144 A JP10191144 A JP 10191144A JP 19114498 A JP19114498 A JP 19114498A JP H11345948 A JPH11345948 A JP H11345948A
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Abstract
(57)【要約】
【課題】 半導体素子の更なる微細化及び高集積化させ
ても、ＤＲＡＭのメモリキャパシタを小さく且つ高さを
低く抑えて段差の発生を抑止しつつも、十分な蓄積容量
を確保して高い信頼性を実現する。 【解決手段】 ストレージコンタクト１２内にストレー
ジノード電極１７を立設させた後、導電性の下地膜２
１，２２を介してストレージノード電極１７の表面を覆
うようにＴａ2 Ｏ5 膜やＢａＳｒＴｉＯ3 膜、ＰＺＴ、
ＳｒＢｉ2 Ｔａ2 Ｏ 9 とＳｒＢｉ2 Ｎｂ2 Ｏ9 とを含む
超格子（いわゆるＹ−１）等の高誘電体膜１８を形成
し、高誘電体膜１８を覆う導電性の下地膜２３をを介し
てストレージコンタクト１２内を充填するようにセルプ
レート電極１９を形成する。このとき、ストレージノー
ド電極１７とセルプレート電極１９がストレージコンタ
クト１２内で容量結合するメモリキャパシタが完成す
る。
ても、ＤＲＡＭのメモリキャパシタを小さく且つ高さを
低く抑えて段差の発生を抑止しつつも、十分な蓄積容量
を確保して高い信頼性を実現する。 【解決手段】 ストレージコンタクト１２内にストレー
ジノード電極１７を立設させた後、導電性の下地膜２
１，２２を介してストレージノード電極１７の表面を覆
うようにＴａ2 Ｏ5 膜やＢａＳｒＴｉＯ3 膜、ＰＺＴ、
ＳｒＢｉ2 Ｔａ2 Ｏ 9 とＳｒＢｉ2 Ｎｂ2 Ｏ9 とを含む
超格子（いわゆるＹ−１）等の高誘電体膜１８を形成
し、高誘電体膜１８を覆う導電性の下地膜２３をを介し
てストレージコンタクト１２内を充填するようにセルプ
レート電極１９を形成する。このとき、ストレージノー
ド電極１７とセルプレート電極１９がストレージコンタ
クト１２内で容量結合するメモリキャパシタが完成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関し、例えば、ＤＲＡＭ等のメモリキ
ャパシタを有する半導体記憶装置に適用して特に好適な
ものである。
びその製造方法に関し、例えば、ＤＲＡＭ等のメモリキ
ャパシタを有する半導体記憶装置に適用して特に好適な
ものである。
【０００２】
【従来の技術】近時では、半導体素子の微細化及び高集
積化が進行している。それに伴って、代表的な半導体記
憶装置であるＤＲＡＭにおいては、そのメモリキャパシ
タの実効的なメモリセル容量を大きくするため、下部電
極（ストレージノード電極）と上部電極（セルプレート
電極）とが誘電体膜を介して対向配置されてなる、いわ
ゆるスタック型のメモリキャパシタが広く用いられてい
る。このようなメモリキャパシタでは、ストレージノー
ド電極とセルプレート電極との対向面積によりそのメモ
リセル容量が決まる。
積化が進行している。それに伴って、代表的な半導体記
憶装置であるＤＲＡＭにおいては、そのメモリキャパシ
タの実効的なメモリセル容量を大きくするため、下部電
極（ストレージノード電極）と上部電極（セルプレート
電極）とが誘電体膜を介して対向配置されてなる、いわ
ゆるスタック型のメモリキャパシタが広く用いられてい
る。このようなメモリキャパシタでは、ストレージノー
ド電極とセルプレート電極との対向面積によりそのメモ
リセル容量が決まる。
【０００３】メモリキャパシタのストレージノード電極
の表面積を稼ぐ技術としては、例えば特開平９−１７９
６８号公報に記載されているように、メモリキャパシタ
のストレージノード電極をストレージコンタクト孔の上
方で側方へ広がる形状に形成し、ストレージノード電極
のストレージコンタクト孔内を含む表面に誘電体膜を形
成し、この誘電体膜を介してストレージコンタクト孔内
でもストレージノード電極を覆うようにセルプレート電
極を形成する手法が知られている。この手法によれば、
ストレージコンタクト孔内も利用してストレージノード
電極とセルプレート電極との対向面積を増加させている
ため、メモリキャパシタの大きな容量を確保することが
できる。
の表面積を稼ぐ技術としては、例えば特開平９−１７９
６８号公報に記載されているように、メモリキャパシタ
のストレージノード電極をストレージコンタクト孔の上
方で側方へ広がる形状に形成し、ストレージノード電極
のストレージコンタクト孔内を含む表面に誘電体膜を形
成し、この誘電体膜を介してストレージコンタクト孔内
でもストレージノード電極を覆うようにセルプレート電
極を形成する手法が知られている。この手法によれば、
ストレージコンタクト孔内も利用してストレージノード
電極とセルプレート電極との対向面積を増加させている
ため、メモリキャパシタの大きな容量を確保することが
できる。
【０００４】
【発明が解決しようとする課題】しかしながら、スタッ
ク型のメモリキャパシタにおいては、半導体素子の微細
化及び高集積化が更に進むと、メモリキャパシタに求め
られる蓄積容量は変わらないままで、その占有面積は減
少することになる。この場合、ストレージノード電極と
セルプレート電極との実効的な対向面積を稼ぐために
は、ストレージノード電極の膜厚を大きくせざるを得な
い。ストレージノード電極が厚くなれば、このメモリキ
ャパシタの高さを主原因の一つとしてメモリセル部とそ
の周辺回路部との間に大きな段差が生じ、この段差に起
因して後工程におけるフォトリソグラフィーで解像不良
の発生を招来するという問題がある。
ク型のメモリキャパシタにおいては、半導体素子の微細
化及び高集積化が更に進むと、メモリキャパシタに求め
られる蓄積容量は変わらないままで、その占有面積は減
少することになる。この場合、ストレージノード電極と
セルプレート電極との実効的な対向面積を稼ぐために
は、ストレージノード電極の膜厚を大きくせざるを得な
い。ストレージノード電極が厚くなれば、このメモリキ
ャパシタの高さを主原因の一つとしてメモリセル部とそ
の周辺回路部との間に大きな段差が生じ、この段差に起
因して後工程におけるフォトリソグラフィーで解像不良
の発生を招来するという問題がある。
【０００５】特開平９−１７９６８号公報の手法におい
ては、ストレージノード電極をストレージコンタクト孔
の上方へ大きく広がる形状とすることが必須であるた
め、周辺回路部との段差の問題を避けることはできな
い。従って、この手法では将来における半導体素子の微
細化及び高集積化に十分に対応できるとは言い難く、更
なる工夫が必要となりつつある。
ては、ストレージノード電極をストレージコンタクト孔
の上方へ大きく広がる形状とすることが必須であるた
め、周辺回路部との段差の問題を避けることはできな
い。従って、この手法では将来における半導体素子の微
細化及び高集積化に十分に対応できるとは言い難く、更
なる工夫が必要となりつつある。
【０００６】そこで、本発明の目的は、近時の要求であ
る半導体素子の更なる微細化及び高集積化に応えて、キ
ャパシタを小さく且つ高さを更に低く抑えて段差の発生
を抑止しつつも、十分な蓄積容量を確保することを可能
とする半導体装置、半導体記憶装置及びその製造方法を
提供することである。
る半導体素子の更なる微細化及び高集積化に応えて、キ
ャパシタを小さく且つ高さを更に低く抑えて段差の発生
を抑止しつつも、十分な蓄積容量を確保することを可能
とする半導体装置、半導体記憶装置及びその製造方法を
提供することである。
【０００７】
【課題を解決するための手段】本発明の半導体記憶装置
は、ゲート及び一対の不純物拡散層を有するアクセスト
ランジスタと、下部電極と上部電極とが容量絶縁膜を介
して対向して容量結合するメモリキャパシタとを備えた
半導体記憶装置であって、前記下部電極は、前記アクセ
ストランジスタを覆う層間絶縁膜を穿って一方の前記不
純物拡散層と通じる開孔内で前記一方の前記不純物拡散
層上に立設され、当該下部電極の表面が高誘電体からな
る前記容量絶縁膜に覆われており、前記開孔内で前記容
量絶縁膜を介して前記上部電極と対向している。
は、ゲート及び一対の不純物拡散層を有するアクセスト
ランジスタと、下部電極と上部電極とが容量絶縁膜を介
して対向して容量結合するメモリキャパシタとを備えた
半導体記憶装置であって、前記下部電極は、前記アクセ
ストランジスタを覆う層間絶縁膜を穿って一方の前記不
純物拡散層と通じる開孔内で前記一方の前記不純物拡散
層上に立設され、当該下部電極の表面が高誘電体からな
る前記容量絶縁膜に覆われており、前記開孔内で前記容
量絶縁膜を介して前記上部電極と対向している。
【０００８】本発明の半導体記憶装置の一態様例におい
ては、前記上部電極は、前記開孔内で前記半導体基板に
対向している。
ては、前記上部電極は、前記開孔内で前記半導体基板に
対向している。
【０００９】本発明の半導体記憶装置の一態様例におい
ては、前記下部電極が、タングステン、窒化タングステ
ン、白金、窒化チタン、窒化モリブデン、炭化タングス
テン及び酸化ルテニウムから選ばれた１種を材料として
形成されたものである。
ては、前記下部電極が、タングステン、窒化タングステ
ン、白金、窒化チタン、窒化モリブデン、炭化タングス
テン及び酸化ルテニウムから選ばれた１種を材料として
形成されたものである。
【００１０】本発明の半導体記憶装置の一態様例におい
ては、前記容量絶縁膜は、強誘電体材料を含む膜であ
る。
ては、前記容量絶縁膜は、強誘電体材料を含む膜であ
る。
【００１１】本発明の半導体記憶装置の一態様例におい
ては、前記高誘電体からなる前記容量絶縁膜が、Ｔａ2
Ｏ5 、Ｂａ1-x Ｓｒx ＴｉＯ3 、ＰＺＴ、及びＳｒＢｉ
2 Ｔａ2 Ｏ9 とＳｒＢｉ2 Ｎｂ2 Ｏ9 とを含む超格子
（いわゆるＹ−１）のうちから選ばれた１種を材料とし
て形成されたものである。
ては、前記高誘電体からなる前記容量絶縁膜が、Ｔａ2
Ｏ5 、Ｂａ1-x Ｓｒx ＴｉＯ3 、ＰＺＴ、及びＳｒＢｉ
2 Ｔａ2 Ｏ9 とＳｒＢｉ2 Ｎｂ2 Ｏ9 とを含む超格子
（いわゆるＹ−１）のうちから選ばれた１種を材料とし
て形成されたものである。
【００１２】本発明の半導体記憶装置の一態様例におい
ては、前記上部電極は、タングステン及び多結晶シリコ
ンのうちから選ばれた１種を材料として形成されたもの
である。
ては、前記上部電極は、タングステン及び多結晶シリコ
ンのうちから選ばれた１種を材料として形成されたもの
である。
【００１３】本発明の半導体記憶装置の一態様例におい
ては、少なくとも、前記下部電極と前記容量絶縁膜との
間に導電性の第１の下地膜が、前記上部電極と前記容量
絶縁膜との間に導電性の第２の下地膜がそれぞれ形成さ
れている。
ては、少なくとも、前記下部電極と前記容量絶縁膜との
間に導電性の第１の下地膜が、前記上部電極と前記容量
絶縁膜との間に導電性の第２の下地膜がそれぞれ形成さ
れている。
【００１４】本発明の半導体記憶装置の一態様例におい
ては、前記開孔の内壁において、少なくとも前記半導体
基板を直接覆う導電性の第３の下地膜が形成されてい
る。
ては、前記開孔の内壁において、少なくとも前記半導体
基板を直接覆う導電性の第３の下地膜が形成されてい
る。
【００１５】本発明の半導体記憶装置の一態様例におい
ては、前記開孔の内壁において、少なくとも前記半導体
基板を直接覆う窒化膜が形成され、当該窒化膜の表面に
前記容量絶縁膜が形成されている。
ては、前記開孔の内壁において、少なくとも前記半導体
基板を直接覆う窒化膜が形成され、当該窒化膜の表面に
前記容量絶縁膜が形成されている。
【００１６】本発明の半導体記憶装置の一態様例におい
ては、少なくとも、前記下部電極と前記半導体基板との
間に導電性の第４の下地膜が形成されている。
ては、少なくとも、前記下部電極と前記半導体基板との
間に導電性の第４の下地膜が形成されている。
【００１７】本発明の半導体記憶装置は、半導体領域
と、前記半導体領域上に堆積し、当該半導体領域の表面
の一部を露出させる開孔が形成された層間絶縁膜と、前
記開孔内で前記半導体領域上に立設された第１の導電膜
と、高誘電体からなり、前記開孔内で前記第１の導電膜
を覆う容量絶縁膜と、前記容量絶縁膜と前記開孔の側壁
面との間の空隙を充填して前記開孔内で前記容量絶縁膜
を介して前記第１の導電膜を覆い、前記第１の導電膜と
容量結合するとともに、前記層間絶縁膜上に延在する第
２の導電膜とを備えている。
と、前記半導体領域上に堆積し、当該半導体領域の表面
の一部を露出させる開孔が形成された層間絶縁膜と、前
記開孔内で前記半導体領域上に立設された第１の導電膜
と、高誘電体からなり、前記開孔内で前記第１の導電膜
を覆う容量絶縁膜と、前記容量絶縁膜と前記開孔の側壁
面との間の空隙を充填して前記開孔内で前記容量絶縁膜
を介して前記第１の導電膜を覆い、前記第１の導電膜と
容量結合するとともに、前記層間絶縁膜上に延在する第
２の導電膜とを備えている。
【００１８】本発明の半導体記憶装置の一態様例におい
ては、前記第１の導電膜は、タングステン、窒化タング
ステン、白金、窒化チタン、窒化モリブデン、炭化タン
グステン及び酸化ルテニウムから選ばれた１種を材料と
して形成されたものである。
ては、前記第１の導電膜は、タングステン、窒化タング
ステン、白金、窒化チタン、窒化モリブデン、炭化タン
グステン及び酸化ルテニウムから選ばれた１種を材料と
して形成されたものである。
【００１９】本発明の半導体記憶装置の一態様例におい
ては、前記容量絶縁膜は、強誘電体材料を含む膜であ
る。
ては、前記容量絶縁膜は、強誘電体材料を含む膜であ
る。
【００２０】本発明の半導体記憶装置の一態様例におい
ては、前記容量絶縁膜は、Ｔａ2 Ｏ 5 、Ｂａ1-x Ｓｒx
ＴｉＯ3 、ＰＺＴ、及びＳｒＢｉ2 Ｔａ2 Ｏ9 とＳｒＢ
ｉ2Ｎｂ2 Ｏ9 とを含む超格子（いわゆるＹ−１）のう
ちから選ばれた１種を材料として形成されたものであ
る。
ては、前記容量絶縁膜は、Ｔａ2 Ｏ 5 、Ｂａ1-x Ｓｒx
ＴｉＯ3 、ＰＺＴ、及びＳｒＢｉ2 Ｔａ2 Ｏ9 とＳｒＢ
ｉ2Ｎｂ2 Ｏ9 とを含む超格子（いわゆるＹ−１）のう
ちから選ばれた１種を材料として形成されたものであ
る。
【００２１】本発明の半導体記憶装置の一態様例におい
ては、前記第２の導電膜は、タングステン及び多結晶シ
リコンのうちから選ばれた１種を材料として形成された
ものである。
ては、前記第２の導電膜は、タングステン及び多結晶シ
リコンのうちから選ばれた１種を材料として形成された
ものである。
【００２２】本発明の半導体記憶装置の一態様例におい
ては、少なくとも、前記下部電極と前記容量絶縁膜との
間に導電性の第１の下地膜が、前記上部電極と前記容量
絶縁膜との間に導電性の第２の下地膜がそれぞれ形成さ
れている。
ては、少なくとも、前記下部電極と前記容量絶縁膜との
間に導電性の第１の下地膜が、前記上部電極と前記容量
絶縁膜との間に導電性の第２の下地膜がそれぞれ形成さ
れている。
【００２３】本発明の半導体記憶装置の一態様例におい
ては、前記開孔の内壁において、少なくとも前記半導体
基板を直接覆う導電性の第３の下地膜が形成されてい
る。
ては、前記開孔の内壁において、少なくとも前記半導体
基板を直接覆う導電性の第３の下地膜が形成されてい
る。
【００２４】本発明の半導体記憶装置の一態様例におい
ては、前記開孔の内壁において、少なくとも前記半導体
基板を直接覆う窒化膜が形成され、当該窒化膜の表面に
前記容量絶縁膜が形成されている。
ては、前記開孔の内壁において、少なくとも前記半導体
基板を直接覆う窒化膜が形成され、当該窒化膜の表面に
前記容量絶縁膜が形成されている。
【００２５】本発明の半導体記憶装置の製造方法は、ゲ
ート及び一対の不純物拡散層を有するアクセストランジ
スタと、下部電極と上部電極とが誘電体膜を介して対向
して容量結合するメモリキャパシタとを備えた半導体記
憶装置の製造方法において、前記アクセストランジスタ
を覆う第１の絶縁膜を形成する第１の工程と、前記第１
の絶縁膜上をパターニングして、前記アクセストランジ
スタの一方の前記不純物拡散層の表面の一部を露出させ
る開孔を形成する第２の工程と、前記開孔の内壁面のみ
を覆う第２の絶縁膜を形成する第３の工程と、前記開孔
内を前記第２の絶縁膜を介して埋め込むように前記第１
の絶縁膜上に第１の導電膜を形成する第４の工程と、前
記第１の絶縁膜上の前記第１の導電膜を前記第２の絶縁
膜が露出するように除去し、前記開孔内に前記第１の導
電膜を残す第５の工程と、前記第２の絶縁膜を除去して
前記第１の導電膜と前記開孔の内壁面との間に空隙を形
成し、前記開孔内で前記一方の前記不純物拡散層上に立
設されるように前記第１の導電膜を残して下部電極を形
成する第６の工程と、前記下部電極の表面を覆うよう
に、高誘電体からなる第３の絶縁膜を形成する第７の工
程と、前記開孔内の前記空隙を埋め込むように前記第１
の絶縁膜上に第２の導電膜を形成した後、前記第２の導
電膜を加工して、前記下部電極を前記第３の絶縁膜を介
して覆うとともに前記第１の絶縁膜上で延在する上部電
極を形成する第８の工程とを有する。
ート及び一対の不純物拡散層を有するアクセストランジ
スタと、下部電極と上部電極とが誘電体膜を介して対向
して容量結合するメモリキャパシタとを備えた半導体記
憶装置の製造方法において、前記アクセストランジスタ
を覆う第１の絶縁膜を形成する第１の工程と、前記第１
の絶縁膜上をパターニングして、前記アクセストランジ
スタの一方の前記不純物拡散層の表面の一部を露出させ
る開孔を形成する第２の工程と、前記開孔の内壁面のみ
を覆う第２の絶縁膜を形成する第３の工程と、前記開孔
内を前記第２の絶縁膜を介して埋め込むように前記第１
の絶縁膜上に第１の導電膜を形成する第４の工程と、前
記第１の絶縁膜上の前記第１の導電膜を前記第２の絶縁
膜が露出するように除去し、前記開孔内に前記第１の導
電膜を残す第５の工程と、前記第２の絶縁膜を除去して
前記第１の導電膜と前記開孔の内壁面との間に空隙を形
成し、前記開孔内で前記一方の前記不純物拡散層上に立
設されるように前記第１の導電膜を残して下部電極を形
成する第６の工程と、前記下部電極の表面を覆うよう
に、高誘電体からなる第３の絶縁膜を形成する第７の工
程と、前記開孔内の前記空隙を埋め込むように前記第１
の絶縁膜上に第２の導電膜を形成した後、前記第２の導
電膜を加工して、前記下部電極を前記第３の絶縁膜を介
して覆うとともに前記第１の絶縁膜上で延在する上部電
極を形成する第８の工程とを有する。
【００２６】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第５の工程において、前記第２の
絶縁膜の一部が露出するまで化学機械研磨法により前記
第１の導電膜を研磨除去する。
様例においては、前記第５の工程において、前記第２の
絶縁膜の一部が露出するまで化学機械研磨法により前記
第１の導電膜を研磨除去する。
【００２７】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第１の導電膜は、タングステン、
窒化タングステン、白金、窒化チタン、窒化モリブデ
ン、炭化タングステン及び酸化ルテニウムから選ばれた
１種を材料として形成されたものである。
様例においては、前記第１の導電膜は、タングステン、
窒化タングステン、白金、窒化チタン、窒化モリブデ
ン、炭化タングステン及び酸化ルテニウムから選ばれた
１種を材料として形成されたものである。
【００２８】本発明の半導体記憶装置の製造方法の一態
様例においては、前記容量絶縁膜は、強誘電体材料を含
む膜である。
様例においては、前記容量絶縁膜は、強誘電体材料を含
む膜である。
【００２９】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第３の絶縁膜は、Ｔａ2 Ｏ5 、Ｂ
ａ1-x Ｓｒx ＴｉＯ3 、ＰＺＴ、及びＳｒＢｉ2 Ｔａ2
Ｏ9とＳｒＢｉ2 Ｎｂ2 Ｏ9 とを含む超格子（いわゆる
Ｙ−１）のうちから選ばれた１種を材料として形成され
たものである。
様例においては、前記第３の絶縁膜は、Ｔａ2 Ｏ5 、Ｂ
ａ1-x Ｓｒx ＴｉＯ3 、ＰＺＴ、及びＳｒＢｉ2 Ｔａ2
Ｏ9とＳｒＢｉ2 Ｎｂ2 Ｏ9 とを含む超格子（いわゆる
Ｙ−１）のうちから選ばれた１種を材料として形成され
たものである。
【００３０】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第２の導電膜は、タングステン及
び多結晶シリコンのうちから選ばれた１種を材料として
形成されたものである。
様例においては、前記第２の導電膜は、タングステン及
び多結晶シリコンのうちから選ばれた１種を材料として
形成されたものである。
【００３１】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第２の工程の後、前記第３の工程
の前に、前記開孔の内壁に前記第１の絶縁膜と材質の異
なる第４の絶縁膜を形成する第９の工程を更に有し、前
記第３の工程において、前記第４の絶縁膜を介して前記
第２の絶縁膜を形成し、前記第６の工程において、前記
第４の絶縁膜と共に前記第２の絶縁膜を除去する。
様例においては、前記第２の工程の後、前記第３の工程
の前に、前記開孔の内壁に前記第１の絶縁膜と材質の異
なる第４の絶縁膜を形成する第９の工程を更に有し、前
記第３の工程において、前記第４の絶縁膜を介して前記
第２の絶縁膜を形成し、前記第６の工程において、前記
第４の絶縁膜と共に前記第２の絶縁膜を除去する。
【００３２】本発明の半導体記憶装置の製造方法の一態
様例は、前記第３の工程の後、前記第４の工程の前に、
前記開孔内で少なくとも前記半導体基板の表面を覆うよ
うに導電性の第１の下地膜を形成する第１０の工程と、
前記第６の工程の後、前記第７の工程の前に、前記空隙
の内面を覆うように導電性の第２の下地膜を形成する第
１１の工程と、前記第７の工程の後、前記第８の工程の
前に、前記第３の絶縁膜を覆うように導電性の第３の下
地膜を形成する第１２の工程とを更に有する。
様例は、前記第３の工程の後、前記第４の工程の前に、
前記開孔内で少なくとも前記半導体基板の表面を覆うよ
うに導電性の第１の下地膜を形成する第１０の工程と、
前記第６の工程の後、前記第７の工程の前に、前記空隙
の内面を覆うように導電性の第２の下地膜を形成する第
１１の工程と、前記第７の工程の後、前記第８の工程の
前に、前記第３の絶縁膜を覆うように導電性の第３の下
地膜を形成する第１２の工程とを更に有する。
【００３３】本発明の半導体記憶装置の製造方法の一態
様例においては、前記第２の工程の後、前記第３の工程
の前に、前記開孔の内壁に前記第１の絶縁膜と材質の異
なる第４の絶縁膜を形成する第９の工程を更に有し、前
記第３の工程において、前記第４の絶縁膜を介して前記
第２の絶縁膜を形成し、前記第６の工程において、前記
第４の絶縁膜のみを前記開孔の内壁のみに残す。
様例においては、前記第２の工程の後、前記第３の工程
の前に、前記開孔の内壁に前記第１の絶縁膜と材質の異
なる第４の絶縁膜を形成する第９の工程を更に有し、前
記第３の工程において、前記第４の絶縁膜を介して前記
第２の絶縁膜を形成し、前記第６の工程において、前記
第４の絶縁膜のみを前記開孔の内壁のみに残す。
【００３４】本発明の半導体記憶装置の製造方法の一態
様例は、前記第３の工程の後、前記第４の工程の前に、
前記開孔内で少なくとも前記半導体基板の表面を覆うよ
うに導電性の第１の下地膜を形成する第１３の工程と、
前記第７の工程の後、前記第８の工程の前に、前記第３
の絶縁膜を覆うように導電性の第２の下地膜を形成する
第１４の工程とを更に有する。
様例は、前記第３の工程の後、前記第４の工程の前に、
前記開孔内で少なくとも前記半導体基板の表面を覆うよ
うに導電性の第１の下地膜を形成する第１３の工程と、
前記第７の工程の後、前記第８の工程の前に、前記第３
の絶縁膜を覆うように導電性の第２の下地膜を形成する
第１４の工程とを更に有する。
【００３５】
【作用】本発明の半導体記憶装置においては、層間絶縁
膜に形成された開孔内に下部電極（第１の導電膜）が立
設され、この下部電極を覆うように高誘電体の容量絶縁
膜が形成されている。通常、メモリセル部の周辺回路部
との段差は主に下部電極の高さに律則されるが、本発明
では下部電極が開孔内に収められており、開孔の上方に
は存しないため、十分な段差低減が図られる。更に、キ
ャパシタの容量は容量絶縁膜を介した下部電極と上部電
極（第２の導電膜）の対向面積、即ち下部電極の表面積
に依存しており、当該下部電極は開孔内に存するために
その表面積は比較的小さいが、容量絶縁膜が例えばＴａ
2 Ｏ5 やＢａＳｒＴｉＯ3 、ＰＺＴ、ＳｒＢｉ2 Ｔａ2
Ｏ9 とＳｒＢｉ2 Ｎｂ2 Ｏ9 とを含む超格子（いわゆる
Ｙ−１）の如き高誘電体からなるため、十分な容量が得
られる。
膜に形成された開孔内に下部電極（第１の導電膜）が立
設され、この下部電極を覆うように高誘電体の容量絶縁
膜が形成されている。通常、メモリセル部の周辺回路部
との段差は主に下部電極の高さに律則されるが、本発明
では下部電極が開孔内に収められており、開孔の上方に
は存しないため、十分な段差低減が図られる。更に、キ
ャパシタの容量は容量絶縁膜を介した下部電極と上部電
極（第２の導電膜）の対向面積、即ち下部電極の表面積
に依存しており、当該下部電極は開孔内に存するために
その表面積は比較的小さいが、容量絶縁膜が例えばＴａ
2 Ｏ5 やＢａＳｒＴｉＯ3 、ＰＺＴ、ＳｒＢｉ2 Ｔａ2
Ｏ9 とＳｒＢｉ2 Ｎｂ2 Ｏ9 とを含む超格子（いわゆる
Ｙ−１）の如き高誘電体からなるため、十分な容量が得
られる。
【００３６】即ち、本発明の半導体記憶装置において
は、メモリセル部の周辺回路部との段差をほぼ限界まで
大幅に低減しつつも、キャパシタの十分な容量を確保す
ることが可能となる。
は、メモリセル部の周辺回路部との段差をほぼ限界まで
大幅に低減しつつも、キャパシタの十分な容量を確保す
ることが可能となる。
【００３７】本発明の半導体記憶装置の製造方法におい
ては、層間絶縁膜となる第１の絶縁膜に形成された開孔
内に下部電極となる第１の導電膜が立設するように形成
し、この下部電極を覆うように高誘電体の容量絶縁膜を
形成する。ここで、下部電極を開孔内に立設形成する際
には、第１の絶縁膜上の第１の導電膜をエッチング等に
より除去し、開孔内のみに第１の導電膜からなる下部電
極を所定形状に自己整合的に形成するため、パターニン
グ工程が省略されることになる。
ては、層間絶縁膜となる第１の絶縁膜に形成された開孔
内に下部電極となる第１の導電膜が立設するように形成
し、この下部電極を覆うように高誘電体の容量絶縁膜を
形成する。ここで、下部電極を開孔内に立設形成する際
には、第１の絶縁膜上の第１の導電膜をエッチング等に
より除去し、開孔内のみに第１の導電膜からなる下部電
極を所定形状に自己整合的に形成するため、パターニン
グ工程が省略されることになる。
【００３８】また、本発明では下部電極を開孔内に収
め、開孔の上方には形成しないため、十分な段差低減が
図られる。更に、キャパシタの容量は容量絶縁膜となる
第３の絶縁膜を介した下部電極と第２の導電膜からなる
上部電極の対向面積、即ち下部電極の表面積に依存して
おり、当該下部電極は開孔内に存するためにその表面積
は比較的小さいが、第３の絶縁膜が例えばＴａ2 Ｏ5 や
Ｂａ1-x Ｓｒx ＴｉＯ3、ＰＺＴ、ＳｒＢｉ2 Ｔａ2 Ｏ
9 とＳｒＢｉ2 Ｎｂ2 Ｏ9 とを含む超格子（いわゆるＹ
−１）の如き高誘電体からなるため、十分な容量が得ら
れる。
め、開孔の上方には形成しないため、十分な段差低減が
図られる。更に、キャパシタの容量は容量絶縁膜となる
第３の絶縁膜を介した下部電極と第２の導電膜からなる
上部電極の対向面積、即ち下部電極の表面積に依存して
おり、当該下部電極は開孔内に存するためにその表面積
は比較的小さいが、第３の絶縁膜が例えばＴａ2 Ｏ5 や
Ｂａ1-x Ｓｒx ＴｉＯ3、ＰＺＴ、ＳｒＢｉ2 Ｔａ2 Ｏ
9 とＳｒＢｉ2 Ｎｂ2 Ｏ9 とを含む超格子（いわゆるＹ
−１）の如き高誘電体からなるため、十分な容量が得ら
れる。
【００３９】即ち、本発明においては、煩雑なパターニ
ング工程を省いて工程短縮化が図られるのみならず、メ
モリセル部の周辺回路部との段差をほぼ限界まで大幅に
低減しつつも、十分な容量が確保されたキャパシタを有
する半導体記憶装置を製造方法することが可能となる。
ング工程を省いて工程短縮化が図られるのみならず、メ
モリセル部の周辺回路部との段差をほぼ限界まで大幅に
低減しつつも、十分な容量が確保されたキャパシタを有
する半導体記憶装置を製造方法することが可能となる。
【００４０】
【発明の実施の形態】以下、本発明に係る半導体記憶装
置及びその製造方法の具体的な実施形態について、図面
を参照しながら詳細に説明する。この実施形態において
は、半導体記憶装置としてアクセストランジスタ及びメ
モリキャパシタを有し、このメモリキャパシタが実質的
にビット線の上層に形成される所謂ＣＯＢ（Capacitor
Over Bitline）構造のＤＲＡＭを例示し、その構成を製
造方法とともに説明する。図１〜図７は、この実施形態
のＤＲＡＭの製造方法を工程順に示す概略断面図であ
る。
置及びその製造方法の具体的な実施形態について、図面
を参照しながら詳細に説明する。この実施形態において
は、半導体記憶装置としてアクセストランジスタ及びメ
モリキャパシタを有し、このメモリキャパシタが実質的
にビット線の上層に形成される所謂ＣＯＢ（Capacitor
Over Bitline）構造のＤＲＡＭを例示し、その構成を製
造方法とともに説明する。図１〜図７は、この実施形態
のＤＲＡＭの製造方法を工程順に示す概略断面図であ
る。
【００４１】先ず、図１（ａ）に示すように、例えばｐ
型のシリコン半導体基板１の上に、素子分離構造として
所謂ＬＯＣＯＳ法によりフィールド酸化膜３を形成して
素子形成領域２を画定する。なお、このフィールド酸化
膜３の代わりに、フィールドシールド素子分離法によ
り、絶縁膜内に導電膜が埋設されてなり、この導電膜に
より直下のシリコン半導体基板の部位を所定電位に固定
して素子分離を行うフィールドシールド素子分離構造を
形成してもよい。また、シリコン半導体基板１にトレン
チ溝を穿ち、絶縁体を埋め込んだシャロウ・トレンチ型
素子分離構造を形成することも可能である。
型のシリコン半導体基板１の上に、素子分離構造として
所謂ＬＯＣＯＳ法によりフィールド酸化膜３を形成して
素子形成領域２を画定する。なお、このフィールド酸化
膜３の代わりに、フィールドシールド素子分離法によ
り、絶縁膜内に導電膜が埋設されてなり、この導電膜に
より直下のシリコン半導体基板の部位を所定電位に固定
して素子分離を行うフィールドシールド素子分離構造を
形成してもよい。また、シリコン半導体基板１にトレン
チ溝を穿ち、絶縁体を埋め込んだシャロウ・トレンチ型
素子分離構造を形成することも可能である。
【００４２】次いで、フィールド酸化膜３により互いに
分離されて相対的に画定された素子形成領域２のシリコ
ン半導体基板１の表面に熱酸化を施してシリコン酸化膜
を形成し、続いてＣＶＤ法により不純物がドープされた
多結晶シリコン膜を、更にこの多結晶シリコン膜上にシ
リコン酸化膜を順次堆積形成する。
分離されて相対的に画定された素子形成領域２のシリコ
ン半導体基板１の表面に熱酸化を施してシリコン酸化膜
を形成し、続いてＣＶＤ法により不純物がドープされた
多結晶シリコン膜を、更にこの多結晶シリコン膜上にシ
リコン酸化膜を順次堆積形成する。
【００４３】次いで、シリコン酸化膜、多結晶シリコン
膜及びシリコン酸化膜をフォトリソグラフィー及びそれ
に続くドライエッチングによりパターニングして、素子
形成領域２にシリコン酸化膜、多結晶シリコン膜及びシ
リコン酸化膜を電極形状に残してゲート酸化膜４、ゲー
ト電極５及びそのキャップ絶縁膜１０を形成する。
膜及びシリコン酸化膜をフォトリソグラフィー及びそれ
に続くドライエッチングによりパターニングして、素子
形成領域２にシリコン酸化膜、多結晶シリコン膜及びシ
リコン酸化膜を電極形状に残してゲート酸化膜４、ゲー
ト電極５及びそのキャップ絶縁膜１０を形成する。
【００４４】次いで、パターニングに用いたフォトレジ
ストを灰化処理して除去した後、キャップ絶縁膜１０上
を含む全面にＣＶＤ法によりシリコン酸化膜を堆積形成
し、このシリコン酸化膜の全面を異方性エッチングし
て、ゲート酸化膜４、ゲート電極５及びキャップ絶縁膜
１０の側面にのみシリコン酸化膜を残してサイドウォー
ル６を形成する。
ストを灰化処理して除去した後、キャップ絶縁膜１０上
を含む全面にＣＶＤ法によりシリコン酸化膜を堆積形成
し、このシリコン酸化膜の全面を異方性エッチングし
て、ゲート酸化膜４、ゲート電極５及びキャップ絶縁膜
１０の側面にのみシリコン酸化膜を残してサイドウォー
ル６を形成する。
【００４５】次いで、キャップ絶縁膜１０及びサイドウ
ォール６をマスクとして、ゲート電極５の両側のシリコ
ン半導体基板１の表面領域に、加速エネルギーが３０〜
１５０ｋｅＶ程度、ドーズ量が１×１０14〜１×１０15
／ｃｍ2 程度の条件でイオン注入により不純物を導入
し、ソース／ドレインとなる一対の不純物拡散層７を形
成し、ゲート電極５及び一対の不純物拡散層７を有する
アクセストランジスタを完成させる。
ォール６をマスクとして、ゲート電極５の両側のシリコ
ン半導体基板１の表面領域に、加速エネルギーが３０〜
１５０ｋｅＶ程度、ドーズ量が１×１０14〜１×１０15
／ｃｍ2 程度の条件でイオン注入により不純物を導入
し、ソース／ドレインとなる一対の不純物拡散層７を形
成し、ゲート電極５及び一対の不純物拡散層７を有する
アクセストランジスタを完成させる。
【００４６】次いで、図１（ｂ）に示すように、フィー
ルド酸化膜３を含むシリコン半導体基板１の全面にＣＶ
Ｄ法によりホウ燐酸珪酸塩ガラス（ＢＰＳＧ）等を堆積
形成し、層間絶縁膜８を形成する。
ルド酸化膜３を含むシリコン半導体基板１の全面にＣＶ
Ｄ法によりホウ燐酸珪酸塩ガラス（ＢＰＳＧ）等を堆積
形成し、層間絶縁膜８を形成する。
【００４７】次いで、層間絶縁膜８に一方の不純物拡散
層７（ドレインとなる）と導通するビット線（不図示）
をパターン形成し、この層間絶縁膜８（及びビット線）
上にシリコン酸化膜からなる層間絶縁膜１１をＣＶＤ法
により膜厚５０ｎｍ程度に堆積形成する。続いて、層間
絶縁膜１１及び層間絶縁膜８をフォトリソグラフィー及
びそれに続くドライエッチングによりパターニングし
て、アクセストランジスタの他方の不純物拡散層７（ソ
ースとなる）の表面の一部を露出させるストレージコン
タクト１２を形成する。このストレージコンタクト１２
は、深さ０．５μｍ〜１．０μｍ程度に形成されること
になる。
層７（ドレインとなる）と導通するビット線（不図示）
をパターン形成し、この層間絶縁膜８（及びビット線）
上にシリコン酸化膜からなる層間絶縁膜１１をＣＶＤ法
により膜厚５０ｎｍ程度に堆積形成する。続いて、層間
絶縁膜１１及び層間絶縁膜８をフォトリソグラフィー及
びそれに続くドライエッチングによりパターニングし
て、アクセストランジスタの他方の不純物拡散層７（ソ
ースとなる）の表面の一部を露出させるストレージコン
タクト１２を形成する。このストレージコンタクト１２
は、深さ０．５μｍ〜１．０μｍ程度に形成されること
になる。
【００４８】次いで、図１（ｃ）に示すように、ストレ
ージコンタクト１２の内壁面を含む層間絶縁膜１１上に
ＣＶＤ法により膜厚１０ｎｍ程度のシリコン窒化膜１３
及び膜厚２０ｎｍ〜５０ｎｍ程度のシリコン酸化膜１４
を順次形成する。
ージコンタクト１２の内壁面を含む層間絶縁膜１１上に
ＣＶＤ法により膜厚１０ｎｍ程度のシリコン窒化膜１３
及び膜厚２０ｎｍ〜５０ｎｍ程度のシリコン酸化膜１４
を順次形成する。
【００４９】次いで、図２に示すように、ストレージコ
ンタクト１２内以外の層間絶縁膜８の表面が露出するま
で、シリコン酸化膜１４及びシリコン酸化膜１３を異方
性ドライエッチングし、不純物拡散層７（ソースとな
る）の表面の一部を再び露出させるとともに、ストレー
ジコンタクト１２の側壁面のみにシリコン窒化膜１３及
びシリコン酸化膜１４を残して、これら両者からなるサ
イドウォール１５を形成する。なお、シリコン酸化膜１
４の代わりにＢＰＳＧ膜を形成し、同様の工程を経てＢ
ＰＳＧ膜からなるサイドウォールを形成してもよい。後
述するように、サイドウォール１５を除去することを考
慮すれば、ＢＰＳＧ膜から当該サイドウォールを形成し
た方がよい場合もある。
ンタクト１２内以外の層間絶縁膜８の表面が露出するま
で、シリコン酸化膜１４及びシリコン酸化膜１３を異方
性ドライエッチングし、不純物拡散層７（ソースとな
る）の表面の一部を再び露出させるとともに、ストレー
ジコンタクト１２の側壁面のみにシリコン窒化膜１３及
びシリコン酸化膜１４を残して、これら両者からなるサ
イドウォール１５を形成する。なお、シリコン酸化膜１
４の代わりにＢＰＳＧ膜を形成し、同様の工程を経てＢ
ＰＳＧ膜からなるサイドウォールを形成してもよい。後
述するように、サイドウォール１５を除去することを考
慮すれば、ＢＰＳＧ膜から当該サイドウォールを形成し
た方がよい場合もある。
【００５０】次いで、図３に示すように、スパッタ法又
はＣＶＤ法により、ストレージコンタクト１２内のサイ
ドウォール１５の表面を含む全面に窒化チタン（Ｔｉ
Ｎ）／チタン（Ｔｉ）の２層構造膜２１（図示の例では
便宜上１層として記載）を膜厚５０〜１００ｎｍ程度に
形成する。続いて、ＣＶＤ法により、２層構造膜２１を
介してストレージコンタクト１２を埋め込むようにタン
グステン膜１６を膜厚５００ｎｍ程度に形成する。ここ
で、タングステン膜１６の代わりに、白金や酸化ルテニ
ウム、ＴｉＮ等を材料して導電膜を成膜しても好適であ
る。
はＣＶＤ法により、ストレージコンタクト１２内のサイ
ドウォール１５の表面を含む全面に窒化チタン（Ｔｉ
Ｎ）／チタン（Ｔｉ）の２層構造膜２１（図示の例では
便宜上１層として記載）を膜厚５０〜１００ｎｍ程度に
形成する。続いて、ＣＶＤ法により、２層構造膜２１を
介してストレージコンタクト１２を埋め込むようにタン
グステン膜１６を膜厚５００ｎｍ程度に形成する。ここ
で、タングステン膜１６の代わりに、白金や酸化ルテニ
ウム、ＴｉＮ等を材料して導電膜を成膜しても好適であ
る。
【００５１】次いで、図４に示すように、サイドウォー
ル１５の一部が露出するまでタングステン膜１６を化学
機械研磨法（ＣＭＰ法）により研磨し、ストレージコン
タクト１２内のみにタングステン膜１６を残す。このと
き、ストレージコンタクト１２内でソースとなる不純物
拡散層７と接続されたメモリキャパシタの下部電極であ
るストレージノード電極１７が、パターニングを用いる
ことなく自己整合的に形成されることになる。
ル１５の一部が露出するまでタングステン膜１６を化学
機械研磨法（ＣＭＰ法）により研磨し、ストレージコン
タクト１２内のみにタングステン膜１６を残す。このと
き、ストレージコンタクト１２内でソースとなる不純物
拡散層７と接続されたメモリキャパシタの下部電極であ
るストレージノード電極１７が、パターニングを用いる
ことなく自己整合的に形成されることになる。
【００５２】続いて、図５に示すように、フッ酸を用い
た第１の洗浄、引き続く熱リン酸を用いた第２の洗浄を
行う。ここで、第１の洗浄によりサイドウォール１５を
構成するシリコン酸化膜１４がシリコン窒化膜１３を残
してストレージコンタクト１２内から除去され、続く第
２の洗浄により残存したシリコン窒化膜１３が除去され
て、ストレージコンタクト１２の側壁面とストレージノ
ード電極１７との間に空隙１２ａが形成される。なお、
この方法の代わりに、フッ酸気相洗浄を行うことによ
り、シリコン酸化膜１４及びシリコン窒化膜１３を連続
して除去してもよい。
た第１の洗浄、引き続く熱リン酸を用いた第２の洗浄を
行う。ここで、第１の洗浄によりサイドウォール１５を
構成するシリコン酸化膜１４がシリコン窒化膜１３を残
してストレージコンタクト１２内から除去され、続く第
２の洗浄により残存したシリコン窒化膜１３が除去され
て、ストレージコンタクト１２の側壁面とストレージノ
ード電極１７との間に空隙１２ａが形成される。なお、
この方法の代わりに、フッ酸気相洗浄を行うことによ
り、シリコン酸化膜１４及びシリコン窒化膜１３を連続
して除去してもよい。
【００５３】次いで、図６に示すように、スパッタ法又
はＣＶＤ法により、空隙１２ａ内の表面を含む全面にＴ
ｉＮ膜２２を膜厚５０〜１００ｎｍ程度に形成する。続
いて、ＣＶＤ法により、空隙１２ａ内の表面、即ち、ス
トレージコンタクト１２内でＴｉＮ膜２２を介したスト
レージノード電極１７の表面及びＴｉＮ膜２２を介した
ストレージコンタクト１２の内壁面を覆うように高誘電
体膜（強誘電体膜）、ここではＴａ2 Ｏ5 膜（タンタル
オキサイド膜）を膜厚１０ｎｍ〜３０ｎｍ程度に堆積さ
せて容量絶縁膜１８を形成する。この場合、容量絶縁膜
１８としては、従来から容量絶縁膜として用いられてい
るＯＮＯ膜等に比して誘電率の高い絶縁膜、例えばＴａ
2 Ｏ5 膜以外にも、Ｂａ1-x Ｓｒx ＴｉＯ3 膜やＰＺＴ
（ジルコン酸チタン鉛）、ＳｒＢｉ2 Ｔａ2 Ｏ9 とＳｒ
Ｂｉ2 Ｎｂ2 Ｏ9 とを含む超格子（いわゆるＹ−１）等
を材料として成膜しても好適である。
はＣＶＤ法により、空隙１２ａ内の表面を含む全面にＴ
ｉＮ膜２２を膜厚５０〜１００ｎｍ程度に形成する。続
いて、ＣＶＤ法により、空隙１２ａ内の表面、即ち、ス
トレージコンタクト１２内でＴｉＮ膜２２を介したスト
レージノード電極１７の表面及びＴｉＮ膜２２を介した
ストレージコンタクト１２の内壁面を覆うように高誘電
体膜（強誘電体膜）、ここではＴａ2 Ｏ5 膜（タンタル
オキサイド膜）を膜厚１０ｎｍ〜３０ｎｍ程度に堆積さ
せて容量絶縁膜１８を形成する。この場合、容量絶縁膜
１８としては、従来から容量絶縁膜として用いられてい
るＯＮＯ膜等に比して誘電率の高い絶縁膜、例えばＴａ
2 Ｏ5 膜以外にも、Ｂａ1-x Ｓｒx ＴｉＯ3 膜やＰＺＴ
（ジルコン酸チタン鉛）、ＳｒＢｉ2 Ｔａ2 Ｏ9 とＳｒ
Ｂｉ2 Ｎｂ2 Ｏ9 とを含む超格子（いわゆるＹ−１）等
を材料として成膜しても好適である。
【００５４】次いで、図７に示すように、スパッタ法又
はＣＶＤ法により、容量絶縁膜１８を覆うように全面に
ＴｉＮ膜２３を膜厚５０〜１００ｎｍ程度に形成する。
続いて、ＣＶＤ法により、ストレージコンタクト１２内
でストレージノード電極１７を容量絶縁膜１８を介して
覆い、ストレージコンタクト１２内の空隙１２ａを充填
するように、層間絶縁膜１１上にタングステン膜を膜厚
２００ｎｍ〜５００ｎｍ程度に形成する。ここで、タン
グステン膜の代わりに、例えば多結晶シリコン膜を成膜
しても好適である。
はＣＶＤ法により、容量絶縁膜１８を覆うように全面に
ＴｉＮ膜２３を膜厚５０〜１００ｎｍ程度に形成する。
続いて、ＣＶＤ法により、ストレージコンタクト１２内
でストレージノード電極１７を容量絶縁膜１８を介して
覆い、ストレージコンタクト１２内の空隙１２ａを充填
するように、層間絶縁膜１１上にタングステン膜を膜厚
２００ｎｍ〜５００ｎｍ程度に形成する。ここで、タン
グステン膜の代わりに、例えば多結晶シリコン膜を成膜
しても好適である。
【００５５】次いで、タングステン膜にフォトリソグラ
フィー及びそれに続くドライエッチングを施して、メモ
リキャパシタの上部電極である所定形状のセルプレート
電極１９を形成して、ストレージノード電極１７、容量
絶縁膜１８及びセルプレート電極１９を有し、ストレー
ジノード電極１７とセルプレート電極１９がストレージ
コンタクト１２内で容量結合するように構成されるメモ
リキャパシタを完成させる。
フィー及びそれに続くドライエッチングを施して、メモ
リキャパシタの上部電極である所定形状のセルプレート
電極１９を形成して、ストレージノード電極１７、容量
絶縁膜１８及びセルプレート電極１９を有し、ストレー
ジノード電極１７とセルプレート電極１９がストレージ
コンタクト１２内で容量結合するように構成されるメモ
リキャパシタを完成させる。
【００５６】しかる後、図示は省略したが、更なる層間
絶縁膜の形成、コンタクト孔の形成やそれに続く配線層
の形成、メモリセル部の周辺回路部の形成（この周辺回
路部はメモリセル部とともに順次形成される場合が多
い。）等の諸工程を経て、ＤＲＡＭを完成させる。
絶縁膜の形成、コンタクト孔の形成やそれに続く配線層
の形成、メモリセル部の周辺回路部の形成（この周辺回
路部はメモリセル部とともに順次形成される場合が多
い。）等の諸工程を経て、ＤＲＡＭを完成させる。
【００５７】上述のように、本発明の実施形態によれ
ば、層間絶縁膜８及び平坦化層１１に形成されたストレ
ージコンタクト１２内にストレージノード電極１７が立
設するように形成し、このストレージノード電極１７を
覆うように高誘電体の容量絶縁膜１８を形成する。ここ
で、ストレージノード電極１７をストレージコンタクト
１２内に立設形成する際には、平坦化層１１上のタング
ステン膜１６をエッチング等により除去し、ストレージ
コンタクト１２内のみにストレージノード電極１７を所
定形状に自己整合的に形成するため、パターニング工程
が省略されることになる。
ば、層間絶縁膜８及び平坦化層１１に形成されたストレ
ージコンタクト１２内にストレージノード電極１７が立
設するように形成し、このストレージノード電極１７を
覆うように高誘電体の容量絶縁膜１８を形成する。ここ
で、ストレージノード電極１７をストレージコンタクト
１２内に立設形成する際には、平坦化層１１上のタング
ステン膜１６をエッチング等により除去し、ストレージ
コンタクト１２内のみにストレージノード電極１７を所
定形状に自己整合的に形成するため、パターニング工程
が省略されることになる。
【００５８】また、本実施形態のＤＲＡＭによれば、層
間絶縁膜８及び平坦化層１１に形成されたストレージコ
ンタクト１２内にストレージノード電極１７が立設さ
れ、このストレージノード電極１７を覆うように高誘電
体の容量絶縁膜１８が形成されている。通常、メモリセ
ル部の周辺回路部との段差は主にストレージノード電極
の高さに律則されるが、この実施形態ではストレージノ
ード電極１７がストレージコンタクト１２内に収められ
ており、ストレージコンタクト１２の上方にはストレー
ジノード電極が存しないため、前記段差はストレージノ
ード電極１７とセルプレート電極１９とを加えた膜厚分
である５０ｎｍ程度となる。従来の前記段差が１μｍ程
度であることを考慮するに、本実施形態によれば十分な
段差低減が得られることになる。更に、メモリキャパシ
タの容量は容量絶縁膜を介したストレージノード電極と
セルプレート電極の対向面積、即ちストレージノード電
極の表面積に依存しており、本実施形態ではストレージ
ノード電極１７はストレージコンタクト１２内に存する
ためにその表面積は比較的小さいが、容量絶縁膜１８が
Ｔａ2 Ｏ5 やＢａ1-x Ｓｒx ＴｉＯ3 、ＰＺＴ、ＳｒＢ
ｉ2 Ｔａ2 Ｏ9 とＳｒＢｉ2 Ｎｂ2 Ｏ9 とを含む超格子
（いわゆるＹ−１）の如き高誘電体からなるため、十分
な容量が得られる。
間絶縁膜８及び平坦化層１１に形成されたストレージコ
ンタクト１２内にストレージノード電極１７が立設さ
れ、このストレージノード電極１７を覆うように高誘電
体の容量絶縁膜１８が形成されている。通常、メモリセ
ル部の周辺回路部との段差は主にストレージノード電極
の高さに律則されるが、この実施形態ではストレージノ
ード電極１７がストレージコンタクト１２内に収められ
ており、ストレージコンタクト１２の上方にはストレー
ジノード電極が存しないため、前記段差はストレージノ
ード電極１７とセルプレート電極１９とを加えた膜厚分
である５０ｎｍ程度となる。従来の前記段差が１μｍ程
度であることを考慮するに、本実施形態によれば十分な
段差低減が得られることになる。更に、メモリキャパシ
タの容量は容量絶縁膜を介したストレージノード電極と
セルプレート電極の対向面積、即ちストレージノード電
極の表面積に依存しており、本実施形態ではストレージ
ノード電極１７はストレージコンタクト１２内に存する
ためにその表面積は比較的小さいが、容量絶縁膜１８が
Ｔａ2 Ｏ5 やＢａ1-x Ｓｒx ＴｉＯ3 、ＰＺＴ、ＳｒＢ
ｉ2 Ｔａ2 Ｏ9 とＳｒＢｉ2 Ｎｂ2 Ｏ9 とを含む超格子
（いわゆるＹ−１）の如き高誘電体からなるため、十分
な容量が得られる。
【００５９】即ち、本実施形態においては、煩雑なパタ
ーニング工程を省いて工程短縮化が図られるのみなら
ず、メモリセル部の周辺回路部との段差をほぼ限界まで
大幅に低減しつつも、メモリキャパシタの十分な容量を
確保することが可能となる。
ーニング工程を省いて工程短縮化が図られるのみなら
ず、メモリセル部の周辺回路部との段差をほぼ限界まで
大幅に低減しつつも、メモリキャパシタの十分な容量を
確保することが可能となる。
【００６０】このＤＲＡＭによれば、更なる微細化及び
高集積化が実行されても、メモリキャパシタを小さく且
つ高さを低く抑えて段差の発生を抑止しつつ、十分なメ
モリセル容量を確保して高い信頼性を実現することが可
能となる。
高集積化が実行されても、メモリキャパシタを小さく且
つ高さを低く抑えて段差の発生を抑止しつつ、十分なメ
モリセル容量を確保して高い信頼性を実現することが可
能となる。
【００６１】（変形例）ここで、本実施形態の変形例に
ついて説明する。この変形例では、本実施形態とほぼ同
様にＤＲＡＭを製造するが、数工程に若干相違がある点
で異なる。なお、本実施形態のＤＲＡＭと同一の構成部
材等については同符号を記して説明を省略する。
ついて説明する。この変形例では、本実施形態とほぼ同
様にＤＲＡＭを製造するが、数工程に若干相違がある点
で異なる。なお、本実施形態のＤＲＡＭと同一の構成部
材等については同符号を記して説明を省略する。
【００６２】先ず、本実施形態の場合と同様に、図１〜
図４の各工程を経て、ストレージコンタクト１２内のみ
にタングステン膜１６をし、ストレージコンタクト１２
内でソースとなる不純物拡散層７と接続されたメモリキ
ャパシタの下部電極であるストレージノード電極１７を
パターニングを用いることなく自己整合的に形成する。
図４の各工程を経て、ストレージコンタクト１２内のみ
にタングステン膜１６をし、ストレージコンタクト１２
内でソースとなる不純物拡散層７と接続されたメモリキ
ャパシタの下部電極であるストレージノード電極１７を
パターニングを用いることなく自己整合的に形成する。
【００６３】続いて、図８に示すように、フッ酸を用い
た洗浄を行い、サイドウォール１５を構成するシリコン
酸化膜１４をシリコン窒化膜１３のみを残してストレー
ジコンタクト１２内から除去する。この場合、洗浄時間
を調節することで、ストレージコンタクト１２内にシリ
コン窒化膜１３のみを残存させる所望の結果が得られ
る。
た洗浄を行い、サイドウォール１５を構成するシリコン
酸化膜１４をシリコン窒化膜１３のみを残してストレー
ジコンタクト１２内から除去する。この場合、洗浄時間
を調節することで、ストレージコンタクト１２内にシリ
コン窒化膜１３のみを残存させる所望の結果が得られ
る。
【００６４】次いで、図９に示すように、ＣＶＤ法によ
り、空隙１２ａ内の表面、即ち、ストレージコンタクト
１２内でストレージノード電極１７の表面及びシリコン
窒化膜１３を介したストレージコンタクト１２の内壁面
を覆うように高誘電体膜（強誘電体膜）、ここではＴａ
2 Ｏ5 膜（タンタルオキサイド膜）を膜厚１０ｎｍ〜３
０ｎｍ程度に堆積させて容量絶縁膜１８を形成する。Ｂ
ＰＳＧ膜からなる層間絶縁膜８やシリコン酸化膜からな
る層間絶縁膜１１は、Ｔａ2 Ｏ5 膜との密着性に劣るた
め、本実施形態では下地膜２２を介してＴａ2 Ｏ5 膜を
形成した。それに対して、この変形例ではストレージコ
ンタクト１２の内壁面にシリコン窒化膜１３が残存して
いるため、下地膜２２の形成が不要となり、工程数が削
減されることになる。
り、空隙１２ａ内の表面、即ち、ストレージコンタクト
１２内でストレージノード電極１７の表面及びシリコン
窒化膜１３を介したストレージコンタクト１２の内壁面
を覆うように高誘電体膜（強誘電体膜）、ここではＴａ
2 Ｏ5 膜（タンタルオキサイド膜）を膜厚１０ｎｍ〜３
０ｎｍ程度に堆積させて容量絶縁膜１８を形成する。Ｂ
ＰＳＧ膜からなる層間絶縁膜８やシリコン酸化膜からな
る層間絶縁膜１１は、Ｔａ2 Ｏ5 膜との密着性に劣るた
め、本実施形態では下地膜２２を介してＴａ2 Ｏ5 膜を
形成した。それに対して、この変形例ではストレージコ
ンタクト１２の内壁面にシリコン窒化膜１３が残存して
いるため、下地膜２２の形成が不要となり、工程数が削
減されることになる。
【００６５】次いで、図１０に示すように、スパッタ法
により、容量絶縁膜１８を覆うように全面にＴｉＮ膜２
３を膜厚５０〜１００ｎｍ程度に形成する。続いて、Ｃ
ＶＤ法により、ストレージコンタクト１２内でストレー
ジノード電極１７を容量絶縁膜１８を介して覆い、スト
レージコンタクト１２内の空隙１２ａを充填するよう
に、平坦化層１１上にタングステン膜を膜厚２００ｎｍ
〜５００ｎｍ程度に形成する。ここで、タングステン膜
の代わりに、例えば多結晶シリコン膜を成膜しても好適
である。
により、容量絶縁膜１８を覆うように全面にＴｉＮ膜２
３を膜厚５０〜１００ｎｍ程度に形成する。続いて、Ｃ
ＶＤ法により、ストレージコンタクト１２内でストレー
ジノード電極１７を容量絶縁膜１８を介して覆い、スト
レージコンタクト１２内の空隙１２ａを充填するよう
に、平坦化層１１上にタングステン膜を膜厚２００ｎｍ
〜５００ｎｍ程度に形成する。ここで、タングステン膜
の代わりに、例えば多結晶シリコン膜を成膜しても好適
である。
【００６６】続いて、タングステン膜にフォトリソグラ
フィー及びそれに続くドライエッチングを施して、メモ
リキャパシタの上部電極である所定形状のセルプレート
電極１９を形成して、ストレージノード電極１７、容量
絶縁膜１８及びセルプレート電極１９を有し、ストレー
ジノード電極１７とセルプレート電極１９がストレージ
コンタクト１２内で容量結合するように構成されるメモ
リキャパシタを完成させる。
フィー及びそれに続くドライエッチングを施して、メモ
リキャパシタの上部電極である所定形状のセルプレート
電極１９を形成して、ストレージノード電極１７、容量
絶縁膜１８及びセルプレート電極１９を有し、ストレー
ジノード電極１７とセルプレート電極１９がストレージ
コンタクト１２内で容量結合するように構成されるメモ
リキャパシタを完成させる。
【００６７】しかる後、図示は省略したが、更なる層間
絶縁膜の形成、コンタクト孔の形成やそれに続く配線層
の形成、メモリセル部の周辺回路部の形成（この周辺回
路部はメモリセル部とともに順次形成される場合が多
い。）等の諸工程を経て、ＤＲＡＭを完成させる。
絶縁膜の形成、コンタクト孔の形成やそれに続く配線層
の形成、メモリセル部の周辺回路部の形成（この周辺回
路部はメモリセル部とともに順次形成される場合が多
い。）等の諸工程を経て、ＤＲＡＭを完成させる。
【００６８】この変形例によれば、本実施形態の場合と
同様に、層間絶縁膜８及び平坦化層１１に形成されたス
トレージコンタクト１２内にストレージノード電極１７
が立設するように形成し、このストレージノード電極１
７を覆うように高誘電体の容量絶縁膜１８を形成する。
ここで、ストレージノード電極１７をストレージコンタ
クト１２内に立設形成する際には、平坦化層１１上のタ
ングステン膜１６をエッチング等により除去し、ストレ
ージコンタクト１２内のみにストレージノード電極１７
を所定形状に自己整合的に形成するため、パターニング
工程が省略されることになる。
同様に、層間絶縁膜８及び平坦化層１１に形成されたス
トレージコンタクト１２内にストレージノード電極１７
が立設するように形成し、このストレージノード電極１
７を覆うように高誘電体の容量絶縁膜１８を形成する。
ここで、ストレージノード電極１７をストレージコンタ
クト１２内に立設形成する際には、平坦化層１１上のタ
ングステン膜１６をエッチング等により除去し、ストレ
ージコンタクト１２内のみにストレージノード電極１７
を所定形状に自己整合的に形成するため、パターニング
工程が省略されることになる。
【００６９】また、変形例のＤＲＡＭによれば、層間絶
縁膜８及び平坦化層１１に形成されたストレージコンタ
クト１２内にストレージノード電極１７が立設され、こ
のストレージノード電極１７を覆うように高誘電体の容
量絶縁膜１８が形成されている。通常、メモリセル部の
周辺回路部との段差は主にストレージノード電極の高さ
に律則されるが、この実施形態ではストレージノード電
極１７がストレージコンタクト１２内に収められてお
り、ストレージコンタクト１２の上方にはストレージノ
ード電極が存しないため、前記段差はストレージノード
電極１７とセルプレート電極１９とを加えた膜厚分であ
る５００ｎｍ程度となる。従来の前記段差が１μｍ程度
であることを考慮するに、本実施形態によれば十分な段
差低減が得られることになる。更に、メモリキャパシタ
の容量は容量絶縁膜を介したストレージノード電極とセ
ルプレート電極の対向面積、即ちストレージノード電極
の表面積に依存しており、本実施形態ではストレージノ
ード電極１７はストレージコンタクト１２内に存するた
めにその表面積は比較的小さいが、容量絶縁膜１８がＴ
ａ2 Ｏ5 やＢａ1-x Ｓｒx ＴｉＯ3 、ＰＺＴ、ＳｒＢｉ
2 Ｔａ2 Ｏ9 とＳｒＢｉ2 Ｎｂ2 Ｏ9 とを含む超格子
（いわゆるＹ−１）の如き高誘電体からなるため、十分
な容量が得られる。
縁膜８及び平坦化層１１に形成されたストレージコンタ
クト１２内にストレージノード電極１７が立設され、こ
のストレージノード電極１７を覆うように高誘電体の容
量絶縁膜１８が形成されている。通常、メモリセル部の
周辺回路部との段差は主にストレージノード電極の高さ
に律則されるが、この実施形態ではストレージノード電
極１７がストレージコンタクト１２内に収められてお
り、ストレージコンタクト１２の上方にはストレージノ
ード電極が存しないため、前記段差はストレージノード
電極１７とセルプレート電極１９とを加えた膜厚分であ
る５００ｎｍ程度となる。従来の前記段差が１μｍ程度
であることを考慮するに、本実施形態によれば十分な段
差低減が得られることになる。更に、メモリキャパシタ
の容量は容量絶縁膜を介したストレージノード電極とセ
ルプレート電極の対向面積、即ちストレージノード電極
の表面積に依存しており、本実施形態ではストレージノ
ード電極１７はストレージコンタクト１２内に存するた
めにその表面積は比較的小さいが、容量絶縁膜１８がＴ
ａ2 Ｏ5 やＢａ1-x Ｓｒx ＴｉＯ3 、ＰＺＴ、ＳｒＢｉ
2 Ｔａ2 Ｏ9 とＳｒＢｉ2 Ｎｂ2 Ｏ9 とを含む超格子
（いわゆるＹ−１）の如き高誘電体からなるため、十分
な容量が得られる。
【００７０】即ち、変形例においては、煩雑なパターニ
ング工程を省いて工程短縮化が図られるのみならず、メ
モリセル部の周辺回路部との段差をほぼ限界まで大幅に
低減しつつも、メモリキャパシタの十分な容量を確保す
ることが可能となる。
ング工程を省いて工程短縮化が図られるのみならず、メ
モリセル部の周辺回路部との段差をほぼ限界まで大幅に
低減しつつも、メモリキャパシタの十分な容量を確保す
ることが可能となる。
【００７１】このＤＲＡＭによれば、更なる微細化及び
高集積化が実行されても、メモリキャパシタを小さく且
つ高さを低く抑えて段差の発生を抑止しつつ、十分なメ
モリセル容量を確保して高い信頼性を実現することが可
能となる。
高集積化が実行されても、メモリキャパシタを小さく且
つ高さを低く抑えて段差の発生を抑止しつつ、十分なメ
モリセル容量を確保して高い信頼性を実現することが可
能となる。
【００７２】なお、この実施形態やその変形例では、Ｃ
ＯＢ構造のＤＲＡＭについて説明したが、本発明はこれ
に限定されることなく、例えばメモリキャパシタが実質
的にビット線の下層に形成されている所謂ＣＵＢ（Capa
citor Under Bitline ）構造のＤＲＡＭにも適用可能で
ある。
ＯＢ構造のＤＲＡＭについて説明したが、本発明はこれ
に限定されることなく、例えばメモリキャパシタが実質
的にビット線の下層に形成されている所謂ＣＵＢ（Capa
citor Under Bitline ）構造のＤＲＡＭにも適用可能で
ある。
【００７３】
【発明の効果】本発明によれば、近時の要求である半導
体素子の更なる微細化及び高集積化に応えて、キャパシ
タを小さく且つ高さを低く抑えて段差の発生を抑止しつ
つも、十分な蓄積容量を確保して高い信頼性を実現する
ことが可能となる。
体素子の更なる微細化及び高集積化に応えて、キャパシ
タを小さく且つ高さを低く抑えて段差の発生を抑止しつ
つも、十分な蓄積容量を確保して高い信頼性を実現する
ことが可能となる。
【図１】本発明の実施形態におけるＤＲＡＭの製造方法
を工程順に示す概略断面図である。
を工程順に示す概略断面図である。
【図２】図１に引き続き、本発明の実施形態におけるＤ
ＲＡＭの製造方法を工程順に示す概略断面図である。
ＲＡＭの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、本発明の実施形態におけるＤ
ＲＡＭの製造方法を工程順に示す概略断面図である。
ＲＡＭの製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、本発明の実施形態におけるＤ
ＲＡＭの製造方法を工程順に示す概略断面図である。
ＲＡＭの製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、本発明の実施形態におけるＤ
ＲＡＭの製造方法を工程順に示す概略断面図である。
ＲＡＭの製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、本発明の実施形態におけるＤ
ＲＡＭの製造方法を工程順に示す概略断面図である。
ＲＡＭの製造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、本発明の実施形態におけるＤ
ＲＡＭの製造方法を工程順に示す概略断面図である。
ＲＡＭの製造方法を工程順に示す概略断面図である。
【図８】本発明の実施形態におけるＤＲＡＭの製造方法
の変形例の主要工程を示す概略断面図である。
の変形例の主要工程を示す概略断面図である。
【図９】図８に引き続き、本発明の実施形態におけるＤ
ＲＡＭの製造方法の変形例の主要工程を示す概略断面図
である。
ＲＡＭの製造方法の変形例の主要工程を示す概略断面図
である。
【図１０】図９に引き続き、本発明の実施形態における
ＤＲＡＭの製造方法の変形例の主要工程を示す概略断面
図である。
ＤＲＡＭの製造方法の変形例の主要工程を示す概略断面
図である。
１ シリコン半導体基板 ２ 素子形成領域 ３ フィールド酸化膜 ４ ゲート酸化膜 ５ ゲート電極 ６，１５ サイドウォール ７ 不純物拡散層 ８ 層間絶縁膜 １１ 平坦化膜 １２ ストレージコンタクト １３ シリコン窒化膜 １４ シリコン酸化膜 １６ タングステン膜 １７ ストレージノード電極 １８ 容量絶縁膜 １９ セルプレート電極 ２１ ＴｉＮ／Ｔｉの２層構造膜 ２２，２３ ＴｉＮ膜
Claims (28)
- 【請求項１】 ゲート及び一対の不純物拡散層を有する
アクセストランジスタと、下部電極と上部電極とが容量
絶縁膜を介して対向して容量結合するメモリキャパシタ
とを備えた半導体記憶装置であって、 前記下部電極は、前記アクセストランジスタを覆う層間
絶縁膜を穿って一方の前記不純物拡散層に通じる開孔内
で前記一方の前記不純物拡散層上に立設され、当該下部
電極の表面が高誘電体からなる前記容量絶縁膜に覆われ
ており、前記開孔内で前記容量絶縁膜を介して前記上部
電極と対向していることを特徴とする半導体記憶装置。 - 【請求項２】 前記上部電極は、前記開孔内で前記半導
体基板に対向していることを特徴とする請求項１に記載
の半導体記憶装置。 - 【請求項３】 前記下部電極は、タングステン、窒化タ
ングステン、白金、窒化チタン、窒化モリブデン、炭化
タングステン及び酸化ルテニウムから選ばれた１種を材
料として形成されたものであることを特徴とする請求項
１又は２に記載の半導体記憶装置。 - 【請求項４】 前記容量絶縁膜は、強誘電体材料を含む
膜であることを特徴とする請求項１〜３のいずれか１項
に記載の半導体記憶装置。 - 【請求項５】 前記容量絶縁膜は、Ｔａ2 Ｏ5 、Ｂａ
1-x Ｓｒx ＴｉＯ3 、ＰＺＴ、及びＳｒＢｉ2 Ｔａ2 Ｏ
9 とＳｒＢｉ2 Ｎｂ2 Ｏ9 とを含む超格子のうちから選
ばれた１種を材料として形成されたものであることを特
徴とする請求項１〜４のいずれか１項に記載の半導体記
憶装置。 - 【請求項６】 前記上部電極は、タングステン及び多結
晶シリコンのうちから選ばれた１種を材料として形成さ
れたものであることを特徴とする請求項１〜５のいずれ
か１項に記載の半導体記憶装置。 - 【請求項７】 少なくとも、前記下部電極と前記容量絶
縁膜との間に導電性の第１の下地膜が、前記上部電極と
前記容量絶縁膜との間に導電性の第２の下地膜がそれぞ
れ形成されていることを特徴とする請求項１〜６のいず
れか１項に記載の半導体記憶装置。 - 【請求項８】 前記開孔の内壁において、少なくとも前
記半導体基板を直接覆う導電性の第３の下地膜が形成さ
れていることを特徴とする請求項７に記載の半導体記憶
装置。 - 【請求項９】 前記開孔の内壁において、少なくとも前
記半導体基板を直接覆う窒化膜が形成され、当該窒化膜
の表面に前記容量絶縁膜が形成されていることを特徴と
する請求項７に記載の半導体記憶装置。 - 【請求項１０】 少なくとも、前記下部電極と前記半導
体基板との間に導電性の第４の下地膜が形成されている
ことを特徴とする請求項７に記載の半導体記憶装置。 - 【請求項１１】 半導体領域と、 前記半導体領域上に堆積し、当該半導体領域の表面の一
部を露出させる開孔が形成された層間絶縁膜と、 前記開孔内で前記半導体領域上に立設された第１の導電
膜と、 高誘電体からなり、前記開孔内で前記第１の導電膜を覆
う容量絶縁膜と、 前記容量絶縁膜と前記開孔の側壁面との間の空隙を充填
して前記開孔内で前記容量絶縁膜を介して前記第１の導
電膜を覆い、前記第１の導電膜と容量結合するととも
に、前記層間絶縁膜上に延在する第２の導電膜とを備え
たことを特徴とする半導体記憶装置。 - 【請求項１２】 前記第１の導電膜は、タングステン、
窒化タングステン、白金、窒化チタン、窒化モリブデ
ン、炭化タングステン及び酸化ルテニウムから選ばれた
１種を材料として形成されたものであることを特徴とす
る請求項１１に記載の半導体記憶装置。 - 【請求項１３】 前記容量絶縁膜は、強誘電体材料を含
む膜であることを特徴とする請求項１１又は１２に記載
の半導体記憶装置。 - 【請求項１４】 前記容量絶縁膜は、Ｔａ2 Ｏ5 、Ｂａ
1-x Ｓｒx ＴｉＯ3、ＰＺＴ、及びＳｒＢｉ2 Ｔａ2 Ｏ
9 とＳｒＢｉ2 Ｎｂ2 Ｏ9 とを含む超格子のうちから選
ばれた１種を材料として形成されたものであることを特
徴とする請求項１１〜１３のいずれか１項に記載の半導
体記憶装置。 - 【請求項１５】 前記第２の導電膜は、タングステン及
び多結晶シリコンのうちから選ばれた１種を材料として
形成されたものであることを特徴とする請求項１１〜１
４のいずれか１項に記載の半導体記憶装置。 - 【請求項１６】 少なくとも、前記下部電極と前記容量
絶縁膜との間に導電性の第１の下地膜が、前記上部電極
と前記容量絶縁膜との間に導電性の第２の下地膜がそれ
ぞれ形成されていることを特徴とする請求項１１〜１５
のいずれか１項に記載の半導体記憶装置。 - 【請求項１７】 前記開孔の内壁において、少なくとも
前記半導体基板を直接覆う導電性の第３の下地膜が形成
されていることを特徴とする請求項１６に記載の半導体
記憶装置。 - 【請求項１８】 前記開孔の内壁において、少なくとも
前記半導体基板を直接覆う窒化膜が形成され、当該窒化
膜の表面に前記容量絶縁膜が形成されていることを特徴
とする請求項１６に記載の半導体記憶装置。 - 【請求項１９】 ゲート及び一対の不純物拡散層を有す
るアクセストランジスタと、下部電極と上部電極とが誘
電体膜を介して対向して容量結合するメモリキャパシタ
とを備えた半導体記憶装置の製造方法において、 前記アクセストランジスタを覆う第１の絶縁膜を形成す
る第１の工程と、 前記第１の絶縁膜上をパターニングして、前記アクセス
トランジスタの一方の前記不純物拡散層の表面の一部を
露出させる開孔を形成する第２の工程と、 前記開孔の内壁面のみを覆う第２の絶縁膜を形成する第
３の工程と、 前記開孔内を前記第２の絶縁膜を介して埋め込むように
前記第１の絶縁膜上に第１の導電膜を形成する第４の工
程と、 前記第１の絶縁膜上の前記第１の導電膜を前記第２の絶
縁膜が露出するように除去し、前記開孔内に前記第１の
導電膜を残す第５の工程と、 前記第２の絶縁膜を除去して前記第１の導電膜と前記開
孔の内壁面との間に空隙を形成し、前記開孔内で前記一
方の前記不純物拡散層上に立設されるように前記第１の
導電膜を残して下部電極を形成する第６の工程と、 前記下部電極の表面を覆うように、高誘電体からなる第
３の絶縁膜を形成する第７の工程と、 前記開孔内の前記空隙を埋め込むように前記第１の絶縁
膜上に第２の導電膜を形成した後、前記第２の導電膜を
加工して、前記下部電極を前記第３の絶縁膜を介して覆
うとともに前記第１の絶縁膜上で延在する上部電極を形
成する第８の工程とを有することを特徴とする半導体記
憶装置の製造方法。 - 【請求項２０】 前記第５の工程において、前記第２の
絶縁膜の一部が露出するまで化学機械研磨法により前記
第１の導電膜を研磨除去することを特徴とする請求項１
９に記載の半導体記憶装置の製造方法。 - 【請求項２１】 前記第１の導電膜は、タングステン、
窒化タングステン、白金、窒化チタン、窒化モリブデ
ン、炭化タングステン及び酸化ルテニウムから選ばれた
１種を材料として形成されたものであることを特徴とす
る請求項１９又は２０に記載の半導体記憶装置の製造方
法。 - 【請求項２２】 前記容量絶縁膜は、強誘電体材料を含
む膜であることを特徴とする請求項１９〜２１のいずれ
か１項に記載の半導体記憶装置の製造方法。 - 【請求項２３】 前記第３の絶縁膜は、Ｔａ2 Ｏ5 、Ｂ
ａ1-x Ｓｒx ＴｉＯ 3 、ＰＺＴ、及びＳｒＢｉ2 Ｔａ2
Ｏ9 とＳｒＢｉ2 Ｎｂ2 Ｏ9 とを含む超格子のうちから
選ばれた１種を材料として形成されたものであることを
特徴とする請求項１９〜２２のいずれか１項に記載の半
導体記憶装置の製造方法。 - 【請求項２４】 前記第２の導電膜は、タングステン及
び多結晶シリコンのうちから選ばれた１種を材料として
形成されたものであることを特徴とする請求項１９〜２
３のいずれか１項に記載の半導体記憶装置の製造方法。 - 【請求項２５】 前記第２の工程の後、前記第３の工程
の前に、前記開孔の内壁に前記第１の絶縁膜と材質の異
なる第４の絶縁膜を形成する第９の工程を更に有し、 前記第３の工程において、前記第４の絶縁膜を介して前
記第２の絶縁膜を形成し、前記第６の工程において、前
記第４の絶縁膜と共に前記第２の絶縁膜を除去すること
を特徴とする請求項１９〜２４のいずれか１項に記載の
半導体記憶装置の製造方法。 - 【請求項２６】 前記第３の工程の後、前記第４の工程
の前に、前記開孔内で少なくとも前記半導体基板の表面
を覆うように導電性の第１の下地膜を形成する第１０の
工程と、 前記第６の工程の後、前記第７の工程の前に、前記空隙
の内面を覆うように導電性の第２の下地膜を形成する第
１１の工程と、 前記第７の工程の後、前記第８の工程の前に、前記第３
の絶縁膜を覆うように導電性の第３の下地膜を形成する
第１２の工程とを更に有することを特徴とする請求項２
５に記載の半導体記憶装置の製造方法。 - 【請求項２７】 前記第２の工程の後、前記第３の工程
の前に、前記開孔の内壁に前記第１の絶縁膜と材質の異
なる第４の絶縁膜を形成する第９の工程を更に有し、 前記第３の工程において、前記第４の絶縁膜を介して前
記第２の絶縁膜を形成し、前記第６の工程において、前
記第４の絶縁膜のみを前記開孔の内壁のみに残すことを
特徴とする請求項１９〜２４のいずれか１項に記載の半
導体記憶装置の製造方法。 - 【請求項２８】 前記第３の工程の後、前記第４の工程
の前に、前記開孔内で少なくとも前記半導体基板の表面
を覆うように導電性の第１の下地膜を形成する第１３の
工程と、 前記第７の工程の後、前記第８の工程の前に、前記第３
の絶縁膜を覆うように導電性の第２の下地膜を形成する
第１４の工程とを更に有することを特徴とする請求項２
７に記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10191144A JPH11345948A (ja) | 1997-07-08 | 1998-07-07 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19776397 | 1997-07-08 | ||
| JP9-197763 | 1998-04-03 | ||
| JP10866698 | 1998-04-03 | ||
| JP10-108666 | 1998-04-03 | ||
| JP10191144A JPH11345948A (ja) | 1997-07-08 | 1998-07-07 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11345948A true JPH11345948A (ja) | 1999-12-14 |
Family
ID=27311289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10191144A Pending JPH11345948A (ja) | 1997-07-08 | 1998-07-07 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11345948A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008034866A (ja) * | 2007-09-18 | 2008-02-14 | Toshiba Corp | 半導体装置 |
| JP2008047931A (ja) * | 2007-09-18 | 2008-02-28 | Toshiba Corp | 半導体装置の製造方法 |
| US7732273B2 (en) | 2005-04-08 | 2010-06-08 | Elpida Memory, Inc. | Semiconductor device manufacturing method and semiconductor device |
| JP2012109577A (ja) * | 2004-01-29 | 2012-06-07 | Infineon Technologies Ag | 半導体メモリセルおよびその製造方法 |
-
1998
- 1998-07-07 JP JP10191144A patent/JPH11345948A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012109577A (ja) * | 2004-01-29 | 2012-06-07 | Infineon Technologies Ag | 半導体メモリセルおよびその製造方法 |
| US7732273B2 (en) | 2005-04-08 | 2010-06-08 | Elpida Memory, Inc. | Semiconductor device manufacturing method and semiconductor device |
| JP2008034866A (ja) * | 2007-09-18 | 2008-02-14 | Toshiba Corp | 半導体装置 |
| JP2008047931A (ja) * | 2007-09-18 | 2008-02-28 | Toshiba Corp | 半導体装置の製造方法 |
| JP4533919B2 (ja) * | 2007-09-18 | 2010-09-01 | 株式会社東芝 | 不揮発性半導体メモリの製造方法 |
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