JPH11326454A - Skew correction circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To realize a skew correction at a low cost in a small space by storing a value at the time when an adjusting signal and a standard signal are coincident. SOLUTION: A signal is inputted to an input side 32a of a delay selection circuit 32 through a NOT gate 31. A comparison signal is always inputted from a counter circuit 33 to an input side 32b of the delay selection circuit 32 through a NOT gate 35. A delay value is varied in every steps of the input side 32a of the delay selection circuit 32 to output an adjusting signal to an XOR gate 36 at a predetermined delay value. Independently, a standard signal is fed from the counter circuit 33 to an AND gate 39, an OR gate 40, a NOT gate 41 and a comparator 42 through a NOT gate 37 and an FF 38. The comparator 42 compares the adjusting signal inputted from the XOR gate 36 to the comparator 42 through a NOT gate 43 with the standard signal to stores a value which both signals are coincident in a VREF (reference voltage) 44.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、立ち上がり、立
ち下がり共用のスキュー補正回路に関し、狭いスペース
でスキュー補正を実現することができ、かつ安価なスキ
ュー補正回路を提供しようとするものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a skew correction circuit for both rising and falling, and an object thereof is to provide an inexpensive skew correction circuit which can realize skew correction in a small space.

【０００２】[0002]

【従来の技術】従来のスキュー補正回路は図２に示す構
造となっている。すなわち、周期メモリ１１には設定デ
ータが、基本周期以上のＤｉと基本周期以下のデータＤ
ｆとに分けて記憶され、この周期メモリ１１はテストサ
イクルごとに順次読み出される。読み出された設定デー
タは設定データレジスタ１２に格納され、そのレジスタ
１２中の基本周期以上のデータＤｉは粗タイミング発生
手段１３へ入力される。粗タイミング発生手段１３は安
定なクロック発生器１５よりの基本周期Ｔのクロックが
入力されて、この基本周期の整数倍、つまり設定データ
Ｄｉと対応した周期を持つパルスを精遅延手段１６へ供
給する。2. Description of the Related Art A conventional skew correction circuit has a structure shown in FIG. That is, the setting data is stored in the cycle memory 11 as Di of the basic cycle or more and data D of the basic cycle or less.
f, and the cycle memory 11 is sequentially read every test cycle. The read setting data is stored in the setting data register 12, and data Di of the basic cycle or more in the register 12 is input to the coarse timing generation means 13. The coarse timing generator 13 receives the clock of the basic period T from the stable clock generator 15 and supplies an integer multiple of this basic period, that is, a pulse having a period corresponding to the setting data Di, to the fine delay unit 16. .

【０００３】精遅延手段１６にはレジスタ１２中の基本
周期以下のデータＤｆが与えられており、このデータに
応じた遅延が与えられる。この精遅延手段１６の出力パ
ルスは、つまり設定データに応じたパルスは振り分け手
段１７において波形生成制御回路１８の出力により、つ
まりゲート１７ａと１７ｂとによりセット側とリセット
側とに振り分けられる。この振り分けられたパルスはこ
のタイミング発生器より被試験ＩＣ１９に達するセット
側の伝搬路における伝搬遅延（ディレイ）のばらつきを
補正する、いわゆるスキュー吸収遅延手段２１へ供給さ
れ、またリセット側に振り分けられたパルスは同様にタ
イミング発生器より被試験ＩＣへ至る通路における伝搬
遅延のばらつきを補正するスキュー吸収遅延手段２２へ
供給される。つまりスキュー吸収遅延手段２１，２２に
はそれぞれレジスタ２３，２４に格納されている伝搬遅
延補正データ（スキュー吸収データ）に応じた遅延が与
えられる。スキュー吸収遅延手段２１，２２の出力パル
スによってフリップフロップ２５がセット、リセット制
御され、フリップフロップ２５の出力が被試験ＩＣの１
つのピンへ図に示していない駆動回路を通じて供給され
る。The fine delay means 16 is provided with data Df shorter than the basic cycle in the register 12, and a delay corresponding to this data is provided. The output pulse of the fine delay means 16, that is, the pulse corresponding to the setting data is distributed to the set side and the reset side by the output of the waveform generation control circuit 18, that is, by the gates 17 a and 17 b in the distribution section 17. The distributed pulses are supplied to so-called skew absorption delay means 21 for correcting variations in propagation delay (delay) in the propagation path on the set side from the timing generator to the IC under test 19, and distributed to the reset side. The pulse is similarly supplied to a skew absorption delay means 22 for correcting a variation in propagation delay in a path from the timing generator to the IC under test. That is, the skew absorption delay units 21 and 22 are given delays according to the propagation delay correction data (skew absorption data) stored in the registers 23 and 24, respectively. The flip-flop 25 is set and reset by the output pulses of the skew absorption delay units 21 and 22, and the output of the flip-flop 25 is set to 1 of the IC under test.
One of the pins is supplied through a drive circuit (not shown).

【０００４】上記従来例においては、周期メモリ１１は
各試験サイクルごとに読み出され、つまりタイミング発
生器より発生するパルスは、試験周期ごとに変更するこ
とができるように構成されている。一方、スキュー吸収
遅延手段２１，２２における遅延制御は、実時間制御は
行なわず、適当なときに伝搬し、遅延を測定して、その
ばらつきを補正する伝搬遅延補正データを作り、レジス
タ２３，２４に設定する。In the above conventional example, the cycle memory 11 is read out for each test cycle, that is, the pulse generated by the timing generator can be changed for each test cycle. On the other hand, the delay control in the skew absorption delay means 21 and 22 does not perform real-time control, but propagates at an appropriate time, measures the delay, creates propagation delay correction data for correcting the variation, and creates registers 23 and 24. Set to.

【０００５】[0005]

【発明が解決しようとする課題】上記従来のタイミング
発生器においては、精遅延手段１６とスキュー吸収遅延
手段２１，２２とは微細な遅延を制御することができる
ように、その遅延手段は通常ＩＣ内に構成されたゲート
やバッファなどにおける伝搬遅延を利用し、その遅延用
バッファを通すか通さないかの選択を行なう回路を多段
に接続して構成されており、しかも精遅延手段１６は最
大で基本周期Ｔまで、要求された高い精度に応じた各種
の遅延量の遅延を可能とする必要があり、またスキュー
吸収遅延手段２１，２２においては基本周期以上の補正
をする必要があり、かつ、その遅延精度は精遅延手段１
６と同じ程度である必要がある。In the above-mentioned conventional timing generator, the fine delay means 16 and the skew absorption delay means 21 and 22 are usually provided with an IC so that a fine delay can be controlled. A circuit for selecting whether to pass or not pass the delay buffer is connected in multiple stages by utilizing a propagation delay in a gate, a buffer, or the like formed therein. Until the basic period T, it is necessary to enable delays of various delay amounts according to the required high precision, and it is necessary to make corrections equal to or longer than the basic period in the skew absorption delay units 21 and 22, and The delay accuracy is the fine delay means 1
Must be on the same order as 6.

【０００６】このようなバッファの伝搬遅延を利用した
遅延回路においては電源電圧の変動によって遅延量が変
化し、またクロック速度によって遅延量が変化する。か
つ温度の影響も受けやすく、さらに製造のばらつきも大
きい。しかも高い精度とするには前述した遅延段を多
数、多段に設ける必要があり、より前記各種影響を受け
やすく、雑音も乗りやすいなどの欠点があり、そのよう
な遅延手段を従来において３つも必要としており、それ
だけ高い精度を得るのは困難であった。In such a delay circuit utilizing the propagation delay of the buffer, the amount of delay changes due to fluctuations in the power supply voltage, and the amount of delay changes according to the clock speed. In addition, it is easily affected by temperature, and there is a large variation in manufacturing. In addition, in order to obtain high accuracy, it is necessary to provide a large number of the above-mentioned delay stages in multiple stages, and there are disadvantages such as being more susceptible to the above-mentioned various effects and easy to ride noise. Conventionally, three such delay means are required. And it was difficult to obtain such high precision.

【０００７】この発明は従来例の上記欠点を解消したも
ので、高価な遅延調整部品を使用せずに狭いスペースで
スキュー補正を実現することができ、かつ回路を遅延線
またはゲートアレイ、ロジックＩＣ、ＰＬＤ（プログラ
マブルロジックデバイス）等で構成することによって安
価に提供することができるスキュー補正回路を提供しよ
うとするものである。The present invention solves the above-mentioned drawbacks of the prior art, and can realize skew correction in a narrow space without using expensive delay adjusting parts, and can provide a circuit using a delay line or a gate array and a logic IC. , A PLD (programmable logic device) or the like to provide an inexpensive skew correction circuit.

【０００８】[0008]

【課題を解決するための手段】すなわちこの発明のスキ
ュー補正回路は、比較信号を常時送り出す発信回路と、
入力信号を比較信号により遅延調整する遅延調整回路
と、基準信号と比較する回路と、調整信号の遅延値をス
テップ状に上げていく回路と、基準信号と一致した時点
の値を記憶しておく回路とからなることを特徴とするも
のである。That is, a skew correction circuit according to the present invention comprises: a transmission circuit for constantly sending a comparison signal;
A delay adjustment circuit for adjusting the delay of an input signal by a comparison signal, a circuit for comparing the input signal with a reference signal, a circuit for increasing the delay value of the adjustment signal in a step-like manner, and a value at the time of coincidence with the reference signal. And a circuit.

【０００９】この発明のスキュー補正回路は、上記入力
信号を比較信号により遅延調整する遅延調整回路が、遅
延線またはゲートアレイ、ロジックＩＣ、ＰＬＤ等から
選ばれた装置からなることをも特徴とするものである。The skew correction circuit according to the present invention is also characterized in that the delay adjustment circuit for adjusting the delay of the input signal by a comparison signal comprises a device selected from a delay line or a gate array, a logic IC, a PLD or the like. Things.

【００１０】この発明のスキュー補正回路は、カウンタ
等のタイミング発生手段によって比較信号を常時出して
おき、比較信号によって各段階ごとに遅延値を変化させ
た調整信号を出力するとともに、調整信号が基準信号と
一致した時点の値を記憶しておく。これにより調整信号
は基準信号とほぼ等しい間に調整されるのである。The skew correction circuit of the present invention always outputs a comparison signal by timing generation means such as a counter, outputs an adjustment signal in which a delay value is changed for each stage by the comparison signal, and outputs the adjustment signal as a reference signal. The value at the time of coincidence with the signal is stored. Thus, the adjustment signal is adjusted while being substantially equal to the reference signal.

【００１１】なお、この発明のスキュー補正回路は、遅
延線またはゲートアレイ、ロジックＩＣ、ＰＬＤ等内の
遅延回路をゲートを使用して作っているが、同極性のゲ
ートの場合は立ち上がりと立ち下がりの遅延の差が遅延
値が大きくなるごとに大きくなるため、ゲートに反転回
路（ＩＮＶＥＲＴＥＲ）を使っている。この場合、立ち
上がり、立ち下がりの差は打ち消し合うが、極性がバラ
バラになる遅延調整回路末端にＥＸＯＲ回路をつけ、極
性の補正をしている。In the skew correction circuit of the present invention, a delay line or a delay circuit in a gate array, a logic IC, a PLD, or the like is formed using a gate. Since the delay difference increases as the delay value increases, an inverting circuit (INVERTER) is used for the gate. In this case, the EXOR circuit is provided at the end of the delay adjustment circuit, where the polarity differs, although the difference between the rise and fall cancels out, but the polarity is corrected.

【００１２】上記のような信号を補正する比較回路で
は、比較ポイントでＵＮＤＥＲ ＳＨＯＯＴやＯＶＥＲ
ＳＨＯＯＴなどで波形が乱れている所で検出する場合
が多いため、ＵＮＤＥＲ ＳＨＯＯＴやＯＶＥＲ ＳＨ
ＯＯＴに影響されないような遅延値を減少させて動作さ
せる。これにより、波形を変化前から捉えていくため、
ＵＮＤＥＲ ＳＨＯＯＴやＯＶＥＲ ＳＨＯＯＴに影響
されずに精度の高いスキュー補正回路が実現できる。In a comparison circuit for correcting a signal as described above, an UNDER SHOOT or OVER is used at a comparison point.
In many cases, the waveform is detected at a place where the waveform is distorted by SHOOT or the like, so that UNDER SHOOT or OVER SH is used.
The operation is performed with a reduced delay value that is not affected by OOT. This allows the waveform to be captured before the change,
A highly accurate skew correction circuit can be realized without being affected by UNDER SHOOT or OVER SHOOT.

【００１３】この発明のスキュー補正回路によれば、回
路を遅延線またはゲートアレイ、ロジックＩＣ、ＰＬＤ
等で構成するため、高価な遅延調整部品を使用せずに狭
いスペースで実現することができるようになった。According to the skew correction circuit of the present invention, the circuit can be a delay line or a gate array, a logic IC, a PLD
Therefore, it can be realized in a narrow space without using expensive delay adjusting parts.

【００１４】[0014]

【発明の実施の形態】以下、この発明のスキュー補正回
路の実施の形態を図面に基いて詳細に説明する。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of a skew correction circuit according to the present invention.

【００１５】図１に示すスキュー補正回路において、遅
延調整は次のようにして行なわれる。すなわち、ＮＯＴ
ゲート３１を介して信号が遅延（ディレイ）選択回路３
２の入力側３２ａに入力される。他方カウンタ回路３３
からは常時、ＮＯＴゲート３５を介して遅延選択回路３
２の入力側３２ｂに比較信号を入力し、上記遅延選択回
路３２の入力側３２ａの各ステップごとに遅延値を変化
させていって、調整信号を所定の遅延値でＸＯＲゲート
３６へ出力する。In the skew correction circuit shown in FIG. 1, delay adjustment is performed as follows. That is, NOT
Signal is delayed via gate 31 (delay) selection circuit 3
2 is input to the input side 32a. Counter circuit 33
From the delay selection circuit 3 via the NOT gate 35 at all times.
The comparison signal is input to the input side 32b of the delay selection circuit 32, the delay value is changed for each step of the input side 32a of the delay selection circuit 32, and the adjustment signal is output to the XOR gate 36 with a predetermined delay value.

【００１６】これとは別に、カウンタ回路３３からＮＯ
Ｔゲート３７およびフリップフロップ３８を介してＡＮ
Ｄゲート３９およびＯＲゲート４０、ＮＯＴゲート４１
から、コンパレータ４２へ基準信号を供給する。Separately, the counter circuit 33 outputs NO
AN via T gate 37 and flip-flop 38
D gate 39, OR gate 40, NOT gate 41
Supplies the reference signal to the comparator 42.

【００１７】コンパレータ４２はＸＯＲゲート３６から
ＮＯＴゲート４３を経てコンパレータへ入力された調整
信号と、上記基準信号とを比較して、ＶＲＥＦ（基準電
圧）４４に両者が一致した値を記憶しておく。The comparator 42 compares the adjustment signal input from the XOR gate 36 to the comparator via the NOT gate 43 with the reference signal, and stores a value in which the two coincide with each other in a VREF (reference voltage) 44. .

【００１８】この発明のスキュー補正回路の他の実施例
では、比較信号と基準信号とを発信する共通部回路と、
スキュー補正を行なうスキュー補正部回路とで構成する
ことができる。In another embodiment of the skew correction circuit of the present invention, a common unit circuit for transmitting a comparison signal and a reference signal;
And a skew correction circuit for performing skew correction.

【００１９】すなわち共通部回路は、所定のパルスを出
す発信器と、第１および第２の一対のカウンタとを備
え、発信器から出された信号は、ＮＯＴゲートおよびＡ
ＮＤゲートを介して第１のカウンタの入力側ａに入力さ
れる。またパターン信号が、一対のフリップフロップ、
ＡＮＤゲートを介して第２のカウンタの入力側ａに入力
される。That is, the common unit circuit includes a transmitter for issuing a predetermined pulse, and a first and a second pair of counters.
It is input to the input side a of the first counter via the ND gate. The pattern signal is a pair of flip-flops,
It is input to the input side a of the second counter via an AND gate.

【００２０】一対のカウンタから出された比較信号は、
スキュー補正部回路のセレクタ（遅延線またはゲートア
レイ、ロジックＩＣ、ＰＬＤ等）の入力側ａに入力され
て遅延調整される。また、第２のカウンタから出力され
た基準信号がフリップフロップからなるコンパレータに
入力される。The comparison signal output from the pair of counters is
The delay is adjusted by being input to the input side a of a selector (delay line or gate array, logic IC, PLD, etc.) of the skew correction unit circuit. Further, the reference signal output from the second counter is input to a comparator including a flip-flop.

【００２１】上記基準信号はセレクタの入力側ｂに入力
され、調整信号は基準信号と比較されてＮＯＴゲートを
介して記憶装置に出力される。そして、調整信号はＤＵ
Ｔボードに出力されるとともに、再度コンパレータに入
力されて、基準信号を調整する。The reference signal is input to the input side b of the selector, and the adjustment signal is compared with the reference signal and output to the storage device via the NOT gate. And the adjustment signal is DU
The signal is output to the T board and input to the comparator again to adjust the reference signal.

【００２２】[0022]

【発明の効果】この発明のスキュー補正回路は以上のよ
うに構成したので、比較ポイントにおいてＵＮＤＥＲ
ＳＨＯＯＴやＯＶＥＲ ＳＨＯＯＴなどで波形が乱れて
いる所で検出しても、ＵＮＤＥＲ ＳＨＯＯＴやＯＶＥ
Ｒ ＳＨＯＯＴに影響されないような遅延値を減少させ
て動作させることができる。これにより、波形を変化前
から捉えていくため、ＵＮＤＥＲ ＳＨＯＯＴやＯＶＥ
Ｒ ＳＨＯＯＴに影響されずに精度の高いスキュー補正
回路が実現できる。As described above, the skew correction circuit of the present invention is constructed as described above.
Even if it is detected in a place where the waveform is distorted by SHOOT or OVER SHOOT, UNDER SHOOT or OVER
The operation can be performed with a reduced delay value that is not affected by RSHOOT. As a result, the waveform can be captured before the change, so that UNDER SHOOT or OVE can be used.
A highly accurate skew correction circuit can be realized without being affected by R SHOOT.

【００２３】この発明のスキュー補正回路によれば、回
路を遅延線またはゲートアレイ、ロジックＩＣ、ＰＬＤ
等で構成するため、高価な遅延調整部品を使用せずに狭
いスペースで実現することができるようになった。According to the skew correction circuit of the present invention, the circuit may be a delay line or a gate array, a logic IC, a PLD.
Therefore, it can be realized in a narrow space without using expensive delay adjusting parts.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明のスキュー補正回路の一実施例を示す
ブロック図である。FIG. 1 is a block diagram showing an embodiment of a skew correction circuit according to the present invention.

【図２】従来例を示すブロック図である。FIG. 2 is a block diagram showing a conventional example.

【符号の説明】[Explanation of symbols]

３１ ＮＯＴゲート ３２ セレクタ ３２ａ，３２ｂ 入力側 ３３ カウンタ ３４ フリップフロップ ３５ ＮＯＴゲート ３６ ＸＯＲゲート ３７ ＮＯＴゲート ３８ フリップフロップ ３９ ＡＮＤゲート ４０ ＯＲゲート ４１ ＮＯＴゲート ４２ コンパレータ ４３ ＮＯＴゲート ４４ ＶＲＥＦ（基準電圧） 31 NOT gate 32 selector 32a, 32b input side 33 counter 34 flip-flop 35 NOT gate 36 XOR gate 37 NOT gate 38 flip-flop 39 AND gate 40 OR gate 41 NOT gate 42 comparator 43 NOT gate 44 VREF (reference voltage)

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 比較信号を常時送り出す発信回路と、入
力信号を比較信号により遅延調整する遅延調整回路と、
基準信号と比較する回路と、調整信号の遅延値をステッ
プ状に上げていく回路と、基準信号と一致した時点の値
を記憶しておく回路とからなることを特徴とするスキュ
ー補正回路。A transmission circuit for constantly sending a comparison signal; a delay adjustment circuit for adjusting a delay of an input signal by the comparison signal;
A skew correction circuit comprising: a circuit for comparing with a reference signal; a circuit for increasing a delay value of an adjustment signal in a step-like manner; and a circuit for storing a value at the time of coincidence with the reference signal. 【請求項２】 入力信号を比較信号により遅延調整する
遅延調整回路が、遅延線またはゲートアレイ、ロジック
ＩＣ、ＰＬＤ等から選ばれた装置からなる請求項１に記
載のスキュー補正回路。2. The skew correction circuit according to claim 1, wherein the delay adjustment circuit for adjusting the delay of the input signal by the comparison signal comprises a device selected from a delay line, a gate array, a logic IC, a PLD, and the like.