JP2008008657A - Delay time measurement method and delay time measurement device using the method - Google Patents
Delay time measurement method and delay time measurement device using the method Download PDFInfo
- Publication number
- JP2008008657A JP2008008657A JP2006176614A JP2006176614A JP2008008657A JP 2008008657 A JP2008008657 A JP 2008008657A JP 2006176614 A JP2006176614 A JP 2006176614A JP 2006176614 A JP2006176614 A JP 2006176614A JP 2008008657 A JP2008008657 A JP 2008008657A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- delay time
- output
- delay circuit
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
Description
本発明は、ＬＳＩ（Large Scale Integration）テスタ等に使用される遅延時間測定方法及びこれを用いた遅延時間測定装置に関し、特に可変遅延回路に設定される遅延時間を短時間且つ容易に測定することが可能な遅延時間測定方法及びこれを用いた遅延時間測定装置に関する。 The present invention relates to a delay time measuring method used in an LSI (Large Scale Integration) tester and the like, and a delay time measuring apparatus using the same, and in particular, to measure a delay time set in a variable delay circuit in a short time and easily. The present invention relates to a delay time measuring method and a delay time measuring apparatus using the same.
可変遅延回路は遅延設定端子に入力される遅延設定信号に応じた遅延時間を発生する回路である。ＬＳＩテスタ等で使用される場合には、可変遅延回路の発生する遅延時間、設定ステップ、設定スパンを校正する必要がある。 The variable delay circuit is a circuit that generates a delay time according to a delay setting signal input to a delay setting terminal. When used in an LSI tester or the like, it is necessary to calibrate the delay time generated by the variable delay circuit, the setting step, and the setting span.
従来の遅延時間測定装置に関連する先行技術文献としては次のようなものがある。 Prior art documents related to a conventional delay time measuring apparatus include the following.
図５はこのような従来の遅延時間測定装置の一例を示す構成ブロック図である。図５において１は信号を発生する信号源、２は信号を遅延させる可変遅延回路、３はオシロスコープ等の時間測定手段である。また、１００は可変遅延回路２に遅延時間を設定する遅延設定信号、１０１は信号源１からの出力信号である信号源出力信号、１０２は可変遅延回路２からの出力信号である可変遅延回路出力信号である。 FIG. 5 is a block diagram showing an example of such a conventional delay time measuring apparatus. In FIG. 5, 1 is a signal source for generating a signal, 2 is a variable delay circuit for delaying the signal, and 3 is a time measuring means such as an oscilloscope. Also, 100 is a delay setting signal for setting a delay time in the variable delay circuit 2, 101 is a signal source output signal that is an output signal from the signal source 1, and 102 is a variable delay circuit output that is an output signal from the variable delay circuit 2. Signal.
信号源１の一端は可変遅延回路２の入力端子に接続され、信号源１の他端は接地される。可変遅延回路２の出力端子は時間測定手段３の入力端子に接続され、遅延設定信号１００は可変遅延回路２の遅延設定端子に接続される。 One end of the signal source 1 is connected to the input terminal of the variable delay circuit 2, and the other end of the signal source 1 is grounded. The output terminal of the variable delay circuit 2 is connected to the input terminal of the time measuring means 3, and the delay setting signal 100 is connected to the delay setting terminal of the variable delay circuit 2.
ここで、図５に示す従来例の動作を図６を用いて説明する。図６は従来例の各部の信号のタイミングを示したタイミングチャートである。 Here, the operation of the conventional example shown in FIG. 5 will be described with reference to FIG. FIG. 6 is a timing chart showing the signal timing of each part in the conventional example.
遅延設定信号１００により可変遅延回路２に遅延時間”ｔｐｄ１”を設定する。信号源１から出力された信号源出力信号１０１が可変遅延回路２に入力され、可変遅延回路２から出力される可変遅延回路出力信号１０２を時間測定手段３で測定する。 A delay time “t pd1 ” is set in the variable delay circuit 2 by the delay setting signal 100. The signal source output signal 101 output from the signal source 1 is input to the variable delay circuit 2, and the variable delay circuit output signal 102 output from the variable delay circuit 2 is measured by the time measuring means 3.
図６に示すように時間測定手段３において、可変遅延回路出力信号１０２は信号源出力信号１０１の立ち上がりエッジから遅延時間”ｔｐｄ１”遅れたパルス波形として観測される。可変遅延回路出力信号１０２のパルス幅はある一定の値が予め設定されている。 As shown in FIG. 6, in the time measuring means 3, the variable delay circuit output signal 102 is observed as a pulse waveform delayed by a delay time “t pd1 ” from the rising edge of the signal source output signal 101. A certain value is preset for the pulse width of the variable delay circuit output signal 102.
同様に、遅延設定信号１００により可変遅延回路２に遅延時間”ｔｐｄ２”を設定する。信号源１から出力された信号源出力信号１０１が可変遅延回路２に入力され、可変遅延回路２から出力される可変遅延回路出力信号１０２を時間測定手段３で測定する。 Similarly, a delay time “t pd2 ” is set in the variable delay circuit 2 by the delay setting signal 100. The signal source output signal 101 output from the signal source 1 is input to the variable delay circuit 2, and the variable delay circuit output signal 102 output from the variable delay circuit 2 is measured by the time measuring means 3.
図６に示すように時間測定手段３において、可変遅延回路出力信号１０２は信号源出力信号１０１の立ち上がりエッジから遅延時間”ｔｐｄ２”遅れたパルス波形として観測される。 As shown in FIG. 6, in the time measuring means 3, the variable delay circuit output signal 102 is observed as a pulse waveform delayed by a delay time “t pd2 ” from the rising edge of the signal source output signal 101.
以上より、遅延設定信号１００により設定された遅延時間の差”Δｔｐｄ１＝ｔｐｄ２−ｔｐｄ１”が時間測定手段３で測定された値と等しいことを確認する。もし、遅延設定信号１００により設定された遅延時間の差”Δｔｐｄ１”と時間測定手段３で測定された値が等しくない場合には、所望の遅延時間で出力されるように可変遅延回路２を調整する。 From the above, it is confirmed that the delay time difference “Δt pd1 = t pd2 −t pd1 ” set by the delay setting signal 100 is equal to the value measured by the time measuring means 3. If the difference “Δt pd1 ” of the delay time set by the delay setting signal 100 is not equal to the value measured by the time measuring means 3, the variable delay circuit 2 is set so as to output with a desired delay time. adjust.
この結果、可変遅延回路２に遅延時間”ｔｐｄ１”を設定すると共に可変遅延回路出力信号１０２を時間測定手段３で測定し、可変遅延回路２に遅延時間”ｔｐｄ２”を設定すると共に可変遅延回路出力信号１０２を時間測定手段３で測定し、設定された遅延時間の差”Δｔｐｄ１”と時間測定手段３で測定された値が等しいことを確認する。そして、等しくない場合には、所望の遅延時間で出力されるように可変遅延回路２を調整することにより、可変遅延回路２での遅延時間の設定に対するずれが無くなるので、設定に対して正確に遅延させることが可能になる。 As a result, the delay time “t pd1 ” is set in the variable delay circuit 2 and the variable delay circuit output signal 102 is measured by the time measuring means 3. The delay time “t pd2 ” is set in the variable delay circuit 2 and the variable delay is set. The circuit output signal 102 is measured by the time measuring unit 3 and it is confirmed that the set delay time difference “Δt pd1 ” is equal to the value measured by the time measuring unit 3. If they are not equal, the variable delay circuit 2 is adjusted so that it is output with a desired delay time, so that there is no deviation from the setting of the delay time in the variable delay circuit 2. It becomes possible to delay.
しかし、図５に示す従来例では、遅延時間の設定ステップが微小な場合にノイズ等による測定誤差を低減するため、時間測定手段３で平均化処理を行うので、測定時間が非常に長くなるという問題があった。 However, in the conventional example shown in FIG. 5, when the delay time setting step is very small, the time measurement means 3 performs the averaging process to reduce the measurement error due to noise or the like, so that the measurement time becomes very long. There was a problem.
また、図５に示す従来例では、遅延時間測定用の経路と信号を出力する経路を分けるために、実際には、可変遅延回路２と時間測定手段３を結ぶ経路にスイッチ等の部品等が付加される。そして、この経路には高速（高周波）の信号を通過させる必要があり、波形品位を良好に保たなければならないので、経路の回路設計が難しくなり、部品等も高価になるという問題があった。 In the conventional example shown in FIG. 5, in order to separate the delay time measurement path and the signal output path, in fact, there are parts such as switches on the path connecting the variable delay circuit 2 and the time measurement means 3. Added. In addition, it is necessary to pass a high-speed (high-frequency) signal through this path, and the waveform quality must be kept good, so that there is a problem that circuit design of the path becomes difficult and parts are expensive. .
さらに、図５に示す従来例をＬＳＩテスタで行う場合には、定期校正等に要する時間が非常に長くなるので、ＬＳＩテスタの稼働率が低下し、ＬＳＩテスタの測定対象であるＩＣ（Integrated Circuit）の生産数が低下するという問題があった。従って本発明が解決しようとする課題は、可変遅延回路に設定される遅延時間を短時間且つ容易に測定することが可能な遅延時間測定装置を実現することにある。 Further, when the conventional example shown in FIG. 5 is performed with an LSI tester, the time required for periodic calibration and the like becomes very long, so the operating rate of the LSI tester decreases, and the IC (Integrated Circuit) that is the measurement target of the LSI tester. ) Production number has been reduced. Therefore, the problem to be solved by the present invention is to realize a delay time measuring apparatus that can easily measure the delay time set in the variable delay circuit in a short time.
このような課題を達成するために、本発明のうち請求項１記載の発明は、
可変遅延回路の遅延時間測定方法であって、
一定周期の繰り返し信号である切り替え信号がハイレベルの時に前記可変遅延回路に第１の遅延時間を設定すると共に前記可変遅延回路の出力信号をフリップフロップのセット信号入力端子に出力し、前記切り替え信号がローレベルの時に前記可変遅延回路に第２の遅延時間を設定すると共に前記可変遅延回路の出力信号を前記フリップフロップのリセット信号入力端子に出力し、前記フリップフロップの出力信号の電圧値を測定し、前記電圧値から前記第１の遅延時間と前記第２の遅延時間の差を求めることにより、可変遅延回路に設定される遅延時間を短時間且つ容易に測定することが可能になる。
In order to achieve such a problem, the invention according to claim 1 of the present invention is:
A delay time measuring method for a variable delay circuit, comprising:
When the switching signal that is a repetitive signal of a fixed period is at a high level, the first delay time is set in the variable delay circuit, and the output signal of the variable delay circuit is output to the set signal input terminal of the flip-flop, and the switching signal When the signal is at a low level, a second delay time is set in the variable delay circuit, and the output signal of the variable delay circuit is output to the reset signal input terminal of the flip-flop, and the voltage value of the output signal of the flip-flop is measured. Then, by obtaining the difference between the first delay time and the second delay time from the voltage value, the delay time set in the variable delay circuit can be measured in a short time and easily.
請求項２記載の発明は、
可変遅延回路の遅延時間測定方法であって、
一定周期の繰り返し信号である切り替え信号がハイレベルの時に前記可変遅延回路に第１の遅延時間を設定すると共に前記可変遅延回路の出力信号をフリップフロップのリセット信号入力端子に出力し、前記切り替え信号がローレベルの時に前記可変遅延回路に第２の遅延時間を設定すると共に前記可変遅延回路の出力信号を前記フリップフロップのセット信号入力端子に出力し、前記フリップフロップの出力信号の電圧値を測定し、前記電圧値から前記第１の遅延時間と前記第２の遅延時間の差を求めることにより、可変遅延回路に設定される遅延時間を短時間且つ容易に測定することが可能になる。
The invention according to claim 2
A delay time measuring method for a variable delay circuit, comprising:
When a switching signal that is a repetitive signal of a fixed period is at a high level, a first delay time is set in the variable delay circuit, and an output signal of the variable delay circuit is output to a reset signal input terminal of a flip-flop. When the signal is at a low level, a second delay time is set in the variable delay circuit, the output signal of the variable delay circuit is output to the set signal input terminal of the flip-flop, and the voltage value of the output signal of the flip-flop is measured Then, by obtaining the difference between the first delay time and the second delay time from the voltage value, the delay time set in the variable delay circuit can be measured in a short time and easily.
請求項３記載の発明は、
可変遅延回路の遅延時間測定方法であって、
一定周期の繰り返し信号である切り替え信号がハイレベルの時に前記可変遅延回路に第１の遅延時間を設定すると共に前記可変遅延回路の出力信号をフリップフロップのセット信号入力端子に出力し、前記切り替え信号がローレベルの時に前記可変遅延回路に第２の遅延時間を設定すると共に前記可変遅延回路の出力信号を前記フリップフロップのリセット信号入力端子に出力し、前記フリップフロップの出力信号を測定して第１の電圧値とし、前記切り替え信号がハイレベルの時に前記可変遅延回路に前記第２の遅延時間を設定すると共に前記可変遅延回路の出力信号をフリップフロップのセット信号入力端子に出力し、前記切り替え信号がローレベルの時に前記可変遅延回路に前記第１の遅延時間を設定すると共に前記可変遅延回路の出力信号を前記フリップフロップのリセット信号入力端子に出力し、前記フリップフロップの出力信号を測定して第２の電圧値とし、前記第１の電圧値と前記第２の電圧値の差の値から前記第１の遅延時間と前記第２の遅延時間の差を求めることにより、可変遅延回路に設定される遅延時間を短時間且つ容易に測定することが可能になる。
The invention described in claim 3
A delay time measuring method for a variable delay circuit, comprising:
When the switching signal that is a repetitive signal of a fixed period is at a high level, the first delay time is set in the variable delay circuit, and the output signal of the variable delay circuit is output to the set signal input terminal of the flip-flop, and the switching signal When the signal is at a low level, a second delay time is set in the variable delay circuit, the output signal of the variable delay circuit is output to the reset signal input terminal of the flip-flop, and the output signal of the flip-flop is measured to measure the second delay time. When the switching signal is at a high level, the second delay time is set in the variable delay circuit, and the output signal of the variable delay circuit is output to the set signal input terminal of the flip-flop. When the signal is at a low level, the first delay time is set in the variable delay circuit and the output of the variable delay circuit is set. A signal is output to the reset signal input terminal of the flip-flop, the output signal of the flip-flop is measured to obtain a second voltage value, and the difference between the first voltage value and the second voltage value is used as the second voltage value. By obtaining the difference between the first delay time and the second delay time, the delay time set in the variable delay circuit can be measured in a short time and easily.
請求項４記載の発明は、
可変遅延回路の遅延時間測定方法であって、
一定周期の繰り返し信号である切り替え信号がハイレベルの時に前記可変遅延回路に第１の遅延時間を設定すると共に前記可変遅延回路の出力信号をフリップフロップのリセット信号入力端子に出力し、前記切り替え信号がローレベルの時に前記可変遅延回路に第２の遅延時間を設定すると共に前記可変遅延回路の出力信号を前記フリップフロップのセット信号入力端子に出力し、前記フリップフロップの出力信号を測定して第１の電圧値とし、前記切り替え信号がハイレベルの時に前記可変遅延回路に前記第２の遅延時間を設定すると共に前記可変遅延回路の出力信号をフリップフロップのリセット信号入力端子に出力し、前記切り替え信号がローレベルの時に前記可変遅延回路に前記第１の遅延時間を設定すると共に前記可変遅延回路の出力信号を前記フリップフロップのセット信号入力端子に出力し、前記フリップフロップの出力信号を測定して第２の電圧値とし、前記第１の電圧値と前記第２の電圧値の差の値から前記第１の遅延時間と前記第２の遅延時間の差を求めることにより、可変遅延回路に設定される遅延時間を短時間且つ容易に測定することが可能になる。
The invention according to claim 4
A delay time measuring method for a variable delay circuit, comprising:
When a switching signal that is a repetitive signal of a fixed period is at a high level, a first delay time is set in the variable delay circuit, and an output signal of the variable delay circuit is output to a reset signal input terminal of a flip-flop. When the signal is at a low level, a second delay time is set in the variable delay circuit, the output signal of the variable delay circuit is output to the set signal input terminal of the flip-flop, the output signal of the flip-flop is measured, When the switching signal is at a high level, the second delay time is set in the variable delay circuit and the output signal of the variable delay circuit is output to the reset signal input terminal of the flip-flop. When the signal is at a low level, the first delay time is set in the variable delay circuit and the variable delay circuit A power signal is output to the set signal input terminal of the flip-flop, the output signal of the flip-flop is measured to obtain a second voltage value, and a difference value between the first voltage value and the second voltage value is calculated. By obtaining the difference between the first delay time and the second delay time, the delay time set in the variable delay circuit can be measured in a short time and easily.
請求項５記載の発明は、
可変遅延回路を有する遅延時間測定装置において、
一定周期の繰り返し信号である切り替え信号により経路を切り替えて第１の遅延設定信号若しくは第２の遅延設定信号を出力する第１の経路切替器と、この第１の経路切替器の出力信号により第１の遅延時間若しくは第２の遅延時間が設定されると共に入力信号を前記第１の遅延時間若しくは前記第２の遅延時間遅延させて出力する前記可変遅延回路と、前記切り替え信号により経路を切り替えて前記可変遅延回路の出力信号をセット信号若しくはリセット信号として出力する第２の経路切替器と、前記セット信号によりハイレベルを出力し前記リセット信号によりローレベルを出力するフリップフロップと、前記フリップフロップの出力信号の電圧値を測定する電圧計とを備え、前記切り替え信号がハイレベルの時に前記第１の遅延時間を設定すると共に前記セット信号を出力させ、前記切り替え信号がローレベルの時に前記第２の遅延時間を設定すると共に前記リセット信号を出力させ、前記電圧計の測定値から前記第１の遅延時間と前記第２の遅延時間の差を求めることにより、可変遅延回路に設定される遅延時間を短時間且つ容易に測定することが可能になる。
The invention according to claim 5
In a delay time measuring apparatus having a variable delay circuit,
A first path switch that switches a path by a switching signal that is a repetitive signal of a fixed period and outputs a first delay setting signal or a second delay setting signal, and an output signal of the first path switch 1 delay time or second delay time is set, and the variable delay circuit that outputs the input signal after delaying the first delay time or the second delay time, and the path is switched by the switching signal. A second path switch that outputs an output signal of the variable delay circuit as a set signal or a reset signal; a flip-flop that outputs a high level by the set signal and outputs a low level by the reset signal; and A voltmeter for measuring a voltage value of the output signal, and the first delay time is set when the switching signal is at a high level. And the set signal is output, the second delay time is set and the reset signal is output when the switching signal is at a low level, and the first delay time and the By obtaining the difference between the second delay times, the delay time set in the variable delay circuit can be easily measured in a short time.
請求項６記載の発明は、
可変遅延回路を有する遅延時間測定装置において、
一定周期の繰り返し信号である切り替え信号により経路を切り替えて第１の遅延設定信号若しくは第２の遅延設定信号を出力する第１の経路切替器と、この第１の経路切替器の出力信号により第１の遅延時間若しくは第２の遅延時間が設定されると共に入力信号を前記第１の遅延時間若しくは前記第２の遅延時間遅延させて出力する前記可変遅延回路と、前記切り替え信号により経路を切り替えて前記可変遅延回路の出力信号をセット信号若しくはリセット信号として出力する第２の経路切替器と、前記セット信号によりハイレベルを出力し前記リセット信号によりローレベルを出力するフリップフロップと、前記フリップフロップの出力信号の電圧値を測定する電圧計とを備え、前記切り替え信号がハイレベルの時に前記第１の遅延時間を設定すると共に前記リセット信号を出力させ、前記切り替え信号がローレベルの時に前記第２の遅延時間を設定すると共に前記セット信号を出力させ、前記電圧計の測定値から前記第１の遅延時間と前記第２の遅延時間の差を求めることにより、可変遅延回路に設定される遅延時間を短時間且つ容易に測定することが可能になる。
The invention described in claim 6
In a delay time measuring apparatus having a variable delay circuit,
A first path switch that switches a path by a switching signal that is a repetitive signal of a fixed period and outputs a first delay setting signal or a second delay setting signal, and an output signal of the first path switch 1 delay time or second delay time is set, and the variable delay circuit that outputs the input signal after delaying the first delay time or the second delay time, and the path is switched by the switching signal. A second path switch that outputs an output signal of the variable delay circuit as a set signal or a reset signal; a flip-flop that outputs a high level by the set signal and outputs a low level by the reset signal; and A voltmeter for measuring a voltage value of the output signal, and the first delay time is set when the switching signal is at a high level. And the reset signal is output, the second delay time is set when the switching signal is at a low level, and the set signal is output, and the first delay time and the first delay time are calculated from the measured value of the voltmeter. By obtaining the difference between the second delay times, the delay time set in the variable delay circuit can be easily measured in a short time.
請求項７記載の発明は、
可変遅延回路を有する遅延時間測定装置において、
一定周期の繰り返し信号である切り替え信号により経路を切り替えて第１の遅延設定信号若しくは第２の遅延設定信号を出力する第１の経路切替器と、この第１の経路切替器の出力信号により第１の遅延時間若しくは第２の遅延時間が設定されると共に入力信号を前記第１の遅延時間若しくは前記第２の遅延時間遅延させて出力する前記可変遅延回路と、前記切り替え信号により経路を切り替えて前記可変遅延回路の出力信号をセット信号若しくはリセット信号として出力する第２の経路切替器と、前記セット信号によりハイレベルを出力し前記リセット信号によりローレベルを出力するフリップフロップと、前記フリップフロップの出力信号の電圧値を測定する電圧計とを備え、前記切り替え信号がハイレベルの時に前記第１の遅延時間を設定すると共に前記セット信号を出力させ、前記切り替え信号がローレベルの時に前記第２の遅延時間を設定すると共に前記リセット信号を出力させ、前記電圧計の測定値を第１の電圧値とし、前記切り替え信号がハイレベルの時に前記第２の遅延時間を設定すると共に前記セット信号を出力させ、前記切り替え信号がローレベルの時に前記第１の遅延時間を設定すると共に前記リセット信号を出力させ、前記電圧計の測定値を第２の電圧値とし、前記第１の電圧値と前記第２の電圧値の差の値から前記第１の遅延時間と前記第２の遅延時間の差を求めることにより、可変遅延回路に設定される遅延時間を短時間且つ容易に測定することが可能になる。
The invention described in claim 7
In a delay time measuring apparatus having a variable delay circuit,
A first path switch that switches a path by a switching signal that is a repetitive signal of a fixed period and outputs a first delay setting signal or a second delay setting signal, and an output signal of the first path switch 1 delay time or second delay time is set, and the variable delay circuit that outputs the input signal after delaying the first delay time or the second delay time, and the path is switched by the switching signal. A second path switch that outputs an output signal of the variable delay circuit as a set signal or a reset signal; a flip-flop that outputs a high level by the set signal and outputs a low level by the reset signal; and A voltmeter for measuring a voltage value of the output signal, and the first delay time is set when the switching signal is at a high level. And the set signal is output, the second delay time is set and the reset signal is output when the switching signal is at a low level, and the measured value of the voltmeter is set as the first voltage value, When the switching signal is at a high level, the second delay time is set and the set signal is output. When the switching signal is at a low level, the first delay time is set and the reset signal is output. By using the measured value of the voltmeter as the second voltage value, and obtaining the difference between the first delay time and the second delay time from the difference between the first voltage value and the second voltage value. The delay time set in the variable delay circuit can be easily measured in a short time.
請求項８記載の発明は、
可変遅延回路を有する遅延時間測定装置において、
一定周期の繰り返し信号である切り替え信号により経路を切り替えて第１の遅延設定信号若しくは第２の遅延設定信号を出力する第１の経路切替器と、この第１の経路切替器の出力信号により第１の遅延時間若しくは第２の遅延時間が設定されると共に入力信号を前記第１の遅延時間若しくは前記第２の遅延時間遅延させて出力する前記可変遅延回路と、前記切り替え信号により経路を切り替えて前記可変遅延回路の出力信号をセット信号若しくはリセット信号として出力する第２の経路切替器と、前記セット信号によりハイレベルを出力し前記リセット信号によりローレベルを出力するフリップフロップと、前記フリップフロップの出力信号の電圧値を測定する電圧計とを備え、前記切り替え信号がハイレベルの時に前記第１の遅延時間を設定すると共に前記リセット信号を出力させ、前記切り替え信号がローレベルの時に前記第２の遅延時間を設定すると共に前記セット信号を出力させ、前記電圧計の測定値を第１の電圧値とし、前記切り替え信号がハイレベルの時に前記第２の遅延時間を設定すると共に前記リセット信号を出力させ、前記切り替え信号がローレベルの時に前記第１の遅延時間を設定すると共に前記セット信号を出力させ、前記電圧計の測定値を第２の電圧値とし、前記第１の電圧値と前記第２の電圧値の差の値から前記第１の遅延時間と前記第２の遅延時間の差を求めることにより、可変遅延回路に設定される遅延時間を短時間且つ容易に測定することが可能になる。
The invention described in claim 8
In a delay time measuring apparatus having a variable delay circuit,
A first path switch that switches a path by a switching signal that is a repetitive signal of a fixed period and outputs a first delay setting signal or a second delay setting signal, and an output signal of the first path switch 1 delay time or second delay time is set, and the variable delay circuit that outputs the input signal after delaying the first delay time or the second delay time, and the path is switched by the switching signal. A second path switch that outputs an output signal of the variable delay circuit as a set signal or a reset signal; a flip-flop that outputs a high level by the set signal and outputs a low level by the reset signal; and A voltmeter for measuring a voltage value of the output signal, and the first delay time is set when the switching signal is at a high level. And the reset signal is output, the second delay time is set and the set signal is output when the switching signal is at a low level, and the measured value of the voltmeter is set as the first voltage value, When the switching signal is at a high level, the second delay time is set and the reset signal is output. When the switching signal is at a low level, the first delay time is set and the set signal is output. By using the measured value of the voltmeter as the second voltage value, and obtaining the difference between the first delay time and the second delay time from the difference between the first voltage value and the second voltage value. The delay time set in the variable delay circuit can be easily measured in a short time.
本発明によれば次のような効果がある。
請求項１、請求項２、請求項５及び請求項６の発明によれば、一定周期の繰り返し信号である切り替え信号がハイレベルの時に前記可変遅延回路に第１の遅延時間を設定すると共に前記可変遅延回路の出力信号をフリップフロップのセット信号入力端子、若しくは、リセット信号入力端子に出力し、前記切り替え信号がローレベルの時に前記可変遅延回路に第２の遅延時間を設定すると共に前記可変遅延回路の出力信号を前記フリップフロップのリセット信号入力端子、若しくは、セット信号入力端子に出力し、前記フリップフロップの出力信号の電圧値を測定し、前記電圧値から前記第１の遅延時間と前記第２の遅延時間の差を求めることにより、この電圧値が可変遅延回路に設定される遅延時間の差に比例するので、可変遅延回路に設定される遅延時間を短時間且つ容易に測定することが可能になる。
The present invention has the following effects.
According to the first, second, fifth, and sixth aspects of the invention, when the switching signal that is a repetitive signal having a constant period is at a high level, the first delay time is set in the variable delay circuit, and The output signal of the variable delay circuit is output to the set signal input terminal or reset signal input terminal of the flip-flop, and when the switching signal is at a low level, a second delay time is set in the variable delay circuit and the variable delay An output signal of the circuit is output to a reset signal input terminal or a set signal input terminal of the flip-flop, a voltage value of the output signal of the flip-flop is measured, and the first delay time and the first delay time are calculated from the voltage value. By determining the difference between the two delay times, this voltage value is proportional to the difference in the delay time set in the variable delay circuit. It is possible to easily and measure short delay time.
請求項３、請求項４、請求項７及び請求項８の発明によれば、一定周期の繰り返し信号である切り替え信号がハイレベルの時に前記可変遅延回路に第１の遅延時間を設定すると共に前記可変遅延回路の出力信号をフリップフロップのセット信号入力端子、若しくは、リセット信号入力端子に出力し、前記切り替え信号がローレベルの時に前記可変遅延回路に第２の遅延時間を設定すると共に前記可変遅延回路の出力信号を前記フリップフロップのリセット信号入力端子、若しくは、セット信号入力端子に出力し、前記フリップフロップの出力信号を測定して第１の電圧値とし、前記切り替え信号がハイレベルの時に前記可変遅延回路に前記第２の遅延時間を設定すると共に前記可変遅延回路の出力信号をフリップフロップのセット信号入力端子、若しくは、リセット信号入力端子に出力し、前記切り替え信号がローレベルの時に前記可変遅延回路に前記第１の遅延時間を設定すると共に前記可変遅延回路の出力信号を前記フリップフロップのリセット信号入力端子、若しくは、セット信号入力端子に出力し、前記フリップフロップの出力信号を測定して第２の電圧値とし、前記第１の電圧値と前記第２の電圧値の差の値から前記第１の遅延時間と前記第２の遅延時間の差を求めることにより、この電圧値が可変遅延回路に設定される遅延時間の差に比例し、経路による誤差が取り除かれるので、可変遅延回路に設定される遅延時間を短時間且つ容易に測定することが可能になる。 According to the invention of claim 3, claim 4, claim 7 and claim 8, when the switching signal which is a repetitive signal of a constant period is high level, the first delay time is set in the variable delay circuit and The output signal of the variable delay circuit is output to the set signal input terminal or reset signal input terminal of the flip-flop, and when the switching signal is at a low level, a second delay time is set in the variable delay circuit and the variable delay An output signal of the circuit is output to a reset signal input terminal or a set signal input terminal of the flip-flop, the output signal of the flip-flop is measured to be a first voltage value, and the switching signal is at a high level. The second delay time is set in the variable delay circuit, and the output signal of the variable delay circuit is used as a set signal input terminal of a flip-flop. Alternatively, the first delay time is set in the variable delay circuit when the switching signal is at a low level, and the output signal of the variable delay circuit is output to the reset signal input terminal of the flip-flop. Or, it outputs to the set signal input terminal, measures the output signal of the flip-flop to obtain a second voltage value, and calculates the first voltage value from the difference between the first voltage value and the second voltage value. By obtaining the difference between the delay time and the second delay time, this voltage value is proportional to the difference between the delay times set in the variable delay circuit, and the error due to the path is removed. Therefore, the voltage value is set in the variable delay circuit. The delay time can be easily measured in a short time.
以下本発明を図面を用いて詳細に説明する。図１は本発明に係る遅延時間測定装置の一実施例を示す構成ブロック図である。 Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing the configuration of an embodiment of a delay time measuring apparatus according to the present invention.
図１において１，２，１０１及び１０２は図５と同一符号を付してあり、４及び７は経路切替器、５はセット及びリセット機能を有するフリップフロップ、６は電圧計である。また、１０３は経路切替器４及び経路切替器７の経路を切り替える切り替え信号、１０４及び１０５は可変遅延回路２の遅延時間を設定する遅延設定信号である。 In FIG. 1, 1, 2, 101 and 102 are assigned the same reference numerals as in FIG. 5, 4 and 7 are path switchers, 5 is a flip-flop having set and reset functions, and 6 is a voltmeter. Reference numeral 103 denotes a switching signal for switching the path between the path switching unit 4 and the path switching unit 7, and 104 and 105 are delay setting signals for setting the delay time of the variable delay circuit 2.
また、１０６はフリップフロップ５をセットするセット信号、１０７はフリップフロップ５をリセットするリセット信号、１０８はフリップフロップ５からの出力信号である。 Further, 106 is a set signal for setting the flip-flop 5, 107 is a reset signal for resetting the flip-flop 5, and 108 is an output signal from the flip-flop 5.
信号源１の一端は可変遅延回路２の入力端子に接続され、信号源１の他端は接地される。可変遅延回路２の出力端子は経路切替器４の第１の入力端子に接続され、経路切替器４の第２の入力端子及び第３の入力端子はローレベルの電圧源”ＶＬ”に接続される。 One end of the signal source 1 is connected to the input terminal of the variable delay circuit 2, and the other end of the signal source 1 is grounded. The output terminal of the variable delay circuit 2 is connected to the first input terminal of the path switch 4, and the second input terminal and the third input terminal of the path switch 4 are connected to the low-level voltage source “V L ”. Is done.
遅延設定信号１０４は経路切替器７の第１の入力端子に接続され、遅延設定信号１０５は経路切替器７の第２の入力端子に接続される。経路切替器７の出力端子は可変遅延回路２の遅延設定端子に接続され、切り替え信号１０３は経路切替器４の切り替え信号入力端子及び経路切替器７の切り替え信号入力端子にそれぞれ接続される。 The delay setting signal 104 is connected to the first input terminal of the path switch 7, and the delay setting signal 105 is connected to the second input terminal of the path switch 7. The output terminal of the path switch 7 is connected to the delay setting terminal of the variable delay circuit 2, and the switch signal 103 is connected to the switch signal input terminal of the path switch 4 and the switch signal input terminal of the path switch 7.
また、経路切替器４の第１の出力端子はフリップフロップ５のセット信号入力端子に接続され、経路切替器４の第２の出力端子はフリップフロップ５のリセット信号入力端子に接続される。フリップフロップ５の出力端子は電圧計６の一端に接続され、電圧計６の他端は接地される。 The first output terminal of the path switch 4 is connected to the set signal input terminal of the flip-flop 5, and the second output terminal of the path switch 4 is connected to the reset signal input terminal of the flip-flop 5. The output terminal of the flip-flop 5 is connected to one end of the voltmeter 6 and the other end of the voltmeter 6 is grounded.
ここで、図１に示す実施例の動作を図２を用いて説明する。図２は実施例の各部の信号のタイミングを示したタイミングチャートである。信号源出力信号１０１は一定周期の繰り返し信号であり、切り替え信号１０３は信号源出力信号１０１に同期しており、信号源出力信号１０１の２倍周期の繰り返し信号である。 Here, the operation of the embodiment shown in FIG. 1 will be described with reference to FIG. FIG. 2 is a timing chart showing the signal timing of each part of the embodiment. The signal source output signal 101 is a repetitive signal having a constant cycle, and the switching signal 103 is synchronized with the signal source output signal 101 and is a repetitive signal having a cycle twice that of the signal source output signal 101.
図２の実施例では遅延設定信号１０４は遅延時間が”ｔｐｄ３”のデータであり、遅延設定信号１０５は遅延時間が”ｔｐｄ４”のデータである。 In the embodiment of FIG. 2, the delay setting signal 104 is data with a delay time “t pd3 ”, and the delay setting signal 105 is data with a delay time “t pd4 ”.
切り替え信号１０３がハイレベルの時には、経路切替器４の経路は第１の出力端子が第１の入力端子に接続され、第２の出力端子が第２の入力端子に接続される。すなわち、可変遅延回路２の出力端子はフリップフロップ５のセット信号入力端子に接続され、フリップフロップ５のリセット信号入力端子は接地される。 When the switching signal 103 is at a high level, the path of the path switcher 4 has a first output terminal connected to the first input terminal and a second output terminal connected to the second input terminal. That is, the output terminal of the variable delay circuit 2 is connected to the set signal input terminal of the flip-flop 5, and the reset signal input terminal of the flip-flop 5 is grounded.
また、経路切替器７の経路は出力端子が第１の入力端子に接続、すなわち、遅延設定信号１０４が可変遅延回路２の遅延設定端子に接続される。 The path of the path switch 7 has an output terminal connected to the first input terminal, that is, the delay setting signal 104 is connected to the delay setting terminal of the variable delay circuit 2.
そして、可変遅延回路２の遅延時間は遅延設定信号１０４のデータ、すなわち、遅延時間”ｔｐｄ３”が設定されるので、可変遅延回路出力信号１０２は信号源出力信号１０１の立ち上がりエッジから遅延時間”ｔｐｄ３”遅れて出力される。 Since the delay time of the variable delay circuit 2 is set to the data of the delay setting signal 104, that is, the delay time “t pd3 ”, the variable delay circuit output signal 102 is delayed from the rising edge of the signal source output signal 101. t pd3 "Output is delayed.
この可変遅延回路出力信号１０２が経路切替器４を経由してセット信号１０６としてフリップフロップ５のセット信号入力端子に入力され、このセット信号１０６の立ち上がりエッジのタイミングで出力信号１０８がハイレベルを出力する。 The variable delay circuit output signal 102 is input to the set signal input terminal of the flip-flop 5 as the set signal 106 via the path switch 4, and the output signal 108 outputs a high level at the timing of the rising edge of the set signal 106. To do.
一方、切り替え信号１０３がローレベルの時には、経路切替器４の経路は第１の出力端子が第３の入力端子に接続され、第２の出力端子が第１の入力端子に接続される。すなわち、可変遅延回路２の出力端子はフリップフロップ５のリセット信号入力端子に接続され、フリップフロップ５のセット信号入力端子は接地される。 On the other hand, when the switching signal 103 is at a low level, the path of the path switcher 4 is connected to the first input terminal at the first output terminal and to the first input terminal at the second output terminal. That is, the output terminal of the variable delay circuit 2 is connected to the reset signal input terminal of the flip-flop 5, and the set signal input terminal of the flip-flop 5 is grounded.
また、経路切替器７の経路は出力端子が第２の入力端子に接続、すなわち、遅延設定信号１０５が可変遅延回路２の遅延設定端子に接続される。 The path of the path switch 7 has an output terminal connected to the second input terminal, that is, the delay setting signal 105 is connected to the delay setting terminal of the variable delay circuit 2.
そして、可変遅延回路２の遅延時間は遅延設定信号１０５のデータ、すなわち、遅延時間”ｔｐｄ４”が設定されるので、可変遅延回路出力信号１０２は信号源出力信号１０１の立ち上がりエッジから遅延時間”ｔｐｄ４”遅れて出力される。 Since the delay time of the variable delay circuit 2 is set to the data of the delay setting signal 105, that is, the delay time “t pd4 ”, the variable delay circuit output signal 102 is delayed from the rising edge of the signal source output signal 101. t pd4 ”is output with a delay.
この可変遅延回路出力信号１０２が経路切替器４を経由してリセット信号１０７としてフリップフロップ５のリセット信号入力端子に入力され、このリセット信号１０７の立ち上がりエッジのタイミングで出力信号１０８がローレベルを出力する。 The variable delay circuit output signal 102 is input to the reset signal input terminal of the flip-flop 5 as the reset signal 107 via the path switch 4, and the output signal 108 outputs a low level at the timing of the rising edge of the reset signal 107. To do.
電圧計６で測定される電圧値”Ｖ１”は、フリップフロップ５の出力ローレベルを”ＶＯＬ”、出力ハイレベルを”ＶＯＨ”、とすると、式（１）で示される。 The voltage value “V 1 ” measured by the voltmeter 6 is expressed by Equation (1), where “V OL ” is the output low level of the flip-flop 5 and “V OH ” is the output high level.
出力信号１０８のデューティ比は、出力信号１０８の出力周期を”Ｔ”、出力ハイパルス幅を”ｔｈｐｗ１”とすると、式（２）で示される。 The duty ratio of the output signal 108 is expressed by Equation (2), where “T” is the output period of the output signal 108 and “t hpw1 ” is the output high pulse width.
また、出力ハイパルス幅を”ｔｈｐｗ１”は可変遅延回路２に設定される遅延時間の差”Δｔｐｄ２”とすると、式（３）で示される。 When the output high pulse width is “t hpw1 ”, which is a difference in delay time “Δt pd2 ” set in the variable delay circuit 2, it is expressed by Expression (3).
式（１）、式（２）及び式（３）より、電圧計６で測定される電圧値”Ｖ１”は式（４）で示される。 From Expression (1), Expression (2), and Expression (3), the voltage value “V 1 ” measured by the voltmeter 6 is expressed by Expression (4).
式（４）より、電圧値”Ｖ１”は可変遅延回路２に設定される遅延時間の差”Δｔｐｄ２”に比例するので、相対的な遅延時間を電圧値で知ることができる。 From equation (4), the voltage value “V 1 ” is proportional to the delay time difference “Δt pd2 ” set in the variable delay circuit 2, so that the relative delay time can be known from the voltage value.
この結果、可変遅延回路２に設定される遅延時間を切り替え信号１０３のレベルにより経路切替器７で切り替えると共に可変遅延回路出力信号１０２を経路切替器４で切り替えてフリップフロップ５のセット信号入力端子、若しくは、リセット信号入力端子に入力し、フリップフロップ５からの出力信号１０８を電圧計６で測定することにより、電圧値”Ｖ１”が可変遅延回路２に設定される遅延時間の差”Δｔｐｄ２”に比例するので、可変遅延回路２に設定される遅延時間を短時間且つ容易に測定することが可能になる。 As a result, the delay time set in the variable delay circuit 2 is switched by the path switch 7 according to the level of the switching signal 103 and the variable delay circuit output signal 102 is switched by the path switch 4 to set the set signal input terminal of the flip-flop 5; Alternatively, the voltage value “V 1 ” is set to the variable delay circuit 2 by inputting to the reset signal input terminal and measuring the output signal 108 from the flip-flop 5 with the voltmeter 6, “Δt pd2 Therefore, the delay time set in the variable delay circuit 2 can be easily measured in a short time.
図３及び図４は可変遅延回路２からフリップフロップ５までの経路に誤差を含む場合のタイミングチャートである。図３及び図４に示す実施例の動作は図２の実施例とほぼ同一であり、異なる点は出力信号１０８に経路差による誤差”ｔｅｒｒ”を含んでいることである。 3 and 4 are timing charts when an error is included in the path from the variable delay circuit 2 to the flip-flop 5. The operation of the embodiment shown in FIGS. 3 and 4 is almost the same as that of the embodiment of FIG. 2, and the difference is that the output signal 108 includes an error “t err ” due to a path difference.
また、図３においては遅延設定信号１０４は遅延時間が”ｔｐｄ５”のデータであり、遅延設定信号１０５は遅延時間が”ｔｐｄ６”のデータである。図４においては遅延設定信号１０４は遅延時間が”ｔｐｄ６”のデータであり、遅延設定信号１０５は遅延時間が”ｔｐｄ５”のデータである。 In FIG. 3, the delay setting signal 104 is data with a delay time “t pd5 ”, and the delay setting signal 105 is data with a delay time “t pd6 ”. In FIG. 4, the delay setting signal 104 is data with a delay time “t pd6 ”, and the delay setting signal 105 is data with a delay time “t pd5 ”.
図３及び図４に示す実施例の場合には、可変遅延回路２の出力からフリップフロップ５のリセット信号入力端子までの経路で誤差”ｔｅｒｒ”を含んでいる。図３の実施例において電圧計６で測定される電圧値”Ｖ２”は、可変遅延回路２に設定される遅延時間の差”Δｔｐｄ３”を式（５）のように定義すると、式（６）で示される。 3 and FIG. 4, the error “t err ” is included in the path from the output of the variable delay circuit 2 to the reset signal input terminal of the flip-flop 5. In the embodiment of FIG. 3, the voltage value “V 2 ” measured by the voltmeter 6 is obtained by defining the difference in delay time “Δt pd3 ” set in the variable delay circuit 2 as shown in Equation (5). 6).
同様に、図４の実施例において電圧計６で測定される電圧値”Ｖ３”は、可変遅延回路２に設定される遅延時間の差”Δｔｐｄ４”を式（７）のように定義すると、式（８）で示される。 Similarly, the voltage value “V 3 ” measured by the voltmeter 6 in the embodiment of FIG. 4 is defined as a difference in delay time “Δt pd4 ” set in the variable delay circuit 2 as shown in Expression (7). , Expressed by equation (8).
ここで、電圧計６で測定される電圧値から経路による誤差”ｔｅｒｒ”を取り除くために、式（９）に示すように電圧値”Ｖ２”から電圧値”Ｖ３”を差し引いて”２”で割った電圧を求める。 Here, in order to remove the error “t err ” due to the path from the voltage value measured by the voltmeter 6, the voltage value “V 3 ” is subtracted from the voltage value “V 2 ” as shown in Expression (9). Find the voltage divided by 2 ".
式（９）は経路による誤差”ｔｅｒｒ”が取り除かれているので、誤差”ｔｅｒｒ”の影響を受けることなく、相対的な遅延時間を電圧値で知ることができる。 In equation (9), the error “t err ” due to the path is removed, so that the relative delay time can be known from the voltage value without being affected by the error “t err ”.
この結果、可変遅延回路２に設定される２つの遅延時間を切り替え信号１０３のレベルにより経路切替器７で切り替えると共に可変遅延回路出力信号１０２を経路切替器４で切り替えてフリップフロップ５のセット信号入力端子、若しくは、リセット信号入力端子に入力し、フリップフロップ５からの出力信号１０８を電圧計６で電圧値”Ｖ２”を測定し、可変遅延回路２に設定される２つの遅延時間を入れ替え、同様に電圧値”Ｖ３”を測定する。 As a result, the two delay times set in the variable delay circuit 2 are switched by the path switch 7 according to the level of the switching signal 103 and the variable delay circuit output signal 102 is switched by the path switch 4 to input the set signal of the flip-flop 5. The voltage value “V 2 ” of the output signal 108 from the flip-flop 5 is measured with the voltmeter 6, and the two delay times set in the variable delay circuit 2 are switched, Similarly, the voltage value “V 3 ” is measured.
そして、電圧値”Ｖ２”及び電圧値”Ｖ３”の差を取ることにより、経路による誤差”ｔｅｒｒ”が取り除かれるので、可変遅延回路２に設定される遅延時間を短時間且つ容易に測定することが可能になる。 Then, by taking the difference between the voltage value “V 2 ” and the voltage value “V 3 ”, the error “t err ” due to the path is removed, so that the delay time set in the variable delay circuit 2 can be reduced in a short time and easily. It becomes possible to measure.
なお、図１に示す実施例において経路切替器４は、切り替え信号１０３がハイレベルの時に第１の入力端子と第１の出力端子、第２の入力端子と第２の出力端子をそれぞれ接続し、切り替え信号１０３がローレベルの時に第１の入力端子と第２の出力端子、第３の入力端子と第１の出力端子をそれぞれ接続しているが、必ずしもこのようにする必要は無く、切り替え信号１０３がハイレベルの時に第１の入力端子と第２の出力端子、第３の入力端子と第１の出力端子をそれぞれ接続し、切り替え信号１０３がローレベルの時に第１の入力端子と第１の出力端子、第２の入力端子と第２の出力端子をそれぞれ接続してもよい。 In the embodiment shown in FIG. 1, the path switch 4 connects the first input terminal and the first output terminal, and the second input terminal and the second output terminal when the switching signal 103 is at the high level. The first input terminal and the second output terminal, and the third input terminal and the first output terminal are connected to each other when the switching signal 103 is at a low level. When the signal 103 is at a high level, the first input terminal and the second output terminal are connected, and the third input terminal and the first output terminal are respectively connected. When the switching signal 103 is at a low level, the first input terminal and the second output terminal are connected. One output terminal, a second input terminal, and a second output terminal may be connected to each other.
同様に、図１に示す実施例において経路切替器７は、切り替え信号１０３がハイレベルの時に第１の入力端子と出力端子を接続し、切り替え信号１０３がローレベルの時に第２の入力端子と出力端子を接続しているが、必ずしもこのようにする必要は無く、切り替え信号１０３がハイレベルの時に第２の入力端子と出力端子を接続し、切り替え信号１０３がローレベルの時に第１の入力端子と出力端子を接続してもよい。 Similarly, in the embodiment shown in FIG. 1, the path switch 7 connects the first input terminal and the output terminal when the switching signal 103 is high level, and connects the second input terminal when the switching signal 103 is low level. Although the output terminal is connected, it is not always necessary to do this. When the switching signal 103 is at a high level, the second input terminal is connected to the output terminal, and when the switching signal 103 is at a low level, the first input is connected. The terminal and the output terminal may be connected.
また、図１に示す実施例においてフリップフロップ５は、セット信号１０６の立ち上がりエッジでハイレベルを出力し、リセット信号１０７の立ち上がりエッジでローレベルを出力しているが、必ずしもこのようにする必要は無く、セット信号１０６の立ち下がりエッジでハイレベルを出力し、リセット信号１０７の立ち下がりエッジでローレベルを出力してもよい。 In the embodiment shown in FIG. 1, the flip-flop 5 outputs a high level at the rising edge of the set signal 106 and outputs a low level at the rising edge of the reset signal 107. Alternatively, a high level may be output at the falling edge of the set signal 106 and a low level may be output at the falling edge of the reset signal 107.
また、図１に示す実施例において経路切替器４は、切り替え信号１０３がハイレベルの時に第１の入力端子と第１の出力端子、第２の入力端子と第２の出力端子をそれぞれ接続し、切り替え信号１０３がローレベルの時に第１の入力端子と第２の出力端子、第３の入力端子と第１の出力端子をそれぞれ接続しているが、必ずしもこのようにする必要は無く、切り替え信号１０３の立ち上がりエッジ、若しくは、立ち下がりエッジの時に第１の入力端子と第２の出力端子、第３の入力端子と第１の出力端子をそれぞれ接続し、その次の切り替え信号１０３立ち上がりエッジ、若しくは、立ち下がりエッジの時に第１の入力端子と第１の出力端子、第２の入力端子と第２の出力端子をそれぞれ接続するように、切り替え信号１０３の立ち上がりエッジ、若しくは、立ち下がりエッジが来る度に接続を切り替えるようにしてもよい。 In the embodiment shown in FIG. 1, the path switch 4 connects the first input terminal and the first output terminal, and the second input terminal and the second output terminal, respectively, when the switching signal 103 is at the high level. The first input terminal and the second output terminal, and the third input terminal and the first output terminal are connected to each other when the switching signal 103 is at a low level. The first input terminal and the second output terminal, the third input terminal and the first output terminal are connected at the rising edge or the falling edge of the signal 103, respectively, and the next switching signal 103 rising edge, Alternatively, the rising edge of the switching signal 103 is connected so that the first input terminal and the first output terminal, and the second input terminal and the second output terminal are connected at the falling edge, respectively. Di, or may be switched to connect each time a falling edge comes.
同様に、図１に示す実施例において経路切替器７は、切り替え信号１０３がハイレベルの時に第１の入力端子と出力端子を接続し、切り替え信号１０３がローレベルの時に第２の入力端子と出力端子を接続しているが、必ずしもこのようにする必要は無く、切り替え信号１０３の立ち上がりエッジ、若しくは、立ち下がりエッジの時に第２の入力端子と出力端子を接続し、切り替え信号１０３の立ち上がりエッジ、若しくは、立ち下がりエッジの時に第１の入力端子と出力端子を接続するように、切り替え信号１０３の立ち上がりエッジ、若しくは、立ち下がりエッジが来る度に接続を切り替えるようにしてもよい。 Similarly, in the embodiment shown in FIG. 1, the path switch 7 connects the first input terminal and the output terminal when the switching signal 103 is high level, and connects the second input terminal when the switching signal 103 is low level. Although the output terminal is connected, it is not always necessary to do this. The rising edge of the switching signal 103 is connected to the second input terminal and the output terminal at the rising edge or the falling edge of the switching signal 103. Alternatively, the connection may be switched every time the rising edge or the falling edge of the switching signal 103 comes so that the first input terminal and the output terminal are connected at the falling edge.
１ 信号源
２ 可変遅延回路
３ 時間測定手段
４，７ 経路切替器
５ フリップフロップ
６ 電圧計
１００，１０４，１０５ 遅延設定信号
１０１ 信号源出力信号
１０２ 可変遅延回路出力信号
１０３ 切り替え信号
１０６ セット信号
１０７ リセット信号
１０８ 出力信号
DESCRIPTION OF SYMBOLS 1 Signal source 2 Variable delay circuit 3 Time measuring means 4,7 Path switch 5 Flip-flop 6 Voltmeter 100,104,105 Delay setting signal 101 Signal source output signal 102 Variable delay circuit output signal 103 Switching signal 106 Set signal 107 Reset 107 Signal 108 Output signal
Claims (8)
一定周期の繰り返し信号である切り替え信号がハイレベルの時に前記可変遅延回路に第１の遅延時間を設定すると共に前記可変遅延回路の出力信号をフリップフロップのセット信号入力端子に出力し、
前記切り替え信号がローレベルの時に前記可変遅延回路に第２の遅延時間を設定すると共に前記可変遅延回路の出力信号を前記フリップフロップのリセット信号入力端子に出力し、
前記フリップフロップの出力信号の電圧値を測定し、
前記電圧値から前記第１の遅延時間と前記第２の遅延時間の差を求める
ことを特徴とする遅延時間測定方法。 A delay time measuring method for a variable delay circuit, comprising:
A first delay time is set in the variable delay circuit when the switching signal which is a repetitive signal of a fixed period is at a high level, and the output signal of the variable delay circuit is output to the set signal input terminal of the flip-flop;
A second delay time is set in the variable delay circuit when the switching signal is at a low level and an output signal of the variable delay circuit is output to a reset signal input terminal of the flip-flop;
Measure the voltage value of the output signal of the flip-flop,
A method for measuring a delay time, comprising: obtaining a difference between the first delay time and the second delay time from the voltage value.
一定周期の繰り返し信号である切り替え信号がハイレベルの時に前記可変遅延回路に第１の遅延時間を設定すると共に前記可変遅延回路の出力信号をフリップフロップのリセット信号入力端子に出力し、
前記切り替え信号がローレベルの時に前記可変遅延回路に第２の遅延時間を設定すると共に前記可変遅延回路の出力信号を前記フリップフロップのセット信号入力端子に出力し、
前記フリップフロップの出力信号の電圧値を測定し、
前記電圧値から前記第１の遅延時間と前記第２の遅延時間の差を求める
ことを特徴とする遅延時間測定方法。 A delay time measuring method for a variable delay circuit, comprising:
A first delay time is set in the variable delay circuit when the switching signal, which is a repetitive signal of a fixed period, is at a high level, and the output signal of the variable delay circuit is output to the reset signal input terminal of the flip-flop;
A second delay time is set in the variable delay circuit when the switching signal is at a low level and an output signal of the variable delay circuit is output to a set signal input terminal of the flip-flop;
Measure the voltage value of the output signal of the flip-flop,
A method for measuring a delay time, comprising: obtaining a difference between the first delay time and the second delay time from the voltage value.
一定周期の繰り返し信号である切り替え信号がハイレベルの時に前記可変遅延回路に第１の遅延時間を設定すると共に前記可変遅延回路の出力信号をフリップフロップのセット信号入力端子に出力し、
前記切り替え信号がローレベルの時に前記可変遅延回路に第２の遅延時間を設定すると共に前記可変遅延回路の出力信号を前記フリップフロップのリセット信号入力端子に出力し、
前記フリップフロップの出力信号を測定して第１の電圧値とし、
前記切り替え信号がハイレベルの時に前記可変遅延回路に前記第２の遅延時間を設定すると共に前記可変遅延回路の出力信号をフリップフロップのセット信号入力端子に出力し、
前記切り替え信号がローレベルの時に前記可変遅延回路に前記第１の遅延時間を設定すると共に前記可変遅延回路の出力信号を前記フリップフロップのリセット信号入力端子に出力し、
前記フリップフロップの出力信号を測定して第２の電圧値とし、
前記第１の電圧値と前記第２の電圧値の差の値から前記第１の遅延時間と前記第２の遅延時間の差を求める
ことを特徴とする遅延時間測定方法。 A delay time measuring method for a variable delay circuit, comprising:
A first delay time is set in the variable delay circuit when the switching signal which is a repetitive signal of a fixed period is at a high level, and the output signal of the variable delay circuit is output to the set signal input terminal of the flip-flop;
A second delay time is set in the variable delay circuit when the switching signal is at a low level and an output signal of the variable delay circuit is output to a reset signal input terminal of the flip-flop;
The output signal of the flip-flop is measured as a first voltage value,
Setting the second delay time in the variable delay circuit when the switching signal is at a high level and outputting the output signal of the variable delay circuit to a set signal input terminal of a flip-flop;
Setting the first delay time in the variable delay circuit when the switching signal is at a low level and outputting the output signal of the variable delay circuit to the reset signal input terminal of the flip-flop;
Measuring the output signal of the flip-flop as a second voltage value;
A delay time measuring method, wherein a difference between the first delay time and the second delay time is obtained from a difference value between the first voltage value and the second voltage value.
一定周期の繰り返し信号である切り替え信号がハイレベルの時に前記可変遅延回路に第１の遅延時間を設定すると共に前記可変遅延回路の出力信号をフリップフロップのリセット信号入力端子に出力し、
前記切り替え信号がローレベルの時に前記可変遅延回路に第２の遅延時間を設定すると共に前記可変遅延回路の出力信号を前記フリップフロップのセット信号入力端子に出力し、
前記フリップフロップの出力信号を測定して第１の電圧値とし、
前記切り替え信号がハイレベルの時に前記可変遅延回路に前記第２の遅延時間を設定すると共に前記可変遅延回路の出力信号をフリップフロップのリセット信号入力端子に出力し、
前記切り替え信号がローレベルの時に前記可変遅延回路に前記第１の遅延時間を設定すると共に前記可変遅延回路の出力信号を前記フリップフロップのセット信号入力端子に出力し、
前記フリップフロップの出力信号を測定して第２の電圧値とし、
前記第１の電圧値と前記第２の電圧値の差の値から前記第１の遅延時間と前記第２の遅延時間の差を求める
ことを特徴とする遅延時間測定方法。 A delay time measuring method for a variable delay circuit, comprising:
A first delay time is set in the variable delay circuit when the switching signal, which is a repetitive signal of a fixed period, is at a high level, and the output signal of the variable delay circuit is output to the reset signal input terminal of the flip-flop;
A second delay time is set in the variable delay circuit when the switching signal is at a low level and an output signal of the variable delay circuit is output to a set signal input terminal of the flip-flop;
The output signal of the flip-flop is measured as a first voltage value,
Setting the second delay time in the variable delay circuit when the switching signal is at a high level and outputting the output signal of the variable delay circuit to a reset signal input terminal of a flip-flop;
Setting the first delay time in the variable delay circuit when the switching signal is at a low level and outputting the output signal of the variable delay circuit to the set signal input terminal of the flip-flop;
Measuring the output signal of the flip-flop as a second voltage value;
A delay time measuring method, wherein a difference between the first delay time and the second delay time is obtained from a difference value between the first voltage value and the second voltage value.
一定周期の繰り返し信号である切り替え信号により経路を切り替えて第１の遅延設定信号若しくは第２の遅延設定信号を出力する第１の経路切替器と、
この第１の経路切替器の出力信号により第１の遅延時間若しくは第２の遅延時間が設定されると共に入力信号を前記第１の遅延時間若しくは前記第２の遅延時間遅延させて出力する前記可変遅延回路と、
前記切り替え信号により経路を切り替えて前記可変遅延回路の出力信号をセット信号若しくはリセット信号として出力する第２の経路切替器と、
前記セット信号によりハイレベルを出力し前記リセット信号によりローレベルを出力するフリップフロップと、
前記フリップフロップの出力信号の電圧値を測定する電圧計とを備え、
前記切り替え信号がハイレベルの時に前記第１の遅延時間を設定すると共に前記セット信号を出力させ、前記切り替え信号がローレベルの時に前記第２の遅延時間を設定すると共に前記リセット信号を出力させ、前記電圧計の測定値から前記第１の遅延時間と前記第２の遅延時間の差を求める
ことを特徴とする遅延時間測定装置。 In a delay time measuring apparatus having a variable delay circuit,
A first path switch that switches a path by a switching signal that is a repetitive signal of a fixed period and outputs a first delay setting signal or a second delay setting signal;
The first delay time or the second delay time is set by the output signal of the first path switch, and the variable signal is output after the input signal is delayed by the first delay time or the second delay time. A delay circuit;
A second path switch that switches a path by the switching signal and outputs an output signal of the variable delay circuit as a set signal or a reset signal;
A flip-flop that outputs a high level by the set signal and outputs a low level by the reset signal;
A voltmeter for measuring the voltage value of the output signal of the flip-flop,
When the switching signal is at a high level, the first delay time is set and the set signal is output. When the switching signal is at a low level, the second delay time is set and the reset signal is output. A delay time measuring apparatus, wherein a difference between the first delay time and the second delay time is obtained from a measured value of the voltmeter.
一定周期の繰り返し信号である切り替え信号により経路を切り替えて第１の遅延設定信号若しくは第２の遅延設定信号を出力する第１の経路切替器と、
この第１の経路切替器の出力信号により第１の遅延時間若しくは第２の遅延時間が設定されると共に入力信号を前記第１の遅延時間若しくは前記第２の遅延時間遅延させて出力する前記可変遅延回路と、
前記切り替え信号により経路を切り替えて前記可変遅延回路の出力信号をセット信号若しくはリセット信号として出力する第２の経路切替器と、
前記セット信号によりハイレベルを出力し前記リセット信号によりローレベルを出力するフリップフロップと、
前記フリップフロップの出力信号の電圧値を測定する電圧計とを備え、
前記切り替え信号がハイレベルの時に前記第１の遅延時間を設定すると共に前記リセット信号を出力させ、前記切り替え信号がローレベルの時に前記第２の遅延時間を設定すると共に前記セット信号を出力させ、前記電圧計の測定値から前記第１の遅延時間と前記第２の遅延時間の差を求める
ことを特徴とする遅延時間測定装置。 In a delay time measuring apparatus having a variable delay circuit,
A first path switch that switches a path by a switching signal that is a repetitive signal of a fixed period and outputs a first delay setting signal or a second delay setting signal;
The first delay time or the second delay time is set by the output signal of the first path switch, and the variable signal is output after the input signal is delayed by the first delay time or the second delay time. A delay circuit;
A second path switch that switches a path by the switching signal and outputs an output signal of the variable delay circuit as a set signal or a reset signal;
A flip-flop that outputs a high level by the set signal and outputs a low level by the reset signal;
A voltmeter for measuring the voltage value of the output signal of the flip-flop,
When the switching signal is at a high level, the first delay time is set and the reset signal is output. When the switching signal is at a low level, the second delay time is set and the set signal is output. A delay time measuring apparatus, wherein a difference between the first delay time and the second delay time is obtained from a measured value of the voltmeter.
一定周期の繰り返し信号である切り替え信号により経路を切り替えて第１の遅延設定信号若しくは第２の遅延設定信号を出力する第１の経路切替器と、
この第１の経路切替器の出力信号により第１の遅延時間若しくは第２の遅延時間が設定されると共に入力信号を前記第１の遅延時間若しくは前記第２の遅延時間遅延させて出力する前記可変遅延回路と、
前記切り替え信号により経路を切り替えて前記可変遅延回路の出力信号をセット信号若しくはリセット信号として出力する第２の経路切替器と、
前記セット信号によりハイレベルを出力し前記リセット信号によりローレベルを出力するフリップフロップと、
前記フリップフロップの出力信号の電圧値を測定する電圧計とを備え、
前記切り替え信号がハイレベルの時に前記第１の遅延時間を設定すると共に前記セット信号を出力させ、前記切り替え信号がローレベルの時に前記第２の遅延時間を設定すると共に前記リセット信号を出力させ、前記電圧計の測定値を第１の電圧値とし、
前記切り替え信号がハイレベルの時に前記第２の遅延時間を設定すると共に前記セット信号を出力させ、前記切り替え信号がローレベルの時に前記第１の遅延時間を設定すると共に前記リセット信号を出力させ、前記電圧計の測定値を第２の電圧値とし、
前記第１の電圧値と前記第２の電圧値の差の値から前記第１の遅延時間と前記第２の遅延時間の差を求める
ことを特徴とする遅延時間測定装置。 In a delay time measuring apparatus having a variable delay circuit,
A first path switch that switches a path by a switching signal that is a repetitive signal of a fixed period and outputs a first delay setting signal or a second delay setting signal;
The first delay time or the second delay time is set by the output signal of the first path switch, and the variable signal is output after the input signal is delayed by the first delay time or the second delay time. A delay circuit;
A second path switch that switches a path by the switching signal and outputs an output signal of the variable delay circuit as a set signal or a reset signal;
A flip-flop that outputs a high level by the set signal and outputs a low level by the reset signal;
A voltmeter for measuring the voltage value of the output signal of the flip-flop,
When the switching signal is at a high level, the first delay time is set and the set signal is output. When the switching signal is at a low level, the second delay time is set and the reset signal is output. The measurement value of the voltmeter is the first voltage value,
When the switching signal is at a high level, the second delay time is set and the set signal is output. When the switching signal is at a low level, the first delay time is set and the reset signal is output. The measured value of the voltmeter is the second voltage value,
A delay time measuring apparatus, wherein a difference between the first delay time and the second delay time is obtained from a difference value between the first voltage value and the second voltage value.
一定周期の繰り返し信号である切り替え信号により経路を切り替えて第１の遅延設定信号若しくは第２の遅延設定信号を出力する第１の経路切替器と、
この第１の経路切替器の出力信号により第１の遅延時間若しくは第２の遅延時間が設定されると共に入力信号を前記第１の遅延時間若しくは前記第２の遅延時間遅延させて出力する前記可変遅延回路と、
前記切り替え信号により経路を切り替えて前記可変遅延回路の出力信号をセット信号若しくはリセット信号として出力する第２の経路切替器と、
前記セット信号によりハイレベルを出力し前記リセット信号によりローレベルを出力するフリップフロップと、
前記フリップフロップの出力信号の電圧値を測定する電圧計とを備え、
前記切り替え信号がハイレベルの時に前記第１の遅延時間を設定すると共に前記リセット信号を出力させ、前記切り替え信号がローレベルの時に前記第２の遅延時間を設定すると共に前記セット信号を出力させ、前記電圧計の測定値を第１の電圧値とし、
前記切り替え信号がハイレベルの時に前記第２の遅延時間を設定すると共に前記リセット信号を出力させ、前記切り替え信号がローレベルの時に前記第１の遅延時間を設定すると共に前記セット信号を出力させ、前記電圧計の測定値を第２の電圧値とし、
前記第１の電圧値と前記第２の電圧値の差の値から前記第１の遅延時間と前記第２の遅延時間の差を求める
ことを特徴とする遅延時間測定装置。
In a delay time measuring apparatus having a variable delay circuit,
A first path switch that switches a path by a switching signal that is a repetitive signal of a fixed period and outputs a first delay setting signal or a second delay setting signal;
The first delay time or the second delay time is set by the output signal of the first path switch, and the variable signal is output after the input signal is delayed by the first delay time or the second delay time. A delay circuit;
A second path switch that switches a path by the switching signal and outputs an output signal of the variable delay circuit as a set signal or a reset signal;
A flip-flop that outputs a high level by the set signal and outputs a low level by the reset signal;
A voltmeter for measuring the voltage value of the output signal of the flip-flop,
When the switching signal is at a high level, the first delay time is set and the reset signal is output. When the switching signal is at a low level, the second delay time is set and the set signal is output. The measurement value of the voltmeter is the first voltage value,
When the switching signal is high level, the second delay time is set and the reset signal is output, and when the switching signal is low level, the first delay time is set and the set signal is output, The measured value of the voltmeter is the second voltage value,
A delay time measuring apparatus, wherein a difference between the first delay time and the second delay time is obtained from a difference value between the first voltage value and the second voltage value.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006176614A JP4730611B2 (en) | 2006-06-27 | 2006-06-27 | Delay time measuring method and delay time measuring apparatus using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006176614A JP4730611B2 (en) | 2006-06-27 | 2006-06-27 | Delay time measuring method and delay time measuring apparatus using the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008008657A true JP2008008657A (en) | 2008-01-17 |
| JP4730611B2 JP4730611B2 (en) | 2011-07-20 |
Family
ID=39067015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006176614A Expired - Fee Related JP4730611B2 (en) | 2006-06-27 | 2006-06-27 | Delay time measuring method and delay time measuring apparatus using the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4730611B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8492596B2 (en) | 2007-10-30 | 2013-07-23 | Mitsubishi Gas Chemical Company, Inc. | Process for production of ditrimethylolpropane |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5036586B1 (en) * | 1970-08-31 | 1975-11-26 | ||
| JPH04252509A (en) * | 1991-01-28 | 1992-09-08 | Nec Corp | Pulse width correction circuit |
| JPH08320360A (en) * | 1995-05-26 | 1996-12-03 | Advantest Corp | Timing generator of ic tester |
| JPH0918302A (en) * | 1995-04-28 | 1997-01-17 | Advantest Corp | Delay time control circuit |
| JPH11326454A (en) * | 1998-04-24 | 1999-11-26 | Fujita Seisakusho:Kk | Skew correction circuit |
| JP2002040108A (en) * | 2000-07-27 | 2002-02-06 | Advantest Corp | Semiconductor device testing apparatus and method for timing calibration of the same |
-
2006
- 2006-06-27 JP JP2006176614A patent/JP4730611B2/en not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5036586B1 (en) * | 1970-08-31 | 1975-11-26 | ||
| JPH04252509A (en) * | 1991-01-28 | 1992-09-08 | Nec Corp | Pulse width correction circuit |
| JPH0918302A (en) * | 1995-04-28 | 1997-01-17 | Advantest Corp | Delay time control circuit |
| JPH08320360A (en) * | 1995-05-26 | 1996-12-03 | Advantest Corp | Timing generator of ic tester |
| JPH11326454A (en) * | 1998-04-24 | 1999-11-26 | Fujita Seisakusho:Kk | Skew correction circuit |
| JP2002040108A (en) * | 2000-07-27 | 2002-02-06 | Advantest Corp | Semiconductor device testing apparatus and method for timing calibration of the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4730611B2 (en) | 2011-07-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5137844B2 (en) | Test apparatus and test module | |
| US8239147B2 (en) | Test apparatus and manufacturing method | |
| JP5300174B2 (en) | Jitter measuring apparatus, jitter measuring method, test apparatus, and electronic device | |
| JP2008107188A (en) | Testing device, driver comparator chip, response measuring device, and calibration method and device | |
| JP4825131B2 (en) | Current consumption balance circuit, compensation current amount adjusting method, timing generator, and semiconductor test apparatus | |
| JP4730611B2 (en) | Delay time measuring method and delay time measuring apparatus using the same | |
| JP2006254440A (en) | Method and device for detecting linear-phase error | |
| US7960996B2 (en) | Variable delay circuit, timing generator and semiconductor testing apparatus | |
| CN112558519A (en) | Digital signal delay method based on FPGA and high-precision delay chip | |
| JP2007212279A (en) | Timing calibration method and its device | |
| US20110181298A1 (en) | Measurement apparatus and test apparatus | |
| JP2009156580A (en) | Input capacitance measuring circuit | |
| JP4714067B2 (en) | Calibration circuit, calibration method, and test apparatus | |
| JP2009049681A (en) | Skew adjustment circuit | |
| JP2011095079A (en) | Semiconductor testing apparatus | |
| JP2003110422A (en) | Skew adjustment circuit, signal generator and skew adjustment method | |
| JP2004239860A (en) | Phase difference measuring circuit, phase difference measuring method, and phase difference adjusting circuit | |
| JP2006112873A (en) | Timing generator and testing device | |
| JP3382897B2 (en) | Duty measuring circuit and duty measuring method | |
| JP2007040742A (en) | Jitter measuring device | |
| JP2009250644A (en) | Jitter detection circuit | |
| JPH11337618A (en) | Method and device for timing deskew | |
| JPS59192987A (en) | Measuring device of propagation delay time | |
| JP2007303898A (en) | Test system | |
| JP2009109359A (en) | Timing generating circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081210 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100902 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100907 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101029 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110324 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110406 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140428 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |