JPH1131960A - 半導体集積回路システム - Google Patents
半導体集積回路システムInfo
- Publication number
- JPH1131960A JPH1131960A JP9182886A JP18288697A JPH1131960A JP H1131960 A JPH1131960 A JP H1131960A JP 9182886 A JP9182886 A JP 9182886A JP 18288697 A JP18288697 A JP 18288697A JP H1131960 A JPH1131960 A JP H1131960A
- Authority
- JP
- Japan
- Prior art keywords
- output resistance
- resistance value
- semiconductor integrated
- integrated circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0005—Modifications of input or output impedance
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0278—Arrangements for impedance matching
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/028—Arrangements specific to the transmitter end
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】 通常動作中のＬＳＩの温度で出力抵抗値を自
動調整する。 【解決手段】 タイマ５１によるカウンタ５２のカウン
トアップが所定値まで進むと、温度センサ５３でＬＳＩ
１ａ，１ｂの温度を測定する。そして、前回の測定値か
らの変動が所定幅以上ならば、制御装置５はＬＳＩ１
ａ，１ｂの出力抵抗値調整手段１００ａ，１００ｂへ出
力抵抗値調整要求信号４を発行する。出力抵抗値調整要
求信号４を受け取った出力抵抗値調整手段１００ａ，１
００ｂは、ＬＳＩ間の信号伝送を停止し、出力回路２
ａ，２ｂの出力抵抗値を伝送線路６の特性インピーダン
スに一致させるよう調整し、出力抵抗値調整要求信号４
を次に受け取るまで出力抵抗値を固定する。 【効果】 ＬＳＩの温度が変動した場合でも、出力抵抗
値を伝送線路のインピーダンスと整合させることが可能
となり、信号の高速伝送が可能となる。
動調整する。 【解決手段】 タイマ５１によるカウンタ５２のカウン
トアップが所定値まで進むと、温度センサ５３でＬＳＩ
１ａ，１ｂの温度を測定する。そして、前回の測定値か
らの変動が所定幅以上ならば、制御装置５はＬＳＩ１
ａ，１ｂの出力抵抗値調整手段１００ａ，１００ｂへ出
力抵抗値調整要求信号４を発行する。出力抵抗値調整要
求信号４を受け取った出力抵抗値調整手段１００ａ，１
００ｂは、ＬＳＩ間の信号伝送を停止し、出力回路２
ａ，２ｂの出力抵抗値を伝送線路６の特性インピーダン
スに一致させるよう調整し、出力抵抗値調整要求信号４
を次に受け取るまで出力抵抗値を固定する。 【効果】 ＬＳＩの温度が変動した場合でも、出力抵抗
値を伝送線路のインピーダンスと整合させることが可能
となり、信号の高速伝送が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、伝送線路を介して
複数のＬＳＩ間で信号伝送を行う半導体集積回路システ
ムに関し、さらに詳しくは、ＬＳＩの出力回路の出力抵
抗値を自動調整する機能を備えた半導体集積回路システ
ムに関する。
複数のＬＳＩ間で信号伝送を行う半導体集積回路システ
ムに関し、さらに詳しくは、ＬＳＩの出力回路の出力抵
抗値を自動調整する機能を備えた半導体集積回路システ
ムに関する。
【０００２】
【従来の技術】ＬＳＩの出力抵抗値が伝送線路のインピ
ーダンスと不整合の場合、送信信号に反射波が生じ、ノ
イズ要因となり、信号の高速伝送が困難になる。従っ
て、信号の高速伝送のためには、ＬＳＩの出力抵抗値を
伝送線路のインピーダンスと整合させておく必要があ
る。
ーダンスと不整合の場合、送信信号に反射波が生じ、ノ
イズ要因となり、信号の高速伝送が困難になる。従っ
て、信号の高速伝送のためには、ＬＳＩの出力抵抗値を
伝送線路のインピーダンスと整合させておく必要があ
る。
【０００３】例えば特開昭６２−３８６１６号公報やイ
ンターナショナル・ソリッド・ステート・サーキット・
コンファレンス（International Solid-State Circuits
Conference）９５のダイジェスト・オブ・テクニカル
・ペーパーズ（Digest of Technical Papers,１９９５
年２月発行）の４０〜４１ページには、ＬＳＩの出力回
路として、ゲート幅の異なる（すなわち、内部抵抗値の
異なる）ＭＯＳトランジスタを複数並列に接続した出力
回路を用い、それらＭＯＳトランジスタへのゲート入力
を選択的に行うことにより出力抵抗値を伝送線路の特性
インピーダンスと一致させ、インピーダンス整合を行う
技術が開示されている。
ンターナショナル・ソリッド・ステート・サーキット・
コンファレンス（International Solid-State Circuits
Conference）９５のダイジェスト・オブ・テクニカル
・ペーパーズ（Digest of Technical Papers,１９９５
年２月発行）の４０〜４１ページには、ＬＳＩの出力回
路として、ゲート幅の異なる（すなわち、内部抵抗値の
異なる）ＭＯＳトランジスタを複数並列に接続した出力
回路を用い、それらＭＯＳトランジスタへのゲート入力
を選択的に行うことにより出力抵抗値を伝送線路の特性
インピーダンスと一致させ、インピーダンス整合を行う
技術が開示されている。
【０００４】
【発明が解決しようとする課題】ＬＳＩの出力抵抗値は
温度により大きく左右される。従って、通常動作中のＬ
ＳＩの温度と異なる温度で出力抵抗値の調整を行っても
無意味である。しかし、上記従来技術では、出力抵抗値
を調整する時のＬＳＩの温度については全く考慮されて
いなかった。また、プリント基板を活栓挿入した場合
に、当該プリント基板上のＬＳＩの出力回路の出力抵抗
値の調整については全く考慮されていなかった。そこ
で、本発明の第１の目的は、通常動作中のＬＳＩの温度
に近い温度で出力抵抗値を自動調整する機能を備えた半
導体集積回路システムを提供することにある。また、本
発明の第２の目的は、プリント基板を活栓挿入した時に
当該プリント基板上のＬＳＩの出力回路の出力抵抗値を
自動調整する機能を備えた半導体集積回路システムを提
供することにある。
温度により大きく左右される。従って、通常動作中のＬ
ＳＩの温度と異なる温度で出力抵抗値の調整を行っても
無意味である。しかし、上記従来技術では、出力抵抗値
を調整する時のＬＳＩの温度については全く考慮されて
いなかった。また、プリント基板を活栓挿入した場合
に、当該プリント基板上のＬＳＩの出力回路の出力抵抗
値の調整については全く考慮されていなかった。そこ
で、本発明の第１の目的は、通常動作中のＬＳＩの温度
に近い温度で出力抵抗値を自動調整する機能を備えた半
導体集積回路システムを提供することにある。また、本
発明の第２の目的は、プリント基板を活栓挿入した時に
当該プリント基板上のＬＳＩの出力回路の出力抵抗値を
自動調整する機能を備えた半導体集積回路システムを提
供することにある。
【０００５】
【課題を解決するための手段】第１の観点では、本発明
は、伝送線路を介して複数の半導体集積回路装置（以
降、ＬＳＩという）間で信号伝送を行う半導体集積回路
システムにおいて、パワーオンリセット中、あるいは、
パワーオンリセットを解除した一定時間後、あるいは、
一定時間間隔で、あるいは、対象ＬＳＩの温度変動が所
定幅を超えたときに、出力抵抗値調整要求信号を発行す
る調整要求信号発行手段と、前記出力抵抗値調整要求信
号が発行されたことを契機にして前記対象ＬＳＩにかか
る信号伝送を停止し当該対象ＬＳＩの出力抵抗値を調整
する出力抵抗値調整手段とを備えたことを特徴とする半
導体集積回路システムを提供する。上記第１の観点によ
る半導体集積回路システムでは、次のいずれかのタイミ
ングで出力抵抗値を調整する。すなわち、（１）パワー
オンリセット中、（２）パワーオンリセットを解除した
一定時間後、（３）一定時間間隔で、（４）ＬＳＩの温
度変動が所定幅を超えたとき、上記（１）では、通常動
作中にたびたびパワーオンリセットする場合にはＬＳＩ
の温度がパワーオンリセット中でもほぼ通常動作中の温
度になっているから、そのＬＳＩの温度で出力抵抗値を
自動調整することが出来る。また、パワーオンリセット
中は、信号伝送を停止しているため、誤動作を引き起こ
すことなく出力抵抗値を調整できる。上記（２）では、
パワーオンリセットを解除した一定時間後にはＬＳＩの
温度がほぼ一定になっているような場合に、そのＬＳＩ
の温度で出力抵抗値を自動調整することが出来る。ま
た、出力抵抗値の調整時には信号伝送を停止するため、
誤動作を引き起こすことなく出力抵抗値を調整できる。
上記（３）では、動作中のＬＳＩの温度が大きく変動す
る場合に、そのＬＳＩの温度で出力抵抗値を自動調整す
ることが出来る。また、出力抵抗値の調整時には信号伝
送を停止するため、誤動作を引き起こすことなく出力抵
抗値を調整できる。上記（４）では、動作中のＬＳＩの
温度が大きく変動する場合に、そのＬＳＩの温度で出力
抵抗値を自動調整することが出来る。また、出力抵抗値
の調整時には信号伝送を停止するため、誤動作を引き起
こすことなく出力抵抗値を調整できる。さらに、温度の
変動が小さい場合には出力抵抗値の調整を行わないた
め、信号伝送の停止機会が減り、オーバーヘッドを軽減
できる。
は、伝送線路を介して複数の半導体集積回路装置（以
降、ＬＳＩという）間で信号伝送を行う半導体集積回路
システムにおいて、パワーオンリセット中、あるいは、
パワーオンリセットを解除した一定時間後、あるいは、
一定時間間隔で、あるいは、対象ＬＳＩの温度変動が所
定幅を超えたときに、出力抵抗値調整要求信号を発行す
る調整要求信号発行手段と、前記出力抵抗値調整要求信
号が発行されたことを契機にして前記対象ＬＳＩにかか
る信号伝送を停止し当該対象ＬＳＩの出力抵抗値を調整
する出力抵抗値調整手段とを備えたことを特徴とする半
導体集積回路システムを提供する。上記第１の観点によ
る半導体集積回路システムでは、次のいずれかのタイミ
ングで出力抵抗値を調整する。すなわち、（１）パワー
オンリセット中、（２）パワーオンリセットを解除した
一定時間後、（３）一定時間間隔で、（４）ＬＳＩの温
度変動が所定幅を超えたとき、上記（１）では、通常動
作中にたびたびパワーオンリセットする場合にはＬＳＩ
の温度がパワーオンリセット中でもほぼ通常動作中の温
度になっているから、そのＬＳＩの温度で出力抵抗値を
自動調整することが出来る。また、パワーオンリセット
中は、信号伝送を停止しているため、誤動作を引き起こ
すことなく出力抵抗値を調整できる。上記（２）では、
パワーオンリセットを解除した一定時間後にはＬＳＩの
温度がほぼ一定になっているような場合に、そのＬＳＩ
の温度で出力抵抗値を自動調整することが出来る。ま
た、出力抵抗値の調整時には信号伝送を停止するため、
誤動作を引き起こすことなく出力抵抗値を調整できる。
上記（３）では、動作中のＬＳＩの温度が大きく変動す
る場合に、そのＬＳＩの温度で出力抵抗値を自動調整す
ることが出来る。また、出力抵抗値の調整時には信号伝
送を停止するため、誤動作を引き起こすことなく出力抵
抗値を調整できる。上記（４）では、動作中のＬＳＩの
温度が大きく変動する場合に、そのＬＳＩの温度で出力
抵抗値を自動調整することが出来る。また、出力抵抗値
の調整時には信号伝送を停止するため、誤動作を引き起
こすことなく出力抵抗値を調整できる。さらに、温度の
変動が小さい場合には出力抵抗値の調整を行わないた
め、信号伝送の停止機会が減り、オーバーヘッドを軽減
できる。
【０００６】第２の観点では、本発明は、上記構成の半
導体集積回路システムにおいて、前記出力抵抗値調整要
求信号は、通常の信号の伝送線路とは独立の信号線路を
介して、前記出力抵抗値調整手段に与えられることを特
徴とする半導体集積回路システムを提供する。上記第２
の観点による半導体集積回路システムでは、通常の信号
の伝送線路とは独立の信号線路を介して出力抵抗値調整
要求信号を送るため、通常の信号の伝送系統に改変を加
えなくても済む利点がある。
導体集積回路システムにおいて、前記出力抵抗値調整要
求信号は、通常の信号の伝送線路とは独立の信号線路を
介して、前記出力抵抗値調整手段に与えられることを特
徴とする半導体集積回路システムを提供する。上記第２
の観点による半導体集積回路システムでは、通常の信号
の伝送線路とは独立の信号線路を介して出力抵抗値調整
要求信号を送るため、通常の信号の伝送系統に改変を加
えなくても済む利点がある。
【０００７】第３の観点では、本発明は、上記構成の半
導体集積回路システムにおいて、前記出力抵抗値調整要
求信号は、通常の信号の伝送線路を介して、出力抵抗値
調整手段に与えられることを特徴とする半導体集積回路
システムを提供する。上記第３の観点による半導体集積
回路システムでは、通常の信号の伝送線路とを介して出
力抵抗値調整要求信号を送るため、信号線を増やずに済
む利点がある。
導体集積回路システムにおいて、前記出力抵抗値調整要
求信号は、通常の信号の伝送線路を介して、出力抵抗値
調整手段に与えられることを特徴とする半導体集積回路
システムを提供する。上記第３の観点による半導体集積
回路システムでは、通常の信号の伝送線路とを介して出
力抵抗値調整要求信号を送るため、信号線を増やずに済
む利点がある。
【０００８】第４の観点では、本発明は、上記構成の半
導体集積回路システムにおいて、複数のＬＳＩ間の信号
伝送を中継するスイッチを具備する場合に、当該スイッ
チから通常の信号の伝送線路を介して出力抵抗値調整要
求信号が前記出力抵抗値調整手段に与えられることを特
徴とする半導体集積回路システムを提供する。上記第４
の観点による半導体集積回路システムでは、スイッチお
よび通常の信号の伝送線路とを介して出力抵抗値調整要
求信号を送るため、信号線を増やずに済む利点がある。
導体集積回路システムにおいて、複数のＬＳＩ間の信号
伝送を中継するスイッチを具備する場合に、当該スイッ
チから通常の信号の伝送線路を介して出力抵抗値調整要
求信号が前記出力抵抗値調整手段に与えられることを特
徴とする半導体集積回路システムを提供する。上記第４
の観点による半導体集積回路システムでは、スイッチお
よび通常の信号の伝送線路とを介して出力抵抗値調整要
求信号を送るため、信号線を増やずに済む利点がある。
【０００９】第５の観点では、本発明は、伝送線路を介
して複数の半導体集積回路装置（以降、ＬＳＩという）
間で信号伝送を行う半導体集積回路システムにおいて、
プリント基板の活栓挿入時に活栓挿入通知制御信号を発
行する制御信号発行手段と、前記活栓挿入通知制御信号
が発行されたことを契機にして前記プリント基板上のＬ
ＳＩの出力抵抗値を調整する出力抵抗値調整手段とを備
えたことを特徴とする半導体集積回路システムを提供す
る。上記第５の観点による半導体集積回路システムで
は、プリント基板を活栓挿入した時に、当該プリント基
板上のＬＳＩの出力回路の出力抵抗値を自動調整するこ
とが出来る。
して複数の半導体集積回路装置（以降、ＬＳＩという）
間で信号伝送を行う半導体集積回路システムにおいて、
プリント基板の活栓挿入時に活栓挿入通知制御信号を発
行する制御信号発行手段と、前記活栓挿入通知制御信号
が発行されたことを契機にして前記プリント基板上のＬ
ＳＩの出力抵抗値を調整する出力抵抗値調整手段とを備
えたことを特徴とする半導体集積回路システムを提供す
る。上記第５の観点による半導体集積回路システムで
は、プリント基板を活栓挿入した時に、当該プリント基
板上のＬＳＩの出力回路の出力抵抗値を自動調整するこ
とが出来る。
【００１０】
【発明の実施の形態】以下、図に示す実施の形態により
本発明を詳細に説明する。なお、これにより本発明が限
定されるものではない。
本発明を詳細に説明する。なお、これにより本発明が限
定されるものではない。
【００１１】−第１の実施形態− 図１は、本発明の第１の実施形態にかかる半導体集積回
路システムの構成図である。この半導体集積回路システ
ム１０００は、ＬＳＩ１ａ，１ｂと、伝送線路６と、調
整要求信号発行手段２００とを具備している。前記ＬＳ
Ｉ１ａ，１ｂは、同一あるいは異なるプリント基板上に
実装されており、出力回路２ａ，２ｂと、入力回路３
ａ，３ｂと、制御信号Ｃａ，Ｃｂにより出力回路２ａ，
２ｂの出力抵抗値を調整する出力抵抗値調整手段１００
ａ，１００ｂとを具備している。前記伝送線路６は、同
一プリント基板上の配線や異なるプリント基板間を接続
するケーブル等である。前記調整要求信号発行手段２０
０は、一定時間間隔で信号を出力するタイマ５１と、そ
のタイマ５１の出力回数をカウントするカウンタ５２を
内蔵したサービスプロセッサ（ＳＶＰ）等の制御装置５
とを具備している。
路システムの構成図である。この半導体集積回路システ
ム１０００は、ＬＳＩ１ａ，１ｂと、伝送線路６と、調
整要求信号発行手段２００とを具備している。前記ＬＳ
Ｉ１ａ，１ｂは、同一あるいは異なるプリント基板上に
実装されており、出力回路２ａ，２ｂと、入力回路３
ａ，３ｂと、制御信号Ｃａ，Ｃｂにより出力回路２ａ，
２ｂの出力抵抗値を調整する出力抵抗値調整手段１００
ａ，１００ｂとを具備している。前記伝送線路６は、同
一プリント基板上の配線や異なるプリント基板間を接続
するケーブル等である。前記調整要求信号発行手段２０
０は、一定時間間隔で信号を出力するタイマ５１と、そ
のタイマ５１の出力回数をカウントするカウンタ５２を
内蔵したサービスプロセッサ（ＳＶＰ）等の制御装置５
とを具備している。
【００１２】前記調整要求信号発行手段２００の制御装
置５は、前記ＬＳＩ１ａ，１ｂの出力抵抗値調整手段１
００ａ，１００ｂに対して、パワーオンリセット時およ
びカウンタ５２が所定の値ｎになった時に出力抵抗値調
整要求信号４を発行する。前記出力抵抗値調整要求信号
４を受け取った出力抵抗値調整手段１００ａ，１００ｂ
は、ＬＳＩ間の信号伝送を停止し、特開昭６２−３８６
１６号公報あるいはインターナショナル・ソリッド・ス
テート・サーキット・コンファレンス９５のダイジェス
ト・オブ・テクニカル・ペーパーズ（１９９５年２月発
行）の４０〜４１ページに示されたのと同様の方法で、
出力回路２ａ，２ｂの出力抵抗値を伝送線路６の特性イ
ンピーダンスに一致させ、出力抵抗値調整要求信号４を
次に受け取るまで出力抵抗値を固定する。
置５は、前記ＬＳＩ１ａ，１ｂの出力抵抗値調整手段１
００ａ，１００ｂに対して、パワーオンリセット時およ
びカウンタ５２が所定の値ｎになった時に出力抵抗値調
整要求信号４を発行する。前記出力抵抗値調整要求信号
４を受け取った出力抵抗値調整手段１００ａ，１００ｂ
は、ＬＳＩ間の信号伝送を停止し、特開昭６２−３８６
１６号公報あるいはインターナショナル・ソリッド・ス
テート・サーキット・コンファレンス９５のダイジェス
ト・オブ・テクニカル・ペーパーズ（１９９５年２月発
行）の４０〜４１ページに示されたのと同様の方法で、
出力回路２ａ，２ｂの出力抵抗値を伝送線路６の特性イ
ンピーダンスに一致させ、出力抵抗値調整要求信号４を
次に受け取るまで出力抵抗値を固定する。
【００１３】図２は、パワーオンリセット後に出力抵抗
値を調整する半導体集積回路システム１０００の動作を
説明するフローチャートである。ステップ３０１では、
カウンタ５２を“０”に初期化する。ステップ３０２で
は、タイマ５１の出力を受信する度にカウンタ５２をイ
ンクリメントする。ステップ３０３では、カウンタ５２
のカウント値がｎ（ｎは１以上の整数であり、ＬＳＩ１
ａ，１ｂの温度が上昇しほぼ一定になる時に対応した値
とする）に達したか判定し、達してないなら前記ステッ
プ３０２に戻り、達したならステップ３０４へ進む。ス
テップ３０４では、制御装置５からＬＳＩ１ａ，１ｂに
対して出力抵抗値調整要求信号４を発行する。ステップ
３０５では、出力抵抗値調整要求信号４を受けたＬＳＩ
１ａ，１ｂの出力抵抗値調整手段１００ａ，１００ｂ
は、自ＬＳＩからの信号送信を停止し、相手ＬＳＩから
の信号受信が終了するタイミングを見計らって信号受信
を停止し、出力回路２ａ，２ｂの出力抵抗値の調整を開
始する。ステップ３０６では、制御装置５からＬＳＩ１
ａ，１ｂに対する出力抵抗値調整要求信号４を抑止す
る。ステップ３０７では、ＬＳＩ１ａ，１ｂは出力抵抗
値の調整を終了し、信号送信および信号受信を再開す
る。そして、処理を終了する。なお、出力抵抗値の調整
は数μｓの時間であり、信号伝送を停止してもＬＳＩの
温度はほぼ一定に保たれるため、通常動作中の温度での
出力抵抗値の調整が可能である。
値を調整する半導体集積回路システム１０００の動作を
説明するフローチャートである。ステップ３０１では、
カウンタ５２を“０”に初期化する。ステップ３０２で
は、タイマ５１の出力を受信する度にカウンタ５２をイ
ンクリメントする。ステップ３０３では、カウンタ５２
のカウント値がｎ（ｎは１以上の整数であり、ＬＳＩ１
ａ，１ｂの温度が上昇しほぼ一定になる時に対応した値
とする）に達したか判定し、達してないなら前記ステッ
プ３０２に戻り、達したならステップ３０４へ進む。ス
テップ３０４では、制御装置５からＬＳＩ１ａ，１ｂに
対して出力抵抗値調整要求信号４を発行する。ステップ
３０５では、出力抵抗値調整要求信号４を受けたＬＳＩ
１ａ，１ｂの出力抵抗値調整手段１００ａ，１００ｂ
は、自ＬＳＩからの信号送信を停止し、相手ＬＳＩから
の信号受信が終了するタイミングを見計らって信号受信
を停止し、出力回路２ａ，２ｂの出力抵抗値の調整を開
始する。ステップ３０６では、制御装置５からＬＳＩ１
ａ，１ｂに対する出力抵抗値調整要求信号４を抑止す
る。ステップ３０７では、ＬＳＩ１ａ，１ｂは出力抵抗
値の調整を終了し、信号送信および信号受信を再開す
る。そして、処理を終了する。なお、出力抵抗値の調整
は数μｓの時間であり、信号伝送を停止してもＬＳＩの
温度はほぼ一定に保たれるため、通常動作中の温度での
出力抵抗値の調整が可能である。
【００１４】図３は、出力回路２の詳細を示す回路図で
ある。なお、出力回路２ａ，２ｂで構成が共通するた
め、添字ａ，ｂを省略する。Ｉn1，Ｉn2は、出力回路２
への入力信号であり、互いに背反とする。Ｏutは、出力
回路２の出力信号である。４０１〜４０４および４１１
〜４１４は、ｎＭＯＳトランジスタである（ｐＭＯＳト
ランジスタとしてもよい）。２１〜２６は、ＡＮＤ回路
である。Ｃ１１〜Ｃ１３，Ｃ２１〜Ｃ２３は、それぞれ
ｎＭＯＳトランジスタ４０２〜４０４，４１２〜４１４
のオン／オフを制御する制御信号である。Ｖddは、ｎＭ
ＯＳトランジスタ４０１〜４０４，ＡＮＤ回路２１〜２
６およびＬＳＩ内部に給電する電源である。ｎＭＯＳト
ランジスタ４０１〜４０４，４１１〜４１４の抵抗値
は、製造ばらつき，温度，電源電圧等の影響により変動
するが、制御信号Ｃ１１〜Ｃ１３，Ｃ２１〜Ｃ２３を適
当な値に設定することにより、ハイレベルを出力するｎ
ＭＯＳトランジスタ４０１〜４０４とローレベルを出力
するｎＭＯＳトランジスタ４１１〜４１４の等価抵抗値
を、それぞれ伝送線路６の特性インピーダンスと一致さ
せることが可能である。
ある。なお、出力回路２ａ，２ｂで構成が共通するた
め、添字ａ，ｂを省略する。Ｉn1，Ｉn2は、出力回路２
への入力信号であり、互いに背反とする。Ｏutは、出力
回路２の出力信号である。４０１〜４０４および４１１
〜４１４は、ｎＭＯＳトランジスタである（ｐＭＯＳト
ランジスタとしてもよい）。２１〜２６は、ＡＮＤ回路
である。Ｃ１１〜Ｃ１３，Ｃ２１〜Ｃ２３は、それぞれ
ｎＭＯＳトランジスタ４０２〜４０４，４１２〜４１４
のオン／オフを制御する制御信号である。Ｖddは、ｎＭ
ＯＳトランジスタ４０１〜４０４，ＡＮＤ回路２１〜２
６およびＬＳＩ内部に給電する電源である。ｎＭＯＳト
ランジスタ４０１〜４０４，４１１〜４１４の抵抗値
は、製造ばらつき，温度，電源電圧等の影響により変動
するが、制御信号Ｃ１１〜Ｃ１３，Ｃ２１〜Ｃ２３を適
当な値に設定することにより、ハイレベルを出力するｎ
ＭＯＳトランジスタ４０１〜４０４とローレベルを出力
するｎＭＯＳトランジスタ４１１〜４１４の等価抵抗値
を、それぞれ伝送線路６の特性インピーダンスと一致さ
せることが可能である。
【００１５】図４は、出力抵抗値調整手段１００の詳細
を示す回路図である。なお、出力抵抗値調整手段１００
ａ，１００ｂ、ＬＳＩ１ａ，１ｂ、出力回路２ａ，２
ｂ、入力回路３ａ，３ｂ、制御信号Ｃａ，Ｃｂで構成が
共通するため、添字ａ，ｂを省略する。８０１は、ロー
レベルを出力するｎＭＯＳトランジスタ４１１〜４１４
の出力抵抗値を調整するための出力抵抗値モニタ用出力
回路であり、出力回路２と同じ構成とする。８０２は、
ハイレベルを出力するｎＭＯＳトランジスタ４０１〜４
０４の出力抵抗値を調整するための出力抵抗値モニタ用
出力回路であり、出力回路２と同じ構成とする。８０
３，８０４は、差動アンプである。８０５，８０６は、
伝送線路６の特性インピーダンスと等しい抵抗値をもつ
抵抗器である。これら抵抗器８０５，５０６は、ＬＳＩ
１内に設けてもよいが、ＬＳＩ１外に設けてもよい。８
０７は、制御信号８０８，８１０および８１２を発行す
る調整制御回路である。８０９は、パワーオンリセット
中、あるいは、制御信号８０８が発行されている期間の
み動作するアップ／ダウンカウンタである。８１１は、
出力制御回路である。８１３は、入力制御回路である。
を示す回路図である。なお、出力抵抗値調整手段１００
ａ，１００ｂ、ＬＳＩ１ａ，１ｂ、出力回路２ａ，２
ｂ、入力回路３ａ，３ｂ、制御信号Ｃａ，Ｃｂで構成が
共通するため、添字ａ，ｂを省略する。８０１は、ロー
レベルを出力するｎＭＯＳトランジスタ４１１〜４１４
の出力抵抗値を調整するための出力抵抗値モニタ用出力
回路であり、出力回路２と同じ構成とする。８０２は、
ハイレベルを出力するｎＭＯＳトランジスタ４０１〜４
０４の出力抵抗値を調整するための出力抵抗値モニタ用
出力回路であり、出力回路２と同じ構成とする。８０
３，８０４は、差動アンプである。８０５，８０６は、
伝送線路６の特性インピーダンスと等しい抵抗値をもつ
抵抗器である。これら抵抗器８０５，５０６は、ＬＳＩ
１内に設けてもよいが、ＬＳＩ１外に設けてもよい。８
０７は、制御信号８０８，８１０および８１２を発行す
る調整制御回路である。８０９は、パワーオンリセット
中、あるいは、制御信号８０８が発行されている期間の
み動作するアップ／ダウンカウンタである。８１１は、
出力制御回路である。８１３は、入力制御回路である。
【００１６】出力抵抗値調整要求信号４が発行される
と、調整制御回路８０７は、出力制御回路８１１に対し
て制御信号８１０を発行し、信号送信を停止する。ま
た、相手ＬＳＩからの送信もほぼ同時に停止するので、
所定時間経過後、調整制御回路８０７は、入力制御回路
８１３に対して制御信号８１２を発行し、信号受信を停
止する。次に、調整制御回路８０７は、アップ／ダウン
カウンタ８０９に対して制御信号８０８を発行し、出力
抵抗値の調整を開始する。差動アンプ８０３，８０４
は、出力抵抗値モニタ用出力回路８０１，８０２と抵抗
器８０５，８０６との接続点の電位がＶdd／２より高い
場合にはハイ信号をアップ／ダウンカウンタ８０９へ出
力し、低い場合にはロー信号をアップ／ダウンカウンタ
８０９へ出力する。アップ／ダウンカウンタ８０９は、
出力抵抗値モニタ用出力回路８０１，８０２と抵抗器８
０５，８０６との接続点の電位がＶdd／２となるよう
に、すなわち、出力抵抗値モニタ用出力回路８０１，８
０２の出力抵抗値が抵抗器８０５，８０６の抵抗値と等
しくなるように、制御信号Ｃを適当な値に設定する。制
御信号Ｃは、出力回路２へも入力されているため、出力
回路２の出力抵抗値は出力抵抗値モニタ用出力回路８０
１，８０２の出力抵抗値と等しい値となる。すなわち、
出力回路２の出力抵抗値が伝送線路６の特性インピーダ
ンスと等しくなる。出力抵抗値調整要求信号４が抑止さ
れると、調整制御回路８０７は、制御信号８０８を抑止
し、調整を終了する。さらに、制御信号８１０，８１２
を抑止し、信号伝送を再開する。
と、調整制御回路８０７は、出力制御回路８１１に対し
て制御信号８１０を発行し、信号送信を停止する。ま
た、相手ＬＳＩからの送信もほぼ同時に停止するので、
所定時間経過後、調整制御回路８０７は、入力制御回路
８１３に対して制御信号８１２を発行し、信号受信を停
止する。次に、調整制御回路８０７は、アップ／ダウン
カウンタ８０９に対して制御信号８０８を発行し、出力
抵抗値の調整を開始する。差動アンプ８０３，８０４
は、出力抵抗値モニタ用出力回路８０１，８０２と抵抗
器８０５，８０６との接続点の電位がＶdd／２より高い
場合にはハイ信号をアップ／ダウンカウンタ８０９へ出
力し、低い場合にはロー信号をアップ／ダウンカウンタ
８０９へ出力する。アップ／ダウンカウンタ８０９は、
出力抵抗値モニタ用出力回路８０１，８０２と抵抗器８
０５，８０６との接続点の電位がＶdd／２となるよう
に、すなわち、出力抵抗値モニタ用出力回路８０１，８
０２の出力抵抗値が抵抗器８０５，８０６の抵抗値と等
しくなるように、制御信号Ｃを適当な値に設定する。制
御信号Ｃは、出力回路２へも入力されているため、出力
回路２の出力抵抗値は出力抵抗値モニタ用出力回路８０
１，８０２の出力抵抗値と等しい値となる。すなわち、
出力回路２の出力抵抗値が伝送線路６の特性インピーダ
ンスと等しくなる。出力抵抗値調整要求信号４が抑止さ
れると、調整制御回路８０７は、制御信号８０８を抑止
し、調整を終了する。さらに、制御信号８１０，８１２
を抑止し、信号伝送を再開する。
【００１７】以上の半導体集積回路システム１０００に
よれば、パワーオンリセット時に出力抵抗値の調整を行
うため、パワーオンリセット直後のＬＳＩ１ａ，１ｂの
温度が低いときでもインピーダンスが整合する。また、
パワーオンリセット後、ＬＳＩ１ａ，１ｂの温度が上昇
しほぼ一定になった時に出力抵抗値の再調整を行うた
め、動作によりＬＳＩ１ａ，１ｂの温度が上昇してもイ
ンピーダンスが整合する。さらに、パワーオンリセット
後の出力抵抗値の調整時には、信号伝送を停止するた
め、誤動作を引き起こすことなく出力抵抗値を調整でき
る。
よれば、パワーオンリセット時に出力抵抗値の調整を行
うため、パワーオンリセット直後のＬＳＩ１ａ，１ｂの
温度が低いときでもインピーダンスが整合する。また、
パワーオンリセット後、ＬＳＩ１ａ，１ｂの温度が上昇
しほぼ一定になった時に出力抵抗値の再調整を行うた
め、動作によりＬＳＩ１ａ，１ｂの温度が上昇してもイ
ンピーダンスが整合する。さらに、パワーオンリセット
後の出力抵抗値の調整時には、信号伝送を停止するた
め、誤動作を引き起こすことなく出力抵抗値を調整でき
る。
【００１８】なお、通常動作中のＬＳＩ１ａ，１ｂの温
度の変動が大きい場合には、図２のフローを繰り返し、
出力抵抗値の調整を一定時間毎に繰り返せばよい。この
ときは、温度変動の速さを考慮してｎの値を定める。ま
た、図２のフローでは出力抵抗値調整要求信号４の発行
により信号伝送の停止，出力抵抗値の調整の開始を行
い、出力抵抗値調整要求信号４の抑止により出力抵抗値
の調整を終了，信号伝送の再開を行うが、出力抵抗値調
整要求信号４を受けた時点からＬＳＩ１ａ，１ｂ内に設
けたカウンタのカウントを開始し、カウント値に応じ
て、信号伝送の停止，出力抵抗値の調整の開始，出力抵
抗値の調整の終了，信号伝送の再開を順に行ってもよ
い。また、図１では、１対のＬＳＩ間の信号伝送につい
て説明したが、３つ以上のＬＳＩ間で信号伝送を行うバ
ス構成であっても、同様な方法により出力抵抗値の調整
が可能である。
度の変動が大きい場合には、図２のフローを繰り返し、
出力抵抗値の調整を一定時間毎に繰り返せばよい。この
ときは、温度変動の速さを考慮してｎの値を定める。ま
た、図２のフローでは出力抵抗値調整要求信号４の発行
により信号伝送の停止，出力抵抗値の調整の開始を行
い、出力抵抗値調整要求信号４の抑止により出力抵抗値
の調整を終了，信号伝送の再開を行うが、出力抵抗値調
整要求信号４を受けた時点からＬＳＩ１ａ，１ｂ内に設
けたカウンタのカウントを開始し、カウント値に応じ
て、信号伝送の停止，出力抵抗値の調整の開始，出力抵
抗値の調整の終了，信号伝送の再開を順に行ってもよ
い。また、図１では、１対のＬＳＩ間の信号伝送につい
て説明したが、３つ以上のＬＳＩ間で信号伝送を行うバ
ス構成であっても、同様な方法により出力抵抗値の調整
が可能である。
【００１９】−第２の実施形態− 図５は、本発明の第２の実施形態にかかる半導体集積回
路システムの構成図である。この半導体集積回路システ
ム２０００は、調整要求信号発行手段２００が温度セン
サ５３を具備している点が前記第１の実施形態の半導体
集積回路システム１０００と異なるが、その他の構成は
同じである。前記温度センサ５３は、ＬＳＩ１ａ、１ｂ
の温度を直接または間接的にモニタする。
路システムの構成図である。この半導体集積回路システ
ム２０００は、調整要求信号発行手段２００が温度セン
サ５３を具備している点が前記第１の実施形態の半導体
集積回路システム１０００と異なるが、その他の構成は
同じである。前記温度センサ５３は、ＬＳＩ１ａ、１ｂ
の温度を直接または間接的にモニタする。
【００２０】図６は、パワーオンリセット後に出力抵抗
値を調整する半導体集積回路システム２０００の動作を
説明するフローチャートである。ステップ３０１では、
カウンタ５２を“０”に初期化する。ステップ３０２で
は、タイマ５１の出力を受信する度にカウンタ５２をイ
ンクリメントする。ステップ３０３では、カウンタ５２
のカウント値がｎ（温度変動の速さを考慮してｎの値を
定める）に達したか判定し、達してないなら前記ステッ
プ３０２に戻り、達したならステップ３０４へ進む。ス
テップ３０４では、制御装置５からＬＳＩ１ａ，１ｂに
対して出力抵抗値調整要求信号４を発行する。そして、
ステップ３１０へ進む。ステップ３１０では、温度セン
サ５３により温度を測定し、前回の測定値から所定幅以
上変動していたらステップ３０５へ進み、そうでなけれ
ば前記ステップ３０１に戻る。
値を調整する半導体集積回路システム２０００の動作を
説明するフローチャートである。ステップ３０１では、
カウンタ５２を“０”に初期化する。ステップ３０２で
は、タイマ５１の出力を受信する度にカウンタ５２をイ
ンクリメントする。ステップ３０３では、カウンタ５２
のカウント値がｎ（温度変動の速さを考慮してｎの値を
定める）に達したか判定し、達してないなら前記ステッ
プ３０２に戻り、達したならステップ３０４へ進む。ス
テップ３０４では、制御装置５からＬＳＩ１ａ，１ｂに
対して出力抵抗値調整要求信号４を発行する。そして、
ステップ３１０へ進む。ステップ３１０では、温度セン
サ５３により温度を測定し、前回の測定値から所定幅以
上変動していたらステップ３０５へ進み、そうでなけれ
ば前記ステップ３０１に戻る。
【００２１】ステップ３０５では、出力抵抗値調整要求
信号４を受けたＬＳＩ１ａ，１ｂの出力抵抗値調整手段
１００ａ，１００ｂは、自ＬＳＩからの信号送信を停止
し、相手ＬＳＩからの信号受信が終了するタイミングを
見計らって信号受信を停止し、出力回路２ａ，２ｂの出
力抵抗値の調整を開始する。ステップ３０６では、制御
装置５からＬＳＩ１ａ，１ｂに対する出力抵抗値調整要
求信号４を抑止する。ステップ３０７では、ＬＳＩ１
ａ，１ｂは出力抵抗値の調整を終了し、信号送信および
信号受信を再開する。そして、前記ステップ３０１に戻
る。
信号４を受けたＬＳＩ１ａ，１ｂの出力抵抗値調整手段
１００ａ，１００ｂは、自ＬＳＩからの信号送信を停止
し、相手ＬＳＩからの信号受信が終了するタイミングを
見計らって信号受信を停止し、出力回路２ａ，２ｂの出
力抵抗値の調整を開始する。ステップ３０６では、制御
装置５からＬＳＩ１ａ，１ｂに対する出力抵抗値調整要
求信号４を抑止する。ステップ３０７では、ＬＳＩ１
ａ，１ｂは出力抵抗値の調整を終了し、信号送信および
信号受信を再開する。そして、前記ステップ３０１に戻
る。
【００２２】以上の半導体集積回路システム２０００に
よれば、パワーオンリセット時に出力抵抗値の調整を行
うため、パワーオンリセット直後のＬＳＩ１ａ，１ｂの
温度が低いときでもインピーダンスが整合する。また、
パワーオンリセット後、ＬＳＩ１ａ，１ｂの温度が所定
幅以上変動したら出力抵抗値の再調整を行うため、動作
によりＬＳＩ１ａ，１ｂの温度が変動してもインピーダ
ンスが整合する。さらに、パワーオンリセット後の出力
抵抗値の調整時には、信号伝送を停止するため、誤動作
を引き起こすことなく出力抵抗値を調整できる。
よれば、パワーオンリセット時に出力抵抗値の調整を行
うため、パワーオンリセット直後のＬＳＩ１ａ，１ｂの
温度が低いときでもインピーダンスが整合する。また、
パワーオンリセット後、ＬＳＩ１ａ，１ｂの温度が所定
幅以上変動したら出力抵抗値の再調整を行うため、動作
によりＬＳＩ１ａ，１ｂの温度が変動してもインピーダ
ンスが整合する。さらに、パワーオンリセット後の出力
抵抗値の調整時には、信号伝送を停止するため、誤動作
を引き起こすことなく出力抵抗値を調整できる。
【００２３】−第３の実施形態− 図７は、本発明の第３の実施形態にかかる半導体集積回
路システムを示す構成図である。この半導体集積回路シ
ステム３０００は、ＬＳＩ１ａ〜１ｃと、伝送線路６ａ
〜６ｃと、ＬＳＩ間の信号伝送を中継するスイッチ９
と、活栓挿入を通知する活栓挿入通知制御信号線１７
（ＬＳＩ１ａ，１ｂについては図示省略）と、一定時間
間隔で信号を出力するタイマ５１と、そのタイマ５１の
出力回数をカウントするカウンタ５２を内蔵した割り込
み発行装置１４と、割り込み信号線１５と、ベーシック
・インプット／アウトプット・システム（ＢＩＯＳ）７
と、そのＢＩＯＳ７のリード／ライトをＬＳＩ１ａが行
うアドレス／データ線８とを具備している。前記ＬＳＩ
１ａと、タイマ５１と、割り込み発行装置１４と、ＢＩ
ＯＳ７とが、調整要求信号発行手段２００として機能す
る。
路システムを示す構成図である。この半導体集積回路シ
ステム３０００は、ＬＳＩ１ａ〜１ｃと、伝送線路６ａ
〜６ｃと、ＬＳＩ間の信号伝送を中継するスイッチ９
と、活栓挿入を通知する活栓挿入通知制御信号線１７
（ＬＳＩ１ａ，１ｂについては図示省略）と、一定時間
間隔で信号を出力するタイマ５１と、そのタイマ５１の
出力回数をカウントするカウンタ５２を内蔵した割り込
み発行装置１４と、割り込み信号線１５と、ベーシック
・インプット／アウトプット・システム（ＢＩＯＳ）７
と、そのＢＩＯＳ７のリード／ライトをＬＳＩ１ａが行
うアドレス／データ線８とを具備している。前記ＬＳＩ
１ａと、タイマ５１と、割り込み発行装置１４と、ＢＩ
ＯＳ７とが、調整要求信号発行手段２００として機能す
る。
【００２４】前記ＬＳＩ１ａ〜１ｃは、同一あるいは異
なるプリント基板上に実装されており、出力回路２ａ〜
２ｃと、入力回路３ａ〜３ｃと、送受信データを一時的
に保留するレジスタ１１ａ〜１１ｃと、制御信号Ｃａ〜
Ｃｃにより出力回路２ａ〜２ｃの出力抵抗値を調整する
出力抵抗値調整手段１００ａ〜１００ｃと、出力抵抗値
調整要求信号を受信するデータ線１３ａ〜１３ｃとを具
備している。前記伝送線路６ａ〜６ｃは、同一プリント
基板上の配線や異なるプリント基板間を接続するケーブ
ル等である。前記スイッチ９は、１以上のＬＳＩで構成
され、出力回路２ｄ〜２ｆと、入力回路３ｄ〜３ｆと、
送受信データを一時的に保留するレジスタ１１ｄ〜１１
ｆと、制御信号Ｃｄ〜Ｃｆにより出力回路２ｄ〜２ｆの
出力抵抗値を調整する出力抵抗値調整手段１００ｄ〜１
００ｆと、スイッチ９の送信データを選択するセレクタ
１０ｄ〜１０ｆと、前記調整要求信号発行手段２００が
発行した出力抵抗値調整要求信号を受信するデータ線１
６と、スイッチ９からＬＳＩ１ａ〜１ｃに対して出力抵
抗値調整要求信号を伝送するデータ線１２と、出力抵抗
値調整要求信号を供給する調整要求信号供給手段３００
とを具備している。
なるプリント基板上に実装されており、出力回路２ａ〜
２ｃと、入力回路３ａ〜３ｃと、送受信データを一時的
に保留するレジスタ１１ａ〜１１ｃと、制御信号Ｃａ〜
Ｃｃにより出力回路２ａ〜２ｃの出力抵抗値を調整する
出力抵抗値調整手段１００ａ〜１００ｃと、出力抵抗値
調整要求信号を受信するデータ線１３ａ〜１３ｃとを具
備している。前記伝送線路６ａ〜６ｃは、同一プリント
基板上の配線や異なるプリント基板間を接続するケーブ
ル等である。前記スイッチ９は、１以上のＬＳＩで構成
され、出力回路２ｄ〜２ｆと、入力回路３ｄ〜３ｆと、
送受信データを一時的に保留するレジスタ１１ｄ〜１１
ｆと、制御信号Ｃｄ〜Ｃｆにより出力回路２ｄ〜２ｆの
出力抵抗値を調整する出力抵抗値調整手段１００ｄ〜１
００ｆと、スイッチ９の送信データを選択するセレクタ
１０ｄ〜１０ｆと、前記調整要求信号発行手段２００が
発行した出力抵抗値調整要求信号を受信するデータ線１
６と、スイッチ９からＬＳＩ１ａ〜１ｃに対して出力抵
抗値調整要求信号を伝送するデータ線１２と、出力抵抗
値調整要求信号を供給する調整要求信号供給手段３００
とを具備している。
【００２５】前記活栓挿入通知制御信号１７は、ＬＳＩ
を実装したプリント基板の活栓挿入直後にプリント基板
から所定期間だけ発行される。前記活栓挿入通知制御信
号１７が発行されている所定期間中、活栓挿入したプリ
ント基板に実装したＬＳＩの出力抵抗値調整手段は、当
該ＬＳＩの出力回路の出力抵抗値を調整する。また、前
記ＬＳＩとの間で信号伝送を行うスイッチ９のＬＳＩの
出力抵抗値調整手段１００ｄ〜１００ｆは、当該ＬＳＩ
の出力回路の出力抵抗値を調整する。この方法では、活
栓挿入したプリント基板とスイッチ９との間で通常の信
号伝送を行う前に、出力抵抗値の調整が終了するため、
信号伝送を停止せずに最初の調整が可能となる。また、
調整が必要なＬＳＩのみの出力抵抗値の調整を行うこと
が可能となる。
を実装したプリント基板の活栓挿入直後にプリント基板
から所定期間だけ発行される。前記活栓挿入通知制御信
号１７が発行されている所定期間中、活栓挿入したプリ
ント基板に実装したＬＳＩの出力抵抗値調整手段は、当
該ＬＳＩの出力回路の出力抵抗値を調整する。また、前
記ＬＳＩとの間で信号伝送を行うスイッチ９のＬＳＩの
出力抵抗値調整手段１００ｄ〜１００ｆは、当該ＬＳＩ
の出力回路の出力抵抗値を調整する。この方法では、活
栓挿入したプリント基板とスイッチ９との間で通常の信
号伝送を行う前に、出力抵抗値の調整が終了するため、
信号伝送を停止せずに最初の調整が可能となる。また、
調整が必要なＬＳＩのみの出力抵抗値の調整を行うこと
が可能となる。
【００２６】前記割り込み発行装置１４は、前記ＬＳＩ
１ａに対して、パワーオンリセット時およびカウンタ５
２が所定の値ｎになった時に割り込み信号を発行する。
前記割り込み信号を受け取った前記ＬＳＩ１ａは、スイ
ッチ９の調整要求信号供給手段３００に対して出力抵抗
値調整要求信号を発行する。前記出力抵抗値調整要求信
号を受信した調整要求信号供給手段３００は、ＬＳＩ１
ａ〜１ｃおよびスイッチ９の出力抵抗値調整手段１００
ａ〜１００ｆに対して出力抵抗値調整要求信号を供給す
る。前記出力抵抗値調整手段１００ａ〜１００ｆは、Ｌ
ＳＩ間の信号伝送を停止し、特開昭６２−３８６１６号
公報あるいはインターナショナル・ソリッド・ステート
・サーキット・コンファレンス９５のダイジェスト・オ
ブ・テクニカル・ペーパーズ（１９９５年２月発行）の
４０〜４１ページに示されたのと同様の方法で、出力回
路２ａ〜２ｆの出力抵抗値を伝送線路６ａ〜６ｃの特性
インピーダンスに一致させ、出力抵抗値調整要求信号を
次に受け取るまで出力抵抗値を固定する。
１ａに対して、パワーオンリセット時およびカウンタ５
２が所定の値ｎになった時に割り込み信号を発行する。
前記割り込み信号を受け取った前記ＬＳＩ１ａは、スイ
ッチ９の調整要求信号供給手段３００に対して出力抵抗
値調整要求信号を発行する。前記出力抵抗値調整要求信
号を受信した調整要求信号供給手段３００は、ＬＳＩ１
ａ〜１ｃおよびスイッチ９の出力抵抗値調整手段１００
ａ〜１００ｆに対して出力抵抗値調整要求信号を供給す
る。前記出力抵抗値調整手段１００ａ〜１００ｆは、Ｌ
ＳＩ間の信号伝送を停止し、特開昭６２−３８６１６号
公報あるいはインターナショナル・ソリッド・ステート
・サーキット・コンファレンス９５のダイジェスト・オ
ブ・テクニカル・ペーパーズ（１９９５年２月発行）の
４０〜４１ページに示されたのと同様の方法で、出力回
路２ａ〜２ｆの出力抵抗値を伝送線路６ａ〜６ｃの特性
インピーダンスに一致させ、出力抵抗値調整要求信号を
次に受け取るまで出力抵抗値を固定する。
【００２７】図８は、パワーオンリセット後に出力抵抗
値を調整する半導体集積回路システム３０００の動作を
説明するフローチャートである。ステップ７０１では、
カウンタ５２を“０”に初期化する。ステップ７０２で
は、タイマ５１の出力を受信する度にカウンタ５２をイ
ンクリメントする。ステップ７０３では、カウンタ５２
のカウント値がｎ（ｎは１以上の整数であり、ＬＳＩ１
ａ，１ｂの温度が上昇しほぼ一定になる時に対応した値
とする）に達したか判定し、達してないなら前記ステッ
プ７０２に戻り、達したならステップ７０４へ進む。
値を調整する半導体集積回路システム３０００の動作を
説明するフローチャートである。ステップ７０１では、
カウンタ５２を“０”に初期化する。ステップ７０２で
は、タイマ５１の出力を受信する度にカウンタ５２をイ
ンクリメントする。ステップ７０３では、カウンタ５２
のカウント値がｎ（ｎは１以上の整数であり、ＬＳＩ１
ａ，１ｂの温度が上昇しほぼ一定になる時に対応した値
とする）に達したか判定し、達してないなら前記ステッ
プ７０２に戻り、達したならステップ７０４へ進む。
【００２８】ステップ７０４では、割り込み発行装置１
４からＬＳＩ１ａに対して割り込み信号線１５を介して
割り込み信号を発行する。ステップ７０５では、割り込
み信号を受信したＬＳＩ１ａは、ＢＩＯＳ７の情報をリ
ード／デコードし、スイッチ９への通常の要求の発行と
同様に、伝送線路６ａを介して、スイッチ９に対して出
力抵抗値調整要求信号を発行する。ステップ７０６で
は、入力回路３ｄおよびデータ線１６を介して出力抵抗
値調整要求信号が調整要求信号供給手段３００に入力さ
れると、調整要求信号供給手段３００は出力抵抗値調整
手段１００ｄ〜１００ｆに出力抵抗値調整要求信号を供
給する。また、調整要求信号供給手段３００はデータ線
１２にも出力抵抗値調整要求信号を供給する。このデー
タ線１２上の出力抵抗値調整要求信号は、セレクタ１０
ｄ〜１０ｆにより優先的に伝送線路６ａ〜６ｃ上に出力
される。これら伝送線路６ａ〜６ｃ上に出力された出力
抵抗値調整要求信号は、ＬＳＩ１ａ〜１ｃの入力回路３
ａ〜３ｃおよびデータ線１３ａ〜１３ｃを介して、出力
抵抗値調整手段１００ａ〜１００ｃに伝えられる。ステ
ップ７０７では、ＬＳＩ１ａ〜１ｃおよびスイッチ９の
出力抵抗値調整手段１００ａ〜１００ｆは、出力抵抗値
調整要求信号を受信した時点から内部カウンタでカウン
トを開始し、カウント値に応じて、信号送信の停止，信
号受信の停止，出力抵抗値の調整の開始，出力抵抗値の
調整の終了および信号伝送の再開を順に行う。
４からＬＳＩ１ａに対して割り込み信号線１５を介して
割り込み信号を発行する。ステップ７０５では、割り込
み信号を受信したＬＳＩ１ａは、ＢＩＯＳ７の情報をリ
ード／デコードし、スイッチ９への通常の要求の発行と
同様に、伝送線路６ａを介して、スイッチ９に対して出
力抵抗値調整要求信号を発行する。ステップ７０６で
は、入力回路３ｄおよびデータ線１６を介して出力抵抗
値調整要求信号が調整要求信号供給手段３００に入力さ
れると、調整要求信号供給手段３００は出力抵抗値調整
手段１００ｄ〜１００ｆに出力抵抗値調整要求信号を供
給する。また、調整要求信号供給手段３００はデータ線
１２にも出力抵抗値調整要求信号を供給する。このデー
タ線１２上の出力抵抗値調整要求信号は、セレクタ１０
ｄ〜１０ｆにより優先的に伝送線路６ａ〜６ｃ上に出力
される。これら伝送線路６ａ〜６ｃ上に出力された出力
抵抗値調整要求信号は、ＬＳＩ１ａ〜１ｃの入力回路３
ａ〜３ｃおよびデータ線１３ａ〜１３ｃを介して、出力
抵抗値調整手段１００ａ〜１００ｃに伝えられる。ステ
ップ７０７では、ＬＳＩ１ａ〜１ｃおよびスイッチ９の
出力抵抗値調整手段１００ａ〜１００ｆは、出力抵抗値
調整要求信号を受信した時点から内部カウンタでカウン
トを開始し、カウント値に応じて、信号送信の停止，信
号受信の停止，出力抵抗値の調整の開始，出力抵抗値の
調整の終了および信号伝送の再開を順に行う。
【００２９】以上の半導体集積回路システム３０００に
よれば、パワーオンリセット時に出力抵抗値の調整を行
うため、パワーオンリセット直後のＬＳＩ１ａ〜１ｃお
よびスイッチ９の温度が低いときでもインピーダンスが
整合する。また、パワーオンリセット後、ＬＳＩ１ａ〜
１ｃおよびスイッチ９の温度が上昇しほぼ一定になった
時に出力抵抗値の再調整を行うため、動作によりＬＳＩ
１ａ〜１ｃおよびスイッチ９の温度が上昇してもインピ
ーダンスが整合する。また、パワーオンリセット後の出
力抵抗値の調整時には、信号伝送を停止するため、誤動
作を引き起こすことなく出力抵抗値を調整できる。さら
に、伝送線路６ａ〜６ｃを介して出力抵抗値調整要求信
号を送信するため、各ＬＳＩのインタフェース信号本数
を削減することが出来る。さらにまた、プリント基板を
活栓挿入すると、そのプリント基板に実装したＬＳＩお
よびそのＬＳＩとの間で信号伝送を行うＬＳＩの出力抵
抗値を自動調整できる。
よれば、パワーオンリセット時に出力抵抗値の調整を行
うため、パワーオンリセット直後のＬＳＩ１ａ〜１ｃお
よびスイッチ９の温度が低いときでもインピーダンスが
整合する。また、パワーオンリセット後、ＬＳＩ１ａ〜
１ｃおよびスイッチ９の温度が上昇しほぼ一定になった
時に出力抵抗値の再調整を行うため、動作によりＬＳＩ
１ａ〜１ｃおよびスイッチ９の温度が上昇してもインピ
ーダンスが整合する。また、パワーオンリセット後の出
力抵抗値の調整時には、信号伝送を停止するため、誤動
作を引き起こすことなく出力抵抗値を調整できる。さら
に、伝送線路６ａ〜６ｃを介して出力抵抗値調整要求信
号を送信するため、各ＬＳＩのインタフェース信号本数
を削減することが出来る。さらにまた、プリント基板を
活栓挿入すると、そのプリント基板に実装したＬＳＩお
よびそのＬＳＩとの間で信号伝送を行うＬＳＩの出力抵
抗値を自動調整できる。
【００３０】なお、通常動作中のＬＳＩ１ａ〜１ｃおよ
びスイッチ９の温度の変動が大きい場合には、図８のフ
ローを繰り返し、出力抵抗値の調整を一定時間毎に繰り
返せばよい。このときは、温度変動の速さを考慮してｎ
の値を定める。また、スイッチ９のＬＳＩのうちで未挿
入のプリント基板との間で信号伝送を行うＬＳＩの出力
抵抗値を常に調整状態にしておき、活栓挿入時に活栓挿
入通知制御信号１７が発行されたら前記ＬＳＩの出力抵
抗値の調整を完了し、一方、活栓挿入したプリント基板
のＬＳＩにはパワーオンリセットをかけて、そのパワー
オンリセット中にプリント基板のＬＳＩの出力抵抗値の
調整を行うようにしてもよい。この方法では、活栓挿入
したプリント基板とスイッチ９との間で通常の信号伝送
を行う前に、出力抵抗値の調整が終了するため、信号伝
送を停止せずに最初の調整が可能となる。また、調整が
必要なＬＳＩのみの出力抵抗値の調整を行うことが可能
となる。
びスイッチ９の温度の変動が大きい場合には、図８のフ
ローを繰り返し、出力抵抗値の調整を一定時間毎に繰り
返せばよい。このときは、温度変動の速さを考慮してｎ
の値を定める。また、スイッチ９のＬＳＩのうちで未挿
入のプリント基板との間で信号伝送を行うＬＳＩの出力
抵抗値を常に調整状態にしておき、活栓挿入時に活栓挿
入通知制御信号１７が発行されたら前記ＬＳＩの出力抵
抗値の調整を完了し、一方、活栓挿入したプリント基板
のＬＳＩにはパワーオンリセットをかけて、そのパワー
オンリセット中にプリント基板のＬＳＩの出力抵抗値の
調整を行うようにしてもよい。この方法では、活栓挿入
したプリント基板とスイッチ９との間で通常の信号伝送
を行う前に、出力抵抗値の調整が終了するため、信号伝
送を停止せずに最初の調整が可能となる。また、調整が
必要なＬＳＩのみの出力抵抗値の調整を行うことが可能
となる。
【００３１】また、活栓挿入時に、割り込み発行装置１
４から割り込み信号を発行して、すべてのＬＳＩの出力
抵抗値を調整するようにしてもよい。
４から割り込み信号を発行して、すべてのＬＳＩの出力
抵抗値を調整するようにしてもよい。
【００３２】−第４の実施形態− 図９は、本発明の第４の実施形態にかかる半導体集積回
路システムの構成図である。この半導体集積回路システ
ム４０００は、調整要求信号発行手段２００が温度セン
サ５３を具備している点が前記第３の実施形態の半導体
集積回路システム３０００と異なるが、その他の構成は
同じである。前記温度センサ５３は、ＬＳＩ１ａ〜１ｃ
およびスイッチ９の温度を直接または間接的にモニタす
る。割り込み発行装置１４は、温度センサ５３の出力を
常時、あるいは、カウンタ５２のカウント値がｎに達し
たタイミングでチェックし、前回の調整時からの温度変
動が所定の値を超えた場合に割り込み信号１５を発行す
る。
路システムの構成図である。この半導体集積回路システ
ム４０００は、調整要求信号発行手段２００が温度セン
サ５３を具備している点が前記第３の実施形態の半導体
集積回路システム３０００と異なるが、その他の構成は
同じである。前記温度センサ５３は、ＬＳＩ１ａ〜１ｃ
およびスイッチ９の温度を直接または間接的にモニタす
る。割り込み発行装置１４は、温度センサ５３の出力を
常時、あるいは、カウンタ５２のカウント値がｎに達し
たタイミングでチェックし、前回の調整時からの温度変
動が所定の値を超えた場合に割り込み信号１５を発行す
る。
【００３３】
【発明の効果】本発明の半導体集積回路システムによれ
ば、通常動作中のＬＳＩの温度で出力回路の出力抵抗値
を調整することが出来る。このため、ＬＳＩの温度が変
動した場合でも、出力抵抗値を伝送線路のインピーダン
スと整合させることが可能となり、信号の高速伝送が可
能となる。また、本発明の半導体集積回路システムによ
れば、プリント基板を活栓挿入した時に、当該プリント
基板上のＬＳＩの出力回路の出力抵抗値を自動調整する
ことが出来る。このため、活栓挿入したプリント基板上
のＬＳＩの出力抵抗値を伝送線路のインピーダンスと直
ちに整合させることが可能となり、信号の高速伝送が可
能となる。
ば、通常動作中のＬＳＩの温度で出力回路の出力抵抗値
を調整することが出来る。このため、ＬＳＩの温度が変
動した場合でも、出力抵抗値を伝送線路のインピーダン
スと整合させることが可能となり、信号の高速伝送が可
能となる。また、本発明の半導体集積回路システムによ
れば、プリント基板を活栓挿入した時に、当該プリント
基板上のＬＳＩの出力回路の出力抵抗値を自動調整する
ことが出来る。このため、活栓挿入したプリント基板上
のＬＳＩの出力抵抗値を伝送線路のインピーダンスと直
ちに整合させることが可能となり、信号の高速伝送が可
能となる。
【図１】本発明の第１の実施形態にかかる半導体集積回
路システムの構成図である。
路システムの構成図である。
【図２】第１の実施形態にかかる半導体集積回路システ
ムのパワーオンリセット後に出力抵抗値を調整する動作
のフローチャートである。
ムのパワーオンリセット後に出力抵抗値を調整する動作
のフローチャートである。
【図３】出力回路の構成図である。
【図４】出力抵抗値調整手段の詳細を示す回路図であ
る。
る。
【図５】本発明の第２の実施形態にかかる半導体集積回
路システムの構成図である。
路システムの構成図である。
【図６】第２の実施形態にかかる半導体集積回路システ
ムのパワーオンリセット後に出力抵抗値を調整する動作
のフローチャートである。
ムのパワーオンリセット後に出力抵抗値を調整する動作
のフローチャートである。
【図７】本発明の第３の実施形態にかかる半導体集積回
路システムの構成図である。
路システムの構成図である。
【図８】第３の実施形態にかかる半導体集積回路システ
ムのパワーオンリセット後に出力抵抗値を調整する動作
のフローチャートである。
ムのパワーオンリセット後に出力抵抗値を調整する動作
のフローチャートである。
【図９】本発明の第４の実施形態にかかる半導体集積回
路システムの構成図である。
路システムの構成図である。
１ａ〜１ｃ ＬＳＩ ２ａ〜２ｆ 出力回路 ３ａ〜３ｆ 入力回路 ５ 制御装置 ６，６ａ〜６ｃ 伝送線路 ７ ＢＩＯＳ ９ スイッチ １０ セレクタ １１ａ〜１１ｆ レジスタ １４ 割り込み発行装置 ５１ タイマ ５２ カウンタ ５３ 温度センサ １００ａ〜１００ｆ 出力抵抗値調整手段 ２００ 調整要求信号発行手段 ３００ 調整要求信号供給手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村山 秀樹 神奈川県川崎市幸区鹿島田890番地の12 株式会社日立製作所情報・通信開発本部内 (72)発明者 山際 明 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム事業部 (72)発明者 石井 保弘 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム事業部 (72)発明者 濱中 直樹 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 柴田 正文 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム事業部
Claims (5)
- 【請求項１】 伝送線路を介して複数の半導体集積回路
装置（以降、ＬＳＩという）間で信号伝送を行う半導体
集積回路システムにおいて、パワーオンリセット中、あ
るいは、パワーオンリセットを解除した一定時間後、あ
るいは、一定時間間隔で、あるいは、対象ＬＳＩの温度
変動が所定幅を超えたときに、出力抵抗値調整要求信号
を発行する調整要求信号発行手段と、前記出力抵抗値調
整要求信号が発行されたことを契機にして前記対象ＬＳ
Ｉにかかる信号伝送を停止し当該対象ＬＳＩの出力抵抗
値を調整する出力抵抗値調整手段とを備えたことを特徴
とする半導体集積回路システム。 - 【請求項２】 請求項１に記載の半導体集積回路システ
ムにおいて、前記出力抵抗値調整要求信号は、通常の信
号の伝送線路とは独立の信号線路を介して、前記出力抵
抗値調整手段に与えられることを特徴とする半導体集積
回路システム。 - 【請求項３】 請求項１に記載の半導体集積回路システ
ムにおいて、前記出力抵抗値調整要求信号は、通常の信
号の伝送線路を介して、前記出力抵抗値調整手段に与え
られることを特徴とする半導体集積回路システム。 - 【請求項４】 請求項３に記載の半導体集積回路システ
ムにおいて、複数のＬＳＩ間の信号伝送を中継するスイ
ッチを具備する場合に、当該スイッチから通常の信号の
伝送線路を介して前記出力抵抗値調整要求信号が前記出
力抵抗値調整手段に与えられることを特徴とする半導体
集積回路システム。 - 【請求項５】 伝送線路を介して複数の半導体集積回路
装置（以降、ＬＳＩという）間で信号伝送を行う半導体
集積回路システムにおいて、プリント基板の活栓挿入時
に活栓挿入通知制御信号を発行する制御信号発行手段
と、前記活栓挿入通知制御信号が発行されたことを契機
にして前記プリント基板上のＬＳＩの出力抵抗値を調整
する出力抵抗値調整手段とを備えたことを特徴とする半
導体集積回路システム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18288697A JP3579856B2 (ja) | 1997-07-08 | 1997-07-08 | 半導体集積回路システム |
| KR1019980027283A KR100297904B1 (ko) | 1997-07-08 | 1998-07-07 | 출력 저항값의 자동 조정 기능을 갖는반도체 집적 회로 시스템 |
| US09/111,804 US6049221A (en) | 1997-07-08 | 1998-07-08 | Semiconductor integrated circuit system having function of automatically adjusting output resistance value |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18288697A JP3579856B2 (ja) | 1997-07-08 | 1997-07-08 | 半導体集積回路システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1131960A true JPH1131960A (ja) | 1999-02-02 |
| JP3579856B2 JP3579856B2 (ja) | 2004-10-20 |
Family
ID=16126135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18288697A Expired - Fee Related JP3579856B2 (ja) | 1997-07-08 | 1997-07-08 | 半導体集積回路システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6049221A (ja) |
| JP (1) | JP3579856B2 (ja) |
| KR (1) | KR100297904B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007034540A1 (ja) * | 2005-09-20 | 2007-03-29 | Fujitsu Limited | 電源電圧調整装置 |
| KR100861180B1 (ko) | 2007-06-29 | 2008-09-30 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| JP2010117987A (ja) * | 2008-11-14 | 2010-05-27 | Denso Corp | メモリ制御装置、およびメモリ制御プログラム |
| JP2011061666A (ja) * | 2009-09-14 | 2011-03-24 | Nec Computertechno Ltd | インピーダンス調整装置、インピーダンス調整方法 |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19610557A1 (de) * | 1996-03-18 | 1997-09-25 | Siemens Ag | Anschaltverfahren und Busanschaltung zum Anschalten einer Baugruppe einer speicherprogrammierbaren Steuerung an einen Bus |
| KR100244778B1 (ko) * | 1997-07-19 | 2000-02-15 | 윤종용 | 정상 동작중인 시스템에 보드를 실장 또는 탈장하는 회로 |
| JPH1185345A (ja) * | 1997-09-02 | 1999-03-30 | Toshiba Corp | 入出力インターフェース回路及び半導体システム |
| US6028451A (en) * | 1997-12-31 | 2000-02-22 | Intel Corporation | Method and apparatus for topology dependent slew rate control |
| US6249173B1 (en) * | 1998-09-22 | 2001-06-19 | Ando Electric Co., Ltd. | Temperature stabilizing circuit |
| FR2785409B1 (fr) * | 1998-10-30 | 2001-09-21 | Bull Sa | Liaison cmos bidirectionnelle bipoint adaptee en reception et en emission |
| US6255883B1 (en) * | 1998-12-09 | 2001-07-03 | Globespan, Inc. | System and method for balancing clock distribution between two devices |
| US6218863B1 (en) * | 1999-04-12 | 2001-04-17 | Intel Corporation | Dual mode input/output interface circuit |
| KR100356576B1 (ko) * | 2000-09-15 | 2002-10-18 | 삼성전자 주식회사 | 프로그래머블 온 칩 터미네이션 동작을 갖는 프로그래머블데이터 출력회로 및 그 제어방법 |
| KR100391148B1 (ko) | 2000-11-02 | 2003-07-16 | 삼성전자주식회사 | 프로그래머블 임피던스 제어회로 및 방법 |
| US6459277B1 (en) | 2000-12-01 | 2002-10-01 | Koninklijke Philips Electronics N.V. | Line impedance calibration using actual impedance determination |
| KR20020044840A (ko) * | 2000-12-07 | 2002-06-19 | 김형벽ㅂ | 자동제어가 가능한 디지털 저항 제어기 |
| US6573747B2 (en) * | 2001-09-28 | 2003-06-03 | Intel Corporation | Digital update scheme for adaptive impedance control of on-die input/output circuits |
| JP4290537B2 (ja) * | 2003-11-26 | 2009-07-08 | 株式会社ルネサステクノロジ | 半導体装置 |
| KR100654805B1 (ko) * | 2005-01-14 | 2006-12-08 | 삼성전자주식회사 | 전자장치 및 그 제어방법 |
| KR100697281B1 (ko) | 2005-03-17 | 2007-03-20 | 삼성전자주식회사 | 패키지 저항 변화에 따른 임피던스 부정합과 전압강하를방지할 수 있는 수신 방법 및 장치 |
| JP4891029B2 (ja) * | 2006-11-02 | 2012-03-07 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| TW200910373A (en) | 2007-06-08 | 2009-03-01 | Mosaid Technologies Inc | Dynamic impedance control for input/output buffers |
| US8111564B2 (en) * | 2009-01-29 | 2012-02-07 | International Business Machines Corporation | Setting controller termination in a memory controller and memory device interface in a communication bus |
| US7978538B2 (en) * | 2009-01-29 | 2011-07-12 | International Business Machines Corporation | Setting memory device termination in a memory device and memory controller interface in a communication bus |
| US8102724B2 (en) * | 2009-01-29 | 2012-01-24 | International Business Machines Corporation | Setting controller VREF in a memory controller and memory device interface in a communication bus |
| US7974141B2 (en) * | 2009-01-29 | 2011-07-05 | International Business Machines Corporation | Setting memory device VREF in a memory controller and memory device interface in a communication bus |
| JP2011101143A (ja) * | 2009-11-05 | 2011-05-19 | Elpida Memory Inc | 半導体装置及びそのシステムとキャリブレーション方法 |
| US8289784B2 (en) | 2010-06-15 | 2012-10-16 | International Business Machines Corporation | Setting a reference voltage in a memory controller trained to a memory device |
| US8681571B2 (en) | 2010-06-15 | 2014-03-25 | International Business Machines Corporation | Training a memory controller and a memory device using multiple read and write operations |
| KR101069733B1 (ko) * | 2010-07-02 | 2011-10-04 | 주식회사 하이닉스반도체 | 임피던스 조정 회로 |
| US8570064B1 (en) * | 2011-11-11 | 2013-10-29 | Altera Corporation | Methods and systems for programmable implementation of on-chip termination calibration |
| US10348270B2 (en) * | 2016-12-09 | 2019-07-09 | Micron Technology, Inc. | Apparatuses and methods for calibrating adjustable impedances of a semiconductor device |
| US10193711B2 (en) | 2017-06-22 | 2019-01-29 | Micron Technology, Inc. | Timing based arbitration methods and apparatuses for calibrating impedances of a semiconductor device |
| US10615798B2 (en) | 2017-10-30 | 2020-04-07 | Micron Technology, Inc. | Apparatuses and methods for identifying memory devices of a semiconductor device sharing an external resistance |
| US10747245B1 (en) | 2019-11-19 | 2020-08-18 | Micron Technology, Inc. | Apparatuses and methods for ZQ calibration |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4719369A (en) * | 1985-08-14 | 1988-01-12 | Hitachi, Ltd. | Output circuit having transistor monitor for matching output impedance to load impedance |
| US5220211A (en) * | 1991-10-28 | 1993-06-15 | International Business Machines Corporation | High speed bus transceiver with fault tolerant design for hot pluggable applications |
| US5572395A (en) * | 1993-12-21 | 1996-11-05 | International Business Machines Corporation | Circuit for controlling current in an adapter card |
| DE4445846A1 (de) * | 1994-12-22 | 1996-06-27 | Sel Alcatel Ag | Verfahren und Schaltungsanordnung für den Abschluß einer zu einer integrierten CMOS-Schaltung führenden Leitung |
| US5621335A (en) * | 1995-04-03 | 1997-04-15 | Texas Instruments Incorporated | Digitally controlled output buffer to incrementally match line impedance and maintain slew rate independent of capacitive output loading |
| US5666078A (en) * | 1996-02-07 | 1997-09-09 | International Business Machines Corporation | Programmable impedance output driver |
| US5955894A (en) * | 1997-06-25 | 1999-09-21 | Sun Microsystems, Inc. | Method for controlling the impedance of a driver circuit |
-
1997
- 1997-07-08 JP JP18288697A patent/JP3579856B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-07 KR KR1019980027283A patent/KR100297904B1/ko not_active IP Right Cessation
- 1998-07-08 US US09/111,804 patent/US6049221A/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007034540A1 (ja) * | 2005-09-20 | 2007-03-29 | Fujitsu Limited | 電源電圧調整装置 |
| US8008967B2 (en) | 2005-09-20 | 2011-08-30 | Fujitsu Limited | Power supply voltage adjusting device |
| JP4905354B2 (ja) * | 2005-09-20 | 2012-03-28 | 富士通株式会社 | 電源電圧調整装置 |
| KR100861180B1 (ko) | 2007-06-29 | 2008-09-30 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| JP2010117987A (ja) * | 2008-11-14 | 2010-05-27 | Denso Corp | メモリ制御装置、およびメモリ制御プログラム |
| JP2011061666A (ja) * | 2009-09-14 | 2011-03-24 | Nec Computertechno Ltd | インピーダンス調整装置、インピーダンス調整方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100297904B1 (ko) | 2001-08-07 |
| KR19990013655A (ko) | 1999-02-25 |
| JP3579856B2 (ja) | 2004-10-20 |
| US6049221A (en) | 2000-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH1131960A (ja) | 半導体集積回路システム | |
| US6809546B2 (en) | On-chip termination apparatus in semiconductor integrated circuit, and method for controlling the same | |
| KR100492101B1 (ko) | 메모리 장치 및 메모리 시스템 | |
| US5949982A (en) | Data processing system and method for implementing a switch protocol in a communication system | |
| US6182178B1 (en) | Method and system for supporting peripheral component interconnect (PCI) peer-to-peer access across a PCI host bridge supporting multiple PCI buses | |
| US5086427A (en) | Clocked logic circuitry preventing double driving on shared data bus | |
| KR100932806B1 (ko) | 바이트 레인마다의 동적 온-다이(ｏｎ－ｄｉｅ) 종단 | |
| JP2006129423A (ja) | オンダイターミネーション回路を備えた半導体メモリ装置 | |
| JP2002503372A (ja) | 集積回路チップの全振幅及び減振幅（ｓｓｔｌ）信号用ａｇｐ／ｄｄｒインターフェース | |
| KR100605601B1 (ko) | 스위칭 노이즈를 감소시킨 온다이 터미네이션 회로를구비한 반도체 메모리 장치 | |
| JP2000059444A (ja) | 受信装置及び通信装置の伝送ライン終端回路 | |
| JP5671269B2 (ja) | バス接続回路を備えた半導体装置及びそのバス接続方法 | |
| US20040003162A1 (en) | Point-to-point electrical loading for a multi-drop bus | |
| US11841810B2 (en) | Communication interface buffer with hot-swap protection | |
| US5867676A (en) | Reset circuit for a peripheral component interconnect bus | |
| US6177808B1 (en) | Integration of bidirectional switches with programmable logic | |
| US5418935A (en) | Apparatus for preventing double drive occurrences on a common bus by delaying enablement of one driver after indication of disablement to other driver is received | |
| EP1311960B1 (en) | Multiple port i2c-hub | |
| JP2002519761A (ja) | 保護回路を備えたインタフェース・モジュールおよびインタフェースを保護する方法 | |
| JP3325795B2 (ja) | バス接続装置 | |
| US6360284B1 (en) | System for protecting output drivers connected to a powered-off load | |
| US4969161A (en) | Apparatus for inputting and outputting data | |
| KR100356514B1 (ko) | 베이스보드 회로 | |
| KR100452503B1 (ko) | 병렬버스 시스템의 오류 방지장치 | |
| TWI240868B (en) | Servers |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040615 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040707 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040708 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070730 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080730 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080730 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090730 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090730 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100730 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100730 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110730 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110730 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120730 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130730 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |