JPH1131960A - 半導体集積回路システム - Google Patents
半導体集積回路システムInfo
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- JPH1131960A JPH1131960A JP9182886A JP18288697A JPH1131960A JP H1131960 A JPH1131960 A JP H1131960A JP 9182886 A JP9182886 A JP 9182886A JP 18288697 A JP18288697 A JP 18288697A JP H1131960 A JPH1131960 A JP H1131960A
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Abstract
動調整する。 【解決手段】 タイマ51によるカウンタ52のカウン
トアップが所定値まで進むと、温度センサ53でLSI
1a,1bの温度を測定する。そして、前回の測定値か
らの変動が所定幅以上ならば、制御装置5はLSI1
a,1bの出力抵抗値調整手段100a,100bへ出
力抵抗値調整要求信号4を発行する。出力抵抗値調整要
求信号4を受け取った出力抵抗値調整手段100a,1
00bは、LSI間の信号伝送を停止し、出力回路2
a,2bの出力抵抗値を伝送線路6の特性インピーダン
スに一致させるよう調整し、出力抵抗値調整要求信号4
を次に受け取るまで出力抵抗値を固定する。 【効果】 LSIの温度が変動した場合でも、出力抵抗
値を伝送線路のインピーダンスと整合させることが可能
となり、信号の高速伝送が可能となる。
Description
複数のLSI間で信号伝送を行う半導体集積回路システ
ムに関し、さらに詳しくは、LSIの出力回路の出力抵
抗値を自動調整する機能を備えた半導体集積回路システ
ムに関する。
ーダンスと不整合の場合、送信信号に反射波が生じ、ノ
イズ要因となり、信号の高速伝送が困難になる。従っ
て、信号の高速伝送のためには、LSIの出力抵抗値を
伝送線路のインピーダンスと整合させておく必要があ
る。
ンターナショナル・ソリッド・ステート・サーキット・
コンファレンス(International Solid-State Circuits
Conference)95のダイジェスト・オブ・テクニカル
・ペーパーズ(Digest of Technical Papers,1995
年2月発行)の40〜41ページには、LSIの出力回
路として、ゲート幅の異なる(すなわち、内部抵抗値の
異なる)MOSトランジスタを複数並列に接続した出力
回路を用い、それらMOSトランジスタへのゲート入力
を選択的に行うことにより出力抵抗値を伝送線路の特性
インピーダンスと一致させ、インピーダンス整合を行う
技術が開示されている。
温度により大きく左右される。従って、通常動作中のL
SIの温度と異なる温度で出力抵抗値の調整を行っても
無意味である。しかし、上記従来技術では、出力抵抗値
を調整する時のLSIの温度については全く考慮されて
いなかった。また、プリント基板を活栓挿入した場合
に、当該プリント基板上のLSIの出力回路の出力抵抗
値の調整については全く考慮されていなかった。そこ
で、本発明の第1の目的は、通常動作中のLSIの温度
に近い温度で出力抵抗値を自動調整する機能を備えた半
導体集積回路システムを提供することにある。また、本
発明の第2の目的は、プリント基板を活栓挿入した時に
当該プリント基板上のLSIの出力回路の出力抵抗値を
自動調整する機能を備えた半導体集積回路システムを提
供することにある。
は、伝送線路を介して複数の半導体集積回路装置(以
降、LSIという)間で信号伝送を行う半導体集積回路
システムにおいて、パワーオンリセット中、あるいは、
パワーオンリセットを解除した一定時間後、あるいは、
一定時間間隔で、あるいは、対象LSIの温度変動が所
定幅を超えたときに、出力抵抗値調整要求信号を発行す
る調整要求信号発行手段と、前記出力抵抗値調整要求信
号が発行されたことを契機にして前記対象LSIにかか
る信号伝送を停止し当該対象LSIの出力抵抗値を調整
する出力抵抗値調整手段とを備えたことを特徴とする半
導体集積回路システムを提供する。上記第1の観点によ
る半導体集積回路システムでは、次のいずれかのタイミ
ングで出力抵抗値を調整する。すなわち、(1)パワー
オンリセット中、(2)パワーオンリセットを解除した
一定時間後、(3)一定時間間隔で、(4)LSIの温
度変動が所定幅を超えたとき、上記(1)では、通常動
作中にたびたびパワーオンリセットする場合にはLSI
の温度がパワーオンリセット中でもほぼ通常動作中の温
度になっているから、そのLSIの温度で出力抵抗値を
自動調整することが出来る。また、パワーオンリセット
中は、信号伝送を停止しているため、誤動作を引き起こ
すことなく出力抵抗値を調整できる。上記(2)では、
パワーオンリセットを解除した一定時間後にはLSIの
温度がほぼ一定になっているような場合に、そのLSI
の温度で出力抵抗値を自動調整することが出来る。ま
た、出力抵抗値の調整時には信号伝送を停止するため、
誤動作を引き起こすことなく出力抵抗値を調整できる。
上記(3)では、動作中のLSIの温度が大きく変動す
る場合に、そのLSIの温度で出力抵抗値を自動調整す
ることが出来る。また、出力抵抗値の調整時には信号伝
送を停止するため、誤動作を引き起こすことなく出力抵
抗値を調整できる。上記(4)では、動作中のLSIの
温度が大きく変動する場合に、そのLSIの温度で出力
抵抗値を自動調整することが出来る。また、出力抵抗値
の調整時には信号伝送を停止するため、誤動作を引き起
こすことなく出力抵抗値を調整できる。さらに、温度の
変動が小さい場合には出力抵抗値の調整を行わないた
め、信号伝送の停止機会が減り、オーバーヘッドを軽減
できる。
導体集積回路システムにおいて、前記出力抵抗値調整要
求信号は、通常の信号の伝送線路とは独立の信号線路を
介して、前記出力抵抗値調整手段に与えられることを特
徴とする半導体集積回路システムを提供する。上記第2
の観点による半導体集積回路システムでは、通常の信号
の伝送線路とは独立の信号線路を介して出力抵抗値調整
要求信号を送るため、通常の信号の伝送系統に改変を加
えなくても済む利点がある。
導体集積回路システムにおいて、前記出力抵抗値調整要
求信号は、通常の信号の伝送線路を介して、出力抵抗値
調整手段に与えられることを特徴とする半導体集積回路
システムを提供する。上記第3の観点による半導体集積
回路システムでは、通常の信号の伝送線路とを介して出
力抵抗値調整要求信号を送るため、信号線を増やずに済
む利点がある。
導体集積回路システムにおいて、複数のLSI間の信号
伝送を中継するスイッチを具備する場合に、当該スイッ
チから通常の信号の伝送線路を介して出力抵抗値調整要
求信号が前記出力抵抗値調整手段に与えられることを特
徴とする半導体集積回路システムを提供する。上記第4
の観点による半導体集積回路システムでは、スイッチお
よび通常の信号の伝送線路とを介して出力抵抗値調整要
求信号を送るため、信号線を増やずに済む利点がある。
して複数の半導体集積回路装置(以降、LSIという)
間で信号伝送を行う半導体集積回路システムにおいて、
プリント基板の活栓挿入時に活栓挿入通知制御信号を発
行する制御信号発行手段と、前記活栓挿入通知制御信号
が発行されたことを契機にして前記プリント基板上のL
SIの出力抵抗値を調整する出力抵抗値調整手段とを備
えたことを特徴とする半導体集積回路システムを提供す
る。上記第5の観点による半導体集積回路システムで
は、プリント基板を活栓挿入した時に、当該プリント基
板上のLSIの出力回路の出力抵抗値を自動調整するこ
とが出来る。
本発明を詳細に説明する。なお、これにより本発明が限
定されるものではない。
路システムの構成図である。この半導体集積回路システ
ム1000は、LSI1a,1bと、伝送線路6と、調
整要求信号発行手段200とを具備している。前記LS
I1a,1bは、同一あるいは異なるプリント基板上に
実装されており、出力回路2a,2bと、入力回路3
a,3bと、制御信号Ca,Cbにより出力回路2a,
2bの出力抵抗値を調整する出力抵抗値調整手段100
a,100bとを具備している。前記伝送線路6は、同
一プリント基板上の配線や異なるプリント基板間を接続
するケーブル等である。前記調整要求信号発行手段20
0は、一定時間間隔で信号を出力するタイマ51と、そ
のタイマ51の出力回数をカウントするカウンタ52を
内蔵したサービスプロセッサ(SVP)等の制御装置5
とを具備している。
置5は、前記LSI1a,1bの出力抵抗値調整手段1
00a,100bに対して、パワーオンリセット時およ
びカウンタ52が所定の値nになった時に出力抵抗値調
整要求信号4を発行する。前記出力抵抗値調整要求信号
4を受け取った出力抵抗値調整手段100a,100b
は、LSI間の信号伝送を停止し、特開昭62−386
16号公報あるいはインターナショナル・ソリッド・ス
テート・サーキット・コンファレンス95のダイジェス
ト・オブ・テクニカル・ペーパーズ(1995年2月発
行)の40〜41ページに示されたのと同様の方法で、
出力回路2a,2bの出力抵抗値を伝送線路6の特性イ
ンピーダンスに一致させ、出力抵抗値調整要求信号4を
次に受け取るまで出力抵抗値を固定する。
値を調整する半導体集積回路システム1000の動作を
説明するフローチャートである。ステップ301では、
カウンタ52を“0”に初期化する。ステップ302で
は、タイマ51の出力を受信する度にカウンタ52をイ
ンクリメントする。ステップ303では、カウンタ52
のカウント値がn(nは1以上の整数であり、LSI1
a,1bの温度が上昇しほぼ一定になる時に対応した値
とする)に達したか判定し、達してないなら前記ステッ
プ302に戻り、達したならステップ304へ進む。ス
テップ304では、制御装置5からLSI1a,1bに
対して出力抵抗値調整要求信号4を発行する。ステップ
305では、出力抵抗値調整要求信号4を受けたLSI
1a,1bの出力抵抗値調整手段100a,100b
は、自LSIからの信号送信を停止し、相手LSIから
の信号受信が終了するタイミングを見計らって信号受信
を停止し、出力回路2a,2bの出力抵抗値の調整を開
始する。ステップ306では、制御装置5からLSI1
a,1bに対する出力抵抗値調整要求信号4を抑止す
る。ステップ307では、LSI1a,1bは出力抵抗
値の調整を終了し、信号送信および信号受信を再開す
る。そして、処理を終了する。なお、出力抵抗値の調整
は数μsの時間であり、信号伝送を停止してもLSIの
温度はほぼ一定に保たれるため、通常動作中の温度での
出力抵抗値の調整が可能である。
ある。なお、出力回路2a,2bで構成が共通するた
め、添字a,bを省略する。In1,In2は、出力回路2
への入力信号であり、互いに背反とする。Outは、出力
回路2の出力信号である。401〜404および411
〜414は、nMOSトランジスタである(pMOSト
ランジスタとしてもよい)。21〜26は、AND回路
である。C11〜C13,C21〜C23は、それぞれ
nMOSトランジスタ402〜404,412〜414
のオン/オフを制御する制御信号である。Vddは、nM
OSトランジスタ401〜404,AND回路21〜2
6およびLSI内部に給電する電源である。nMOSト
ランジスタ401〜404,411〜414の抵抗値
は、製造ばらつき,温度,電源電圧等の影響により変動
するが、制御信号C11〜C13,C21〜C23を適
当な値に設定することにより、ハイレベルを出力するn
MOSトランジスタ401〜404とローレベルを出力
するnMOSトランジスタ411〜414の等価抵抗値
を、それぞれ伝送線路6の特性インピーダンスと一致さ
せることが可能である。
を示す回路図である。なお、出力抵抗値調整手段100
a,100b、LSI1a,1b、出力回路2a,2
b、入力回路3a,3b、制御信号Ca,Cbで構成が
共通するため、添字a,bを省略する。801は、ロー
レベルを出力するnMOSトランジスタ411〜414
の出力抵抗値を調整するための出力抵抗値モニタ用出力
回路であり、出力回路2と同じ構成とする。802は、
ハイレベルを出力するnMOSトランジスタ401〜4
04の出力抵抗値を調整するための出力抵抗値モニタ用
出力回路であり、出力回路2と同じ構成とする。80
3,804は、差動アンプである。805,806は、
伝送線路6の特性インピーダンスと等しい抵抗値をもつ
抵抗器である。これら抵抗器805,506は、LSI
1内に設けてもよいが、LSI1外に設けてもよい。8
07は、制御信号808,810および812を発行す
る調整制御回路である。809は、パワーオンリセット
中、あるいは、制御信号808が発行されている期間の
み動作するアップ/ダウンカウンタである。811は、
出力制御回路である。813は、入力制御回路である。
と、調整制御回路807は、出力制御回路811に対し
て制御信号810を発行し、信号送信を停止する。ま
た、相手LSIからの送信もほぼ同時に停止するので、
所定時間経過後、調整制御回路807は、入力制御回路
813に対して制御信号812を発行し、信号受信を停
止する。次に、調整制御回路807は、アップ/ダウン
カウンタ809に対して制御信号808を発行し、出力
抵抗値の調整を開始する。差動アンプ803,804
は、出力抵抗値モニタ用出力回路801,802と抵抗
器805,806との接続点の電位がVdd/2より高い
場合にはハイ信号をアップ/ダウンカウンタ809へ出
力し、低い場合にはロー信号をアップ/ダウンカウンタ
809へ出力する。アップ/ダウンカウンタ809は、
出力抵抗値モニタ用出力回路801,802と抵抗器8
05,806との接続点の電位がVdd/2となるよう
に、すなわち、出力抵抗値モニタ用出力回路801,8
02の出力抵抗値が抵抗器805,806の抵抗値と等
しくなるように、制御信号Cを適当な値に設定する。制
御信号Cは、出力回路2へも入力されているため、出力
回路2の出力抵抗値は出力抵抗値モニタ用出力回路80
1,802の出力抵抗値と等しい値となる。すなわち、
出力回路2の出力抵抗値が伝送線路6の特性インピーダ
ンスと等しくなる。出力抵抗値調整要求信号4が抑止さ
れると、調整制御回路807は、制御信号808を抑止
し、調整を終了する。さらに、制御信号810,812
を抑止し、信号伝送を再開する。
よれば、パワーオンリセット時に出力抵抗値の調整を行
うため、パワーオンリセット直後のLSI1a,1bの
温度が低いときでもインピーダンスが整合する。また、
パワーオンリセット後、LSI1a,1bの温度が上昇
しほぼ一定になった時に出力抵抗値の再調整を行うた
め、動作によりLSI1a,1bの温度が上昇してもイ
ンピーダンスが整合する。さらに、パワーオンリセット
後の出力抵抗値の調整時には、信号伝送を停止するた
め、誤動作を引き起こすことなく出力抵抗値を調整でき
る。
度の変動が大きい場合には、図2のフローを繰り返し、
出力抵抗値の調整を一定時間毎に繰り返せばよい。この
ときは、温度変動の速さを考慮してnの値を定める。ま
た、図2のフローでは出力抵抗値調整要求信号4の発行
により信号伝送の停止,出力抵抗値の調整の開始を行
い、出力抵抗値調整要求信号4の抑止により出力抵抗値
の調整を終了,信号伝送の再開を行うが、出力抵抗値調
整要求信号4を受けた時点からLSI1a,1b内に設
けたカウンタのカウントを開始し、カウント値に応じ
て、信号伝送の停止,出力抵抗値の調整の開始,出力抵
抗値の調整の終了,信号伝送の再開を順に行ってもよ
い。また、図1では、1対のLSI間の信号伝送につい
て説明したが、3つ以上のLSI間で信号伝送を行うバ
ス構成であっても、同様な方法により出力抵抗値の調整
が可能である。
路システムの構成図である。この半導体集積回路システ
ム2000は、調整要求信号発行手段200が温度セン
サ53を具備している点が前記第1の実施形態の半導体
集積回路システム1000と異なるが、その他の構成は
同じである。前記温度センサ53は、LSI1a、1b
の温度を直接または間接的にモニタする。
値を調整する半導体集積回路システム2000の動作を
説明するフローチャートである。ステップ301では、
カウンタ52を“0”に初期化する。ステップ302で
は、タイマ51の出力を受信する度にカウンタ52をイ
ンクリメントする。ステップ303では、カウンタ52
のカウント値がn(温度変動の速さを考慮してnの値を
定める)に達したか判定し、達してないなら前記ステッ
プ302に戻り、達したならステップ304へ進む。ス
テップ304では、制御装置5からLSI1a,1bに
対して出力抵抗値調整要求信号4を発行する。そして、
ステップ310へ進む。ステップ310では、温度セン
サ53により温度を測定し、前回の測定値から所定幅以
上変動していたらステップ305へ進み、そうでなけれ
ば前記ステップ301に戻る。
信号4を受けたLSI1a,1bの出力抵抗値調整手段
100a,100bは、自LSIからの信号送信を停止
し、相手LSIからの信号受信が終了するタイミングを
見計らって信号受信を停止し、出力回路2a,2bの出
力抵抗値の調整を開始する。ステップ306では、制御
装置5からLSI1a,1bに対する出力抵抗値調整要
求信号4を抑止する。ステップ307では、LSI1
a,1bは出力抵抗値の調整を終了し、信号送信および
信号受信を再開する。そして、前記ステップ301に戻
る。
よれば、パワーオンリセット時に出力抵抗値の調整を行
うため、パワーオンリセット直後のLSI1a,1bの
温度が低いときでもインピーダンスが整合する。また、
パワーオンリセット後、LSI1a,1bの温度が所定
幅以上変動したら出力抵抗値の再調整を行うため、動作
によりLSI1a,1bの温度が変動してもインピーダ
ンスが整合する。さらに、パワーオンリセット後の出力
抵抗値の調整時には、信号伝送を停止するため、誤動作
を引き起こすことなく出力抵抗値を調整できる。
路システムを示す構成図である。この半導体集積回路シ
ステム3000は、LSI1a〜1cと、伝送線路6a
〜6cと、LSI間の信号伝送を中継するスイッチ9
と、活栓挿入を通知する活栓挿入通知制御信号線17
(LSI1a,1bについては図示省略)と、一定時間
間隔で信号を出力するタイマ51と、そのタイマ51の
出力回数をカウントするカウンタ52を内蔵した割り込
み発行装置14と、割り込み信号線15と、ベーシック
・インプット/アウトプット・システム(BIOS)7
と、そのBIOS7のリード/ライトをLSI1aが行
うアドレス/データ線8とを具備している。前記LSI
1aと、タイマ51と、割り込み発行装置14と、BI
OS7とが、調整要求信号発行手段200として機能す
る。
なるプリント基板上に実装されており、出力回路2a〜
2cと、入力回路3a〜3cと、送受信データを一時的
に保留するレジスタ11a〜11cと、制御信号Ca〜
Ccにより出力回路2a〜2cの出力抵抗値を調整する
出力抵抗値調整手段100a〜100cと、出力抵抗値
調整要求信号を受信するデータ線13a〜13cとを具
備している。前記伝送線路6a〜6cは、同一プリント
基板上の配線や異なるプリント基板間を接続するケーブ
ル等である。前記スイッチ9は、1以上のLSIで構成
され、出力回路2d〜2fと、入力回路3d〜3fと、
送受信データを一時的に保留するレジスタ11d〜11
fと、制御信号Cd〜Cfにより出力回路2d〜2fの
出力抵抗値を調整する出力抵抗値調整手段100d〜1
00fと、スイッチ9の送信データを選択するセレクタ
10d〜10fと、前記調整要求信号発行手段200が
発行した出力抵抗値調整要求信号を受信するデータ線1
6と、スイッチ9からLSI1a〜1cに対して出力抵
抗値調整要求信号を伝送するデータ線12と、出力抵抗
値調整要求信号を供給する調整要求信号供給手段300
とを具備している。
を実装したプリント基板の活栓挿入直後にプリント基板
から所定期間だけ発行される。前記活栓挿入通知制御信
号17が発行されている所定期間中、活栓挿入したプリ
ント基板に実装したLSIの出力抵抗値調整手段は、当
該LSIの出力回路の出力抵抗値を調整する。また、前
記LSIとの間で信号伝送を行うスイッチ9のLSIの
出力抵抗値調整手段100d〜100fは、当該LSI
の出力回路の出力抵抗値を調整する。この方法では、活
栓挿入したプリント基板とスイッチ9との間で通常の信
号伝送を行う前に、出力抵抗値の調整が終了するため、
信号伝送を停止せずに最初の調整が可能となる。また、
調整が必要なLSIのみの出力抵抗値の調整を行うこと
が可能となる。
1aに対して、パワーオンリセット時およびカウンタ5
2が所定の値nになった時に割り込み信号を発行する。
前記割り込み信号を受け取った前記LSI1aは、スイ
ッチ9の調整要求信号供給手段300に対して出力抵抗
値調整要求信号を発行する。前記出力抵抗値調整要求信
号を受信した調整要求信号供給手段300は、LSI1
a〜1cおよびスイッチ9の出力抵抗値調整手段100
a〜100fに対して出力抵抗値調整要求信号を供給す
る。前記出力抵抗値調整手段100a〜100fは、L
SI間の信号伝送を停止し、特開昭62−38616号
公報あるいはインターナショナル・ソリッド・ステート
・サーキット・コンファレンス95のダイジェスト・オ
ブ・テクニカル・ペーパーズ(1995年2月発行)の
40〜41ページに示されたのと同様の方法で、出力回
路2a〜2fの出力抵抗値を伝送線路6a〜6cの特性
インピーダンスに一致させ、出力抵抗値調整要求信号を
次に受け取るまで出力抵抗値を固定する。
値を調整する半導体集積回路システム3000の動作を
説明するフローチャートである。ステップ701では、
カウンタ52を“0”に初期化する。ステップ702で
は、タイマ51の出力を受信する度にカウンタ52をイ
ンクリメントする。ステップ703では、カウンタ52
のカウント値がn(nは1以上の整数であり、LSI1
a,1bの温度が上昇しほぼ一定になる時に対応した値
とする)に達したか判定し、達してないなら前記ステッ
プ702に戻り、達したならステップ704へ進む。
4からLSI1aに対して割り込み信号線15を介して
割り込み信号を発行する。ステップ705では、割り込
み信号を受信したLSI1aは、BIOS7の情報をリ
ード/デコードし、スイッチ9への通常の要求の発行と
同様に、伝送線路6aを介して、スイッチ9に対して出
力抵抗値調整要求信号を発行する。ステップ706で
は、入力回路3dおよびデータ線16を介して出力抵抗
値調整要求信号が調整要求信号供給手段300に入力さ
れると、調整要求信号供給手段300は出力抵抗値調整
手段100d〜100fに出力抵抗値調整要求信号を供
給する。また、調整要求信号供給手段300はデータ線
12にも出力抵抗値調整要求信号を供給する。このデー
タ線12上の出力抵抗値調整要求信号は、セレクタ10
d〜10fにより優先的に伝送線路6a〜6c上に出力
される。これら伝送線路6a〜6c上に出力された出力
抵抗値調整要求信号は、LSI1a〜1cの入力回路3
a〜3cおよびデータ線13a〜13cを介して、出力
抵抗値調整手段100a〜100cに伝えられる。ステ
ップ707では、LSI1a〜1cおよびスイッチ9の
出力抵抗値調整手段100a〜100fは、出力抵抗値
調整要求信号を受信した時点から内部カウンタでカウン
トを開始し、カウント値に応じて、信号送信の停止,信
号受信の停止,出力抵抗値の調整の開始,出力抵抗値の
調整の終了および信号伝送の再開を順に行う。
よれば、パワーオンリセット時に出力抵抗値の調整を行
うため、パワーオンリセット直後のLSI1a〜1cお
よびスイッチ9の温度が低いときでもインピーダンスが
整合する。また、パワーオンリセット後、LSI1a〜
1cおよびスイッチ9の温度が上昇しほぼ一定になった
時に出力抵抗値の再調整を行うため、動作によりLSI
1a〜1cおよびスイッチ9の温度が上昇してもインピ
ーダンスが整合する。また、パワーオンリセット後の出
力抵抗値の調整時には、信号伝送を停止するため、誤動
作を引き起こすことなく出力抵抗値を調整できる。さら
に、伝送線路6a〜6cを介して出力抵抗値調整要求信
号を送信するため、各LSIのインタフェース信号本数
を削減することが出来る。さらにまた、プリント基板を
活栓挿入すると、そのプリント基板に実装したLSIお
よびそのLSIとの間で信号伝送を行うLSIの出力抵
抗値を自動調整できる。
びスイッチ9の温度の変動が大きい場合には、図8のフ
ローを繰り返し、出力抵抗値の調整を一定時間毎に繰り
返せばよい。このときは、温度変動の速さを考慮してn
の値を定める。また、スイッチ9のLSIのうちで未挿
入のプリント基板との間で信号伝送を行うLSIの出力
抵抗値を常に調整状態にしておき、活栓挿入時に活栓挿
入通知制御信号17が発行されたら前記LSIの出力抵
抗値の調整を完了し、一方、活栓挿入したプリント基板
のLSIにはパワーオンリセットをかけて、そのパワー
オンリセット中にプリント基板のLSIの出力抵抗値の
調整を行うようにしてもよい。この方法では、活栓挿入
したプリント基板とスイッチ9との間で通常の信号伝送
を行う前に、出力抵抗値の調整が終了するため、信号伝
送を停止せずに最初の調整が可能となる。また、調整が
必要なLSIのみの出力抵抗値の調整を行うことが可能
となる。
4から割り込み信号を発行して、すべてのLSIの出力
抵抗値を調整するようにしてもよい。
路システムの構成図である。この半導体集積回路システ
ム4000は、調整要求信号発行手段200が温度セン
サ53を具備している点が前記第3の実施形態の半導体
集積回路システム3000と異なるが、その他の構成は
同じである。前記温度センサ53は、LSI1a〜1c
およびスイッチ9の温度を直接または間接的にモニタす
る。割り込み発行装置14は、温度センサ53の出力を
常時、あるいは、カウンタ52のカウント値がnに達し
たタイミングでチェックし、前回の調整時からの温度変
動が所定の値を超えた場合に割り込み信号15を発行す
る。
ば、通常動作中のLSIの温度で出力回路の出力抵抗値
を調整することが出来る。このため、LSIの温度が変
動した場合でも、出力抵抗値を伝送線路のインピーダン
スと整合させることが可能となり、信号の高速伝送が可
能となる。また、本発明の半導体集積回路システムによ
れば、プリント基板を活栓挿入した時に、当該プリント
基板上のLSIの出力回路の出力抵抗値を自動調整する
ことが出来る。このため、活栓挿入したプリント基板上
のLSIの出力抵抗値を伝送線路のインピーダンスと直
ちに整合させることが可能となり、信号の高速伝送が可
能となる。
路システムの構成図である。
ムのパワーオンリセット後に出力抵抗値を調整する動作
のフローチャートである。
る。
路システムの構成図である。
ムのパワーオンリセット後に出力抵抗値を調整する動作
のフローチャートである。
路システムの構成図である。
ムのパワーオンリセット後に出力抵抗値を調整する動作
のフローチャートである。
路システムの構成図である。
Claims (5)
- 【請求項1】 伝送線路を介して複数の半導体集積回路
装置(以降、LSIという)間で信号伝送を行う半導体
集積回路システムにおいて、パワーオンリセット中、あ
るいは、パワーオンリセットを解除した一定時間後、あ
るいは、一定時間間隔で、あるいは、対象LSIの温度
変動が所定幅を超えたときに、出力抵抗値調整要求信号
を発行する調整要求信号発行手段と、前記出力抵抗値調
整要求信号が発行されたことを契機にして前記対象LS
Iにかかる信号伝送を停止し当該対象LSIの出力抵抗
値を調整する出力抵抗値調整手段とを備えたことを特徴
とする半導体集積回路システム。 - 【請求項2】 請求項1に記載の半導体集積回路システ
ムにおいて、前記出力抵抗値調整要求信号は、通常の信
号の伝送線路とは独立の信号線路を介して、前記出力抵
抗値調整手段に与えられることを特徴とする半導体集積
回路システム。 - 【請求項3】 請求項1に記載の半導体集積回路システ
ムにおいて、前記出力抵抗値調整要求信号は、通常の信
号の伝送線路を介して、前記出力抵抗値調整手段に与え
られることを特徴とする半導体集積回路システム。 - 【請求項4】 請求項3に記載の半導体集積回路システ
ムにおいて、複数のLSI間の信号伝送を中継するスイ
ッチを具備する場合に、当該スイッチから通常の信号の
伝送線路を介して前記出力抵抗値調整要求信号が前記出
力抵抗値調整手段に与えられることを特徴とする半導体
集積回路システム。 - 【請求項5】 伝送線路を介して複数の半導体集積回路
装置(以降、LSIという)間で信号伝送を行う半導体
集積回路システムにおいて、プリント基板の活栓挿入時
に活栓挿入通知制御信号を発行する制御信号発行手段
と、前記活栓挿入通知制御信号が発行されたことを契機
にして前記プリント基板上のLSIの出力抵抗値を調整
する出力抵抗値調整手段とを備えたことを特徴とする半
導体集積回路システム。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18288697A JP3579856B2 (ja) | 1997-07-08 | 1997-07-08 | 半導体集積回路システム |
KR1019980027283A KR100297904B1 (ko) | 1997-07-08 | 1998-07-07 | 출력 저항값의 자동 조정 기능을 갖는반도체 집적 회로 시스템 |
US09/111,804 US6049221A (en) | 1997-07-08 | 1998-07-08 | Semiconductor integrated circuit system having function of automatically adjusting output resistance value |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18288697A JP3579856B2 (ja) | 1997-07-08 | 1997-07-08 | 半導体集積回路システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1131960A true JPH1131960A (ja) | 1999-02-02 |
JP3579856B2 JP3579856B2 (ja) | 2004-10-20 |
Family
ID=16126135
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18288697A Expired - Fee Related JP3579856B2 (ja) | 1997-07-08 | 1997-07-08 | 半導体集積回路システム |
Country Status (3)
Country | Link |
---|---|
US (1) | US6049221A (ja) |
JP (1) | JP3579856B2 (ja) |
KR (1) | KR100297904B1 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007034540A1 (ja) * | 2005-09-20 | 2007-03-29 | Fujitsu Limited | 電源電圧調整装置 |
KR100861180B1 (ko) | 2007-06-29 | 2008-09-30 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
JP2010117987A (ja) * | 2008-11-14 | 2010-05-27 | Denso Corp | メモリ制御装置、およびメモリ制御プログラム |
JP2011061666A (ja) * | 2009-09-14 | 2011-03-24 | Nec Computertechno Ltd | インピーダンス調整装置、インピーダンス調整方法 |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19610557A1 (de) * | 1996-03-18 | 1997-09-25 | Siemens Ag | Anschaltverfahren und Busanschaltung zum Anschalten einer Baugruppe einer speicherprogrammierbaren Steuerung an einen Bus |
KR100244778B1 (ko) * | 1997-07-19 | 2000-02-15 | 윤종용 | 정상 동작중인 시스템에 보드를 실장 또는 탈장하는 회로 |
JPH1185345A (ja) * | 1997-09-02 | 1999-03-30 | Toshiba Corp | 入出力インターフェース回路及び半導体システム |
US6028451A (en) * | 1997-12-31 | 2000-02-22 | Intel Corporation | Method and apparatus for topology dependent slew rate control |
US6249173B1 (en) * | 1998-09-22 | 2001-06-19 | Ando Electric Co., Ltd. | Temperature stabilizing circuit |
FR2785409B1 (fr) * | 1998-10-30 | 2001-09-21 | Bull Sa | Liaison cmos bidirectionnelle bipoint adaptee en reception et en emission |
US6255883B1 (en) * | 1998-12-09 | 2001-07-03 | Globespan, Inc. | System and method for balancing clock distribution between two devices |
US6218863B1 (en) * | 1999-04-12 | 2001-04-17 | Intel Corporation | Dual mode input/output interface circuit |
KR100356576B1 (ko) * | 2000-09-15 | 2002-10-18 | 삼성전자 주식회사 | 프로그래머블 온 칩 터미네이션 동작을 갖는 프로그래머블데이터 출력회로 및 그 제어방법 |
KR100391148B1 (ko) | 2000-11-02 | 2003-07-16 | 삼성전자주식회사 | 프로그래머블 임피던스 제어회로 및 방법 |
US6459277B1 (en) | 2000-12-01 | 2002-10-01 | Koninklijke Philips Electronics N.V. | Line impedance calibration using actual impedance determination |
KR20020044840A (ko) * | 2000-12-07 | 2002-06-19 | 김형벽ㅂ | 자동제어가 가능한 디지털 저항 제어기 |
US6573747B2 (en) * | 2001-09-28 | 2003-06-03 | Intel Corporation | Digital update scheme for adaptive impedance control of on-die input/output circuits |
JP4290537B2 (ja) * | 2003-11-26 | 2009-07-08 | 株式会社ルネサステクノロジ | 半導体装置 |
KR100654805B1 (ko) * | 2005-01-14 | 2006-12-08 | 삼성전자주식회사 | 전자장치 및 그 제어방법 |
KR100697281B1 (ko) | 2005-03-17 | 2007-03-20 | 삼성전자주식회사 | 패키지 저항 변화에 따른 임피던스 부정합과 전압강하를방지할 수 있는 수신 방법 및 장치 |
JP4891029B2 (ja) * | 2006-11-02 | 2012-03-07 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
TW200910373A (en) | 2007-06-08 | 2009-03-01 | Mosaid Technologies Inc | Dynamic impedance control for input/output buffers |
US8111564B2 (en) * | 2009-01-29 | 2012-02-07 | International Business Machines Corporation | Setting controller termination in a memory controller and memory device interface in a communication bus |
US7978538B2 (en) * | 2009-01-29 | 2011-07-12 | International Business Machines Corporation | Setting memory device termination in a memory device and memory controller interface in a communication bus |
US8102724B2 (en) * | 2009-01-29 | 2012-01-24 | International Business Machines Corporation | Setting controller VREF in a memory controller and memory device interface in a communication bus |
US7974141B2 (en) * | 2009-01-29 | 2011-07-05 | International Business Machines Corporation | Setting memory device VREF in a memory controller and memory device interface in a communication bus |
JP2011101143A (ja) * | 2009-11-05 | 2011-05-19 | Elpida Memory Inc | 半導体装置及びそのシステムとキャリブレーション方法 |
US8289784B2 (en) | 2010-06-15 | 2012-10-16 | International Business Machines Corporation | Setting a reference voltage in a memory controller trained to a memory device |
US8681571B2 (en) | 2010-06-15 | 2014-03-25 | International Business Machines Corporation | Training a memory controller and a memory device using multiple read and write operations |
KR101069733B1 (ko) * | 2010-07-02 | 2011-10-04 | 주식회사 하이닉스반도체 | 임피던스 조정 회로 |
US8570064B1 (en) * | 2011-11-11 | 2013-10-29 | Altera Corporation | Methods and systems for programmable implementation of on-chip termination calibration |
US10348270B2 (en) * | 2016-12-09 | 2019-07-09 | Micron Technology, Inc. | Apparatuses and methods for calibrating adjustable impedances of a semiconductor device |
US10193711B2 (en) | 2017-06-22 | 2019-01-29 | Micron Technology, Inc. | Timing based arbitration methods and apparatuses for calibrating impedances of a semiconductor device |
US10615798B2 (en) | 2017-10-30 | 2020-04-07 | Micron Technology, Inc. | Apparatuses and methods for identifying memory devices of a semiconductor device sharing an external resistance |
US10747245B1 (en) | 2019-11-19 | 2020-08-18 | Micron Technology, Inc. | Apparatuses and methods for ZQ calibration |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4719369A (en) * | 1985-08-14 | 1988-01-12 | Hitachi, Ltd. | Output circuit having transistor monitor for matching output impedance to load impedance |
US5220211A (en) * | 1991-10-28 | 1993-06-15 | International Business Machines Corporation | High speed bus transceiver with fault tolerant design for hot pluggable applications |
US5572395A (en) * | 1993-12-21 | 1996-11-05 | International Business Machines Corporation | Circuit for controlling current in an adapter card |
DE4445846A1 (de) * | 1994-12-22 | 1996-06-27 | Sel Alcatel Ag | Verfahren und Schaltungsanordnung für den Abschluß einer zu einer integrierten CMOS-Schaltung führenden Leitung |
US5621335A (en) * | 1995-04-03 | 1997-04-15 | Texas Instruments Incorporated | Digitally controlled output buffer to incrementally match line impedance and maintain slew rate independent of capacitive output loading |
US5666078A (en) * | 1996-02-07 | 1997-09-09 | International Business Machines Corporation | Programmable impedance output driver |
US5955894A (en) * | 1997-06-25 | 1999-09-21 | Sun Microsystems, Inc. | Method for controlling the impedance of a driver circuit |
-
1997
- 1997-07-08 JP JP18288697A patent/JP3579856B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-07 KR KR1019980027283A patent/KR100297904B1/ko not_active IP Right Cessation
- 1998-07-08 US US09/111,804 patent/US6049221A/en not_active Expired - Lifetime
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007034540A1 (ja) * | 2005-09-20 | 2007-03-29 | Fujitsu Limited | 電源電圧調整装置 |
US8008967B2 (en) | 2005-09-20 | 2011-08-30 | Fujitsu Limited | Power supply voltage adjusting device |
JP4905354B2 (ja) * | 2005-09-20 | 2012-03-28 | 富士通株式会社 | 電源電圧調整装置 |
KR100861180B1 (ko) | 2007-06-29 | 2008-09-30 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
JP2010117987A (ja) * | 2008-11-14 | 2010-05-27 | Denso Corp | メモリ制御装置、およびメモリ制御プログラム |
JP2011061666A (ja) * | 2009-09-14 | 2011-03-24 | Nec Computertechno Ltd | インピーダンス調整装置、インピーダンス調整方法 |
Also Published As
Publication number | Publication date |
---|---|
KR100297904B1 (ko) | 2001-08-07 |
KR19990013655A (ko) | 1999-02-25 |
JP3579856B2 (ja) | 2004-10-20 |
US6049221A (en) | 2000-04-11 |
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TWI240868B (en) | Servers |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040615 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070730 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080730 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080730 Year of fee payment: 4 |
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|
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Free format text: PAYMENT UNTIL: 20100730 Year of fee payment: 6 |
|
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120730 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130730 Year of fee payment: 9 |
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LAPS | Cancellation because of no payment of annual fees |