JPH11317729A - クロックデータリカバリ回路 - Google Patents

Abstract

(57)【要約】 【課題】 リタイムドデータのエラーを検出すること
で、ロック外れを検出する構成を採った場合、高い周波
数のデータを扱うことになることから、その検出のため
に複雑な構成の論理回路が必要となる。 【解決手段】 入力されるＮＲＺデータに基づいてクロ
ックを生成する手段としてＰＬＬ回路１９を用い、参照
クロックＲＣＫを用いてＶＣＯ１７を発振させてＰＬＬ
回路１９を参照クロックＲＣＫにプリロックさせ、その
後にＮＲＺデータに対してロックさせる構成のクロック
データリカバリ回路１０において、参照クロックＲＣＫ
にロックしたことを検出する第１のロック検出器２１
と、ＮＲＺデータに対して非ロック状態になったことを
検出する第２のロック検出器２２とを設け、これらの検
出出力に基づいてセレクタ１３によって参照クロックＲ
ＣＫに基づく制御と、ＮＲＺデータに基づく制御とを適
宜切り替えるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリアルデータに
同期して一定周期のクロックを生成し、この生成したク
ロックに基づいてシリアルデータのタイミングを正しく
設定し直すクロックデータリカバリ回路に関する。

【０００２】

【従来の技術】シリアルデータの伝送系において、その
データ受信部の入力段には、伝送線によって伝送されて
きたシリアルデータを正しく受信するために、シリアル
データに同期して一定周期のクロックを生成し、この生
成したクロックに基づいてシリアルデータのタイミング
を正しく設定し直す（リカバリする）クロックデータリ
カバリ回路が設けられる。このクロックデータリカバリ
回路は、シリアルデータからクロックを再生するクロッ
ク再生回路と、このクロック再生回路で再生された再生
クロックに基づいてシリアルデータのタイミングを正し
く設定し直し、リタイムドデータとして出力するリタイ
ミング回路とから構成されている。

【０００３】このクロックデータリカバリ回路におい
て、クロック再生回路は、例えばＰＬＬ(phase locked
loop) 回路を用いて構成される。このＰＬＬ回路では、
シリアルデータの位相に対してＶＣＯ（電圧制御発振
器）の発振クロックの位相が一致するようにＶＣＯを制
御し、このＶＣＯの発振クロックを再生クロックとして
導出するようになる。

【０００４】このように、ＰＬＬ回路を用いてクロック
再生回路を構成すれば、ＶＣＯの発振周波数帯域を広く
とることによって多様なデータ伝送レートに対応できる
という利点がある。その反面、シリアルデータの周波数
に対してＶＣＯの初期周波数が大きくずれている場合に
は、位相比較器は周波数のずれを検出できず、その結
果、ＰＬＬ回路が不安定となったり、あるいは伝送レー
トの整数倍の周波数にロックした状態となり、クロック
を正しく再生できないことがある。

【０００５】このような不具合を解消するためになされ
たクロックデータリカバリ回路として、伝送されるシリ
アルデータの送信レートと特定の比の関係を持った参照
クロックを用いてＰＬＬ回路のＶＣＯを発振させてＰＬ
Ｌ回路を参照クロックに対して事前にロック（プリロッ
ク）させ、その後にシリアルデータに対してＰＬＬ回路
をロックさせる構成のものがある。かかる構成のクロッ
クデータリカバリ回路においては、位相制御に切り替え
た後にシリアルデータに対するロックが外れた場合に
は、その旨を検出して再度周波数位相制御に切り替える
必要がある。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
クロックデータリカバリ回路では、当該回路でリカバリ
されたリタイムドデータを用いてそのデータにエラーが
あるか否かを判断することにより、シリアルデータに対
してロックが外れたか否かを検出する構成を採っていた
ので、例えば１ＧＨｚ帯のクロックとデータをリカバリ
する場合には、非常に高い周波数のデータを扱うことに
なることから、その検出のために複雑な構成の論理回路
が必要であり、また当該回路のＩＣ化を考えた場合、そ
の検出信号を外部から取り込むことになるため、ピン数
が増えるという問題があった。

【０００７】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、非常に簡単な回路構
成にて自律的にシリアルデータに正しくロックできると
ともに、安定したリカバリ動作が可能なクロックデータ
リカバリ回路を提供することにある。

【０００８】

【課題を解決するための手段】本発明によるクロックデ
ータリカバリ回路は、入力されるシリアルデータに基づ
いてリカバリクロックを生成し、このリカバリクロック
に基づいて当該シリアルデータのタイミングをリカバリ
する回路であって、所定の参照クロックに基づいてＶＣ
Ｏの発振クロックの周波数を制御する第１の制御系と、
シリアルデータに基づいてＶＣＯの発振クロックの位相
を制御する第２の制御系と、第１の制御系がロック状態
にあることを検出する第１の検出手段と、第２の制御系
が非ロック状態にあることを検出する第２の検出手段
と、これら第１，第２の検出手段の各検出出力に基づい
て第１，第２の制御系を切り替える切り替え手段とを備
えた構成となっている。

【０００９】上記構成のクロックデータリカバリ回路に
おいて、リカバリクロックを生成する際に、先ず、第１
の制御系が参照クロックを用いてＶＣＯを発振させ、参
照クロックに対してプリロックさせる。このプリロック
状態を第１の検出手段が検出すると、その検出出力に応
答して切り替え手段は、第１の制御系による制御から第
２の制御系による制御に切り替える。そして、この第２
の制御系による制御状態において、当該制御系が非ロッ
ク状態となったことを第２の検出手段が検出すると、そ
の検出出力に応答して切り替え手段は、第２の制御系に
よる制御から第１の制御系による制御に切り替える。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明の一
実施形態を示すブロック図である。

【００１１】図１において、本実施形態に係るクロック
データリカバリ回路１０は、周波数位相比較器１１、位
相比較器１２、セレクタ１３、チャージポンプ（ＣＰ）
回路１４、ループフィルタ１５、センスアンプ１６、Ｖ
ＣＯ（電圧制御発振器）１７および分周器１８を有する
ＰＬＬ回路１９を基本構成とし、シリアルデータである
ＮＲＺ(non return to zero)データおよび所定の周波数
（例えば、４９．５ＭＨｚ）の参照クロックＲＣＫを入
力としている。

【００１２】このＰＬＬ回路１９において、周波数位相
比較器１１は、参照クロックＲＣＫを一方の入力とし、
分周器１８の分周クロックを他方の入力とし、参照クロ
ックＲＣＫに対して分周クロックの周波数および位相を
比較することにより、その比較結果としてＵＰ／ＤＯＷ
Ｎ信号を出力する。ここで、ＵＰ信号は周波数を高くす
るためのパルス状の信号であり、ＤＯＷＮ信号は周波数
を低くするためのパルス状の信号である。

【００１３】位相比較器１２は、ＮＲＺデータを一方の
入力、ＶＣＯ１７の発振クロックを他方の入力とし、Ｎ
ＲＺデータに対してＶＣＯ１７の発振クロックの位相を
比較し、その比較結果としてＵＰ／ＤＯＷＮ信号を出力
する。ここで、ＵＰ信号は位相を進めるためのパルス状
の信号であり、ＤＯＷＮ信号は位相を遅くするためのパ
ルス状の信号である。

【００１４】周波数位相比較器１１から出力されるＵＰ
／ＤＯＷＮ信号および位相比較器１２から出力されるＵ
Ｐ／ＤＯＷＮ信号はセレクタ１３に供給される。セレク
タ１３は、切り替え制御回路２０からの切り替え信号Ｐ
ＤＥＮＢに基づいて、周波数位相比較器１１のＵＰ／Ｄ
ＯＷＮ信号および位相比較器１２のＵＰ／ＤＯＷＮ信号
のいずれか一方を選択して出力する。

【００１５】具体的には、セレクタ１３は、周波数位相
比較器１１のＵＰ信号およびＤＯＷＮ信号を各一方の入
力とする２入力ＡＮＤゲート１３-1，１３-2と、位相比
較器１２のＵＰ信号およびＤＯＷＮ信号を各一方の入力
とする２入力ＡＮＤゲート１３-3，１３-4とから構成さ
れ、これらＡＮＤゲート１３-1〜１３-4が切り替え制御
回路２０からの切り替え信号ＰＤＥＮＢを各他方の入力
としている。切り替え制御回路２０の具体的な構成につ
いては、後で詳細に説明する。

【００１６】このセレクタ１３において、ＡＮＤゲート
１３-3，１３-4の各他方の入力は負論理入力となってい
る。そして、切り替え制御回路２０から与えられる切り
替え信号ＰＤＥＮＢが“Ｌ”レベルのときは、周波数位
相比較器１１のＵＰ／ＤＯＷＮ信号を選択し、切り替え
信号ＰＤＥＮＢが“Ｈ”レベルのときは、位相比較器１
２のＵＰ／ＤＯＷＮ信号を選択してチャージポンプ回路
１４に供給する。

【００１７】チャージポンプ回路１４は、切り替え回路
１３から選択的に供給される周波数位相比較器１１また
は位相比較器１２からのＵＰ／ＤＯＷＮ信号によってパ
ルス幅変調された電流を出力する４つのチャージポンプ
回路１４-1〜１４-4によって構成されている。ループフ
ィルタ１５は、抵抗Ｒ１１，Ｒ１２およびコンデンサＣ
１１からなり、チャージポンプ回路１４の出力電流を平
滑化してその両端Ｘ，Ｙに直流電圧を発生する。センス
アンプ１６は、ループフィルタ１５の両端電圧を検知
し、これをＶＣＯ１７に対してその制御電圧として印加
する。

【００１８】ＶＣＯ１７は、その周波数帯において参照
クロックＲＣＫの周波数のＮ倍（Ｎは自然数）の周波数
で発振し、その発振クロックをリカバリクロック（再生
クロック）として出力するとともに、分周器１８に供給
する。分周器１８は、ＶＣＯ１７の発振クロックを１／
Ｎに分周して参照クロックＲＣＫと同じ周波数のクロッ
クとし、この分周クロックを周波数位相比較器１１にそ
の他方の入力として供給する。

【００１９】本実施形態に係るクロックデータリカバリ
回路１０は、上記構成のＰＬＬ回路１９の他に、第１ロ
ック検出器２１、第２ロック検出器２２および振幅検出
器２３を備え、切り替え制御回路２０がこれら検出器２
１，２２，２３の各検出出力に基づいてセレクタ１３の
切り替え制御を行う構成となっている。以下、これら検
出器２１，２２，２３の具体的な構成について説明す
る。

【００２０】第１ロック検出器２１は、周波数位相比較
器１１が参照クロックＲＣＫにロックしていないときに
は、周波数位相比較器１１から供給されるＵＰ，ＤＯＷ
Ｎ信号の連続パルスによってエラー信号ＰＦＤＥｒを生
成し、参照クロックＲＣＫにロックしたことを検出した
ときにそのエラー信号ＰＦＤＥｒを“Ｌ”レベルとす
る。

【００２１】第１ロック検出器２１の構成の一例を図２
に示す。同図から明らかなように、第１ロック検出器２
１は、２入力ＯＲゲート２１１、２つのＤ型フリップフ
ロップ（以下、Ｄ‐ＦＦと記す）２１２，２１３、２入
力ＮＯＲゲート２１４およびパルスストレッチャー２１
５を有する構成となっている。

【００２２】この第１ロック検出器２１において、ＯＲ
ゲート２１１は、周波数位相比較器１１から供給される
ＵＰ，ＤＯＷＮ信号を２入力とする。このＯＲゲート２
１１の出力は、Ｄ‐ＦＦ２１２のＤ（データ）入力とな
る。このＤ‐ＦＦ２１２の正相出力Ｑは、Ｄ‐ＦＦ２１
３のＤ入力となる。Ｄ‐ＦＦ２１２，２１３は、図１の
分周器１８から供給されるクロックＣＬＫをクロック入
力とする。ＮＯＲゲート２１４は、Ｄ‐ＦＦ２１２，２
１３の各逆相出力Ｑｘを２入力とする。パルスストレッ
チャー２１５はＮＯＲゲート２１４の出力パルスを入力
とし、そのパルス幅を伸長してエラー信号ＰＦＤＥｒと
して出力する。

【００２３】第２ロック検出器２２は、位相比較器１２
がＮＲＺデータにロックしていないときには、ＰＬＬ回
路１１で再生された再生クロック（ＶＣＯ１７の発振ク
ロック）の位相の異なる２点においてサンプリングした
ＮＲＺデータの差異をエラー信号ＰＤＥｒとして出力
し、ＮＲＺデータにロックしたときには、そのエラー信
号ＰＤＥｒの出力を停止するとともに、ＶＣＯ１７の発
振クロック、即ちリカバリクロックに基づいてＮＲＺデ
ータをリカバリしたリタイムドデータとして出力する。

【００２４】この第２ロック検出器２２におけるエラー
検出の原理は、ＮＲＺデータとＶＣＯ１７の発振クロッ
クである再生クロック（リカバリクロック）とのずれ
が、当該再生クロックの僅かに位相の異なる２点でＮＲ
Ｚデータをサンプリングしてその差異を調べると、間欠
的にエラーパルス出力として得られることによる（図３
参照）。これは、通信で偶発的に生じるロックはずれ等
によるエラーに比してより密に発生する。なお、図３
中、＊で示す領域がエラーが発生する可能性の高い領域
である。

【００２５】そこで、第２ロック検出器２２では、再生
クロックの位相の異なる２点においてサンプリングした
ＮＲＺデータの差異をエラー信号ＰＤＥｒとして生成
し、ＮＲＺデータにロックしたことを検出したときにそ
のエラー信号ＰＤＥｒを“Ｌ”レベルとする。この第２
ロック検出器２２の構成の一例を図４に示す。同図から
明らかなように、第２ロック検出器２２は、３つのＤ‐
ＦＦ２２１，２２２，２２３、２入力ＥＸ‐ＯＲ（排他
的論理和）ゲート２２４および遅延回路２２２を有する
構成となっている。

【００２６】この第２ロック検出器２２において、Ｄ‐
ＦＦ２２１は、ＮＲＺデータをＤ入力とする一方、ＰＬ
Ｌ回路１１で再生された再生クロックをクロック入力と
し、ＮＲＺデータを再生クロックでサンプリングするこ
とによってリタイムドデータとして出力するとともに、
ＥＸ‐ＯＲゲート２２４にその一方の入力として供給す
る。すなわち、Ｄ‐ＦＦ２２１はリサンプリング回路と
して機能する。

【００２７】Ｄ‐ＦＦ２２２は、ＮＲＺデータをＤ入力
とする一方、ＰＬＬ回路１１で再生された再生クロック
を遅延回路２２５で所定時間だけ遅延して得られる遅延
クロックをクロック入力とし、ＮＲＺデータを遅延クロ
ックでサンプリングしてＥＸ‐ＯＲゲート２２４にその
他方の入力として供給する。

【００２８】ＥＸ‐ＯＲゲート２２４は、Ｄ‐ＦＦ２２
１，２２２の各正相出力Ｑ、即ち再生クロックの位相の
異なる２点においてサンプリングして得られる２つのＮ
ＲＺデータの排他的論理和をとる。Ｄ‐ＦＦ２２３は、
ＥＸ‐ＯＲゲート２２４の出力データをＤ入力とする一
方、遅延回路２２５からの遅延クロックをクロック入力
とし、ＥＸ‐ＯＲゲート２２４の出力データを当該遅延
クロックでサンプリングすることにより、その正相出力
Ｑとしてエラー信号ＰＤＥｒを出力する。

【００２９】振幅検出器２３は、周知の振幅検波器等に
よって構成され、ＮＲＺデータの振幅を検出してその振
幅レベルに応じた振幅信号ＳＤを出力する。第１ロック
検出器２１から出力されるエラー信号ＰＦＤＥｒ、第２
ロック検出器２２から出力されるエラー信号ＰＤＥｒお
よび振幅検出器２３から出力される振幅信号ＳＤは、参
照クロックＲＣＫと共に切り替え制御回路２０に供給さ
れる。

【００３０】切り替え制御回路２０は、エラー信号ＰＦ
ＤＥｒ、エラー信号ＰＤＥｒおよび振幅信号ＳＤに基づ
いてセレクタ１３の切り替え制御、即ち周波数位相比較
器１１から出力されるＵＰ／ＤＯＷＮ信号を選択する
か、位相比較器２１から出力されるＵＰ／ＤＯＷＮ信号
を選択するかの制御を行う。

【００３１】切り替え制御回路２０の構成の一例を図５
に示す。同図から明らかなように、本例に係る切り替え
制御回路２０は、３入力ＡＮＤゲート２０１、４入力Ａ
ＮＤゲート２０２、２つの２入力ＯＲゲート２０３，２
０５、２つのＲＳ型フリップフロップ（以下、ＲＳ‐Ｆ
Ｆと記す）２０４，２０６、２入力ＡＮＤゲート２０７
およびＤ‐ＦＦ２０８を有する構成となっている。

【００３２】この切り替え制御回路２０において、第２
ロック検出器２２から供給されるエラー信号ＰＤＥｒ
は、３入力ＡＮＤゲート２０１の第１入力となる。ＡＮ
Ｄゲート２０１の出力は、２入力ＯＲゲート２０３の一
方の入力となる。ＯＲゲート２０３は、振幅検出器２３
から供給される振幅信号ＳＤを他方の入力としている。
なお、ＯＲゲート２０３の他方の入力は負論理入力とな
っている。ＯＲゲート２０３の出力は、ＲＳ‐ＦＦ２０
４のＲ（リセット）入力となるとともに、２入力ＯＲゲ
ート２０５の一方の入力となる。

【００３３】第１ロック検出器２１から供給されるエラ
ー信号ＰＦＤＥｒは、４入力ＡＮＤゲート２０２の第１
入力となる。なお、ＡＮＤゲート２０２の第１入力は負
論理入力となっている。ＡＮＤゲート２０２は、振幅検
出器２３から供給される振幅信号ＳＤを第２入力として
いる。ＡＮＤゲート２０２の出力は、ＲＳ‐ＦＦ２０４
のＳ（セット）入力となるとともに、２入力ＯＲゲート
２０５の他方の入力となる。

【００３４】ＯＲゲート２０５の出力は、Ｄ‐ＦＦ２０
８のクリア（ＣＬＫ）入力となる。ＲＳ‐ＦＦ２０４の
正相出力Ｑは、３入力ＡＮＤゲート２０１の第２入力と
なるとともに、図１のセレクタ１３に対してその切り替
え制御をなす切り替え制御信号ＰＤＥＮＢとして供給さ
れる。また、ＲＳ‐ＦＦ２０４の逆相出力Ｑｘは、４入
力ＡＮＤゲート２０２の第３入力となる。

【００３５】ＯＲゲート２０５、ＲＳ‐ＦＦ２０６、Ａ
ＮＤゲート２０７およびＤ‐ＦＦ２０８は、ＲＳ‐ＦＦ
２０４のセット又はリセットのタイミングから一定期
間、例えば５μｓｅｃ．の間“Ｌ”レベルのマスク信号
ＭＳＫを出力するマスク回路を構成している。具体的に
は、ＲＳ‐ＦＦ２０６の正相出力Ｑは、２入力ＡＮＤゲ
ート２０７の一方の入力となる。このＡＮＤゲート２０
７は、例えば４９．５ＭＨｚの参照クロックＲＣＫを他
方の入力としている。

【００３６】Ｄ‐ＦＦ２０８は、ＡＮＤゲート２０７を
通過した再生クロックＲＣＫをクロック入力とし、例え
ば９ビットのカウンタを構成している。そして、Ｄ‐Ｆ
Ｆ２０８の正相出力Ｑが、ＲＳ‐ＦＦ２０６のＲ入力お
よびＤ‐ＦＦ２０８のＤ入力になるとともに、マスク信
号ＭＳＫとして３入力ＡＮＤゲートの第３入力および４
入力ＡＮＤゲート２０２の第４入力となる。また、Ｄ‐
ＦＦ２０８の逆相出力Ｑｘは、ＲＳ‐ＦＦ２０６のＳ入
力となる。

【００３７】次に、上記構成の切り替え制御回路２０の
回路動作について、図６のタイミングチャートを用いて
説明する。

【００３８】先ず、振幅検出器２３から供給される振幅
信号ＳＤが“Ｌ”レベルのとき、即ちＮＲＺデータが入
力されていないときは、その“Ｌ”レベルの振幅信号Ｓ
ＤがＯＲゲート２０３の負論理となり、このＯＲゲート
２０３を経てＲＳ‐ＦＦ２０４のＲ入力となることで、
エラー信号ＰＤＥｒ，ＰＦＤＥｒの有無に拘らずＲＳ‐
ＦＦ２０４がリセット状態となるため、ＲＳ‐ＦＦ２０
４の正相出力Ｑである切り替え制御信号ＰＤＥＮＢは
“Ｌ”レベルとなって図１のセレクタ１３に供給され
る。

【００３９】このとき、セレクタ１３においては、ＡＮ
Ｄゲート１３-3，１３-4がゲート開状態となるため、周
波数位相比較器１１から出力されるＵＰ／ＤＯＷＮ信号
を選択する。これにより、ＰＬＬ回路１９では、分周器
１８の分周クロックの周波数が参照クロックＲＣＫの周
波数に等しくなるように、ＶＣＯ１７の制御が行われ
る。すなわち、参照クロックＲＣＫを用いての周波数位
相制御によるプリロック処理が行われる。

【００４０】ＲＳ‐ＦＦ２０４のリセット状態では、
“Ｈ”レベルの逆相出力ＱｘによってＡＮＤゲート２０
２は、“Ｌ”レベルのエラー信号ＰＦＤＥｒの通過を許
容する状態にある。そして、振幅信号ＳＤが“Ｈ”レベ
ルに遷移した状態、即ちＮＲＺデータが正常に入力され
ている状態において、第１ロック検出器２１でプリロッ
クが検出され、エラー信号ＰＦＤＥｒが“Ｌ”レベルに
遷移すると、このエラー信号ＰＦＤＥｒがＡＮＤゲート
２０２を通過してＲＳ‐ＦＦ２０４のＳ入力となる。

【００４１】すると、ＲＳ‐ＦＦ２０４がセット状態と
なるため、ＲＳ‐ＦＦ２０４の正相出力Ｑである切り替
え制御信号ＰＤＥＮＢは“Ｌ”レベルから“Ｈ”レベル
に遷移する。これにより、セレクタ１３においては、Ａ
ＮＤゲート１３-1，１３-2がゲート開、ＡＮＤゲート１
３-3，１３-4がゲート閉の状態となるため、周波数位相
比較器１１から出力されるＵＰ／ＤＯＷＮ信号に代え
て、位相比較器２１から出力されるＵＰ／ＤＯＷＮ信号
を選択する。

【００４２】その結果、ＰＬＬ回路１９では、ＶＣＯ１
７の発振クロックの位相がＮＲＺデータの位相に一致す
るように、ＶＣＯ１７の制御が行われる。すなわち、Ｎ
ＲＺデータに基づく位相制御によるロック処理が行われ
る。ＲＳ‐ＦＦ２０４のセット状態では、“Ｈ”レベル
の正相出力ＱによってＡＮＤゲート２０１は、エラー信
号ＰＤＥｒの通過を許容する状態にある。

【００４３】ここで、切り替え制御信号ＰＤＥＮＢが
“Ｌ”レベルから“Ｈ”レベルに遷移するときには、エ
ラー信号ＰＦＤＥｒがＡＮＤゲート２０２およびＯＲゲ
ート２０５を通してＤ‐ＦＦ２０８にそのクリア入力と
して与えられることから、このＤ‐ＦＦ２０８からなる
９ビットのカウンタがカウント動作を開始し、そのカウ
ント動作に基づいて一定期間（本例では、５μｓｅ
ｃ．）“Ｌ”レベルとなるマスク信号ＭＳＫを出力す
る。

【００４４】この“Ｌ”レベルのマスク信号ＭＳＫは、
ＡＮＤゲート２０１，２０２に与えられ、エラー信号Ｐ
ＤＥｒ，ＰＦＤＥｒのＡＮＤゲート２０１，２０２の通
過を禁止する、即ちエラー信号ＰＤＥｒ，ＰＦＤＥｒに
対してマスクをかける。これにより、ＲＳ‐ＦＦ２０４
は少なくとも５μｓｅｃ．の期間はセット状態を保持す
るため、切り替え制御信号ＰＤＥＮＢもその期間“Ｈ”
レベルの状態を保持する。

【００４５】このように、切り替え制御信号ＰＤＥＮＢ
が“Ｌ”レベルから“Ｈ”レベルに遷移したときに、そ
の“Ｈ”レベルの状態を一定期間保持させるのは、参照
クロックＲＣＫにプリロックした状態からセレクタ１３
を切り替えたときに、ＮＲＺデータにＶＣＯ１７の発振
クロックを引き込んでロックさせるまで第２ロック検出
器２２がエラー信号ＰＤＥｒを出力しているので、一定
期間はエラー信号ＰＤＥｒに拘らず、切り替え制御信号
ＰＤＥＮＢを“Ｈ”レベルにしておく必要があるためで
ある。

【００４６】次に、この一定期間が経過した後、第２ロ
ック検出器２２がＮＲＺデータに対する再生クロック
（リカバリクロック）の位相エラーを検出し、エラー信
号ＰＤＥｒを出力すると、このエラー信号ＰＤＥｒはＡ
ＮＤゲート２０１およびＯＲゲート２０３を通過してＲ
Ｓ‐ＦＦ２０４のＲ入力となる。これにより、ＲＳ‐Ｆ
Ｆ２０４はセット状態からリセット状態に移行し、切り
替え制御信号ＰＤＥＮＢは“Ｈ”レベルから“Ｌ”レベ
ルに遷移する。

【００４７】切り替え制御信号ＰＤＥＮＢが“Ｈ”レベ
ルから“Ｌ”レベルに遷移するときにも、エラー信号Ｐ
ＤＥｒがＡＮＤゲート２０１、ＯＲゲート２０３および
ＯＲゲート２０５を通してＤ‐ＦＦ２０８にそのクリア
入力として与えられることから、このＤ‐ＦＦ２０８か
ら一定期間“Ｌ”レベルとなるマスク信号ＭＳＫが出力
され、ＡＮＤゲート２０１，２０２に与えられる。

【００４８】これにより、エラー信号ＰＤＥｒ，ＰＦＤ
Ｅｒが一定期間マスクされることによってＲＳ‐ＦＦ２
０４がリセット状態を保持するため、切り替え制御信号
ＰＤＥＮＢの“Ｌ”レベルの状態が一定期間保持される
ことになる。切り替え制御信号ＰＤＥＮＢが“Ｈ”レベ
ルから“Ｌ”レベルに遷移したときに、その“Ｌ”レベ
ルを一定期間保持させるのは、切り替え制御信号ＰＤＥ
ＮＢが“Ｌ”レベルから“Ｈ”レベルに遷移したとき
に、その“Ｈ”レベルの状態を一定期間保持させる場合
と同様の理由による。

【００４９】上述した切り替え制御回路２０による切り
替え制御を要約すれば、以下のアルゴリズムとなる。 ＮＲＺデータの振幅が無い（小さい）ときには、参照
クロックＲＣＫに基づく周波数位相制御とする。 ＮＲＺデータの振幅が有って（大きい）、参照クロッ
クＲＣＫに基づく周波数位相制御のときには、位相エラ
ーＰＤＥｒを無視し、周波数位相エラーＰＦＤＥｒが無
くなれば、即ち第１ロック検出器２１がプリロックを検
出すれば、ＮＲＺデータに基づく位相制御に切り替え
る。 ＮＲＺデータの振幅が有って、ＮＲＺデータに基づく
位相制御のときには、周波数位相エラーＰＦＤＥｒを無
視し、位相エラーＰＤＥｒが有れば周波数位相制御に切
り替える。 位相制御から周波数位相制御へ、周波数位相制御から
位相制御へ切り替えるときには必ず、位相エラーＰＤＥ
ｒ、周波数位相エラーＰＦＤＥｒを一定期間マスクす
る。

【００５０】上述したように、第１ロック検出器２１、
第２ロック検出器２２および振幅検出器２３を備え、こ
れら検出器２１〜２３の各検出出力に基づいて参照クロ
ックＲＣＫに基づく周波数位相制御と、ＮＲＺデータに
基づく位相制御とを適宜切り替えるようにしたことによ
り、リカバリされたリタイムドデータのエラーを検出し
なくても、非常に簡単な回路構成にてロック外れを検出
でき、これに伴って自律的にＮＲＺデータに正しくロッ
クさせることができるとともに、位相周波数制御に切り
替わってから参照クロックＲＣＫに十分にプリロックし
た後位相制御に切り替えることができる。

【００５１】また、本実施形態に係るクロックデータリ
カバリ回路のＩＣ化を考えた場合、第１ロック検出器２
１、第２ロック検出器２２および振幅検出器２３を内蔵
していることにより、周波数位相制御と位相制御との切
り替え制御のための信号を外部から取り込む必要がない
ため、当該信号を外部から取り込む構成を採っていた従
来回路に比してＩＣのピン数を削減できる効果もある。

【００５２】なお、上記実施形態では、切り替え制御回
路２０内のマスク信号ＭＳＫを生成する回路を、ＯＲゲ
ート２０５、ＲＳ‐ＦＦ２０６、ＡＮＤゲート２０７お
よびＤ‐ＦＦ２０８からなるカウンタ回路構成（図５参
照）としたが、これに限られるものではなく、例えば図
７に示すように、ディレイ（Ｄ）回路２０９，２１０を
用いた回路構成とすることも可能である。この回路構成
の場合には、参照クロックＲＣＫが不要となる。

【００５３】

【発明の効果】以上説明したように、本発明によれば、
入力されるシリアルデータに基づいてクロックを生成す
る手段としてＰＬＬ回路を用い、参照クロックを用いて
ＶＣＯを発振させてＰＬＬ回路を参照クロックにプリロ
ックさせ、その後にシリアルデータに対してＰＬＬ回路
をロックさせる構成のクロックデータリカバリ回路にお
いて、参照クロックにロックしたことを検出する手段
と、シリアルデータに対して非ロック状態になったこと
を検出する手段とを設け、これらの検出出力に基づいて
参照クロックに基づく制御と、シリアルデータに基づく
制御とを適宜切り替えるようにしたので、従来のように
リカバリされたリタイムドデータのエラーを検出しなく
ても、非常に簡単な回路構成にてロック外れを検出でき
る。これにより、自律的にシリアルデータに正しくロッ
クさせることができるとともに、位相周波数制御に切り
替わってから参照クロックに十分にプリロックした後位
相制御に切り替えることができることになる。

【図面の簡単な説明】

【図１】本発明の一実施形態を示すブロック図である。

【図２】第１ロック検出器の構成の一例を示すブロック
図である。

【図３】第２ロック検出器のエラー検出原理を説明する
ための図である。

【図４】第２ロック検出器の構成の一例を示すブロック
図である。

【図５】切り替え制御回路の構成の一例を示すブロック
図である。

【図６】切り替え制御回路の回路動作を説明するための
タイミングチャートである。

【図７】切り替え制御回路の構成の他の例を示すブロッ
ク図である。

【符号の説明】

１０…クロックデータリカバリ回路、１１…周波数位相
比較器、１２…位相比較器、１３…セレクタ、１４…チ
ャージポンプ回路、１７…ＶＣＯ（電圧制御発振器）、
１９…ＰＬＬ回路、２０，２０′…切り替え制御回路、
２１…第１ロック検出器、２２…第２ロック検出器、２
３…振幅検出器

Claims (5)

【特許請求の範囲】
1. 【請求項１】 入力されるシリアルデータに基づいてク
   ロックを生成し、この生成したクロックに基づいて前記
   シリアルデータのタイミングを設定し直すクロックデー
   タリカバリ回路であって、 所定の参照クロックに基づいて発振器の発振クロックの
   周波数を制御する第１の制御系と、 前記シリアルデータに基づいて前記発振器の発振クロッ
   クの位相を制御する第２の制御系と、 前記第１の制御系がロック状態にあることを検出する第
   １の検出手段と、 前記第２の制御系が非ロック状態にあることを検出する
   第２の検出手段と、 前記第１，第２の検出手段の各検出出力に基づいて前記
   第１，第２の制御系を切り替える切り替え手段とを備え
   たことを特徴とするクロックデータリカバリ回路。
2. 【請求項２】 前記シリアルデータの入力の有無を検出
   する第３の検出手段を備え、 前記切り替え制御手段は、前記第１，第２および第３の
   検出手段の各検出出力に基づいて前記第１，第２の制御
   系を切り替えることを特徴とする請求項１記載のクロッ
   クデータリカバリ回路。
3. 【請求項３】 前記第３の検出手段は、前記シリアルデ
   ータの振幅を検出することを特徴とする請求項２記載の
   クロックデータリカバリ回路。
4. 【請求項４】 前記切り替え手段は、 前記シリアルデータの振幅が無いときに前記第１の制御
   系に切り替え、 前記シリアルデータの振幅が有って前記第１の制御系に
   よる制御状態にあるときに、前記第１の検出手段がロッ
   ク状態を検出すれば前記第１の制御系から前記第２の制
   御系に切り替え、 前記シリアルデータの振幅が有って前記第２の制御系に
   よる制御状態にあるときに、前記第２の検出手段が非ロ
   ック状態を検出すれば前記第２の制御系から前記第１の
   制御系に切り替えることを特徴とする請求項３記載のク
   ロックデータリカバリ回路。
5. 【請求項５】 前記第２の制御系から前記第１の制御系
   へ、前記第１の制御系から前記第２の制御系へ切り替え
   るときに、前記第１，第２の検出手段の各検出出力に対
   して一定期間マスクをかけるマスク手段を備えたことを
   特徴とする請求項１記載のクロックデータリカバリ回
   路。