JPH11308103A - Ｐｌｌ発振回路のノイズ低減方法とその回路 - Google Patents
Ｐｌｌ発振回路のノイズ低減方法とその回路Info
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- JPH11308103A JPH11308103A JP10107740A JP10774098A JPH11308103A JP H11308103 A JPH11308103 A JP H11308103A JP 10107740 A JP10107740 A JP 10107740A JP 10774098 A JP10774098 A JP 10774098A JP H11308103 A JPH11308103 A JP H11308103A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
Landscapes
- Oscillators With Electromechanical Resonators (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 発振回路の高調波ノイズを低減する方法とそ
の回路の提供である。 【解決手段】 位相比較器５の出力からロック状態を検
出するロック検出器８と、その検出信号であるロック検
出信号Ｄと、クロックＴｎＱと、ＰＬＬの起動制御信号
ＰＳとから高レベル信号を出力するＤ−フリップフロッ
プ９と、高レベル信号が入力されると発振回路７への電
流を停止する電流源１０１を有し、発振回路７は起動時
は回路の負性抵抗｜−Ｒｎ｜を、水晶発振器の等価抵抗
Ｒｅの３〜１０倍として高いｇｍ値とし、電流源１０１
からの電流が停止されると｜−Ｒｎ｜＝Ｒｅとしてｇｍ
値を低減することにより高調波の発生を抑圧してノイズ
の低減を行う。
の回路の提供である。 【解決手段】 位相比較器５の出力からロック状態を検
出するロック検出器８と、その検出信号であるロック検
出信号Ｄと、クロックＴｎＱと、ＰＬＬの起動制御信号
ＰＳとから高レベル信号を出力するＤ−フリップフロッ
プ９と、高レベル信号が入力されると発振回路７への電
流を停止する電流源１０１を有し、発振回路７は起動時
は回路の負性抵抗｜−Ｒｎ｜を、水晶発振器の等価抵抗
Ｒｅの３〜１０倍として高いｇｍ値とし、電流源１０１
からの電流が停止されると｜−Ｒｎ｜＝Ｒｅとしてｇｍ
値を低減することにより高調波の発生を抑圧してノイズ
の低減を行う。
Description
【０００１】
【発明の属する技術分野】本発明はＰＬＬ、およびＰＬ
Ｌの基準発振用回路に関し、特に高調波に基づくノイズ
の低減方法とその回路に関する。
Ｌの基準発振用回路に関し、特に高調波に基づくノイズ
の低減方法とその回路に関する。
【０００２】
【従来の技術】図１０は従来のＰＬＬ発振回路であり、
図１１に従来のＰＬＬを局部発振器として用いた無線選
択呼出受信機の構成図を示す。
図１１に従来のＰＬＬを局部発振器として用いた無線選
択呼出受信機の構成図を示す。
【０００３】受信機が良好な無線特性を得るためには、
ＰＬＬを発生源とするさまざまな雑音を低減化すること
が重要である。位相比較器の不感帯特性、比較周波数に
よるリファレンスリーク、ＬＰＦの周波数特性等は、Ｖ
ＣＯ（＝局部発振）の搬送波対雑音比Ｃ／Ｎに影響し、
受信機の感度抑圧特性を決定する。
ＰＬＬを発生源とするさまざまな雑音を低減化すること
が重要である。位相比較器の不感帯特性、比較周波数に
よるリファレンスリーク、ＬＰＦの周波数特性等は、Ｖ
ＣＯ（＝局部発振）の搬送波対雑音比Ｃ／Ｎに影響し、
受信機の感度抑圧特性を決定する。
【０００４】また、水晶発振回路やＶＣＯの高調波ノイ
ズは、スプリアス妨害を起す。スプリアス妨害を抑える
ためには発振器の発振レベルをむやみに大きくしないよ
うにして、発振器の高調波を少なくし、各部の段間にフ
ィルタを挿入するなどの注意が必要である。
ズは、スプリアス妨害を起す。スプリアス妨害を抑える
ためには発振器の発振レベルをむやみに大きくしないよ
うにして、発振器の高調波を少なくし、各部の段間にフ
ィルタを挿入するなどの注意が必要である。
【０００５】
【発明が解決しようとする課題】上述したように、この
水晶発振回路の高調波ノイズの発生が問題である。この
問題を解決するために、発振出力が正弦波発振に近づけ
ることができれば、高調波のレベルは低減化できる。正
弦波発振に近づけるためには、発振回路の出力振幅が電
源電圧やトランジスタのコレクタ飽和により制限を受け
ないように発振振幅を抑える必要がある。
水晶発振回路の高調波ノイズの発生が問題である。この
問題を解決するために、発振出力が正弦波発振に近づけ
ることができれば、高調波のレベルは低減化できる。正
弦波発振に近づけるためには、発振回路の出力振幅が電
源電圧やトランジスタのコレクタ飽和により制限を受け
ないように発振振幅を抑える必要がある。
【０００６】しかし、水晶発振回路の振幅を小さくする
と起動特性が悪化し、ＰＬＬのロックアップタイムが長
くなる。バッテリーセイビングを行っているシステムに
対応した装置においては、ＰＬＬがＯＮしてから受信機
がＯＮ(受信動作開始)するまでに立ち上がり余裕という
時間が設定されており、ＰＬＬのロックアップはこの時
間内に完了するように設計されている。ロックアップタ
イムが長くなった分立ち上がり余裕を大きくとると、電
池寿命が短くなる。
と起動特性が悪化し、ＰＬＬのロックアップタイムが長
くなる。バッテリーセイビングを行っているシステムに
対応した装置においては、ＰＬＬがＯＮしてから受信機
がＯＮ(受信動作開始)するまでに立ち上がり余裕という
時間が設定されており、ＰＬＬのロックアップはこの時
間内に完了するように設計されている。ロックアップタ
イムが長くなった分立ち上がり余裕を大きくとると、電
池寿命が短くなる。
【０００７】そこで、本発明では、起動時と定常時の相
互コンダクタンスｇｍを発振回路の電流制限により切り
換える構成とした。水晶発振回路の起動特性とｇｍにつ
いては、岡野正太郎著「水晶周波数デバイス」（テクノ）
に記述されている。
互コンダクタンスｇｍを発振回路の電流制限により切り
換える構成とした。水晶発振回路の起動特性とｇｍにつ
いては、岡野正太郎著「水晶周波数デバイス」（テクノ）
に記述されている。
【０００８】発振回路のトランジスタで得られる利得に
より、負性抵抗−Ｒｎが与えられることは周知のことで
ある。発振の立ち上がりの小信号時においては、負性抵
抗−Ｒｎは水晶振動子の等価抵抗Ｒｅよりも十分大きな
値（３〜１０倍）に設計する必要がある。発振回路は、
負性抵抗−Ｒｎが回路抵抗分による損失Ｒｐを相殺して
発振条件を満たし、立ち上がりが完了して定常状態に移
る。発振起動時の振幅条件はＲｅ＜｜−Ｒｎ｜である。
より、負性抵抗−Ｒｎが与えられることは周知のことで
ある。発振の立ち上がりの小信号時においては、負性抵
抗−Ｒｎは水晶振動子の等価抵抗Ｒｅよりも十分大きな
値（３〜１０倍）に設計する必要がある。発振回路は、
負性抵抗−Ｒｎが回路抵抗分による損失Ｒｐを相殺して
発振条件を満たし、立ち上がりが完了して定常状態に移
る。発振起動時の振幅条件はＲｅ＜｜−Ｒｎ｜である。
【０００９】図１２のコルビッツ発振回路で、発振立ち
上がりの小信号時の−Ｒｎは、 −Ｒｎ＝−ｇｍ／｛ω２Ｃ２（Ｃ１＋Ｃ２）｝ で表示される。ｇｍが大きいと負性抵抗が大きくなり、
起動特性が速くなる。
上がりの小信号時の−Ｒｎは、 −Ｒｎ＝−ｇｍ／｛ω２Ｃ２（Ｃ１＋Ｃ２）｝ で表示される。ｇｍが大きいと負性抵抗が大きくなり、
起動特性が速くなる。
【００１０】起動時と定常時でｇｍを切り換えるという
手段は、一種のＡＧＣ（自動利得制御）と考えることが
できる。水晶発振回路にＡＧＣ回路を負荷する設計手法
としては、菅野 誠、張 紀文、都築 泰雄著「水晶発
振回路にＡＧＣ付き水晶回路の解析・設計法」（電気学
会，ＥＣＴ−９３−４９）等に提案、解析されている。
手段は、一種のＡＧＣ（自動利得制御）と考えることが
できる。水晶発振回路にＡＧＣ回路を負荷する設計手法
としては、菅野 誠、張 紀文、都築 泰雄著「水晶発
振回路にＡＧＣ付き水晶回路の解析・設計法」（電気学
会，ＥＣＴ−９３−４９）等に提案、解析されている。
【００１１】この論文の提案する手法は、発振振幅レベ
ルを整流回路で検出し、発振回路トランジスタの直流バ
イアスをアナログ的に制御し、定常状態で発振回路トラ
ンジスタをＡ級動作させるというものである。そのため
に、定常時の発振段トランジスタの直流バイアスは、回
路の負性抵抗−Ｒｎが小信号時の定常発振に必要な負性
抵抗を生ずるように設定されている。
ルを整流回路で検出し、発振回路トランジスタの直流バ
イアスをアナログ的に制御し、定常状態で発振回路トラ
ンジスタをＡ級動作させるというものである。そのため
に、定常時の発振段トランジスタの直流バイアスは、回
路の負性抵抗−Ｒｎが小信号時の定常発振に必要な負性
抵抗を生ずるように設定されている。
【００１２】本発明ではｇｍをデジタル的に切り換える
ために必要な制御信号は、ＰＬＬ内部にある既存回路の
出力を利用しているので、アナログＡＧＣよりも構成を
簡単にすることができる。
ために必要な制御信号は、ＰＬＬ内部にある既存回路の
出力を利用しているので、アナログＡＧＣよりも構成を
簡単にすることができる。
【００１３】ｇｍ切り換えは、発振回路電流を切りかえ
ることにより行っている。切り換えは、制御タイミング
としてＰＬＬのロック検出を利用して、デジタル的に行
っている。
ることにより行っている。切り換えは、制御タイミング
としてＰＬＬのロック検出を利用して、デジタル的に行
っている。
【００１４】
【課題を解決するための手段】本発明のＰＬＬ発振回路
のノイズ低減方法は、ＰＬＬ発振回路の起動後定常状態
になってＰＬＬのロックが検出されると発振起動特性を
損なうこと無く高調波ノイズを抑圧するように相互コン
ダクタンスｇｍを下げ、基準周波数源の等価抵抗と回路
の負性抵抗とを等しくするステップを有する。
のノイズ低減方法は、ＰＬＬ発振回路の起動後定常状態
になってＰＬＬのロックが検出されると発振起動特性を
損なうこと無く高調波ノイズを抑圧するように相互コン
ダクタンスｇｍを下げ、基準周波数源の等価抵抗と回路
の負性抵抗とを等しくするステップを有する。
【００１５】本発明のＰＬＬ発振回路のノイズ低減回路
は、位相比較器からロック状態を検出するとロック状態
検出信号を出力するロック検出器と、起動時、基準周波
数発振回路に高位電流を流し、ロック状態検出信号を受
信すると基準周波数発振制回路に低位電流を流させる電
流源を有している。
は、位相比較器からロック状態を検出するとロック状態
検出信号を出力するロック検出器と、起動時、基準周波
数発振回路に高位電流を流し、ロック状態検出信号を受
信すると基準周波数発振制回路に低位電流を流させる電
流源を有している。
【００１６】
【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。
を参照して説明する。
【００１７】図１は本発明のＰＬＬ発振回路のノイズ低
減回路を含むＰＬＬ発振回路の第1の実施の形態であ
り、点線内は集積化されている。このＰＬＬは、低域通
過濾波器ＬＰＦ２の出力電圧によって周波数可変な電圧
制御発振器ＶＣＯ１と、ＶＣＯ１の出力を１／Ｍに分周
するシグナルカウンタ３と、基準周波数発振回路（以下
発振回路と称す）７の出力を１／Ｎに分周するリファレ
ンスカウンタ４と、シグナルカウンタ３とリファレンス
カウンタ４の出力信号の位相差を検出する位相比較器５
と、位相差を直流電圧に変換するチャージポンプ６と、
ＰＬＬのロック、アンロックを検出するロック検出器８
と、ロック検出器出力ＤをＤ（データ）、ＰＳ（ＰＬＬ
の間欠動作を制御する信号）をＲ（リセット）、リファ
レンスカウンタ４の分周出力ＴｎＱ（ただし、周波数条
件としてｆｄ≫ｆｒ）をＣ（クロック）とするＤフリッ
プフロップであるＤ−ＦＦ９と、Ｄ−ＦＦ９の出力論理
により発振回路の電流を切り換え可能な電流源１０１に
より構成されている。発振回路７は、外部素子としてコ
ンデンサ、基準周波数発振源水晶振動子ＸＴＬが接続さ
れ、基準周波数発振回路である水晶発振回路を構成して
いる。発振回路７には、電流源１０により決められた回
路電流が流れる。図２に電流源１０１と発振回路７の構
成例を示す。電流源１０１は、端子Ｍの論理により電流
源をＯＮ、ＯＦＦするトランジスタＱ６と、トランジス
タＱ２〜Ｑ５によるカレントミラー回路と、リファレン
ス電流Ｉ４を決める抵抗Ｒ４により構成されている。
減回路を含むＰＬＬ発振回路の第1の実施の形態であ
り、点線内は集積化されている。このＰＬＬは、低域通
過濾波器ＬＰＦ２の出力電圧によって周波数可変な電圧
制御発振器ＶＣＯ１と、ＶＣＯ１の出力を１／Ｍに分周
するシグナルカウンタ３と、基準周波数発振回路（以下
発振回路と称す）７の出力を１／Ｎに分周するリファレ
ンスカウンタ４と、シグナルカウンタ３とリファレンス
カウンタ４の出力信号の位相差を検出する位相比較器５
と、位相差を直流電圧に変換するチャージポンプ６と、
ＰＬＬのロック、アンロックを検出するロック検出器８
と、ロック検出器出力ＤをＤ（データ）、ＰＳ（ＰＬＬ
の間欠動作を制御する信号）をＲ（リセット）、リファ
レンスカウンタ４の分周出力ＴｎＱ（ただし、周波数条
件としてｆｄ≫ｆｒ）をＣ（クロック）とするＤフリッ
プフロップであるＤ−ＦＦ９と、Ｄ−ＦＦ９の出力論理
により発振回路の電流を切り換え可能な電流源１０１に
より構成されている。発振回路７は、外部素子としてコ
ンデンサ、基準周波数発振源水晶振動子ＸＴＬが接続さ
れ、基準周波数発振回路である水晶発振回路を構成して
いる。発振回路７には、電流源１０により決められた回
路電流が流れる。図２に電流源１０１と発振回路７の構
成例を示す。電流源１０１は、端子Ｍの論理により電流
源をＯＮ、ＯＦＦするトランジスタＱ６と、トランジス
タＱ２〜Ｑ５によるカレントミラー回路と、リファレン
ス電流Ｉ４を決める抵抗Ｒ４により構成されている。
【００１８】次に、本発明の動作について説明する。ま
ず、従来の発振回路の動作について説明する。発振振幅
成長過程を図４に示す。発振回路は、発振開始時におい
てはＡ級動作し正弦波発振である。振幅が成長してくる
と、コレクタ飽和領域に達して振幅制限をうける。コレ
クタ飽和により振幅制限を受けると、トランジスタはＣ
級動作となり、波形歪みが生じ、高調波雑音のレベルが
高くなり、他の回路に影響を与え、特性を悪化させる原
因となる。図６にタイミングｔ２における周波数スペク
トラム特性を示す。発振周波数ｆ０に対し、２倍、３倍
・・の高調波のレベルが高くなっている。このような基
準発振器を用いたＰＬＬで受信機などを構成した場合、
高調波ノイズはスプリアスとなって、受信機の受信感度
を著しく劣化させる。
ず、従来の発振回路の動作について説明する。発振振幅
成長過程を図４に示す。発振回路は、発振開始時におい
てはＡ級動作し正弦波発振である。振幅が成長してくる
と、コレクタ飽和領域に達して振幅制限をうける。コレ
クタ飽和により振幅制限を受けると、トランジスタはＣ
級動作となり、波形歪みが生じ、高調波雑音のレベルが
高くなり、他の回路に影響を与え、特性を悪化させる原
因となる。図６にタイミングｔ２における周波数スペク
トラム特性を示す。発振周波数ｆ０に対し、２倍、３倍
・・の高調波のレベルが高くなっている。このような基
準発振器を用いたＰＬＬで受信機などを構成した場合、
高調波ノイズはスプリアスとなって、受信機の受信感度
を著しく劣化させる。
【００１９】高調波ノイズの低減化対策としては発振出
力の後にＬＰＦを設けることが有効である。ＬＰＦを通
した後は高調波が除去された歪みの少ない正弦波を得る
ことができる。しかし、発振出力では高調波ノイズが発
生しているため、ＬＰＦの追加によって他の回路への高
調波ノイズ輻射は解決することができない。
力の後にＬＰＦを設けることが有効である。ＬＰＦを通
した後は高調波が除去された歪みの少ない正弦波を得る
ことができる。しかし、発振出力では高調波ノイズが発
生しているため、ＬＰＦの追加によって他の回路への高
調波ノイズ輻射は解決することができない。
【００２０】また、発振振幅レベルがコレクタ飽和領域
で振幅制限を受けないよう、ｇｍを小さくすることによ
って正弦波発振を保つことが可能である。
で振幅制限を受けないよう、ｇｍを小さくすることによ
って正弦波発振を保つことが可能である。
【００２１】しかし、ｇｍを小さくすると、振幅成長が
遅くなり、起動特性が悪化する。バッテリーセービング
機能を行うシステムでは、起動特性が悪化した場合、立
ち上がり余裕を大きくとらなくてはならなくなり、装置
の電池寿命を短くする原因になる。
遅くなり、起動特性が悪化する。バッテリーセービング
機能を行うシステムでは、起動特性が悪化した場合、立
ち上がり余裕を大きくとらなくてはならなくなり、装置
の電池寿命を短くする原因になる。
【００２２】本発明では、起動特性を損なうことなく高
調波ノイズを低減するために、起動時と定常時で発振回
路のゲインを示すｇｍを切り換える。ｇｍ切り換えは回
路電流制御によって行う。Ｉｃを発振回路トランジスタ
のコレクタ電流とすれば、ｇｍは、 ｇｍ＝Ｉｃ／ＶＴ （１） ここで ＶＴ≒２６ｍＶ
調波ノイズを低減するために、起動時と定常時で発振回
路のゲインを示すｇｍを切り換える。ｇｍ切り換えは回
路電流制御によって行う。Ｉｃを発振回路トランジスタ
のコレクタ電流とすれば、ｇｍは、 ｇｍ＝Ｉｃ／ＶＴ （１） ここで ＶＴ≒２６ｍＶ
【００２３】図３にタイミングチャートを示す。ＰＳは
発振回路７を含めたＰＬＬの間欠動作を制御する信号、
ＲＸＯＮは受信機の間欠動作を制御する信号、ＯＳＣは
発振回路の出力信号、ＴｎＱはリファレンスカウンタ４
の分周出力信号、Ｄはロック検出器８の出力信号、ＤＦ
ＦＱはＤ−ＦＦ９のＱ出力信号を表している。ＰＳが立
ち上がると（ｔ０）、発振回路が起動し、振幅成長をは
じめ、やがて定常発振状態となる。ＰＬＬのロックが完
了しロック検出器８が検出信号を出力すると（ｔ１）、
クロックの立ち上がりとともにＤフリップフロップのＱ
出力ＤＦＦＱは低レベルＬ→高レベルＨとなる。ＤＦＦ
ＱのＬ、Ｈ信号は、図２に示す電流源の制御を行う。
発振回路７を含めたＰＬＬの間欠動作を制御する信号、
ＲＸＯＮは受信機の間欠動作を制御する信号、ＯＳＣは
発振回路の出力信号、ＴｎＱはリファレンスカウンタ４
の分周出力信号、Ｄはロック検出器８の出力信号、ＤＦ
ＦＱはＤ−ＦＦ９のＱ出力信号を表している。ＰＳが立
ち上がると（ｔ０）、発振回路が起動し、振幅成長をは
じめ、やがて定常発振状態となる。ＰＬＬのロックが完
了しロック検出器８が検出信号を出力すると（ｔ１）、
クロックの立ち上がりとともにＤフリップフロップのＱ
出力ＤＦＦＱは低レベルＬ→高レベルＨとなる。ＤＦＦ
ＱのＬ、Ｈ信号は、図２に示す電流源の制御を行う。
【００２４】まず、端子ＭにＤＦＦＱのＬ信号が入力さ
れた場合について説明する。このときトランジスタＱ６
は活性状態であり、抵抗Ｒ４を通して電流Ｉ４が流れ
る。このときＩ４は次式となる。 Ｉ４＝｛ＶＣＣ−ＶＣＥ（Ｑ６）−ＶＢＥ（Ｑ５）｝／Ｒ４ （２） トランジスタＱ４とＱ５はカレントミラー回路を構成す
るから、 Ｉ４≒Ｉ３ （３） トランジスタＱ３とＱ２も同様に Ｉ３≒Ｉ２ （４） 発振回路を流れる電流Ｉ０は抵抗Ｒ１を負荷として流れ
る電流Ｉ１とトランジスタＱ２のコレクタ電流Ｉ２の和
である。 Ｉ０＝Ｉ１＋Ｉ２ （５）
れた場合について説明する。このときトランジスタＱ６
は活性状態であり、抵抗Ｒ４を通して電流Ｉ４が流れ
る。このときＩ４は次式となる。 Ｉ４＝｛ＶＣＣ−ＶＣＥ（Ｑ６）−ＶＢＥ（Ｑ５）｝／Ｒ４ （２） トランジスタＱ４とＱ５はカレントミラー回路を構成す
るから、 Ｉ４≒Ｉ３ （３） トランジスタＱ３とＱ２も同様に Ｉ３≒Ｉ２ （４） 発振回路を流れる電流Ｉ０は抵抗Ｒ１を負荷として流れ
る電流Ｉ１とトランジスタＱ２のコレクタ電流Ｉ２の和
である。 Ｉ０＝Ｉ１＋Ｉ２ （５）
【００２５】次に、端子ＭにＤＦＦＱからＨ信号が入力
された場合について説明する。このとき、トランジスタ
Ｑ６はカットオフ状態であり、 Ｉ４＝０ （６） 従って、 Ｉ２＝０ （７） これにより発振回路７を流れる電流Ｉ０は、 Ｉ０＝Ｉ１ （８） 従って、ＤＦＦＱの出力状態がＬのときは、Ｈのときに
比べて発振回路電流がＩ２分だけ大きい。
された場合について説明する。このとき、トランジスタ
Ｑ６はカットオフ状態であり、 Ｉ４＝０ （６） 従って、 Ｉ２＝０ （７） これにより発振回路７を流れる電流Ｉ０は、 Ｉ０＝Ｉ１ （８） 従って、ＤＦＦＱの出力状態がＬのときは、Ｈのときに
比べて発振回路電流がＩ２分だけ大きい。
【００２６】このように、ＤＦＦＱがＬのとき、電流＝
Ｈ→ｇｍ＝Ｈで、ＤＦＦＱがＨのとき、電流＝Ｌ→ｇｍ
＝Ｌとなる。
Ｈ→ｇｍ＝Ｈで、ＤＦＦＱがＨのとき、電流＝Ｌ→ｇｍ
＝Ｌとなる。
【００２７】次に、ＤＦＦＱの切り換えについて説明す
る。ＰＳがＨになってからＲＸＯＮがＨになるまでの時
間（ｔ２−ｔ０）を立ち上がり余裕という。この時間内
に発振回路７が起動しＰＬＬループのロックアップが完
了していなければならない。
る。ＰＳがＨになってからＲＸＯＮがＨになるまでの時
間（ｔ２−ｔ０）を立ち上がり余裕という。この時間内
に発振回路７が起動しＰＬＬループのロックアップが完
了していなければならない。
【００２８】発振回路７の起動が速ければ、ＰＬＬルー
プを速くロックさせることができる。起動時は、発振出
力振幅がカウンタの分周に必要なレベルへできるだけ速
く到達させるため、ｇｍを大きくする。
プを速くロックさせることができる。起動時は、発振出
力振幅がカウンタの分周に必要なレベルへできるだけ速
く到達させるため、ｇｍを大きくする。
【００２９】発振回路電流Ｉが大きいとｇｍは大きくな
るから、ＤＦＦＱの論理はＬにする。定常時は、発振出
力がコレクタ飽和により歪まないレベルにするため、ｇ
ｍを小さくする。発振回路電流Ｉが小さいとｇｍは小さ
くなるから、ＤＦＦＱの論理はＨにする。
るから、ＤＦＦＱの論理はＬにする。定常時は、発振出
力がコレクタ飽和により歪まないレベルにするため、ｇ
ｍを小さくする。発振回路電流Ｉが小さいとｇｍは小さ
くなるから、ＤＦＦＱの論理はＨにする。
【００３０】発振回路は、発振スタート時は小信号特性
でありＡ級動作、発振起動後からＰＬＬロック完了まで
はＣ級動作、ＰＬＬロック完了後はＡ級動作状態とな
る。定常状態のｇｍは、発振が持続可能であることが条
件である。ＰＬＬロック完了後に発振回路がＡ級動作す
るためのｇｍは、小信号動作状態で定常発振に必要な負
性抵抗−Ｒｎが生じるように、変化させる必要がある。
でありＡ級動作、発振起動後からＰＬＬロック完了まで
はＣ級動作、ＰＬＬロック完了後はＡ級動作状態とな
る。定常状態のｇｍは、発振が持続可能であることが条
件である。ＰＬＬロック完了後に発振回路がＡ級動作す
るためのｇｍは、小信号動作状態で定常発振に必要な負
性抵抗−Ｒｎが生じるように、変化させる必要がある。
【００３１】水晶振動子の等価抵抗をＲｅとすると発振
起動時および定常発振時の発振条件は、 発振起動時：Ｒｅ＜│−Ｒｎ│ （９） 定常発振時：Ｒｅ＝│−Ｒｎ│ （１０） である。（菅野誠、張紀文、都築泰雄著“ＡＧＣ付き水
晶発振回路の解析・設計法”電気学会、ECT-94-49。）
起動時および定常発振時の発振条件は、 発振起動時：Ｒｅ＜│−Ｒｎ│ （９） 定常発振時：Ｒｅ＝│−Ｒｎ│ （１０） である。（菅野誠、張紀文、都築泰雄著“ＡＧＣ付き水
晶発振回路の解析・設計法”電気学会、ECT-94-49。）
【００３２】発振起動時は、回路の負性抵抗│−Ｒｎ│
は水晶振動子の等価抵抗Ｒｅよりも十分大きな値（３〜
１０倍）に設定する。定常発振時は、式（１０）より、
回路の負性抵抗│−Ｒｎ│は水晶振動子の等価抵抗Ｒｅ
に等しければよい。回路の負性抵抗−Ｒｎは、岡野庄太
郎著“水晶周波数デバイス”（テクノ）などに記述され
ている。
は水晶振動子の等価抵抗Ｒｅよりも十分大きな値（３〜
１０倍）に設定する。定常発振時は、式（１０）より、
回路の負性抵抗│−Ｒｎ│は水晶振動子の等価抵抗Ｒｅ
に等しければよい。回路の負性抵抗−Ｒｎは、岡野庄太
郎著“水晶周波数デバイス”（テクノ）などに記述され
ている。
【００３３】小信号動作時の負性抵抗−Ｒｎは、 −Ｒｎ＝−ｇｍ／｛ω２Ｃ２（Ｃ１＋Ｃπ）｝ （１１） Ｃ１，Ｃ２はコルピッツ発振回路の負荷容量、Ｃπはト
ランジスタ容量Ｒｎとｇｍは比例関係にあり、式（１
０）を満たすように定常発振時のｇｍは発振起動時の３
〜１０分の１に切り換える。ｇｍは（１）に示すように
発振回路電流に比例するから、 起動時の回路電流／ロック完了後の回路電流＝３〜１０ （１２） とすれば、ＰＬＬロック完了後の発振回路をＡ級動作さ
せるｇｍを与えることが可能である。
ランジスタ容量Ｒｎとｇｍは比例関係にあり、式（１
０）を満たすように定常発振時のｇｍは発振起動時の３
〜１０分の１に切り換える。ｇｍは（１）に示すように
発振回路電流に比例するから、 起動時の回路電流／ロック完了後の回路電流＝３〜１０ （１２） とすれば、ＰＬＬロック完了後の発振回路をＡ級動作さ
せるｇｍを与えることが可能である。
【００３４】このようにして、本発明は、立ち上がり余
裕（ｔ０→ｔ２）時間内のＰＬＬロック完了後のｔ１に
おいて、デジタル的にｇｍを変化させることが可能であ
る。
裕（ｔ０→ｔ２）時間内のＰＬＬロック完了後のｔ１に
おいて、デジタル的にｇｍを変化させることが可能であ
る。
【００３５】発振回路トランジスタは、ｔ０で立ち上が
り、ｔ０→ｔ１でＡ級動作からＣ級動作に移行し、ｔ１
→ｔ２でＣ級動作からＡ級動作に戻る。よって、起動特
性を損なわずに定常状態の高調波ノイズ輻射の抑制と消
費電流の低減化を実現できる。
り、ｔ０→ｔ１でＡ級動作からＣ級動作に移行し、ｔ１
→ｔ２でＣ級動作からＡ級動作に戻る。よって、起動特
性を損なわずに定常状態の高調波ノイズ輻射の抑制と消
費電流の低減化を実現できる。
【００３６】次に、本発明の第2の実施の形態について
図８を参照して説明する。図８に示す電流源は、端子Ｍ
の論理によりスイッチとなるトランジスタＱ１６と、カ
レントミラー回路を構成するトランジスタＱ１３〜Ｑ１
５と、Ｑ１２から成っており、発振回路７の電流を引き
算することによってｇｍを切り換える構成である。
図８を参照して説明する。図８に示す電流源は、端子Ｍ
の論理によりスイッチとなるトランジスタＱ１６と、カ
レントミラー回路を構成するトランジスタＱ１３〜Ｑ１
５と、Ｑ１２から成っており、発振回路７の電流を引き
算することによってｇｍを切り換える構成である。
【００３７】電流源１０２の端子Ｍが低レベルＬのと
き、トランジスタＱ１６はカットオフ状態で、カレント
ミラーのリファレンス電流Ｉ３は流れず、トランジスタ
Ｑ１２にも電流は流れない。よって、トランジスタＱ１
１を流れる電流Ｉ５は、 Ｉ５＝Ｉ６ （１３） となる。
き、トランジスタＱ１６はカットオフ状態で、カレント
ミラーのリファレンス電流Ｉ３は流れず、トランジスタ
Ｑ１２にも電流は流れない。よって、トランジスタＱ１
１を流れる電流Ｉ５は、 Ｉ５＝Ｉ６ （１３） となる。
【００３８】端子Ｍが高レベルＨのときは、トランジス
タＱ１６は活性状態となり、カレントミラー回路にはリ
ファレンス電流Ｉ８が流れ、トランジスタＱ１２もＯＮ
して、コレクタ電流Ｉ７が流れる。トランジスタＱ１１
を流れる電流Ｉ５は、トランジスタＱ１２に流れるＩ７
により引き算され、 Ｉ５＝Ｉ６−Ｉ７ （１４） となる。
タＱ１６は活性状態となり、カレントミラー回路にはリ
ファレンス電流Ｉ８が流れ、トランジスタＱ１２もＯＮ
して、コレクタ電流Ｉ７が流れる。トランジスタＱ１１
を流れる電流Ｉ５は、トランジスタＱ１２に流れるＩ７
により引き算され、 Ｉ５＝Ｉ６−Ｉ７ （１４） となる。
【００３９】このように、図２の電流源１０１と同様
に、ＤＦＦＱがＬのとき電流＝Ｈ→ｇｍ＝Ｈで、ＤＦＦ
ＱがＨのとき電流＝Ｌ→ｇｍ＝Ｌとなる。
に、ＤＦＦＱがＬのとき電流＝Ｈ→ｇｍ＝Ｈで、ＤＦＦ
ＱがＨのとき電流＝Ｌ→ｇｍ＝Ｌとなる。
【００４０】次に、本発明のＰＬＬ回路のノイズ低減回
路の第3の実施の形態について図９を参照して説明す
る。
路の第3の実施の形態について図９を参照して説明す
る。
【００４１】図９は、発振回路の負荷を能動負荷とし、
ＯＮするトランジスタを選択することによって、発振回
路電流と、ｇｍを切り換える構成である。
ＯＮするトランジスタを選択することによって、発振回
路電流と、ｇｍを切り換える構成である。
【００４２】電流源１０３のトランジスタＱ２５、Ｑ２
７は端子Ｍ、Ｍ’の論理によりＯＮ，ＯＦＦするスイッ
チである。端子Ｍ、Ｍ’はＤ−ＦＦ９のＱ、出力を用い
る。Ｍ、Ｍ’の論理は相補になっているので、トランジ
スタＱ２５、Ｑ２７のどちらかがＯＮし、カレントミラ
ーにより発振回路の能動負荷トランジスタＱ２２、Ｑ２
３のどちらかがＯＮしている。
７は端子Ｍ、Ｍ’の論理によりＯＮ，ＯＦＦするスイッ
チである。端子Ｍ、Ｍ’はＤ−ＦＦ９のＱ、出力を用い
る。Ｍ、Ｍ’の論理は相補になっているので、トランジ
スタＱ２５、Ｑ２７のどちらかがＯＮし、カレントミラ
ーにより発振回路の能動負荷トランジスタＱ２２、Ｑ２
３のどちらかがＯＮしている。
【００４３】ＭがＬのとき、Ｍ’はＨであり、トランジ
スタＱ２７がＯＮし、カレントミラーのリファレンス電
流Ｉ１１が流れ、Ｑ２３にもＩ１１が流れる。トランジ
スタＱ２１を流れる電流Ｉ９は Ｉ９＝Ｉ１１ （１５） ＭがＨのとき、Ｍ’はＬであり、トランジスタＱ２５が
ＯＮし、カレントミラーのリファレンス電流Ｉ１０が流
れ、トランジスタＱ２２にもＩ１０が流れる。
スタＱ２７がＯＮし、カレントミラーのリファレンス電
流Ｉ１１が流れ、Ｑ２３にもＩ１１が流れる。トランジ
スタＱ２１を流れる電流Ｉ９は Ｉ９＝Ｉ１１ （１５） ＭがＨのとき、Ｍ’はＬであり、トランジスタＱ２５が
ＯＮし、カレントミラーのリファレンス電流Ｉ１０が流
れ、トランジスタＱ２２にもＩ１０が流れる。
【００４４】トランジスタＱ２１を流れる電流Ｉ９は、 Ｉ９＝Ｉ１０ （１６） 抵抗Ｒ２４＞Ｒ２５に設定しておけば、図２に示す第１
の実施の形態の電流源１０１および、図８に示す第２の
実施の形態の電流源１０２と同様の論理でｇｍ切り替え
が可能である。
の実施の形態の電流源１０１および、図８に示す第２の
実施の形態の電流源１０２と同様の論理でｇｍ切り替え
が可能である。
【００４５】
【発明の効果】以上説明したように本発明は、回路電流
を制御し、起動時とＰＬＬロック完了後の定常時でｇｍ
を切り換えることによって、起動時の発振起動特性を損
なうことなく、定常時の高調波ノイズの低減する効果が
ある。
を制御し、起動時とＰＬＬロック完了後の定常時でｇｍ
を切り換えることによって、起動時の発振起動特性を損
なうことなく、定常時の高調波ノイズの低減する効果が
ある。
【００４６】また、定常時は起動時よりも回路電流を小
さくするため、消費電流を低減させる効果もある。
さくするため、消費電流を低減させる効果もある。
【図１】本発明のＰＬＬ発振回路のノイズ低減回路を含
むＰＬＬ発振回路の第１の実施の形態のブロック図であ
る。
むＰＬＬ発振回路の第１の実施の形態のブロック図であ
る。
【図２】図１に示す電流源１０１と発振回路との詳細ブ
ロック図である。
ロック図である。
【図３】本発明のＰＬＬ発振回路のノイズ低減回路のタ
イミングチャートである。
イミングチャートである。
【図４】従来のＰＬＬ発振回路の発振振幅成長を示す説
明図である。
明図である。
【図５】本発明のノイズ低減回路による発振振幅成長を
示す説明図である。
示す説明図である。
【図６】従来の発振出力周波数スペクトラムを示す図で
ある。
ある。
【図７】本発明の発振出力周波数スペクトラムを示す図
である。
である。
【図８】本発明のＰＬＬ発振回路のノイズ低減回路の第
２の実施の形態のブロック図である。
２の実施の形態のブロック図である。
【図９】本発明のＰＬＬ発振回路のノイズ低減回路の第
３の実施の形態のブロック図である。
３の実施の形態のブロック図である。
【図１０】従来のＰＬＬ発振回路の一実施例のブロック
図である。
図である。
【図１１】従来のＰＬＬ発振回路を用いた無線選択呼出
受信機のブロック図である。
受信機のブロック図である。
【図１２】コルピッツ水晶発振回路を示す図である。
【図１３】コルピッツ水晶発振回路の電気的等価回路を
示す図である。
示す図である。
１ ＶＣＯ ２ ＬＰＦ ３ シグナルカウンタ ４ リファレンスカウンタ ５ 位相比較器 ６ チャージポンプ ７，７2 発振回路 ８ ロック検出器 ９ Ｄ−ＦＦ １０，１０1，１０2，１０3 電流源 １７ 発振回路 ５１ ＡＮＴ ５２ ＲＦＡＭＰ ５３ ＢＰＦ ５４ １ＳＴＭＩＸ ５５ ＢＰＦ ５６ ２ＮＤＭＩＸ ５７ ＢＰＦ ５８ ＤＥＭＯＤ ５９ 逓倍回路 ６０ 発振回路 ６１ カウンタ ６２ ＶＣＯ ６３ 位相比較器 ６４ チャージポンプ ６５ ＬＰＦ ６６ カウンタ ６７ 水晶発振回路
Claims (6)
- 【請求項１】 フェーズロックループ発振回路であるＰ
ＬＬ発振回路のノイズ低減方法において、 定常時に相互コンダクタンスを小さくするステップを有
することを特徴とするＰＬＬ発振回路のノイズ低減方
法。 - 【請求項２】 前記相互コンダクタンスを小さくするス
テップが、基準周波数発振源の等価抵抗と回路の負性抵
抗とを等しくするステップを含む請求項１記載のＰＬＬ
発振回路のノイズ低減方法。 - 【請求項３】 フェーズロックループ発振回路であるＰ
ＬＬ発振回路のノイズ低減回路において、 定常時は相互コンダクタンスを起動時より小さくする回
路を有することを特徴とするＰＬＬ発振回路のノイズ低
減回路。 - 【請求項４】 前記相互コンダクタンスを小さくする回
路が、基準周波数発振源の等価抵抗と回路の負性抵抗と
を等しくする回路を含む請求項３記載のＰＬＬ発振回路
のノイズ低減回路。 - 【請求項５】 電圧制御発振器であるＶＣＯと、低域通
過濾波器であるＬＰＦと、ＶＣＯ出力を分周するシグナ
ルカウンタと、基準周波数発振回路と、基準周波数発振
回路の出力を分周するリファレンスカウンタと、シグナ
ルカウンタとリファレンスカウンタとの位相差を検出す
る位相比較器と、位相差を直流電圧に変換してＶＣＯを
制御するチャージポンプとを有するＰＬＬ発振回路のノ
イズ低減回路において、 位相差検出器から定常状態を検出するロック検出器と、 該ロック検出出力により基準周波数発振回路の出力を該
基準周波数発振源の等価抵抗と基準周波数発振回路の負
性抵抗とを等しくする信号を出力する電流源とを有する
ことを特徴とするＰＬＬ発振回路のノイズ低減回路。 - 【請求項６】 前記ロック検出器と前記電流源との間
に、ロック検出信号を前記電流源に伝達し、ロック検出
以前は起動状態を示す信号を前記電流源に伝達するＤフ
リップフロップ回路を有する請求項５記載のＰＬＬ発振
回路のノイズ低減回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10107740A JPH11308103A (ja) | 1998-04-17 | 1998-04-17 | Ｐｌｌ発振回路のノイズ低減方法とその回路 |
| GB9908538A GB2336483B (en) | 1998-04-17 | 1999-04-14 | PLL oscillating circuit including oscillating circuit with mutual conductance controlled |
| US09/291,675 US6154097A (en) | 1998-04-17 | 1999-04-14 | PLL oscillating circuit including oscillating circuit with mutual conductance controlled |
| CNB991075412A CN1146103C (zh) | 1998-04-17 | 1999-04-17 | 包括互导受控的振荡电路的pll振荡电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10107740A JPH11308103A (ja) | 1998-04-17 | 1998-04-17 | Ｐｌｌ発振回路のノイズ低減方法とその回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11308103A true JPH11308103A (ja) | 1999-11-05 |
Family
ID=14466762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10107740A Pending JPH11308103A (ja) | 1998-04-17 | 1998-04-17 | Ｐｌｌ発振回路のノイズ低減方法とその回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6154097A (ja) |
| JP (1) | JPH11308103A (ja) |
| CN (1) | CN1146103C (ja) |
| GB (1) | GB2336483B (ja) |
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| JP2009514357A (ja) * | 2005-10-28 | 2009-04-02 | フリースケール セミコンダクター インコーポレイテッド | 高速始動付き低雑音基準発振器 |
| JP2010193260A (ja) * | 2009-02-19 | 2010-09-02 | Fujitsu Semiconductor Ltd | Ｐｌｌ回路及び発振装置 |
| JP2011182178A (ja) * | 2010-03-01 | 2011-09-15 | Fujitsu Semiconductor Ltd | Ｐｌｌ回路 |
| JP2012195646A (ja) * | 2011-03-15 | 2012-10-11 | New Japan Radio Co Ltd | コルピッツ発振回路 |
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| JP2002290233A (ja) * | 2001-03-27 | 2002-10-04 | Fujitsu Ltd | Ｐｌｌ回路のモード切替方法及びｐｌｌ回路のモード制御回路 |
| JP3997848B2 (ja) * | 2002-06-18 | 2007-10-24 | ヤマハ株式会社 | 発振制御回路 |
| DE10306313B4 (de) * | 2003-02-14 | 2004-12-16 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Erzeugung eines Systemtakts |
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| JP5129701B2 (ja) * | 2008-09-12 | 2013-01-30 | ルネサスエレクトロニクス株式会社 | 過電流検出回路 |
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| ITMI20111196A1 (it) * | 2011-06-29 | 2012-12-30 | St Microelectronics Srl | Metodo di regolazione di un ritardo di timeout introdotto all'avvio di un sistema digitale per assicurare la prontezza di un oscillatore master a cristallo regolato in ampiezza e circuito che lo implementa |
| WO2020051906A1 (zh) * | 2018-09-14 | 2020-03-19 | 深圳市汇顶科技股份有限公司 | 计算机可读存储介质、快速启动时钟***及其控制方法 |
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- 1998-04-17 JP JP10107740A patent/JPH11308103A/ja active Pending
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1999
- 1999-04-14 GB GB9908538A patent/GB2336483B/en not_active Expired - Fee Related
- 1999-04-14 US US09/291,675 patent/US6154097A/en not_active Expired - Lifetime
- 1999-04-17 CN CNB991075412A patent/CN1146103C/zh not_active Expired - Fee Related
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| CN1146103C (zh) | 2004-04-14 |
| GB2336483B (en) | 2001-11-14 |
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