JP2000269810A

JP2000269810A - 複数の位相同期回路を用いた周波数シンセサイザ

Info

Publication number: JP2000269810A
Application number: JP11069571A
Authority: JP
Inventors: Masaru Kokubo; 優小久保
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-03-16
Filing date: 1999-03-16
Publication date: 2000-09-29
Anticipated expiration: 2019-03-16
Also published as: JP3656155B2

Abstract

(57)【要約】【課題】PLLのVCOバイアス電流をDLLで推定する構成
は、DLL部の定常位相誤差に起因したオフセット誤差発
生により偏差が生じる。【解決手段】2つのPLLの縦続接続構成に分割し、第1のP
LL3のVCO動作電流を第2のPLL4のVCOバイアス電流として
供給し、並列に抵抗を挿入したカレントミラー回路を用
いて第2のPLLへのVCOバイアス電流を供給する。【効果】PLLのロックが確実に行われ、しかも、PLL内の
VCO感度を比較的低く設定できる。特に半導体集積回路
上に集積する場合に、素子バラツキによる特性変動低減
効果がある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は位相同期回路（以下
ＰＬＬと表記）を用いた周波数シンセサイザに関し、特
に、データ同期やマイクロプロセッサ内部クロック発生
のための周波数シンセサイザを半導体集積回路上に集積
するときに好適である。

【０００２】

【従来の技術】ＰＬＬはマイクロプロセッサの内部高速
クロックを生成する目的で、比較的低い周波数の基準ク
ロックを入力して、基準クロックに同期した安定な高周
波数信号を作成する周波数シンセサイザとして良く知ら
れている。

【０００３】一般的なＰＬＬの回路構成は、トリケップ
ス社刊岩田穆監修「CMOSアナログ回路設計技術」(1998
年11月発行)の227ページから238ページに説明されてお
り、位相比較器、チャージポンプ、ループフィルタ、電
圧制御発振器（ＶＣＯ）、および、分周器から構成され
る。また、ＶＣＯの制御信号制御範囲における中心電圧
時の発振周波数が、ＰＬＬの発振周波数（ｆ_vco）の近
傍であることが、集積回路製造時の素子バラツキを考慮
した場合に有利となることが知られている。図２に特開
平８−１３９５９７号に記載されているＶＣＯ発振周波
数を決めるＶＣＯバイアス中心電流が発振周波数ｆ_vco
の近傍となるように設定するバイアス設定回路を持つＰ
ＬＬの例を示す。

【０００４】以下、図２に示す従来例を用いてＰＬＬ動
作について説明する。

【０００５】半導体集積回路の内部、または、外部から
与えられる基準信号（ｆ_r）が位相比較器７に一方の入
力端子に入力される。また、位相比較器７の他方の入力
端子には分周器１１からの信号（ｆ_p）が入力され、位
相比較器７においてｆ_rとｆ_pとの間の位相差が検出され
る。位相比較器７から周波数上昇制御信号(UP)と周波数
下降制御信号(DOWN)の２種類の信号が出力され、次段の
チャージポンプ８において電流または電圧に変換された
位相差信号となり、ループフィルタ９に入力される。ル
ープフィルタ９はＰＬＬの閉ループ安定性を確保すると
ともに、位相比較器７にて発生するｆ_rの周波数と等し
い周波数成分や高周波数の雑音成分を抑圧する機能を持
つ。

【０００６】次に、ループフィルタ９出力（Ｖ_lpf）
は、制御端子に印可される電圧に対応して発振周波数を
制御できるＶＣＯ１０の制御端子に入力される。さら
に、ＶＣＯ１０出力（ｆ_vco）は分周器11において、整
数Ｎの分周が行われ、前述した位相比較器7の入力信号
（ｆ_p）として接続される。このように、位相比較器
７、チャージポンプ８、ループフィルタ９、ＶＣＯ10、
分周器１１にて帰還ループを構成することにより、ｆ_r
とｆ_pの位相および周波数を一致させることができる。
したがって、ＶＣＯ１０出力（ｆ_vco ）はｆ_rに対しＮ
倍の発振周波数となる。

【０００７】さらに、図２に示されるPLLにはVCO１０の
制御信号制御範囲の中心電圧での発振周波数が、実際に
PLLがロックして安定動作する時の発振周波数の近傍に
設定するためのバイアス設定回路12が用いられている。

【０００８】特開平８−１３９５９７号に記載されてい
るバイアス設定回路１２は、PLLの閉ループ内のVCOを構
成する遅延回路と等価な特性を持つ遅延回路をレプリカ
として用いて、遅延制御回路(DLL)を用いて動作バイア
ス電流値を推定する方法である。

【０００９】次に、図９に示すバイアス設定回路12とＶ
ＣＯ10の構成例（図２中、42の破線で示す部分）を用い
て回路動作を説明する。バイアス設定回路12は、ＶＣＯ
10を構成する遅延インバータ(35-1〜35-x)と等しい素子
定数の遅延インバータ(36-1〜36-y)が所定段数縦続接続
されたレプリカ遅延回路43と、レプリカ遅延回路43の制
御信号Ｖ_cを生成するための分周器37、論理回路38、チ
ャージポンプ39、電圧電流変換回路(VIC)40により構成
される。基準信号ｆ_rは分周器37に入力され、信号処理
しやすい周波数に分周される。次に、分周器37出力はレ
プリカ遅延回路43に入力されるとともに、論理回路38の
一方の入力端子に入力される。また、レプリカ遅延回路
43出力は論理回路38の他方の入力となる。論理回路38は
２つの入力信号の位相差を検出し、その位相差に対応し
たパルス信号をチャージポンプ３９に出力する。次に、
チャージポンプ39出力はＶＩＣ40において電流信号に変
換され、一方の出力はレプリカ遅延回路43を構成する遅
延インバータ(36-1〜36-y)の制御端子（Ｖ_c）に接続さ
れ、他方は、加算器41においてループフィルタ9出力Ｖ
_lpfと加算される。さらに、加算結果によりＶＣＯ10を
構成する遅延インバータ(35-1〜35-x)の制御端子に接続
される。

【００１０】以上説明したように論理回路38、チャージ
ポンプ39、ＶＩＣ40およびレプリカ遅延回路43は、DLL
(Delay Locked Loop:遅延同期回路)構成となるので予め
定められた遅延時間を保持するように各遅延インバータ
(36-1〜36-y)のバイアス電流が定められる。さらに、バ
イアス電流を分岐し、ＶＣＯ10を構成する各遅延インバ
ータ(35-1〜35-x)に供給するため、遅延インバータ(35-
1〜35-x)と遅延インバータ(36-1〜36-y)との特性が等価
であれば、所定の遅延時間を与えることが可能となるの
で、ＶＣＯ10の発振中心周波数をｆ_rにより設定するこ
とができる。

【００１１】

【発明が解決しようとする課題】従来のPLLはDLLにて得
られたVCOバイアス電流を元に、PLLのVCOバイアス電流
を推定する構成となっており、回路構成が異なるVCOと
遅延回路との遅延時間は完全に一致させることができな
い点や、DLLでの定常位相誤差に起因したVCOバイアス電
流値のオフセット誤差発生等によって所定のVCOバイア
ス電流値から偏差する点など、不利となる面もあった。

【００１２】

【課題を解決するための手段】PLLを構成するにあた
り、第1のPLLと第2のPLLとの2つのPLLの縦続接続構成に
分割するとともに、第1のPLLのVCO動作電流を第2のPLL
のVCOバイアス電流として供給する構成とする。また、
第2のPLLへのVCOバイアス電流供給方法として、並列に
抵抗を挿入したカレントミラー回路を適用し、VCOバイ
アス電流が供給されている場合でも、VCOの発振周波数
の下限として制限する周波数が存在しないように構成す
ることで、PLLのロックが確実に行われるようにした。

【００１３】

【発明の実施の形態】本発明の詳細な実施形態につい
て、図1、図3〜図８、および、図10を用いて説明する。
ここで、図１は本発明に関する全体構成例を示す図面で
あり、図3〜図8は図1の各ブロック内を説明するための
下層図面である。また、図10は本発明を適用したＶＣＯ
の入力制御信号（Ｖ_lpf1，Ｖ_lpf2）に対する発振周波数
の関係を示す図面である。

【００１４】図1に示す本発明のPLLは、外部より基準信
号ｆ_rが入力され、第1の発振周波数（ｆ_vco1）を出力す
る第1の発振回路１と、ｆ_vco1が入力され、第２の発振
周波数（ｆ_vco2）を出力する第2の発振回路２から構成
される。また、本実施例は、第1の発振回路から動作電
流値を検出する動作電流検出回路を設け、その動作電流
値を次段に接続される第2の発振回路でのバイアス電流
とするバイアス電流供給回路を用いて構成する。ここ
で、発振回路を2つの発振回路(1,2)に分割することによ
り、後段(第2の発振回路2)の入力信号周波数を高く設定
できるので、PLLを用いた周波数シンセサイザにおいて
問題となる急峻な位相飛び（ジッタ）を低減できる。

【００１５】図1に示す実施例において、第1の発振回路
1は第1のＰＬＬであるＰＬＬ−Ａ３とＶＣＯ動作電流を
検出する動作電流検出回路5から構成され、その詳細な
構成例を図3に示す。一方、第2の発振回路2は、第2のＰ
ＬＬであるＰＬＬ−Ｂ４とＶＣＯのバイアス電流値を供
給するためのバイアス電流供給回路6から構成され、そ
の詳細な構成例を図4に示す。以下、ＶＣＯＡ14の発振
中心周波数が200MHz、ＶＣＯＢ17の発振中心周波数が80
0MHzとした場合として、説明する。

【００１６】まず、図３を用いて、第1の発振回路1の構
成と動作を説明する。

【００１７】第1の発振回路１は基準信号ｆ_rを一方の入
力端子に入力する位相比較器7と、位相比較器7が出力す
る2種類の制御信号(UP,DOWN)を入力し位相差に相当する
電気信号を発生するチャージポンプ８と、チャージポン
プ8出力の高周波雑音を抑圧するとともに、閉ループの
安定性を確保するためのループフィルタ９と、ループフ
ィルタ9出力（Ｖ_lpf1）を入力し電流信号に変換するＶ
ＩＣ15と、ＶＩＣ15出力（Ｖ_vco1）を入力し、Ｖ_vco1に
対応して発振周波数が制御される第１のＶＣＯ（ＶＣＯ
Ａ）14と、ＶＣＯＡ14出力（ｆ_vco1）を入力し所定の分
周数にて分周を行う分周器11と、ＶＩＣ15の電流値をモ
ニタしてその電流値に対応した電圧（Ｖ_bias）を出力す
る動作電流検出回路5から構成され、さらに、分周器11
の出力が位相比較器7の他方の入力となるように接続さ
れている。

【００１８】次に、VIC15と動作電流検出回路5の第1の
バイアス回路13(破線にて示す部分)の構成を図5に示
す。ここでは第1のバイアス回路13はMOSトランジスタに
より実現した場合の回路例を示しているが、他の種類の
トランジスタを用いても、同様な回路動作を行う回路を
構成できる。

【００１９】第1のバイアス回路13は、ループフィルタ
９出力からのＶ_lpf1が入力され、ゲート電極に接続され
る第1のトランジスタ19と、一方が第1のトランジスタ19
のソース電極に接続され、他方が接地される抵抗23と、
第1のトランジスタ１９のドレイン電極に接続されるド
レイン電極とゲート電極を有し、ソース電極は電源線に
接続される第2のトランジスタ20と、第2のトランジスタ
２０とゲート電極とソース電極を共有する第3と第4のト
ランジスタ21、22と、第3のトランジスタ21のドレイン
電極にゲート電極とドレイン電極が接続される第5のト
ランジスタ24と、第4のトランジスタ22のドレイン電極
にゲート電極とドレイン電極が接続される第6のトラン
ジスタ25、および、一方が第5のトランジスタ24のゲー
ト電極に接続され、他方が接地されるキャパシタ44から
構成される。

【００２０】第1のバイアス回路13は、以下のように動
作する。

【００２１】ループフィルタ出力Ｖ_lpf1は第1のトラン
ジスタ19のゲート電極に入力され、トランジスタ19のソ
ース電極に接続される抵抗23とにより構成されるソース
フォロワ回路において、電流信号に変換される。このソ
ースフォロワ回路部分が図3におけるVIC15に相当する部
分である。

【００２２】次に、第1のトランジスタ19のドレイン電
極は第2のトランジスタ20のドレイン電極に接続される
ので、Ｖ_lpf1の電圧値に対して比例した電流が第2のト
ランジスタ20に流れる。さらに、第2のトランジスタ20
と、第3のトランジスタ21、および、第4のトランジスタ
22のゲート電極は、それぞれ共通に接続され、カレント
ミラー回路を構成している。そのため、トランジスタ20
に流れる電流と等しい電流が、第3のトランジスタ21、
および、第4のトランジスタ22のドレイン電極に流れ
る。

【００２３】また、トランジスタ21のドレイン電極はト
ランジスタ24のドレイン電極とゲート電極に接続され、
次に、Ｖ_biasとして図4に示すバイアス電流供給回路12
に供給される。したがって、第2の発振回路2のＶＣＯ動
作中心電流値がトランジスタ21のドレイン電流値に比例
した値により制御できる。

【００２４】ここで、第1のバイアス回路13においてＶ
ＣＯ動作電流をモニタし、複製した信号を2つのカレン
トミラー回路により分割して取り出す方式を用いた理由
は、Ｖ_biasを平滑化するキャパシタ44を挿入するとき
に、キャパシタ44がＰＬＬ閉ループの外側に接続される
構成とするためである。このように構成することによ
り、ＰＬＬの閉ループの応答がＶ_bias平滑用キャパシタ
44の値に依存しないようにできる。

【００２５】次に、第4のトランジスタ22のドレイン電
極は第6のトランジスタ25のドレイン電極とゲート電極
に接続され、電圧信号に変換された後、ＶＣＯＡ１４に
対する制御信号として供給され、ＶＣＯＡ１４の発振周
波数をＶ_lpf1電圧値に対応した信号（Ｖ_vco1）としてＶ
ＣＯＡ14の制御を行う。

【００２６】次に、図4を用いて第2の発振回路２の構成
と動作について説明する。

【００２７】第2の発振回路2は、第1の発振回路1の出力
であるｆ_vco1を入力として動作し、ｆ_vco1に対してn倍
の周波数であるｆ_vco2を生成する。第2の発振回路2は、
位相比較器7、チャージポンプ8、ループフィルタ9、第
２のＶＣＯ（ＶＣＯＢ）１７、分周器11と第2のバイア
ス回路16から構成される。ここで第2のバイアス回路16
は第1の発振回路1からのバイアス信号であるＶ_biasを元
に、所定のバイアス電流を生成するバイアス電流供給回
路6とループフィルタ9出力信号Ｖ_lpf2を電流信号に変換
した信号との加算を行うＶＩＣ18から構成される。

【００２８】第2の発振回路2の動作は第1の発振回路と
同じPLLであるので、すでに第1の発振回路1において説
明した内容と同じであるので、省略する。したがって、
ここでは第1の発振回路1と異なる第2のバイアス回路16
部分の動作について、説明を行う。

【００２９】第2のバイアス回路16はVIC18とバイアス電
流供給回路6から構成される。図6に第2のバイアス回路1
6の構成例を示す。

【００３０】第2のバイアス回路16はループフィルタ9の
出力であるＶ_lpf2がゲート電極に入力され、ソース電極
が抵抗に接続される第7のトランジスタ26と、一方が第7
のトランジスタ26のソース電極に接続され、他方が接地
される抵抗27と、第7のトランジスタのドレイン電極に
ゲート電極とドレイン電極が接続され、ソース電極が電
源に接続される第8のトランジスタ28と、第8のトランジ
スタ28のゲート電極にゲート電極が接続され、しかも、
ソース電極が電源に接続される第9のトランジスタ29
と、第7のトランジスタ26のソース電極にドレイン電極
が接続され、ゲート電極に動作電流検出回路5出力であ
るＶ_biasが接続され、ソース電極が接地となる第10のト
ランジスタ30と、第9のトランジスタ29のドレイン電極
に対しゲート電極とドレイン電極とが接続され、しか
も、ソース電極が接地される第11のトランジスタ31から
構成される。

【００３１】次に、第2のバイアス回路の動作を説明す
る。

【００３２】図6において、抵抗27の値は抵抗23の4倍の
値、第10のトランジスタ30のサイズは、第5のトランジ
スタ24のサイズに対して、3/4となるように選択する。
これらのサイズは特に指定されることはないので、適用
する周波数シンセサイザにおいて、任意に設定可能であ
るので、他のサイズを用いても問題はない。

【００３３】ループフィルタ9出力Ｖ_lpf2が入力される
第７のトランジスタ26のソース電極には抵抗27と第10の
トランジスタ30のドレイン電極が接続されるので、第6
のトランジスタのドレイン電極には上記抵抗27に流れる
電流値と第10のトランジスタ30に流れる電流値の合成さ
れた電流が流れる。第7のトランジスタ26の電流
（Ｉ_M ₂₆）を数1に示す。ただし、第7のトランジスタ26
のソース電極電圧が第10のトランジスタ30の飽和電圧
（通常Ｖ_dsatと呼ばれるパラメータ）以上であることが
条件である。

【００３４】

【数１】

【００３５】ここで、Ｒは抵抗23の抵抗値、Ｖ_tはトラ
ンジスタ26の閾値電圧、Ｉ_M24は第5のトランジスタ24の
電流値、nはVCOA14とVCOB17の発振中心周波数の比を表
す。さらに、数１においてＩ_M24は同一のカレントミラ
ー回路からの分岐であるため、Ｉ_M24＝Ｉ_M25である。し
たがって、数１は数２となる。

【００３６】

【数２】

【００３７】この実施例のようにn=4の場合、数２の第1
項はループフィルタ9出力を電流信号に変換する電圧電
流変換機能を示し、第2項はVCOB17を制御する制御電流
に対してVCOA14を制御する電流に対して3/4の電流値の
オフセット電流がVIC18出力に加算されることが分か
る。

【００３８】したがって、低い発振周波数のPLL-A１4が
希望周波数(この実施例では200MHz)に収束することによ
り、そのバイアス電流をカレントミラー回路により、高
い発振周波数のPLL-B2のバイアス回路16に写像し、VCOB
17の発振中心周波数を希望周波数(この実施例では800MH
z)を設定することができる。

【００３９】一方、第7のトランジスタ26のソース電極
電圧が第10のトランジスタ30のＶ_dsat以下である場合
は、第10のトランジスタ30に電流が流れなくなり、抵抗
27への電流のみとなるので、Ｉ_M26は数３で示すことが
できる。

【００４０】

【数３】

【００４１】数３は、PLL-A1からのバイアス電流制御が
ない状態を意味する。つまりオフセット電流がなくなる
ので、VCOB17の制御信号（Ｖ_lpf2）に対する発振周波数
（ｆ_vco2）はVCOA14の線と一致する。このように構成す
ることにより、VCOB17の発振周波数の下限における制限
がなくなるので、発振希望周波数以下のどの周波数でも
発振させることができる。

【００４２】図10にVCOA14とVCOB17の制御電圧
（Ｖ_lpf1，Ｖ_lpf2）に対する発振周波数の関係を示す。
ここで、VCOB17は、第1の発振回路1が200MHzに収束して
いると仮定したときのグラフである。

【００４３】制御電圧（Ｖ_lpf2）がＶ_t＋Ｖ_dsatよりも
低い領域では第10のトランジスタ30がオフとなるため、
抵抗27に流れる小さな電流のみであるが、制御電圧（Ｖ
_lpf2）がＶ_t＋Ｖ_dsatよりも高い領域では第10のトラン
ジスタ30がオンに遷移し始めるので、制御電圧に対する
発振周波数の変化が大きくなる。さらに、Ｖ_lpf2>>Ｖ_t
＋Ｖ_dsatの領域ではVCOA14の傾きと同じ特性となる。図
10にいて、収束点と示したところが、VCOA14の発振周波
数が200MHz、VCOB17の発振周波数が800MHzとなる点であ
る。

【００４４】次に、図7にVCOA14の構成、図8にVCOB17の
構成を示す。ここで、VCOA14とVCOB17の発振中心周波数
比nとVCO内の遅延段数との間に反比例関係が成立するよ
うに構成する。つまり、VCOA14の発振中心周波数が200M
Hz、VCOB17の発振中心周波数が800MHzとした本実施例の
場合、発振中心周波数比は4となるので、VCOB17の遅延
回路段数はVCOA14に対して1/4の段数に設定する。

【００４５】以下、VCOA14とVCOB17の動作について説明
する。ここで、VCOA14の発振中心周波数が200MHz、VCOB
17の発振中心周波数が800MHzという場合についての説明
を行う。

【００４６】図7に示すVCOA14は12個の遅延回路(32-1〜
32-12)と、差動-シングル信号変換回路３３と、出力を
得るための2つのインバータ回路(34-1,34-2)から構成さ
れる。12個の遅延回路(32-1〜32-12)は、例えば、第11
回回路とシステム(軽井沢)ワークショップ予稿集の297
ページから302ページに記載されているような差動増幅
回路と正帰還を施したラッチ回路による構成が一般に用
いられるが、差動信号への遅延時間が制御信号（Ｖ_c）
の電圧に対応して制御可能な回路構成であれば、どのよ
うな回路構成でも適用できる。

【００４７】図7に示す遅延回路(32-1〜32-12)はそれぞ
れリング状に接続され、初段の遅延回路(32-1)の入力か
ら見て最終段の遅延回路(32-12)の出力が同一極性であ
る、つまり、正帰還となるように接続する。したがっ
て、VCOA14は遅延回路全体の遅延時間に反比例する周波
数にて発振する。

【００４８】一方、図8に示すVCOB17は3個の遅延回路(3
2-13〜32-15)と差動-シングル信号変換回路３３と出力
を得るための2つのインバータ回路(34-1,34-2)から構成
される。図7の構成と同様に、遅延回路(32-13〜32-15)
はそれぞれリング状に接続され、初段の遅延回路(32-1
3)の入力から見て最終段の遅延回路(32-15)の出力が同
一極性である、つまり、正帰還となるように接続する。
そのため、ループ内の遅延時間に対応した発振周波数が
得られる。

【００４９】このように構成した場合、VCOA14とVCOB17
とを同一の半導体集積回路内に集積すれば、各々の遅延
回路(32-1〜32-15)の遅延特性は概ね等価となることが
知られているので、VCOB17の発振中心周波数はVCOA14の
発振中心周波数の4倍に設定することができる。

【００５０】一方、図7と図8に示すような遅延回路段数
比がn倍となるVCOを用いた場合、制御信号に対する発振
周波数の関係は発振中心周波数比（n分の1）倍されるの
で、VCOB17の感度(Δf/ΔV)はVCOA14の感度のn倍とる。
これは抵抗27の抵抗値を抵抗23に対してn倍化すること
により、VCOA14とVCOB17の感度を等しく設定できる。

【００５１】したがって、以上説明したようにＶ_t＋Ｖ
_dsat以上の電圧値に収束点を設定することにより、2つ
のVCO（VCOA14とVCOB17）の感度(Δf/ΔV)を等しくする
ことができる。

【００５２】

【発明の効果】本発明の構成を用いることにより、1GHz
近傍の高い周波数をPLLを用いて発振させる場合におい
ても、PLL内のVCO感度を低い発振周波数のPLLと等しく
設定できるので、ループの安定化および雑音混入量の低
減に効果がある。

【００５３】また、半導体集積回路上に集積する場合に
大きな問題となる集積した素子のバラツキに対する影響
が大きくなる高周波VCOに対し、比較的バラツキによる
影響を受けにくい低周波数用VCOから高周波用VCOへバイ
アス電流値を供給することが可能となるので、素子バラ
ツキの存在下においても高周波VCOの特性(感度や発振中
心周波数)のバラツキを抑える効果がある。

【００５４】さらに、周波数シンセサイザを２つのPLL
部に2分割することにより、後段のPLLでの位相比較器入
力信号の周波数を高く設定できるので、マイコンなどで
問題となるクロックの急峻な飛び(ジッタ)の発生を低減
する効果が得られる。

【図面の簡単な説明】

【図１】本発明に関する実施例である。

【図２】従来のVCOバイアス設定を有するPLLを説明する
図面である。

【図３】第1の発振回路を説明するための図面である。

【図４】第2の発振回路を説明するための図面である。

【図５】動作電流検出回路の構成を説明するための図面
である。

【図６】バイアス電流供給回路の構成を説明するための
図面である。

【図７】第1のVCO(VCOA)の構成を説明するための図面で
ある。

【図８】第2のVCO(VCOB)の構成を説明するための図面で
ある。

【図９】従来のバイアス電流設定方法を説明するための
図面である。

【図１０】VCOAとVCOBの感度を説明するための図面であ
る。

【符号の説明】

1…第1の発振回路、2…第2の発振回路、3…第1のPLL、4
…第2のPLL、5…動作電流検出回路、6…バイアス電流供
給回路、7…位相比較器、8…チャージポンプ、9…ルー
プフィルタ、10…VCO、11…分周器、12…バイアス設定
回路、13…第1のバイアス回路、14…VCOA、15…第1のVI
C、16…第2のバイアス回路、17…VCOB、18…第2のVIC、
19…第1のトランジスタ、20…第2のトランジスタ、21…
第3のトランジスタ、22…第4のトランジスタ、23…抵
抗、24…第5のトランジスタ、25…第6のトランジスタ、
26…第7のトランジスタ、27…抵抗、28…第8のトランジ
スタ、29…第9のトランジスタ、30…第10のトランジス
タ、31…第11のトランジスタ、32-1〜32-12…遅延回
路、33…差動-シングル信号変換回路、34-1〜2…インバ
ータ、35-1〜35-x…VCO10を構成する遅延インバータ、3
6-1〜36-y…遅延インバータ、37…分周器、38…論理回
路、39…チャージポンプ、40…VIC、41…加算回路、42
…バイアス設定回路とVCOの部分、43…レプリカ遅延回
路、44…キャパシタ。

Claims

【特許請求の範囲】

【請求項１】少なくとも2つ以上の位相同期回路を用い
て基準信号に対して同期した信号を生成する周波数シン
セサイザにおいて、該位相同期回路は位相比較回路とチ
ャージポンプとループフィルタと電圧制御発振回路から
構成され、上記基準信号が入力される第1の位相同期回
路と、上記第1の位相同期回路内の電圧制御発振回路の
バイアス電流を観測する動作電流検出回路を持ち、該バ
イアス電流を複製した電流信号を第1の位相同期回路以
外の少なくとも一つの位相同期回路の電圧制御発振回路
に対して供給することを特徴とする複数の位相同期回路
を用いた周波数シンセサイザ。
【請求項２】上記第1の請求項の周波数シンセサイザに
おいて、上記動作電流検出回路は、上記ループフィルタ
出力の電圧値を電流値に変換する電圧電流変換回路と該
電圧電流変換回路出力がドレイン電極に接続される第1
のトランジスタと、該第1のトランジスタとゲート電極
が共通接続されるカレントミラー回路を構成する第2の
トランジスタから構成されることを特徴とする複数の位
相同期回路を用いた周波数シンセサイザ。
【請求項３】上記第1の請求項の周波数シンセサイザに
おいて、上記バイアス電流を複製した電流信号を上記第
1の位相同期回路以外の少なくとも一つの位相同期回路
の電圧制御発振回路に対して供給する回路は、上記ルー
プフィルタ出力がゲート電極に接続される第3のトラン
ジスタと、該第3のトランジスタのソース電極に一方が
接続され、他方が接地される抵抗と、上記動作電流検出
回路の出力がゲート電極に接続され、ドレイン電極が第
3のトランジスタのソース電極と抵抗の接続点に接続さ
れている第4のトランジスタから構成されることを特徴
とする複数の位相同期回路を用いた周波数シンセサイ
ザ。
【請求項４】上記第1の請求項の周波数シンセサイザに
おいて、上記基準信号が入力される第1の位相同期回路
の電圧制御発振回路に用いる遅延回路の段数と、上記バ
イアス電球を供給される位相同期回路の電圧制御発振回
路に用いる遅延回路の段数とが、発振周波数の逆数比と
なることを特徴とした複数の位相同期回路を用いた周波
数シンセサイザ。
【請求項５】上記第2の請求項の周波数シンセサイザに
おいて、上記カレントミラー回路を2つ以上のトランジ
スタに分割し、一方は第1の位相同期回路内の電圧制御
発振器に接続され、他方は上記第1の位相同期回路以外
の少なくとも一つの位相同期回路の電圧制御発振回路に
対して供給する回路に接続され、さらに、後者を接続す
る配線に信号を平滑するためのキャパシタが存在するこ
とを特徴とした複数の位相同期回路を用いた周波数シン
セサイザ。
【請求項６】基準信号に対して同期した信号を生成する
周波数シンセサイザにおいて、上記基準信号が入力される第一の位相同期回路と、上記第一の位相同期回路の出力が入力される第二の位相
同期回路とを有し、上記第二の位相同期回路の電圧制御発振回路の動作電流
は、上記第一の位相同期回路の電圧制御発振回路の動作
電流に応じて制御されることを特徴とする周波数シンセ
サイザ。