JPH11307902A - 回路基板 - Google Patents
回路基板Info
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- JPH11307902A JPH11307902A JP11728198A JP11728198A JPH11307902A JP H11307902 A JPH11307902 A JP H11307902A JP 11728198 A JP11728198 A JP 11728198A JP 11728198 A JP11728198 A JP 11728198A JP H11307902 A JPH11307902 A JP H11307902A
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- Japan
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- connection terminals
- semiconductor chip
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- terminals
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05553—Shape in top view being rectangular
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Liquid Crystal (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【課題】 接続端子の形成時及び実装時のプロセス条件
が容易であり、かつ、半導体チップの端部での応力集中
による接続信頼性を向上することができる回路基板を提
供する。 【解決手段】 IC21の複数の接続端子22を横方向
に1列に並べたものを、縦方向に2段配し、且つ、IC
21の中央部から端部にいくほど、一本の信号線に関し
て使用される接続端子22の数が増加するように縦方向
に2段配した接続端子22を電気的に接続し、また、基
板11の接続端子もこれに対応させて設けたものであ
る。
が容易であり、かつ、半導体チップの端部での応力集中
による接続信頼性を向上することができる回路基板を提
供する。 【解決手段】 IC21の複数の接続端子22を横方向
に1列に並べたものを、縦方向に2段配し、且つ、IC
21の中央部から端部にいくほど、一本の信号線に関し
て使用される接続端子22の数が増加するように縦方向
に2段配した接続端子22を電気的に接続し、また、基
板11の接続端子もこれに対応させて設けたものであ
る。
Description
【0001】
【発明の属する技術分野】本発明は、回路基板に係り、
特に半導体チップが直接実装された回路基板に関する。
特に半導体チップが直接実装された回路基板に関する。
【0002】
【従来の技術】近年、実装密度の向上を目的として、半
導体チップを基板上にフェースダウンあるいはフェース
アップで直接搭載するCOG(チップ・オン・グラス)
技術が広く利用されている。
導体チップを基板上にフェースダウンあるいはフェース
アップで直接搭載するCOG(チップ・オン・グラス)
技術が広く利用されている。
【0003】液晶ディスプレイを例にとると、一方のガ
ラス基板の実装面上に駆動用半導体チップを取り付ける
場合には、図4に示すように、半導体チップ21を異方
性導電膜(以下、AFCという)31を用いてガラス基
板11にフェースダウン実装を行っていた。
ラス基板の実装面上に駆動用半導体チップを取り付ける
場合には、図4に示すように、半導体チップ21を異方
性導電膜(以下、AFCという)31を用いてガラス基
板11にフェースダウン実装を行っていた。
【0004】この場合の半導体チップ21及びガラス基
板11における接続端子の構成としては、従来より図5
に示す第1の配置状態と、図6に示す第2の配置状態と
があった。
板11における接続端子の構成としては、従来より図5
に示す第1の配置状態と、図6に示す第2の配置状態と
があった。
【0005】第1の配置状態は、図5に示すように、同
一サイズの接続端子22を半導体チップ21の長辺方向
に沿って一列に配列すると共に、この列を縦方向に複数
段千鳥状になるように等ピッチで整列したものである。
そして、この場合に、半導体チップ21の端部での応力
集中による接続信頼性を向上させるために、各接続端子
22のサイズを十分に大きく形成していた。そして、基
板11の複数の接続端子12を、半導体チップ21の前
記接続端子22の配置状態に対応させて設けた。
一サイズの接続端子22を半導体チップ21の長辺方向
に沿って一列に配列すると共に、この列を縦方向に複数
段千鳥状になるように等ピッチで整列したものである。
そして、この場合に、半導体チップ21の端部での応力
集中による接続信頼性を向上させるために、各接続端子
22のサイズを十分に大きく形成していた。そして、基
板11の複数の接続端子12を、半導体チップ21の前
記接続端子22の配置状態に対応させて設けた。
【0006】第2の配置状態は、図6に示すように、第
1の配置状態と同様に半導体チップ21の長辺に沿って
接続端子22を一列に並べると共に、この列を複数段千
鳥状に配している。但し、半導体チップ21の端部での
応力集中による接続信頼性を向上させるために、半導体
チップ21の中央部から端部に向けて接続端子22のサ
イズを大きくしていた。また、基板11の複数の接続端
子12を、半導体チップ21の前記接続端子22の配置
状態に対応させて設けた。
1の配置状態と同様に半導体チップ21の長辺に沿って
接続端子22を一列に並べると共に、この列を複数段千
鳥状に配している。但し、半導体チップ21の端部での
応力集中による接続信頼性を向上させるために、半導体
チップ21の中央部から端部に向けて接続端子22のサ
イズを大きくしていた。また、基板11の複数の接続端
子12を、半導体チップ21の前記接続端子22の配置
状態に対応させて設けた。
【0007】
【発明が解決しようとする課題】しかしながら、上記2
つの配置状態については次のような問題点があった。
つの配置状態については次のような問題点があった。
【0008】第1の配置状態は、接続端子22のサイズ
が、その接続信頼性を向上させるために必要以上に大き
くなるため、半導体チップ21及び基板11における端
子形成領域が大きくなり、その結果、半導体チップ21
のサイズを小さくすることが困難であった。
が、その接続信頼性を向上させるために必要以上に大き
くなるため、半導体チップ21及び基板11における端
子形成領域が大きくなり、その結果、半導体チップ21
のサイズを小さくすることが困難であった。
【0009】第2の配置状態は、上記したように接続端
子22のサイズが均一でないことに起因して、接続端子
22の形成時及び実装時のプロセス条件を、全接続端子
に関して適性条件を確保することが困難となり、接続端
子22の形成のための安定性及び実装信頼性が低下する
という問題点があった。
子22のサイズが均一でないことに起因して、接続端子
22の形成時及び実装時のプロセス条件を、全接続端子
に関して適性条件を確保することが困難となり、接続端
子22の形成のための安定性及び実装信頼性が低下する
という問題点があった。
【0010】そこで、本発明は上記問題点に鑑み、接続
端子の形成時及び実装時のプロセス条件が容易であり、
かつ、半導体チップの端部での応力集中による接続信頼
性を向上することができる回路基板を提供するものであ
る。
端子の形成時及び実装時のプロセス条件が容易であり、
かつ、半導体チップの端部での応力集中による接続信頼
性を向上することができる回路基板を提供するものであ
る。
【0011】
【課題を解決するための手段】本発明は、一主面に複数
の接続端子を備えた半導体チップと、前記接続端子に対
応する接続パッドを備えた基板と、前記接続端子と前記
接続パッドとを電気的に接続する接続手段とを備えた回
路基板において、前記半導体チップの前記接続端子は、
複数段の列状に配置され、前記列の端部においては複数
の前記接続端子が同一信号を出力するものであり、前記
列の端部において同一信号を出力する前記接続端子の数
は、前記列の略中央部において同一信号を出力する前記
接続端子の数よりも多いことを特徴とする回路基板であ
る。
の接続端子を備えた半導体チップと、前記接続端子に対
応する接続パッドを備えた基板と、前記接続端子と前記
接続パッドとを電気的に接続する接続手段とを備えた回
路基板において、前記半導体チップの前記接続端子は、
複数段の列状に配置され、前記列の端部においては複数
の前記接続端子が同一信号を出力するものであり、前記
列の端部において同一信号を出力する前記接続端子の数
は、前記列の略中央部において同一信号を出力する前記
接続端子の数よりも多いことを特徴とする回路基板であ
る。
【0012】また、前記基板の前記接続パッドは、複数
段の列状に配置され、前記列の端部においては一つの前
記接続パッドが複数の前記接続端子に接続し、前記列の
端部において一つの前記接続パッドが接続する前記接続
端子の数は、前記列の略中央部において一つの前記接続
パッドが接続する前記接続端子の数よりも多いものであ
る。
段の列状に配置され、前記列の端部においては一つの前
記接続パッドが複数の前記接続端子に接続し、前記列の
端部において一つの前記接続パッドが接続する前記接続
端子の数は、前記列の略中央部において一つの前記接続
パッドが接続する前記接続端子の数よりも多いものであ
る。
【0013】これにより半導体チップの端部にいくほ
ど、接続に寄与する接続端子の数が増えるため、半導体
チップの応力の集中が発生しても、その複数接続された
接続端子のうちの1つが外れる程度であるため、従来よ
り接続の信頼性が向上する。
ど、接続に寄与する接続端子の数が増えるため、半導体
チップの応力の集中が発生しても、その複数接続された
接続端子のうちの1つが外れる程度であるため、従来よ
り接続の信頼性が向上する。
【0014】
【発明の実施の形態】(第1の実施例)以下、本発明の
第1の実施例を、図1、図2に基づいて説明する。
第1の実施例を、図1、図2に基づいて説明する。
【0015】図1は、液晶表示装置を構成する一方のガ
ラス基板11と、駆動用半導体チップ(以下、単にIC
という)21との接続状態を示す斜視図であり、図2
は、IC21をガラス基板11に接続した状態の平面図
である。
ラス基板11と、駆動用半導体チップ(以下、単にIC
という)21との接続状態を示す斜視図であり、図2
は、IC21をガラス基板11に接続した状態の平面図
である。
【0016】まず、IC21の構造について図面に基づ
いて説明する。
いて説明する。
【0017】IC21は、平面形状が長方形であり、そ
の下面に複数の出力端子(出力バンプ)22と複数の入
力端子(入力バンプ)23とがそれぞれ設けられてい
る。入力端子23は、IC21の一つの長辺方向に沿っ
て、平面矩形の同一サイズのものが複数個設けられてい
る。一方、出力端子22は、図2に示すように、IC2
1の入力端子23が形成される辺と対向する他の長辺方
向に沿って配列された第1列の出力端子22と第2列の
出力端子22とを備え、縦方向に2段配されている。そ
して、これら2段の出力端子22は互いに千鳥状となる
ように配されている。尚、この出力端子22は、例えば
液晶表示装置の信号線数あるいは走査線数に対応してい
る。
の下面に複数の出力端子(出力バンプ)22と複数の入
力端子(入力バンプ)23とがそれぞれ設けられてい
る。入力端子23は、IC21の一つの長辺方向に沿っ
て、平面矩形の同一サイズのものが複数個設けられてい
る。一方、出力端子22は、図2に示すように、IC2
1の入力端子23が形成される辺と対向する他の長辺方
向に沿って配列された第1列の出力端子22と第2列の
出力端子22とを備え、縦方向に2段配されている。そ
して、これら2段の出力端子22は互いに千鳥状となる
ように配されている。尚、この出力端子22は、例えば
液晶表示装置の信号線数あるいは走査線数に対応してい
る。
【0018】そして、図2に示すように、出力端子22
a〜22jについては、一本の信号線に対し一個の出力
端子22が対応し、出力端子22j+1から端部にある
出力端子22nまでは、2段に配された出力端子22を
電気的に接続した構造となっている。
a〜22jについては、一本の信号線に対し一個の出力
端子22が対応し、出力端子22j+1から端部にある
出力端子22nまでは、2段に配された出力端子22を
電気的に接続した構造となっている。
【0019】具体的には、次のようになっている。IC
21の出力信号数は240個である。出力端子22の一
個のサイズは50μm×60μmであり、そのピッチは
90μmで形成され、第1列目の出力端子22と第2列
目の出力端子22との間のギャップは30μmである。
21の出力信号数は240個である。出力端子22の一
個のサイズは50μm×60μmであり、そのピッチは
90μmで形成され、第1列目の出力端子22と第2列
目の出力端子22との間のギャップは30μmである。
【0020】そして、IC21の中央部近傍の第41番
目から第200番目の出力分については、それぞれ1個
の出力端子22a〜22jが1つの接続領域として使用
されている。一方、ICチップ21の端部近傍における
第1番目から第40番目及び第201番目から第240
番目の出力分については、上下2段の出力端子22j+
1〜22nが2個使用されて1つの接続領域としてい
る。そして、出力端子22は合計320個形成されてい
る。
目から第200番目の出力分については、それぞれ1個
の出力端子22a〜22jが1つの接続領域として使用
されている。一方、ICチップ21の端部近傍における
第1番目から第40番目及び第201番目から第240
番目の出力分については、上下2段の出力端子22j+
1〜22nが2個使用されて1つの接続領域としてい
る。そして、出力端子22は合計320個形成されてい
る。
【0021】以上により、ICチップ21の下面におけ
る出力信号部分の出力端子形成領域は、約2.2mm2
である。そして、これを、従来技術で示した図5の接続
端子領域と比較した場合、従来の接続端子領域は約2.
5mm2 であり、約10%のエリアの縮小が実現でき
る。
る出力信号部分の出力端子形成領域は、約2.2mm2
である。そして、これを、従来技術で示した図5の接続
端子領域と比較した場合、従来の接続端子領域は約2.
5mm2 であり、約10%のエリアの縮小が実現でき
る。
【0022】次に、ガラス基板11の接続端子12の構
造について説明する。
造について説明する。
【0023】ガラス基板11における電極12は、IC
チップ21と同じ構造で配置されている。すなわち、同
じサイズの電極12が、1列に配列されていると共に、
その列が2段設けられている。電極12a〜12jまで
は、1本の信号線に対して1個の電極12が使用され、
電極12j+1〜12nまでは、2列の電極12を電気
的に接続したものが使用されている。
チップ21と同じ構造で配置されている。すなわち、同
じサイズの電極12が、1列に配列されていると共に、
その列が2段設けられている。電極12a〜12jまで
は、1本の信号線に対して1個の電極12が使用され、
電極12j+1〜12nまでは、2列の電極12を電気
的に接続したものが使用されている。
【0024】そして、このようなガラス基板11にIC
21は、図1に示すように、AFC31を介して、IC
21をフェースダウンで実装させる。この場合に、電極
12と出力端子22が同じ位置になるように位置合わせ
をして接続する。
21は、図1に示すように、AFC31を介して、IC
21をフェースダウンで実装させる。この場合に、電極
12と出力端子22が同じ位置になるように位置合わせ
をして接続する。
【0025】このように接続することによって、IC2
1の端部近傍での出力端子22と電極12との接続は、
2個の接続端子を使用することとなり、接続端子サイズ
が50μm×120μmで形成された場合と同様とな
り、接続信頼性が向上する。
1の端部近傍での出力端子22と電極12との接続は、
2個の接続端子を使用することとなり、接続端子サイズ
が50μm×120μmで形成された場合と同様とな
り、接続信頼性が向上する。
【0026】また、IC21内においては出力端子21
のサイズが統一されているため、端子形成上安定した出
力端子22が得られる。また、実装プロセスにおいて
も、温度、圧力、AFCの流動等の条件が、各出力端子
22の間での差異が最小に抑えられるため、安定した接
続が得られる。
のサイズが統一されているため、端子形成上安定した出
力端子22が得られる。また、実装プロセスにおいて
も、温度、圧力、AFCの流動等の条件が、各出力端子
22の間での差異が最小に抑えられるため、安定した接
続が得られる。
【0027】(第2の実施例)図3は、第2の実施例の
ものであり、第1の実施例と異なる点は、第1の実施例
ではICチップ21の端部において、縦方向に2列の出
力端子22を電気的に接続させていたが、本実施例では
次のような構造となっている。
ものであり、第1の実施例と異なる点は、第1の実施例
ではICチップ21の端部において、縦方向に2列の出
力端子22を電気的に接続させていたが、本実施例では
次のような構造となっている。
【0028】すなわち、IC21の中央部付近では、第
1列と第2列の2段に配された2個の出力端子22を電
気的に接続し、端部近傍では、第1列の2個の出力端子
22と第2列の1個の接続端子22を1つの接続領域と
し、その内側の出力端子は、第1列の1個の出力端子2
2と第2列の2個の出力端子22を1つの接続領域とし
ている。以下、図3に示すように、交互にこの状態を続
けている。
1列と第2列の2段に配された2個の出力端子22を電
気的に接続し、端部近傍では、第1列の2個の出力端子
22と第2列の1個の接続端子22を1つの接続領域と
し、その内側の出力端子は、第1列の1個の出力端子2
2と第2列の2個の出力端子22を1つの接続領域とし
ている。以下、図3に示すように、交互にこの状態を続
けている。
【0029】この方法であっても、中央部における出力
端子22の接続領域よりも、端部における接続領域の接
続面積が大きいため、IC21の応力集中による接続信
頼性を向上させることができる。また、端子の形成及び
実装プロセスにおいても、上記と同様に容易に形成する
ことができる。
端子22の接続領域よりも、端部における接続領域の接
続面積が大きいため、IC21の応力集中による接続信
頼性を向上させることができる。また、端子の形成及び
実装プロセスにおいても、上記と同様に容易に形成する
ことができる。
【0030】(変更例)上記2つの実施例では、出力端
子22のみに上記構造のものを採用したが、これに限ら
ず入力端子23側においても同様の構造のものを使用し
ても良い。
子22のみに上記構造のものを採用したが、これに限ら
ず入力端子23側においても同様の構造のものを使用し
ても良い。
【0031】上記2つの実施例では、ACFを使用した
が、これに代えて、半田等の他の接続方法で接続した場
合でも同様に本発明を使用することができる。
が、これに代えて、半田等の他の接続方法で接続した場
合でも同様に本発明を使用することができる。
【0032】また、上記実施例では液晶表示装置におい
てその使用例を示したが、本実施例は液晶表示装置以外
の電子部品の全てに適応することが可能である。従っ
て、ガラス基板に代えて樹脂フィルム等であってもかま
わない。
てその使用例を示したが、本実施例は液晶表示装置以外
の電子部品の全てに適応することが可能である。従っ
て、ガラス基板に代えて樹脂フィルム等であってもかま
わない。
【0033】
【発明の効果】以上説明したように、本発明の回路基板
によれば、半導体チップの接続端子を十分に小さく、略
等ピッチ、且つ、略等サイズで形成することができるの
で、接続端子の形成及び実装時のプロセスの適性化が容
易で、また、接続端子領域の縮小が可能となる。そし
て、更に半導体チップの応力集中による接続信頼性も向
上する。
によれば、半導体チップの接続端子を十分に小さく、略
等ピッチ、且つ、略等サイズで形成することができるの
で、接続端子の形成及び実装時のプロセスの適性化が容
易で、また、接続端子領域の縮小が可能となる。そし
て、更に半導体チップの応力集中による接続信頼性も向
上する。
【図1】第1の実施例におけるICと基板の接続状態を
示した斜視図である。
示した斜視図である。
【図2】同じく平面図である。
【図3】第2の実施例におけるICと基板との接続状態
を示した平面図である。
を示した平面図である。
【図4】従来の半導体チップと基板とを接続する状態の
斜視図である。
斜視図である。
【図5】図4における半導体チップと基板との接続状態
を示す平面図である。
を示す平面図である。
【図6】従来の第2の種類の半導体チップと基板の接続
構造を示す平面図である。
構造を示す平面図である。
11 ガラス基板 12 接続端子 21 半導体チップ 22 出力端子 31 AFC
Claims (10)
- 【請求項1】一主面に複数の接続端子を備えた半導体チ
ップと、前記接続端子に対応する接続パッドを備えた基
板と、前記接続端子と前記接続パッドとを電気的に接続
する接続手段とを備えた回路基板において、 前記半導体チップの前記接続端子は、複数段の列状に配
置され、 前記列の端部においては複数の前記接続端子が同一信号
を出力するものであり、 前記列の端部において同一信号を出力する前記接続端子
の数は、前記列の略中央部において同一信号を出力する
前記接続端子の数よりも多いことを特徴とする回路基
板。 - 【請求項2】前記複数の接続端子を横方向に一列に並べ
たものを、縦方向に2段配したことを特徴とする請求項
1記載の回路基板。 - 【請求項3】前記複数の接続端子の平面形状が同一であ
ることを特徴とする請求項1記載の回路基板。 - 【請求項4】前記半導体チップの中央部では1本の信号
線に関して使用される前記接続端子を1個とし、その端
部では1本の信号線に関して使用される前記接続端子を
2個としたことを特徴とする請求項1記載の回路基板。 - 【請求項5】前記半導体チップの中央部では1本の信号
線に関して使用される前記接続端子を2個とし、その端
部では1本の信号線に関して使用される前記接続端子を
3個としたことを特徴とする請求項1記載の回路基板。 - 【請求項6】一主面に複数の接続端子を備えた半導体チ
ップと、前記接続端子に対応する接続パッドを備えた基
板と、前記接続端子と前記接続パッドとを電気的に接続
する接続手段とを備えた回路基板において、 前記基板の前記接続パッドは、複数段の列状に配置さ
れ、 前記列の端部においては一つの前記接続パッドが複数の
前記接続端子に接続し、 前記列の端部において一つの前記接続パッドが接続する
前記接続端子の数は、前記列の略中央部において一つの
前記接続パッドが接続する前記接続端子の数よりも多い
ことを特徴とする回路基板。 - 【請求項7】前記複数の接続端子を横方向に一列に並べ
たものを、縦方向に2段配したことを特徴とする請求項
6記載の回路基板。 - 【請求項8】前記複数の接続端子の平面形状が同一であ
ることを特徴とする請求項6記載の回路基板。 - 【請求項9】前記半導体チップの中央部では1本の信号
線に関して使用される前記接続端子を1個とし、その端
部では1本の信号線に関して使用される前記接続端子を
2個としたことを特徴とする請求項6記載の回路基板。 - 【請求項10】前記半導体チップの中央部では1本の信
号線に関して使用される前記接続端子を2個とし、その
端部では1本の信号線に関して使用される前記接続端子
を3個としたことを特徴とする請求項6記載の回路基
板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11728198A JPH11307902A (ja) | 1998-04-27 | 1998-04-27 | 回路基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11728198A JPH11307902A (ja) | 1998-04-27 | 1998-04-27 | 回路基板 |
Publications (1)
Publication Number | Publication Date |
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JPH11307902A true JPH11307902A (ja) | 1999-11-05 |
Family
ID=14707871
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP11728198A Pending JPH11307902A (ja) | 1998-04-27 | 1998-04-27 | 回路基板 |
Country Status (1)
Country | Link |
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JP (1) | JPH11307902A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7480026B2 (en) | 2003-12-16 | 2009-01-20 | Seiko Epson Corporation | Electro-optical device and electronic apparatus |
WO2009157247A1 (ja) * | 2008-06-25 | 2009-12-30 | シャープ株式会社 | 配線基板、及び、液晶表示装置 |
JP2011100126A (ja) * | 2003-02-20 | 2011-05-19 | Samsung Electronics Co Ltd | 駆動ic及びこれを具備したディスプレイ装置 |
KR20110125875A (ko) * | 2010-05-14 | 2011-11-22 | 엘지이노텍 주식회사 | 카메라 모듈 |
US8299631B2 (en) | 2008-09-01 | 2012-10-30 | Sharp Kabushiki Kaisha | Semiconductor element and display device provided with the same |
US8319932B2 (en) | 2007-08-10 | 2012-11-27 | Sharp Kabushiki Kaisha | Wiring board and liquid crystal display device |
JP2016029698A (ja) * | 2014-07-22 | 2016-03-03 | デクセリアルズ株式会社 | 接続体、及び接続体の製造方法 |
-
1998
- 1998-04-27 JP JP11728198A patent/JPH11307902A/ja active Pending
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011100126A (ja) * | 2003-02-20 | 2011-05-19 | Samsung Electronics Co Ltd | 駆動ic及びこれを具備したディスプレイ装置 |
US7480026B2 (en) | 2003-12-16 | 2009-01-20 | Seiko Epson Corporation | Electro-optical device and electronic apparatus |
US8319932B2 (en) | 2007-08-10 | 2012-11-27 | Sharp Kabushiki Kaisha | Wiring board and liquid crystal display device |
WO2009157247A1 (ja) * | 2008-06-25 | 2009-12-30 | シャープ株式会社 | 配線基板、及び、液晶表示装置 |
CN102057482A (zh) * | 2008-06-25 | 2011-05-11 | 夏普株式会社 | 配线基板和液晶显示装置 |
US8310645B2 (en) | 2008-06-25 | 2012-11-13 | Sharp Kabushiki Kaisha | Wiring board and liquid crystal display device |
JP5226070B2 (ja) * | 2008-06-25 | 2013-07-03 | シャープ株式会社 | 配線基板、及び、液晶表示装置 |
US8299631B2 (en) | 2008-09-01 | 2012-10-30 | Sharp Kabushiki Kaisha | Semiconductor element and display device provided with the same |
KR20110125875A (ko) * | 2010-05-14 | 2011-11-22 | 엘지이노텍 주식회사 | 카메라 모듈 |
JP2016029698A (ja) * | 2014-07-22 | 2016-03-03 | デクセリアルズ株式会社 | 接続体、及び接続体の製造方法 |
US10373927B2 (en) | 2014-07-22 | 2019-08-06 | Dexerials Corporation | Connection body and method of manufacturing connection body |
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