JPH11297081A - Nonvolatile semiconductor memory - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a flash memory enabling the erasure of a micro region of e.g. several bytes unit, without increasing the memory cell area. SOLUTION: The semiconductor memory is such that, on the occasion of erasing memory cells C11-Cm1, C12=Cm2 adjacent to a drain bit line DBL12, a block select transistor select a block j, -7 V is applied to a control gate line CG12 and 6.5 V is applied to a drain bit line DBL12, while other drain bit line DBL and source bit line SBL are in a floating potential state and select gate electrodes are set to 0 V, and electrons on the floating gates of the memory cells C11-Cm1, C12-Cm2 are drawn to the drain bit line DBL12 to erase at 2m memory cells.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、浮遊ゲートを有し
かつ電気的に書込及び消去可能な不揮発性半導体記憶装
置、特にフラッシュメモリに関するものである。このよ
うな装置は、例えば電子手帳、電話機、音声認識・記憶
装置、コンピュータ等、信号処理回路の記憶装置として
用いられる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrically writable and erasable nonvolatile semiconductor memory device having a floating gate, and more particularly to a flash memory. Such a device is used as a storage device of a signal processing circuit such as an electronic organizer, a telephone, a voice recognition / storage device, and a computer.

【０００２】[0002]

【従来の技術】フラッシュメモリは、１ビットが１個の
トランジスタからなるため、１ビットが２個のトランジ
スタからなるＥＥＰＲＯＭ(Electrically Erasable and
Programmable Read Only Memory)に比べ、集積度が向
上する。このため、従来ＥＥＰＲＯＭが用いられていた
製品は、ほとんどがフラッシュメモリに置き換えられる
傾向にある。2. Description of the Related Art In a flash memory, one bit is composed of one transistor, so that one bit is composed of two transistors.
The degree of integration is improved as compared to Programmable Read Only Memory. For this reason, most products that conventionally use an EEPROM tend to be replaced with a flash memory.

【０００３】図１は、従来のＮＯＲ型フラッシュメモリ
のメモリアレイ構成の一ブロックを表す回路図である。
複数の浮遊ゲート２がそれぞれ絶縁されて半導体基板上
にトンネル酸化膜を介してマトリクス状に配置されてい
る。浮遊ゲート２上には絶縁膜を介して制御ゲート４が
形成されており、横方向に並ぶ制御ゲート４は共通の制
御ゲートライン（ワードライン）ＣＧ１〜ＣＧｍ（ｍは
正の整数）に接続され、さらにデコーダ回路（図示略）
に接続されている。浮遊ゲート２下の半導体基板にはチ
ャネル領域を挟んでソース６とドレイン８が形成されて
いる。ソース６は共通のソースラインＳＬ１〜ＳＬｍに
接続され、さらにブロック単位で共通のソースラインＳ
Ｌｊに接続されている。縦方向に並ぶドレイン８はそれ
ぞれ共通のビットラインＢＬ１〜ＢＬｎに接続され、さ
らにブロック選択トランジスタＢＳｊを介して電位供給
ライン（図示略）に接続されている。制御ゲートＣＧと
ビットラインＢＬは各ブロックでそれぞれ独立している
が、ソースラインＳＬはブッロク内で一つにまとめられ
ている。FIG. 1 is a circuit diagram showing one block of a memory array configuration of a conventional NOR type flash memory.
A plurality of floating gates 2 are insulated and arranged in a matrix on a semiconductor substrate via a tunnel oxide film. A control gate 4 is formed on the floating gate 2 via an insulating film. The control gates 4 arranged in the horizontal direction are connected to common control gate lines (word lines) CG1 to CGm (m is a positive integer). , And a decoder circuit (not shown)
It is connected to the. A source 6 and a drain 8 are formed on a semiconductor substrate below the floating gate 2 with a channel region interposed therebetween. The source 6 is connected to common source lines SL1 to SLm, and furthermore, a common source line S
Lj. The drains 8 arranged in the vertical direction are connected to common bit lines BL1 to BLn, respectively, and further connected to a potential supply line (not shown) via a block selection transistor BSj. The control gate CG and the bit line BL are independent in each block, but the source line SL is integrated into one block.

【０００４】書込は、制御ゲートラインＣＧを介して制
御ゲート４に正電圧を印加し、ビットラインＢＬを介し
てドレイン８に正電圧を印加することにより浮遊ゲート
２に電子の注入を行なう。制御ゲートラインＣＧとビッ
トラインＢＬによりメモリセルを１ビットだけ選択でき
る。In writing, electrons are injected into the floating gate 2 by applying a positive voltage to the control gate 4 via the control gate line CG and applying a positive voltage to the drain 8 via the bit line BL. Only one bit of a memory cell can be selected by the control gate line CG and the bit line BL.

【０００５】消去は、制御ゲートラインＣＧを介して制
御ゲート２に負電圧を印加し、ソースラインＳＬを介し
てソース６に正電圧を印加することにより浮遊ゲート２
から電子の引抜きを行なう。このメモリセルアレイの構
成ではブロック内のすべてのソースラインＳＬがブッロ
クごとに一つにまとめられているため、ブロック単位の
消去しかできない。The erasing operation is performed by applying a negative voltage to the control gate 2 via the control gate line CG and applying a positive voltage to the source 6 via the source line SL.
The electron is extracted from. In this configuration of the memory cell array, all the source lines SL in the block are combined into one for each block, so that only erasing in block units can be performed.

【０００６】ＥＥＰＲＯＭは１ビット毎の消去及び書込
が可能なのに対して、フラッシュメモリは１ビット毎の
書込はできるが、消去は全ビット一括消去又はブロック
単位の消去しかできない。そこで、小容量の書換えが必
要な用途には、一つの半導体装置にフラッシュメモリと
ＥＥＰＲＯＭの両方を搭載する必要がある。[0006] The EEPROM can perform erasing and writing on a bit-by-bit basis, while the flash memory can perform writing on a bit-by-bit basis, but can only erase all bits at once or erase in blocks. Therefore, for applications requiring small-capacity rewriting, it is necessary to mount both a flash memory and an EEPROM in one semiconductor device.

【０００７】しかし、フラッシュメモリとＥＥＰＲＯＭ
では製造プロセスが異なるため、一般には両メモリを同
一チップに搭載するには製造工程の増加が必要となる。
この問題を解決するために、フラッシュメモリの製造プ
ロセスを用いてバイト毎消去可能なＥＥＰＲＯＭを作成
する方法が提案されている（特開平８−２３６７３１号
（従来例１）参照）。However, flash memories and EEPROMs
Since the manufacturing processes are different, it is generally necessary to increase the number of manufacturing steps to mount both memories on the same chip.
In order to solve this problem, there has been proposed a method of producing an EEPROM capable of erasing each byte by using a manufacturing process of a flash memory (see Japanese Patent Application Laid-Open No. Hei 8-236731 (Prior Art 1)).

【０００８】従来例１は、浮遊ゲートと制御ゲートの２
層構造からなるフラッシュ型のメモリセルを半導体基板
上に形成してＥＥＰＲＯＭメモリアレイを形成し、さら
にバイトセレクトトランジスタからなる補助バイト選択
構造を備えている。そのバイトセレクトトランジスタの
一方の電極ターミナルにはバイトを構成するマトリクス
の行のセルのソースが共通接続され、他方の電極ターミ
ナルにはソースに電圧を印加するソースバイアスライン
が接続されている。バイトセレクトトランジスタにより
マトリクスの行のセルを選択し、かつワードラインを選
択することにより、バイト毎の消去を実現している。[0008] Conventional example 1 has two floating gates and a control gate.
A flash type memory cell having a layer structure is formed on a semiconductor substrate to form an EEPROM memory array, and further, an auxiliary byte selecting structure including a byte select transistor is provided. The source of the cell in the row of the matrix constituting the byte is commonly connected to one electrode terminal of the byte select transistor, and a source bias line for applying a voltage to the source is connected to the other electrode terminal. By selecting a cell in a row of a matrix and a word line by a byte select transistor, erasing for each byte is realized.

【０００９】また、フラッシュメモリでも消去単位を小
さくする方法が提案されている（特開平９−３６２６６
号（従来例２）参照）。従来例２では、図１に示した従
来のＮＯＲ型フラッシュメモリで、消去時に、選択する
選択ワード線（制御ゲートライン）には比較的大きな絶
対値の負電圧を印加し、選択しない非選択ワード線には
比較的小さな正電圧を印加し、ソース線（ソースライ
ン）ＳＬに中間的な正電圧を印加し、メモリアレイを構
成するデータ線（ビットライン）Ｄ０〜Ｄｎのそれぞれ
とソース線ＳＬとの間に設けられ、かつ消去動作時、ソ
ース線ＳＬの電位が接地電位ＶＳＳに戻されてから選択
ワード線及び非選択ワード線の電位が通常の非選択レベ
ルつまり接地電位ＶＳＳに戻るまでの間、選択的にオン
状態とされる短絡ＭＯＳＦＥＴつまりデータ線ディスチ
ャージ回路を追加し、浮遊ゲート電極２の電子をソース
線ＳＬに引き抜いてワード線単位の消去を行なう。これ
により、非選択ワード線に接続されたメモリセルの誤書
込みという消去ディスターブの影響なしにワード線単位
の消去を可能としている。A method for reducing the erasing unit in a flash memory has also been proposed (Japanese Patent Laid-Open No. 9-36266).
No. (Conventional Example 2)). In the conventional example 2, in the conventional NOR type flash memory shown in FIG. 1, at the time of erasing, a relatively large absolute value of a negative voltage is applied to a selected word line (control gate line) to be selected, and an unselected word is selected. A relatively small positive voltage is applied to the line, an intermediate positive voltage is applied to the source line (source line) SL, and each of the data lines (bit lines) D0 to Dn forming the memory array and the source line SL And during the erase operation, from when the potential of the source line SL is returned to the ground potential VSS to when the potentials of the selected word line and the unselected word line return to the normal non-selection level, that is, the ground potential VSS. A short-circuit MOSFET that is selectively turned on, that is, a data line discharge circuit is added, and electrons in the floating gate electrode 2 are drawn out to the source line SL to perform erasure in word line units. Cormorant. As a result, erasure can be performed in word line units without being affected by erasure disturbance caused by erroneous writing of a memory cell connected to an unselected word line.

【００１０】フラッシュメモリで消去単位を小さくする
他の方法として、Yueh Y.Ma等により提案されたスプリ
ットゲート型フラッシュメモリにおける消去方法がある
(米国特許第５２８０４４６号（従来例３）参照）。図
２に従来例３のメモリアレイ構成図を示す。浮遊ゲート
１０、制御ゲート１２、及び選択ゲート１４を有するス
プリットゲート型のｍ×ｎ個のメモリセルＣ１１〜Ｃｍ
ｎが、メモリブロック内ではソースビットラインＳＢＬ
０１〜ＳＢＬｎ(ｎ＋１)及びドレインビットラインＤＢ
Ｌ１２〜ＤＢＬ(ｎ−１)ｎによって複数個が並列に接続
され、またそれぞれのソース及びドレインを共有する形
でマトリクス状にメモリアレイを形成している。ビット
ライン方向に並ぶメモリセルの制御ゲート１２はビット
ライン方向に並ぶ複数のメモリセルで共通の制御ゲート
ラインＣＧ１〜ＣＧｎに接続されており、さらにドレイ
ンビットラインＤＢＬを共有するメモリセルに接続され
た２本の制御ゲートラインＣＧはそれぞれ１本の制御ゲ
ートラインＣＧ１２〜ＣＧ(ｎ−１)ｎにまとめられてい
る。ビットラインと垂直方向に並ぶメモリセルＣの選択
ゲート１４はワードラインとなる選択ゲートラインＳＧ
１〜ＳＧｍに接続されている。As another method for reducing the erasing unit in a flash memory, there is an erasing method in a split gate type flash memory proposed by Yueh Y. Ma and the like.
(See US Pat. No. 5,280,446 (Conventional Example 3)). FIG. 2 shows a configuration diagram of a memory array of Conventional Example 3. Split gate type m × n memory cells C11 to Cm having a floating gate 10, a control gate 12, and a selection gate 14.
n is the source bit line SBL in the memory block
01 to SBLn (n + 1) and drain bit line DB
L12 to DBL (n-1) n are connected in parallel, and a memory array is formed in a matrix in such a manner that the respective sources and drains are shared. The control gates 12 of the memory cells arranged in the bit line direction are connected to common control gate lines CG1 to CGn among a plurality of memory cells arranged in the bit line direction, and further connected to the memory cells sharing the drain bit line DBL. The two control gate lines CG are respectively combined into one control gate line CG12 to CG (n-1) n. The selection gates 14 of the memory cells C arranged in the vertical direction with respect to the bit lines are the selection gate lines SG serving as word lines.
1 to SGm.

【００１１】消去は、制御ゲートラインＣＧに負電圧、
ドレインビットラインＤＢＬに正電圧、選択ゲート電圧
に０Ｖを印加し、ソースビットラインＳＢＬをフローテ
ィング電位として、ドレインビットラインＤＢＬに電子
を引き抜くことにより行なう。この場合の消去されるメ
モリセルは、選択されたドレインビットラインＤＢＬに
隣接する２ｍ個である。To erase, a negative voltage is applied to the control gate line CG,
This is performed by applying a positive voltage to the drain bit line DBL and 0V to the select gate voltage, setting the source bit line SBL to a floating potential, and extracting electrons to the drain bit line DBL. In this case, the number of memory cells to be erased is 2m adjacent to the selected drain bit line DBL.

【００１２】書込は、例えばメモリセルＣ１１を書き込
む場合は、選択ゲートラインＳＧ１、制御ゲートライン
ＣＧ１２にそれぞれ正電圧、ソース／ドレイン間に５Ｖ
を印加するためにソースビットラインＳＢＬ０１＝０
Ｖ、ドレインビットラインＤＢＬ１２＝５Ｖをそれぞれ
印加する。メモリセルＣ１２への書込を防止するために
ソースビットラインＳＢＬ２３＝５Ｖとする。また、他
のビットラインは０Ｖ又はフローティング電位とする。
この場合、他のビットラインにおけるメモリセルの制御
ゲートラインＣＧは書込セルの制御ゲートラインＣＧと
電気的に接続されていないので、他のビットラインにお
けるメモリセルは誤書込みというゲートディスターブを
受けない。For writing, for example, when writing the memory cell C11, a positive voltage is applied to the selection gate line SG1 and the control gate line CG12, and 5 V is applied between the source and the drain.
Source bit line SBL01 = 0 to apply
V and the drain bit line DBL12 = 5V are applied. In order to prevent writing into the memory cell C12, the source bit line SBL23 is set to 5V. The other bit lines are set to 0 V or floating potential.
In this case, since the control gate line CG of the memory cell in the other bit line is not electrically connected to the control gate line CG of the write cell, the memory cell in the other bit line does not receive the gate disturbance of erroneous writing. .

【００１３】[0013]

【発明が解決しようとする課題】小容量の書換えが必要
な用途に用いるためにフラッシュメモリとバイト毎消去
可能なＥＥＰＲＯＭの両方を搭載した従来例１は、その
要求を十分に満足する。しかし、従来例１は、図１に示
した従来のフラッシュメモリのソースラインＳＬをバイ
ト毎に分割し、さらに各ソースライン毎にバイトセレク
トトランジスタを設けた構造と同じであるので、メモリ
セル面積が増大する。また、製品の仕様毎にバイト毎消
去可能なＥＥＰＲＯＭ領域(ＥＥＰＲＯＭメモリアレイ
面積)を変更する必要がある。The prior art 1 equipped with both a flash memory and an EEPROM capable of byte-by-byte erasure for use in applications requiring small-capacity rewriting satisfies the demand. However, the conventional example 1 has the same structure as the conventional flash memory shown in FIG. 1 in which the source line SL of the conventional flash memory is divided for each byte and a byte select transistor is provided for each source line. Increase. It is also necessary to change the EEPROM area (EEPROM memory array area) that can be erased byte by byte for each product specification.

【００１４】従来例２は、従来のフラッシュメモリの消
去時における駆動条件（印加電圧条件）を変更するだけ
で、ワードライン（制御ゲートライン）単位の消去動作
を可能とし、消去単位を小さくしている。しかし、ビッ
トラインは読出速度向上のため選択トランジスタにより
小ビット単位(例えば３２ビット)に分割されるのに対
し、ワードラインはメモリセル面積の増大を抑えるため
に少なくともブロック単位の分割(例えば１０２４ビッ
ト＝１２８バイト)が最小となっている。また、ワード
ライン即ち制御ゲートには、正電圧と負電圧を印加する
必要があるので、ワードラインを選択トランジスタによ
って分割するためには、選択トランジスタ形成領域にメ
モリ領域のウェルと電気的に分離されたウェル(例えば
極性の異なるウェル、又は３層ウェル構造からなるトリ
プルウェル)が必要となり、選択トランジスタを形成す
るための面積が非常に大きくなる。このために、ワード
ラインを小分割することはできず、結果としてバイト単
位又は数バイト単位の消去はできない。In Conventional Example 2, the erase operation can be performed in word line (control gate line) units only by changing the driving conditions (applied voltage conditions) during erasing of the conventional flash memory, and the erasing unit can be reduced. I have. However, while the bit line is divided into small bit units (for example, 32 bits) by the selection transistor in order to improve the reading speed, the word line is divided at least in block units (for example, 1024 bits) in order to suppress an increase in the memory cell area. = 128 bytes) is the minimum. Further, since it is necessary to apply a positive voltage and a negative voltage to the word line, that is, the control gate, in order to divide the word line by the selection transistor, the selection transistor formation region is electrically separated from the memory region well. (For example, wells having different polarities or triple wells having a three-layer well structure) are required, and the area for forming the selection transistor becomes very large. For this reason, the word line cannot be subdivided, and as a result, erasing in units of bytes or several bytes cannot be performed.

【００１５】また、従来例３は、ワードラインが選択ゲ
ートラインＳＧにより構成されているが、制御ゲートラ
インＣＧ単位で消去されるという点において従来例２と
同じである。詳しくは、２本に分かれた制御ゲートライ
ンＣＧとその間に配置されたドレインビットラインＤＢ
Ｌにより選ばれた２ｍ個(例えば２０４８ビット＝２５
６バイト)が消去される。The third conventional example is the same as the second conventional example in that a word line is constituted by a select gate line SG, but is erased in control gate line CG units. More specifically, the control gate line CG is divided into two parts and the drain bit line DB
L selected by L (for example, 2048 bits = 25
6 bytes) are erased.

【００１６】ここで、ビットラインは読出し速度向上の
ため選択トランジスタにより小ビット単位(例えば３２
ビット)に分割されることはあるが、制御ゲートライン
ＣＧは分割するとメモリセル面積増大となるため、分割
されていない。従来例３の消去方法は、制御ゲートライ
ンＣＧに負電圧を印加し、電子を引き抜くメモリセルの
隣接するビットラインに正電圧を印加する方法であるの
で、最小消去単位は制御ゲートライン単位であり、少な
くとも１０２４ビット＝１２８バイト程度が最小消去単
位となっている。制御ゲートラインＣＧへの負電圧の印
加は、書き込まれた非選択メモリセルのしきい値電圧を
低下させるゲートディスターブ現象を発生させる。制御
ゲートラインに正電圧を印加して浮遊ゲートに電子を注
入する書込時におけるゲートディスターブ現象は、ビッ
トラインに正電圧を印加することにより抑制できる。し
かし、ビットラインに負電圧を印加できないため、消去
時のゲートディスターブ現象を抑制できない。したがっ
て従来例３の消去方法は、ブロック単位の一括消去か制
御ゲート単位の消去方法が採用されている。そこで、本
発明は、メモリセル面積を増大させることなく、例えば
数バイト単位の微小領域の消去を可能とするフラッシュ
メモリを提供することを目的とするものである。Here, the bit line is set in small bit units (for example, 32 bits) by a selection transistor to improve the reading speed.
Bit), but the control gate line CG is not divided because the division increases the memory cell area. In the erasing method of Conventional Example 3, since a negative voltage is applied to the control gate line CG and a positive voltage is applied to a bit line adjacent to the memory cell from which electrons are extracted, the minimum erasing unit is the control gate line unit. , At least 1024 bits = about 128 bytes is the minimum erase unit. The application of the negative voltage to the control gate line CG causes a gate disturb phenomenon that lowers the threshold voltage of the written unselected memory cell. The gate disturb phenomenon at the time of writing in which electrons are injected into the floating gate by applying a positive voltage to the control gate line can be suppressed by applying a positive voltage to the bit line. However, since a negative voltage cannot be applied to the bit line, the gate disturb phenomenon at the time of erasing cannot be suppressed. Therefore, the erasing method of Conventional Example 3 employs a block erasing method or a control gate erasing method. SUMMARY OF THE INVENTION It is an object of the present invention to provide a flash memory capable of erasing a small area of, for example, several bytes without increasing the memory cell area.

【００１７】[0017]

【課題を解決するための手段】本発明は半導体基板にメ
モリセルのソースに電圧を供給する不純物拡散層のソー
スビットラインとドレインに電圧を供給する不純物拡散
層のドレインビットラインが並列に交互に配置され、隣
接するソースビットラインとドレインビットライン間の
半導体基板上にトンネル酸化膜を介してメモリセルごと
に分離された浮遊ゲートをもつメモリセルがマトリクス
状に配置されたメモリマトリクスを含む不揮発性半導体
記憶装置である。そして、両ビットラインはビットライ
ン方向のｍ（正の整数）個のメモリセル毎に分割されて
おり、分割された各ビットラインはブロック選択トラン
ジスタを介してメタルビットラインに接続されて、両ビ
ットラインへの電圧供給がブロック選択トランジスタを
通して行なわれるようになっている。ブロック選択トラ
ンジスタは、ｍ×ｎ（正の偶数）個のメモリセルで１ブ
ロックを構成するようにそのブロック内の全てのビット
ラインを同時に選択するように制御される。メモリセル
の消去は両ビットラインのどちらか一方の不純物拡散層
に浮遊ゲートから電子が引き抜かれることにより行なわ
れるものであり、かつブロック選択トランジスタで選択
されたブロック内で１個のビットラインに隣接するｍ個
を最小単位とするｍ×ｊ（正の整数で、ｊ＜ｎ）個のメ
モリセル単位で行なわれる。ブロック選択トランジスタ
により分割された消去用ビットラインに隣接するｍ個の
メモリセルを最小単位として消去できるため、数バイト
単位の消去が可能なフラッシュメモリを提供できる。According to the present invention, a source bit line of an impurity diffusion layer for supplying a voltage to a source of a memory cell on a semiconductor substrate and a drain bit line of an impurity diffusion layer for supplying a voltage to a drain are alternately arranged in parallel. A non-volatile memory including a memory matrix in which memory cells having floating gates arranged on a semiconductor substrate between adjacent source bit lines and drain bit lines and separated by a memory cell via a tunnel oxide film are arranged in a matrix It is a semiconductor storage device. Then, both bit lines are divided into m (positive integer) memory cells in the bit line direction, and each divided bit line is connected to a metal bit line via a block selection transistor, and The supply of the voltage to the line is performed through a block selection transistor. The block selection transistor is controlled so as to simultaneously select all bit lines in the block so that m × n (positive even number) memory cells constitute one block. Erasing of the memory cell is performed by extracting electrons from the floating gate to one of the impurity diffusion layers of both bit lines, and adjacent to one bit line in the block selected by the block selection transistor. Is performed in units of m × j (positive integers, j <n) memory cells in which m is the minimum unit. Since the m memory cells adjacent to the erasing bit line divided by the block selection transistor can be erased as a minimum unit, a flash memory capable of erasing several bytes can be provided.

【００１８】[0018]

【発明の実施の形態】メモリセル構造がソース側とドレ
イン側で異なる非対称構造で、ビットラインに隣接する
２メモリセルがビットラインに対して対称に配置された
ものとし、消去単位を選択トランジスタで選ばれたブロ
ック内でビットラインに隣接する２ｍ個を最小単位とす
るｍ×ｋ(正の偶数で、ｋ＜ｎ)個のメモリセル単位とす
ることができる。このように構成することにより、消去
時に印加するビットライン電圧によるディスターブ現象
が生じない。また、メモリセル構造をソースとドレイン
で非対称とすることにより、書き込み時に生じるディス
ターブ現象を抑制できる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS It is assumed that two memory cells adjacent to a bit line are arranged symmetrically with respect to the bit line in an asymmetric structure in which a memory cell structure is different on a source side and a drain side, and an erasing unit is a selection transistor. In the selected block, the memory unit may be m × k (positive even number, k <n) memory cell units having a minimum unit of 2m adjacent to the bit line. With this configuration, the disturb phenomenon due to the bit line voltage applied at the time of erasing does not occur. In addition, by making the memory cell structure asymmetric between the source and the drain, it is possible to suppress the disturb phenomenon that occurs at the time of writing.

【００１９】ここで書込み時に生じるディスターブ現象
を説明する。上記構造の場合、書込み時にもビットライ
ンを挟んだ２個のメモリセルが選択されるため、この内
の非選択セルへの書込みを防止するためソースとドレイ
ンを同電位にする必要がある。この場合、非選択セルの
更に隣のビットの非選択セルには選択セルの電圧設定と
逆の電圧がソースとドレインに印加される。メモリセル
のソースとドレイン構造を非対称とすることにより、こ
の隣のビットの非選択セルの書込みを防止することがで
きる消去の一方法として、制御ゲートには電圧を印加せ
ず、浮遊ゲートから電子を引き抜くビットラインに正電
圧を印加して行なうことができる。この方法によれば、
消去しない他のメモリセルへの消去ディスターブが発生
しない。Here, the disturb phenomenon occurring at the time of writing will be described. In the case of the above structure, two memory cells sandwiching the bit line are also selected at the time of writing. Therefore, it is necessary to set the source and the drain to the same potential in order to prevent writing to non-selected cells among them. In this case, a voltage opposite to the voltage setting of the selected cell is applied to the source and the drain of the non-selected cell of the bit next to the non-selected cell. By making the source and drain structures of the memory cell asymmetric, it is possible to prevent the writing of the non-selected cell of the next bit. One method of erasing is to apply a voltage from the floating gate to the floating gate without applying voltage to the control gate. By applying a positive voltage to the bit line from which the data is extracted. According to this method,
No erase disturbance occurs in other memory cells that are not erased.

【００２０】ブロック選択トランジスタで選択されるブ
ロックのｍ×ｎ個のメモリセルを一括消去する一括消去
メモリ領域と、ブロック選択トランジスタで選択される
ブロックでビットライン単位でメモリセルを消去する一
部消去メモリ領域とを同一シリコン基板上に備えること
ができる。その際、一括消去メモリ領域では制御ゲート
に負電圧が印加され、浮遊ゲートから電子を引き抜くビ
ットラインに正電圧が印加されるように消去動作を制御
し、一部消去メモリ領域では制御ゲートには電圧が印加
されず、浮遊ゲートから電子を引き抜くビットラインに
正電圧が印加されるように消去動作を制御することがで
きる。A batch erase memory area for simultaneously erasing m × n memory cells of a block selected by the block select transistor, and a partial erase for erasing memory cells on a bit line basis in the block selected by the block select transistor The memory area can be provided on the same silicon substrate. At this time, the erase operation is controlled so that a negative voltage is applied to the control gate in the batch erase memory area and a positive voltage is applied to the bit line that extracts electrons from the floating gate. The erase operation can be controlled so that no voltage is applied and a positive voltage is applied to the bit line that extracts electrons from the floating gate.

【００２１】制御ゲートに負電圧を印加、浮遊ゲートか
ら電子を引き抜くビットラインに正電圧を印加してメモ
リセルブロックを一括消去するメモリ領域では、書換え
の繰り返し信頼性(エンデュランス特性)が優れている。
そのような一括消去メモリ領域と、数バイト単位の消去
が可能な一部消去メモリ領域を持つことにより、繰り返
し書換えが行われる大量のデータと書換えの少ない少量
のデータを効率よく書き換えできる。具体的には、繰り
返し書換えが行われる大量のデータとは画像や音声等に
関連するデータであり、書換えの少ない少量のデータと
は電話番号や名前等の文字からなるデータを意味する。In the memory area where a negative voltage is applied to the control gate and a positive voltage is applied to the bit line for extracting electrons from the floating gate, and the memory cell block is collectively erased by applying a positive voltage, the repetition rewriting reliability (endurance characteristic) is excellent. .
By having such a collectively erased memory area and a partially erased memory area capable of erasing data in units of several bytes, it is possible to efficiently rewrite a large amount of data that is repeatedly rewritten and a small amount of data that is rarely rewritten. Specifically, a large amount of data that is repeatedly rewritten is data related to an image, a sound, or the like, and a small amount of data that is hardly rewritten means data including characters such as a telephone number and a name.

【００２２】また、小単位で消去を行うメモリ領域のビ
ットラインに提供する正電圧は、ブロックを一括消去す
るメモリ領域のビットラインに提供する正電圧より大き
な電圧を要するが、消去単位が小さく電荷供給量が少な
くてよいため、正電圧用の昇圧回路は小さく、面積増大
はあまりない。The positive voltage applied to the bit line in the memory area where erasing is performed in small units requires a higher voltage than the positive voltage applied to the bit line in the memory area where the blocks are erased collectively. Since the supply amount may be small, the booster circuit for the positive voltage is small, and there is not much increase in area.

【００２３】小単位で消去を行うメモリ領域の消去方法
として、制御ゲートに負電圧を印加し、浮遊ゲートから
電子を引き抜くビットラインに正電圧を印加するように
することもできる。その場合、制御ゲート電圧は、消去
を行う選択メモリセルの制御ゲートと電気的に接続され
た制御ゲートを有する消去を行わない非選択メモリセル
においてトンネル酸化膜の電界強度が、浮遊ゲートに電
荷が存在しない状態で５ＭＶ／ｃｍ以下となるように設
定されることが好ましい。As a method of erasing a memory region where erasing is performed in small units, a negative voltage may be applied to the control gate, and a positive voltage may be applied to the bit line that extracts electrons from the floating gate. In that case, the control gate voltage is such that the electric field strength of the tunnel oxide film in a non-erasing non-selected memory cell having a control gate electrically connected to the control gate of the selected memory cell to be erased has an electric charge in the floating gate. It is preferable that the pressure is set to 5 MV / cm or less in a state in which no MV / cm is present.

【００２４】小単位で消去を行うメモリ領域の消去方法
を、制御ゲートに負電圧を印加、浮遊ゲートから電子を
引き抜くビットラインに正電圧を印加する方法で行う
と、エンデュランス特性に優れた数バイト単位で消去で
きる不揮発性半導体メモリが得られる。また、消去を行
わない非選択メモリセルにおけるトンネル酸化膜の電界
強度が、浮遊ゲートに電荷が存在しない状態で５ＭＶ／
ｃｍ以下となるように制御ゲート電圧を設定することに
より、消去ディスターブを最小限に抑えられる。When a method of erasing a memory area to be erased in small units is performed by applying a negative voltage to the control gate and applying a positive voltage to the bit line for extracting electrons from the floating gate, several bytes having excellent endurance characteristics can be obtained. A nonvolatile semiconductor memory that can be erased in units is obtained. Further, the electric field strength of the tunnel oxide film in the non-selected memory cell where erasing is not performed is 5 MV / in a state where no charge exists in the floating gate.
By setting the control gate voltage to be equal to or less than cm, erase disturbance can be minimized.

【００２５】前記ブロック選択トランジスタで選択され
るブロックでビットライン単位でメモリセルを消去する
一部消去メモリ領域と、電気的に接続された制御ゲート
を共有する全てのメモリセルを一括消去する一括消去メ
モリ領域とを同一シリコン基板上に備え、両不揮発性半
導体メモリの消去方法を等しくすることができる。その
消去方法として、両メモリ領域で制御ゲートに負電圧を
印加し、浮遊ゲートから電子を引き抜くビットラインに
正電圧を印加する。そして、制御ゲート電圧として消去
を行う選択メモリセルの制御ゲートと電気的に接続され
た制御ゲートを有する消去を行わない非選択メモリセル
においてトンネル酸化膜の電界強度が、浮遊ゲートに電
荷が存在しない状態で５ＭＶ／ｃｍ以下となるように設
定するのが好ましい。一括消去メモリ領域と数バイト単
位の一部消去メモリ領域の消去方法を同じにすることに
より、同じ昇圧回路を使用できる。In the block selected by the block selection transistor, a partially erased memory area for erasing memory cells in bit line units and a batch erasing for all memory cells sharing a control gate electrically connected are collectively erased. By providing the memory area on the same silicon substrate, the erasing method of both nonvolatile semiconductor memories can be equalized. As an erasing method, a negative voltage is applied to the control gates in both memory regions, and a positive voltage is applied to the bit line that extracts electrons from the floating gate. The electric field strength of the tunnel oxide film in the non-erasing non-selected memory cell having the control gate electrically connected to the control gate of the selected memory cell performing the erasing as the control gate voltage indicates that the floating gate has no charge. It is preferably set to be 5 MV / cm or less in the state. By using the same erasing method for the batch erasing memory area and the partially erasing memory area in units of several bytes, the same booster circuit can be used.

【００２６】また、ブロック選択トランジスタで選択さ
れるブロックでビットライン単位でメモリセルを消去す
る一部消去メモリ領域と、電気的に接続された制御ゲー
トを共有する全てのメモリセルを一括消去する一括消去
メモリ領域と、を同一シリコン基板上に備え、消去時に
は、両メモリ領域で制御ゲートに負電圧を印加し、浮遊
ゲートから電子を引き抜くビットラインに正電圧を印加
し、そのときの制御ゲート電圧として、消去を行う選択
メモリセルの制御ゲートと電気的に接続された制御ゲー
トを有する消去を行わない非選択メモリセルにおいてト
ンネル酸化膜の電界強度が、浮遊ゲートに電荷が存在し
ない状態で５ＭＶ／ｃｍ以下となるように設定し、さら
に、一部消去メモリ領域のビットラインに印加される電
圧の方が、一括消去メモリ領域のビットラインに印加さ
れる電圧よりも大きく設定することもできる。A partially erased memory area for erasing memory cells in units of bit lines in a block selected by a block selection transistor and a batch for erasing all memory cells sharing an electrically connected control gate. The erase memory area is provided on the same silicon substrate. At the time of erasure, a negative voltage is applied to the control gates in both memory areas, and a positive voltage is applied to the bit line that extracts electrons from the floating gate. In an unerased non-selected memory cell having a control gate electrically connected to the control gate of the selected memory cell to be erased, the electric field strength of the tunnel oxide film becomes 5 MV / in a state where no charge exists in the floating gate. cm or less, and the voltage applied to the bit lines in the partially erased memory area is It may be set larger than the voltage applied to the bit lines of the memory area.

【００２７】このように、小単位で消去を行うメモリ領
域の消去時におけるビットライン電圧を高くすることに
より、小単位の書き換え速度を速くできる。さらにま
た、消去時に、制御ゲートに負電圧を印加し、浮遊ゲー
トから電子を引き抜くビットラインに正電圧を印加し、
そのときの制御ゲート電圧として、消去を行う選択メモ
リセルの制御ゲートと電気的に接続された制御ゲートを
有する消去を行わない非選択メモリセルにおいてトンネ
ル酸化膜の電界強度が、浮遊ゲートに電荷が存在しない
状態で５ＭＶ／ｃｍ以下となるように設定した記憶装置
において、電気的に接続された制御ゲートを共有するメ
モリ領域の消去回数を計数する計数手段をさらに備え、
電気的に接続された制御ゲートを共有する全メモリセル
の中で、書き換えの積算回数が５００回以上の一定回数
を越えた場合に、電気的に接続された制御ゲートを共有
する全メモリセルのデータが再書込みされるようにする
こともできる。As described above, by increasing the bit line voltage at the time of erasing the memory area to be erased in small units, the rewriting speed in small units can be increased. Furthermore, at the time of erasing, a negative voltage is applied to the control gate, and a positive voltage is applied to the bit line for extracting electrons from the floating gate,
As the control gate voltage at that time, the electric field strength of the tunnel oxide film in the non-erased non-selected memory cell having the control gate electrically connected to the control gate of the selected memory cell to be erased, and the electric charge in the floating gate In a storage device set to be 5 MV / cm or less in the absence of the memory device, the storage device further includes a counting means for counting the number of erasures of the memory region sharing the control gate electrically connected,
Among all the memory cells sharing the electrically connected control gate, when the total number of rewriting exceeds a certain number of 500 or more, all the memory cells sharing the electrically connected control gate are rewritten. The data may be rewritten.

【００２８】電気的に接続された制御ゲートを共有する
全メモリセルの中で、書き換えの積算回数が５００回以
上の一定回数を越えた場合に、電気的に接続された制御
ゲートを共有する全メモリセルのデータを再書込みする
ことにより、消去時のゲートディスターブにより変動し
たしきい値をもとに戻すことができる。これにより、数
バイト単位の一部消去メモリ領域の信頼性を一括消去メ
モリ領域と同等にすることができる。そして、電気的に
接続された制御ゲートを共有するメモリ領域の消去回数
を計数する機能をもたせることにより、書込みデータの
内容によらずゲートディスターブによるデータの誤りが
発生する前に、制御ゲートを共有するメモリ領域のデー
タを再書き込みすることができる。In all the memory cells sharing the electrically connected control gate, if the total number of rewriting exceeds a certain number of 500 or more, all the memory cells sharing the electrically connected control gate are used. By rewriting the data in the memory cell, the threshold value fluctuated by the gate disturb at the time of erasing can be returned to the original value. Thereby, the reliability of the partially erased memory area in units of several bytes can be made equal to that of the batch erased memory area. By providing a function of counting the number of erasures of the memory region sharing the control gate electrically connected, the control gate can be shared before a data error due to gate disturb occurs regardless of the content of the write data. Data in the memory area to be rewritten.

【００２９】本発明は、メモリセル構造がソース／ドレ
イン間のチャネルをメモリの記憶状態に関わらずオン／
オフできる選択ゲートを有するスプリットゲート構造で
あり、かつ書込み後のしきい値電圧が正で消去後のしき
い値電圧が負となるようにしきい値電圧が設定されてい
る記憶装置に適用することができる。According to the present invention, the memory cell structure turns on / off the channel between the source and the drain regardless of the storage state of the memory.
The present invention is applied to a storage device having a split gate structure having a select gate that can be turned off and having a threshold voltage set so that a threshold voltage after writing is positive and a threshold voltage after erasing is negative. Can be.

【００３０】スプリットゲート構造の不揮発性半導体メ
モリでは、書込み後のしきい値電圧が正で消去後のしき
い値電圧が負の値となるようにしきい値電圧を設定する
ことができる。その場合、消去時にしきい値電圧を正か
ら負に持っていくため、消去時間が長くなり、消去ビッ
トラインに流れる電流も増大する。従って、従来のよう
に数バイトのデータ変更を行う場合でも一括消去する方
法では大電流が流れてしまい、かつ消去時のベリファイ
に時間がかかる問題があったが、本発明では数バイト毎
の消去を行うので、そのような問題は生じない。In the nonvolatile semiconductor memory having the split gate structure, the threshold voltage can be set such that the threshold voltage after writing is positive and the threshold voltage after erasing is negative. In this case, the threshold voltage is changed from positive to negative at the time of erasing, so that the erasing time becomes longer and the current flowing through the erasing bit line also increases. Therefore, even if data of several bytes are changed as in the prior art, a large current flows in the batch erasing method, and a long time is required for verification at the time of erasing. Therefore, such a problem does not occur.

【００３１】本発明をスプリットゲート構造の不揮発性
半導体記憶装置に適用した場合、消去用ビットラインに
隣接する２ｍ個のメモリセルの制御ゲートが電気的に接
続された制御ゲート対を形成し、かつ複数の制御ゲート
対が電気的に接続されているように構成することができ
る。これにより、制御ゲート数が少なくなり、制御ゲー
トを選択するデコーダー回路の面積を小さくできる。When the present invention is applied to a nonvolatile semiconductor memory device having a split gate structure, control gate pairs of 2m memory cells adjacent to an erase bit line are electrically connected to form a control gate pair, and A plurality of control gate pairs can be configured to be electrically connected. As a result, the number of control gates is reduced, and the area of the decoder circuit for selecting the control gate can be reduced.

【００３２】本発明をスプリットゲート構造の不揮発性
半導体記憶装置に適用した場合に、消去用のドレインビ
ットライン、制御ゲート及び選択ゲートに正電圧が印加
されて浮遊ゲートに電子が注入されることにより書込み
が行なわれ、書込みが行われるメモリセルの制御ゲート
と電気的に接続された制御ゲートを有するメモリセル
で、書込みが行われるメモリセルのドレインビットライ
ンと電気的に接続されていないドレインビットラインと
ソースビットラインに、書込み時のドレイン電圧よりも
小さな電圧が印加されるようにすることができる。これ
により、書込み時のゲートディスターブを抑制できる。When the present invention is applied to a nonvolatile semiconductor memory device having a split gate structure, a positive voltage is applied to a drain bit line for erasing, a control gate, and a select gate to inject electrons into a floating gate. A memory cell to which writing is performed and having a control gate electrically connected to a control gate of a memory cell to which writing is performed, wherein the drain bit line is not electrically connected to the drain bit line of the memory cell to which writing is performed And a source bit line, a voltage lower than the drain voltage at the time of writing can be applied. Thereby, gate disturbance at the time of writing can be suppressed.

【００３３】また、本発明をスプリットゲート構造の不
揮発性半導体記憶装置に適用した場合に、書込みが行わ
れるメモリセルのドレインビットラインと電気的に接続
されていないドレインビットラインとソースラインに印
加する電圧を、不揮発性半導体メモリチップ外から供給
される電源電圧を使用することができる。これにより、
書込み時のゲートディスターブを抑制するための電圧を
電源電圧としているため、昇圧回路が不要となる。When the present invention is applied to a nonvolatile semiconductor memory device having a split gate structure, a voltage is applied to a drain bit line and a source line which are not electrically connected to a drain bit line of a memory cell to be written. As the voltage, a power supply voltage supplied from outside the nonvolatile semiconductor memory chip can be used. This allows
Since the voltage for suppressing gate disturb during writing is used as the power supply voltage, a booster circuit is not required.

【００３４】[0034]

【実施例】以下、本発明の実施例を説明する。まず、メ
モリセルアレイについて説明する。図８は、本発明を仮
想接地方式のスタックゲート型フラッシュメモリに適用
した一実施例のメモリアレイの一ブロックを表す回路図
である。ｍ×ｎ(ｍ，ｎは正の整数、例えば３２×１０
２４)個の浮遊ゲート２２がそれぞれ絶縁されて半導体
基板上にトンネル酸化膜を介してマトリクス状に配置さ
れ、各浮遊ゲート２２上には絶縁膜を介して制御ゲート
２４が形成されており、浮遊ゲート２２、制御ゲート２
４からなるｍ×ｎ個の例えばＮチャネル型ＭＯＳトラン
ジスタからなるメモリセルＣ１２〜Ｃｍｎがマトリクス
状に配置されている。横方向に並ぶ制御ゲート２４は共
通の制御ゲートライン(ワードライン)ＣＧ１〜ＣＧｍに
それぞれ接続され、さらにデコーダ回路(図示略)に接続
されている。縦方向に並ぶメモリセルＣに共通でブロッ
クごとに分割された帯状の拡散層からなるソースビット
ラインＳＢＬ１２〜ＳＢＬ(ｎ−１)ｎ、ドレインビット
ラインＤＢＬ０１〜ＤＢＬｎ(ｎ＋１)が浮遊ゲート２２
下の半導体基板のチャネル領域を挾んで交互に形成さ
れ、隣合うメモリセルＣで共通となっている。ソースビ
ットラインＳＢＬ、ドレインビットラインＤＢＬは例え
ばＮチャネル型ＭＯＳトランジスタからなるブロック選
択トランジスタを介してメタルビットライン(図示略)に
接続されており、それぞれのメタルビットラインを介し
てデコーダ回路(図示略)により選択されるようになって
いる。ＢＳｊ１、ＢＳｊ２はそれぞれビットラインの一
端と他端のブロック選択トランジスタのゲート電極に印
加されるブロック選択信号である。Embodiments of the present invention will be described below. First, the memory cell array will be described. FIG. 8 is a circuit diagram showing one block of a memory array according to an embodiment in which the present invention is applied to a stack gate type flash memory of a virtual ground system. m × n (m and n are positive integers, for example, 32 × 10
24) floating gates 22 are insulated and arranged in a matrix on a semiconductor substrate via a tunnel oxide film, and a control gate 24 is formed on each floating gate 22 via an insulating film. Gate 22, control gate 2
The memory cells C12 to Cmn, each of which is composed of m.times.n four N-channel MOS transistors, for example, are arranged in a matrix. The control gates 24 arranged in the horizontal direction are connected to common control gate lines (word lines) CG1 to CGm, respectively, and further connected to a decoder circuit (not shown). The source bit lines SBL12 to SBL (n-1) n and the drain bit lines DBL01 to DBLn (n + 1), which are formed of band-shaped diffusion layers and divided into blocks in common to the memory cells C arranged in the vertical direction, are floating gates 22.
It is formed alternately with the channel region of the lower semiconductor substrate sandwiched therebetween, and is common to adjacent memory cells C. The source bit line SBL and the drain bit line DBL are connected to a metal bit line (not shown) via a block selection transistor formed of, for example, an N-channel MOS transistor, and a decoder circuit (not shown) is provided via each metal bit line. ). BSj1 and BSj2 are block select signals applied to the gate electrodes of the block select transistors at one end and the other end of the bit line, respectively.

【００３５】図９は、本発明をスプリットゲート型フラ
ッシュメモリに適用した実施例のメモリアレイの２つの
ブロックを表す回路図である。浮遊ゲート３２、制御ゲ
ート３４、及び選択ゲート３７を有するスプリットゲー
ト型のｍ×ｎ(例えば３２×１０２４)個の例えばＮチャ
ネル型ＭＯＳトランジスタからなるメモリセルＣ１１〜
Ｃｍｎが、メモリブロック内ではソースビットラインＳ
ＢＬ０１〜ＳＢＬｎ(ｎ＋１)及びドレインビットライン
ＤＢＬ１２〜ＤＢＬ(ｎ−１)ｎによって複数個が並列に
接続され、またそれぞれのソース及びドレインを共有す
る形でマトリクス状にメモリアレイを形成している。ソ
ースビットラインＳＢＬ及びドレインビットラインＤＢ
Ｌは、各メモリブロックで独立して形成されている。ソ
ースビットラインＳＢＬ及びドレインビットラインＤＢ
Ｌは、例えばＮチャネル型ＭＯＳトランジスタからなる
ブロック選択トランジスタを介してメタルビットライン
(図示略)に接続されており、それぞれのメタルビットラ
インを介してデコーダ回路(図示略)により選択されるよ
うになっている。ＢＳｊ，ＢＳｊ＋１はそれぞれビット
ラインの一端と他端のブロック選択トランジスタのゲー
ト電極に印加されるブロック選択信号である。ビットラ
イン方向に並ぶメモリセルの制御ゲート１２はビットラ
イン方向に並ぶ複数のブロックで共通の制御ゲートライ
ンＣＧ１〜ＣＧｎにそれぞれ接続されており、さらにド
レインビットラインＤＢＬを共有するメモリセルＣに接
続された２本の制御ゲートラインＣＧは１本の制御ゲー
トラインＣＧ１２〜ＣＧ(ｎ−１)ｎにまとめられてい
る。ビットラインと垂直方向に並ぶメモリセルＣの選択
ゲート３６は、ワードラインとなる、ブロックごとに分
割された共通の選択ゲートラインＳＧ１〜ｍにそれぞれ
接続され、さらにデコーダ回路(図示略)に接続されてい
る。このような構成では、読出速度向上のために形成さ
れる複数のソースビットラインＳＢＬ用の選択トランジ
スタの間の領域にドレインビットラインＤＢＬ用の選択
トランジスタを形成するので、メモリセル面積の増大は
ない。FIG. 9 is a circuit diagram showing two blocks of a memory array according to an embodiment in which the present invention is applied to a split gate type flash memory. Memory cells C11 to Mxn (for example, 32 × 1024), for example, N-channel MOS transistors each having a floating gate 32, a control gate 34, and a select gate 37, each of which is a split gate type
Cmn is the source bit line S in the memory block.
A plurality of memory arrays are formed in a matrix with BL01 to SBLn (n + 1) and drain bit lines DBL12 to DBL (n-1) n being connected in parallel and sharing their source and drain. Source bit line SBL and drain bit line DB
L is independently formed in each memory block. Source bit line SBL and drain bit line DB
L is a metal bit line via a block selection transistor composed of, for example, an N-channel MOS transistor.
(Not shown), and are selected by a decoder circuit (not shown) via respective metal bit lines. BSj and BSj + 1 are block select signals applied to the gate electrodes of the block select transistors at one end and the other end of the bit line, respectively. The control gates 12 of the memory cells arranged in the bit line direction are connected to common control gate lines CG1 to CGn in a plurality of blocks arranged in the bit line direction, and further connected to the memory cells C sharing the drain bit line DBL. The two control gate lines CG are combined into one control gate line CG12 to CG (n-1) n. The select gates 36 of the memory cells C arranged in the vertical direction with respect to the bit lines are connected to common select gate lines SG1 to SG divided into blocks each serving as a word line, and further connected to a decoder circuit (not shown). ing. In such a configuration, since the selection transistor for the drain bit line DBL is formed in the region between the plurality of selection transistors for the source bit line SBL formed for improving the reading speed, the memory cell area does not increase. .

【００３６】また、図８及び図９の実施例のようにソー
スビットラインＳＢＬ及びドレインビットラインＤＢＬ
を隣合うメモリセルで共有している方が面積縮小の観点
から好ましいが、各ビットラインを隣合うメモリセルで
共有している必要はなく、ビットラインを独立に所有し
ていてもよい。As shown in FIGS. 8 and 9, the source bit line SBL and the drain bit line DBL are used.
Is preferably shared by adjacent memory cells from the viewpoint of area reduction, but it is not necessary that each bit line be shared by adjacent memory cells, and bit lines may be independently owned.

【００３７】図１０は、本発明をスプリットゲート型フ
ラッシュメモリに適用した他の実施例のメモリアレイの
１つのブロックを表す回路図である。図９と同じ部分に
は同じ符号を付す。制御ゲートラインがブロックごとに
分割して形成されており、各メモリセルＣの制御ゲート
３４はブロック内で共通の制御ゲートラインＣＧｊに接
続されている。FIG. 10 is a circuit diagram showing one block of a memory array according to another embodiment in which the present invention is applied to a split gate type flash memory. The same parts as those in FIG. 9 are denoted by the same reference numerals. The control gate line is divided for each block, and the control gate 34 of each memory cell C is connected to a common control gate line CGj in the block.

【００３８】図１１は、本発明をスプリットゲート型フ
ラッシュメモリに適用したさらに他の実施例のメモリア
レイの１つのブロックを表す回路図である。図１０と同
じ部分には同じ符号を付す。ブロックを選択するブロッ
ク選択トランジスタがビットラインにつき１つずつ形成
されており、ドレインビットラインＤＢＬにはブロック
選択信号ＢＳｊ１により動作するブロック選択トランジ
スタ、ソースビットラインＳＢＬにはブロック選択信号
ＢＳｊ２がにより動作するブロック選択トランジスタ接
続されている。また、ブロック内にはｋ×ｎ個のメモリ
セルＣ１１〜Ｃｋｎ(ｋ＝ｍ／２(正の整数))がマトリク
ス状に配置されている。図１０及び図１１の実施例でも
図９の実施例と同様にしてビットライン単位の消去を行
なうことができる。FIG. 11 is a circuit diagram showing one block of a memory array according to still another embodiment in which the present invention is applied to a split gate type flash memory. The same parts as those in FIG. 10 are denoted by the same reference numerals. One block selection transistor for selecting a block is formed for each bit line. A block selection transistor operated by a block selection signal BSj1 on a drain bit line DBL, and a block selection signal BSj2 on a source bit line SBL. Block select transistor is connected. In the block, k × n memory cells C11 to Ckn (k = m / 2 (positive integer)) are arranged in a matrix. In the embodiment of FIGS. 10 and 11, erasing can be performed in bit line units in the same manner as in the embodiment of FIG.

【００３９】（第１の消去方法）第１の消去方法とし
て、ビットライン単位の消去を可能とするため、ビット
ラインにのみ正電圧を印加する方法を採用する。図８の
メモリアレイに適用した場合を説明する。ブロック選択
トランジスタをオンさせ、各ビットラインに電圧を供給
できる状態にする。例えばソースビットラインＳＢＬ１
２に隣接するメモリセルのみ消去を行なう場合、デコー
ダ回路によりソースビットラインＳＢＬ１２にのみ例え
ば１１Ｖの正電圧を印加すると、メモリセルＣ１１〜Ｃ
ｍ１とＣ１２〜Ｃｍ２までの２ｍ個のメモリセルが消去
される。ｍは１６ビット〜３２ビット程度に小分割でき
るため、最小消去単位は４バイト〜８バイト(１バイト
＝８ビット)が可能となる。このとき、各メモリセルＣ
の制御ゲート２４には電圧を印加しないので、選択した
ビットラインに接続されていないメモリセルのゲートデ
ィスターブ現象は発生しない。また選択したビットライ
ンに隣接する２ｍ個のメモリセルを全て消去するので、
ビットラインに印加する正電圧によるディスターブ現象
も生じない。(First Erasing Method) As a first erasing method, a method of applying a positive voltage only to the bit lines is adopted in order to enable erasing in bit line units. A case where the present invention is applied to the memory array of FIG. 8 will be described. The block selection transistor is turned on, so that a voltage can be supplied to each bit line. For example, the source bit line SBL1
When erasing is performed only on the memory cell adjacent to the memory cell C2, a positive voltage of, for example, 11 V is applied only to the source bit line SBL12 by the decoder circuit.
m1 and 2m memory cells C12 to Cm2 are erased. Since m can be subdivided into about 16 bits to 32 bits, the minimum erasure unit can be 4 bytes to 8 bytes (1 byte = 8 bits). At this time, each memory cell C
Since no voltage is applied to the control gate 24, the gate disturb phenomenon does not occur in the memory cells not connected to the selected bit line. Also, since all 2m memory cells adjacent to the selected bit line are erased,
The disturb phenomenon due to the positive voltage applied to the bit line does not occur.

【００４０】次に図９のメモリアレイに適用した場合を
説明する。消去するメモリセルＣの隣接するドレインビ
ットラインＤＢＬにのみ正電圧を印加してビットライン
単位の消去を行なう。例えばブロックｊのドレインビッ
トラインＤＢＬ１２に隣接するメモリセルＣ１１〜Ｃｍ
１，Ｃ１２〜Ｃｍ２を消去する場合、ブロック選択トラ
ンジスタをオンさせ、各ビットラインに電圧を供給でき
る状態にする。デコーダ回路によりドレインビットライ
ンＤＢＬ１２を選択して消去可能な例えば１１Ｖの正電
圧を印加すると、ブロックｊのメモリセルＣ１１〜Ｃｍ
１、Ｃ１２〜Ｃｍ２の２ｍ個のメモリセルが消去され
る。このとき、図８の実施例と同様に各メモリセルの制
御ゲート３４には電圧を印加しないので、選択したビッ
トラインに接続されていないメモリセルのゲートディス
ターブ現象は発生しない。また選択したビットラインに
隣接する２ｍ個のメモリセルを全て消去するので、ビッ
トラインに印加する正電圧によるディスターブ現象も生
じない。Next, a case where the present invention is applied to the memory array of FIG. 9 will be described. A positive voltage is applied only to the drain bit line DBL adjacent to the memory cell C to be erased to perform erasing in bit line units. For example, memory cells C11 to Cm adjacent to the drain bit line DBL12 of the block j
When erasing 1, C12 to Cm2, the block selection transistor is turned on, and a state in which a voltage can be supplied to each bit line is set. When the decoder circuit selects the drain bit line DBL12 and applies an erasable positive voltage of, for example, 11 V, the memory cells C11 to Cm of the block j are applied.
1, 2m memory cells C12 to Cm2 are erased. At this time, since no voltage is applied to the control gate 34 of each memory cell as in the embodiment of FIG. 8, the gate disturb phenomenon does not occur in the memory cells not connected to the selected bit line. Further, since all the 2m memory cells adjacent to the selected bit line are erased, the disturb phenomenon due to the positive voltage applied to the bit line does not occur.

【００４１】図８及び図９の実施例で説明した消去方法
のように、浮遊ゲートから電子を引き抜くメモリセルの
隣接する一方のビットラインにのみ正電圧を印加して消
去を行なう方法は従来から知られているが、拡散層から
なるビットラインに高電圧を印加するため、バンド間ト
ンネル電流が大きくて一括消去できる最大メモリ容量が
小さいこと、及びバンド間トンネル電流起因のメモリ特
性劣化が問題となるため、近年のメモリ容量増大と共に
使われなくなってきている。しかし、本発明のように数
バイト単位の消去には有効であり、また、例えば電話番
号や名前等の書換え回数の少ない用途のメモリに使う場
合には千回程度の書換え信頼性があれば十分なため、メ
モリ特性の劣化が問題となることはない。As in the erasing method described in the embodiment of FIGS. 8 and 9, a method of erasing by applying a positive voltage to only one bit line adjacent to a memory cell from which electrons are extracted from the floating gate is conventionally used. It is known that, since a high voltage is applied to a bit line formed of a diffusion layer, the inter-band tunnel current is large, the maximum memory capacity that can be erased at a time is small, and the memory characteristics deteriorate due to the inter-band tunnel current. Therefore, the memory has not been used with the recent increase in memory capacity. However, the present invention is effective for erasing data in units of several bytes as in the present invention, and when it is used for a memory for which the number of times of rewriting such as a telephone number or a name is small, a rewriting reliability of about 1,000 times is sufficient. Therefore, deterioration of memory characteristics does not pose a problem.

【００４２】尚、数バイト単位の消去ができる一部消去
メモリ領域以外に、ブロック単位で制御ゲートに負電圧
を印加し、電子を引き抜くビットラインに正電圧を印加
する一括消去メモリ領域を設けることによって、画像や
音声等の大容量データにも適した不揮発性半導体記憶装
置を提供できる。両消去領域はメモリアレイ構成が全く
同じであるため、製品の用途によって、容量の分配を用
意に変更できる。It is to be noted that, in addition to the partially erased memory area in which data can be erased in units of several bytes, a batch erase memory area in which a negative voltage is applied to the control gate in a block unit and a positive voltage is applied to a bit line for extracting electrons is provided. Accordingly, a nonvolatile semiconductor memory device suitable for large-capacity data such as images and sounds can be provided. Since both erase areas have exactly the same memory array configuration, the capacity distribution can be easily changed depending on the use of the product.

【００４３】（第２の消去方法）第２の消去方法とし
て、制御ゲートに負電圧を印加し、電子を引き抜くビッ
トラインに正電圧を印加してビットライン単位の消去を
行なう方法と採用する。従来より消去方法として、電子
を浮遊ゲートから引き抜くビットラインにのみ正電圧を
印加する方法(方法Ａ)、及び制御ゲートに負電圧を印加
し、電子を引き抜くビットラインに正電圧を印加する方
法(方法Ｂ)があった。方法Ａは正電圧のみを印加するた
め、正電圧昇圧回路を用いるだけでよいのに対し、方法
Ｂは正電圧昇圧回路と負電圧昇圧回路を用意する必要が
ある。一方、方法Ａは拡散層からなるビットラインに高
電圧を印加するため、バンド間トンネル電流が大きく、
一括消去できる最大メモリ容量が小さいこと、およびバ
ンド間トンネル電流起因のメモリ特性劣化が問題となっ
ていた。従って、これらの問題を解決するため方法Ｂが
用いられるようになった。尚、方法Ｂは消去だけでな
く、書き込みにも用いられることがある。(Second Erasing Method) As a second erasing method, a method of applying a negative voltage to a control gate and applying a positive voltage to a bit line from which electrons are extracted to perform erasing in bit line units is adopted. Conventionally, as an erasing method, a method of applying a positive voltage only to a bit line that extracts electrons from a floating gate (method A), and a method of applying a negative voltage to a control gate and applying a positive voltage to a bit line that extracts electrons ( There was a method B). Method A applies only a positive voltage, so that only a positive voltage boosting circuit is required, whereas Method B requires the preparation of a positive voltage boosting circuit and a negative voltage boosting circuit. On the other hand, in the method A, a high voltage is applied to the bit line composed of the diffusion layer, so that the interband tunnel current is large,
There has been a problem that the maximum memory capacity that can be collectively erased is small, and that the memory characteristics are degraded due to the interband tunnel current. Therefore, method B has been used to solve these problems. The method B may be used not only for erasing but also for writing.

【００４４】図３に各方法における電圧設定値例を示
す。メモリ構造は、従来から用いられている構造で、Ｐ
型シリコン基板上に形成されたトンネル酸化膜上に浮遊
ゲートを有し、その上に絶縁膜を介して制御ゲートを設
けた構造となっている。消去時に電子を浮遊ゲートから
引き抜く拡散層は、Ｎ型となっている。図３で実線より
上が、トンネル酸化膜厚８(ｎｍ)の場合の消去可能範囲
である。方法Ａでは１１(Ｖ)程度の正電圧が必要で、方
法Ｂでは５(Ｖ)の正電圧と−１０(Ｖ)程度の負電圧が好
ましい。方法Ｂではビットラインに印加する電圧を小さ
くするほどバンド間トンネル電流を抑制できるため、絶
対値の大きな負電圧が用いられていた。FIG. 3 shows examples of voltage setting values in each method. The memory structure is a conventionally used structure,
It has a structure in which a floating gate is provided on a tunnel oxide film formed on a mold silicon substrate, and a control gate is provided thereon via an insulating film. The diffusion layer that extracts electrons from the floating gate during erasing is N-type. In FIG. 3, the area above the solid line is the erasable range when the tunnel oxide film thickness is 8 (nm). In method A, a positive voltage of about 11 (V) is required, and in method B, a positive voltage of 5 (V) and a negative voltage of about -10 (V) are preferable. In the method B, a smaller voltage applied to the bit line can suppress the interband tunnel current, so that a negative voltage having a large absolute value is used.

【００４５】これに対し本発明が第２の消去方法として
採用する方法は、図３中に記号Ｃで示されるように、制
御ゲート電圧−８(Ｖ)以下の電圧、即ち浮遊ゲートとシ
リコン基板間に位置するトンネル酸化膜の電界強度が、
浮遊ゲートに電荷が存在しない状態で５(ＭＶ／ｃｍ)以
下となる制御ゲート電圧条件で消去を行うことを特徴と
する。以下、図９および図１０のスプリットゲート構造
を例に説明する。On the other hand, the method adopted by the present invention as the second erasing method is, as shown by the symbol C in FIG. 3, a voltage equal to or lower than the control gate voltage -8 (V), that is, the floating gate and the silicon substrate. The electric field strength of the tunnel oxide film located between
It is characterized in that erasing is performed under a control gate voltage condition of 5 (MV / cm) or less in a state where no charge exists in the floating gate. Hereinafter, the split gate structure shown in FIGS. 9 and 10 will be described as an example.

【００４６】図９はすでに説明したメモリアレイである
が、米国特許第５２８０４４６号で報告されているメモ
リセルアレイ構成にブロック選択用のトランジスタを加
えたものである。制御ゲートは消去用ビットラインＤＢ
Ｌに隣接する２本の制御ゲートが電気的に接続されてい
る。また図１０はブロック内の制御ゲートを電気的に接
続した場合の例である。FIG. 9 shows the memory array already described, which is obtained by adding a transistor for block selection to the memory cell array configuration reported in US Pat. No. 5,280,446. The control gate is the erase bit line DB
Two control gates adjacent to L are electrically connected. FIG. 10 shows an example in which the control gates in the block are electrically connected.

【００４７】従来の消去方法は、消去時のゲートディス
ターブを避けるために、電気的に接続された制御ゲート
を有するメモリセルは全て同時に消去されていた。とこ
ろが、制御ゲートに負電圧を印加し、電子を引き抜くビ
ットラインに正電圧を印加する方法においても、ゲート
ディスターブの影響が殆どなく、かつ信頼性の高い消去
条件が存在することがわかった。In the conventional erasing method, all memory cells having electrically connected control gates are simultaneously erased in order to avoid gate disturbance during erasing. However, it has been found that even in a method in which a negative voltage is applied to the control gate and a positive voltage is applied to the bit line for extracting electrons, there is almost no influence of gate disturb, and there is a highly reliable erase condition.

【００４８】図４は、制御ゲートに負電圧を印加し、電
子を引き抜くビットラインに正電圧を印加する方法にお
いて、その制御ゲートと共通のワードラインに接続され
る制御ゲートを有し、正電圧が印加されないビットライ
ンに接続された非選択メモリセルのしきい値電圧の変化
（ゲートディスターブ）を制御ゲート電圧をパラメータ
として示したものである。図４に示すように、制御ゲー
ト電圧の絶対値を低下させるとゲートディスターブは大
幅に改善できる。またスプリットゲート構造の場合には
スタックゲート構造と異なり、書込み後のしきい値電圧
が電源電圧以下となっても読出しが可能である。これ
は、スタックゲート構造の場合には書込み／消去のしき
い値電圧設定を電源電圧を境に決めているのに対し、ス
プリットゲート構造の場合には書込み／消去のしきい値
電圧設定を正／負で決めているためである。従って、ス
プリットゲート構造は消去時のゲートディスターブに対
し、影響を受けにくいことがわかる。FIG. 4 shows a method of applying a negative voltage to a control gate and applying a positive voltage to a bit line from which electrons are drawn, the control gate having a control gate connected to a common word line with the control gate, and Of the threshold voltage of a non-selected memory cell connected to a bit line to which no voltage is applied (gate disturb), using a control gate voltage as a parameter. As shown in FIG. 4, when the absolute value of the control gate voltage is reduced, the gate disturbance can be greatly improved. In the case of the split gate structure, unlike the stacked gate structure, reading is possible even if the threshold voltage after writing is lower than the power supply voltage. This is because, in the case of the stack gate structure, the threshold voltage setting for writing / erasing is determined by the power supply voltage, whereas in the case of the split gate structure, the threshold voltage setting for writing / erasing is correct. This is because it is determined as negative. Therefore, it is understood that the split gate structure is hardly affected by the gate disturbance at the time of erasing.

【００４９】以下、この消去方法によるメモリ特性評価
結果を基に説明する。メモリ構造およびメモリアレイ構
成は以下の通りである。 メモリ構造：メモリ構造は米国特許第５２８０４４６号
で報告されているメモリ構造と同じで、Ｐ型基板上に３
層ポリシリコンからなるスプリットゲート構造となって
いる。８(nm)のトンネル酸化膜上に浮遊ゲート電極が形
成され、その上に１３(nm)のポリシリコン間ＯＮＯ膜、
その上に制御ゲート電極が形成されている。ドレイン拡
散層は浮遊ゲート電極に対し自己整合的に、かつ浮遊ゲ
ート電極と重なり領域を有して形成されている。これに
対しソース拡散層は、浮遊ゲート電極に対し、一定間隔
の離れた位置に形成されている。浮遊ゲート電極および
制御ゲート電極の側壁にサイドウォール絶縁膜を介し、
浮遊ゲート電極とソース拡散層の間のシリコン基板上に
ゲート酸化膜を介し、制御ゲート電極上に絶縁膜を介し
て選択ゲート電極が形成されている。Hereinafter, description will be made based on the evaluation results of the memory characteristics by this erasing method. The memory structure and the memory array configuration are as follows. Memory structure: The memory structure is the same as the memory structure reported in US Pat. No. 5,280,446;
It has a split gate structure made of layer polysilicon. A floating gate electrode is formed on a tunnel oxide film of 8 (nm), and an ONO film of 13 (nm) between polysilicon is formed thereon.
A control gate electrode is formed thereon. The drain diffusion layer is formed so as to be self-aligned with the floating gate electrode and to have a region overlapping with the floating gate electrode. On the other hand, the source diffusion layer is formed at a position separated by a certain distance from the floating gate electrode. With a sidewall insulating film on the side walls of the floating gate electrode and the control gate electrode,
A select gate electrode is formed on the silicon substrate between the floating gate electrode and the source diffusion layer via a gate oxide film and on a control gate electrode via an insulating film.

【００５０】メモリアレイ構成：メモリアレイ構成は、
図９および図１０に示した通りで、１ブロックはｍ×ｎ
個のメモリ、例えば３２×１０２４個からなる。ドレイ
ンビットラインＤＢＬとソースビットラインは並列にか
つ交互に配置され、各ビットラインへの電圧供給はブロ
ックセレクトトランジスタＢＳをオンすることにより行
われる。ブロックセレクトトランジスタはメモリと同じ
くＮＭＯＳにより形成されている。選択ゲート電極ＳＧ
はビットラインに対して垂直に配置され、ビットライン
と選択ゲート電極によりメモリセルが選択されるように
なっている。Memory array configuration: The memory array configuration is
As shown in FIGS. 9 and 10, one block is m × n
Memory, for example, 32 × 1024 memories. The drain bit lines DBL and the source bit lines are arranged in parallel and alternately, and the supply of voltage to each bit line is performed by turning on the block select transistor BS. The block select transistor is formed of an NMOS like the memory. Select gate electrode SG
Are arranged perpendicular to the bit line, and the memory cell is selected by the bit line and the select gate electrode.

【００５１】図９の制御ゲートは消去用ビットラインＤ
ＢＬに隣接する２本の制御ゲートが電気的に接続されて
おり、図１０はブロック内の制御ゲートを電気的に接続
した場合の例である。また、図１１はブロックセレクト
トランジスタを１ビット置きに配置した場合で、ｋ＝ｍ
／２(正の整数)である。従って、２ｍ個のセルを消去す
る場合は、２組の制御ゲートを選択する必要がある。The control gate shown in FIG.
Two control gates adjacent to the BL are electrically connected, and FIG. 10 shows an example in which the control gates in the block are electrically connected. FIG. 11 shows a case where block select transistors are arranged every other bit, where k = m.
/ 2 (positive integer). Therefore, when erasing 2m cells, it is necessary to select two sets of control gates.

【００５２】消去方法および消去時のディスターブ抑制
方法：消去は、選択されたドレインビットラインに正電
圧、制御ゲート電極に負電圧を印加することにより浮遊
ゲート電極から電子を引き抜くことにより行う。消去後
のしきい値電圧は、読出し電流を大きくする(約100μ
Ａ)ため−４(Ｖ)程度にすることが好ましい。先ずブロ
ックセレクトトランジスタのＢＳj1およびＢＳj2に９
(Ｖ)の電圧を印加した後、消去を行うドレインビットラ
イン(例えばＤＢＬ12)に６.５(Ｖ)を印加する。このと
き他のドレインビットライン及びソースビットラインＳ
ＢＬはフローティング状態、また選択ゲート電極は０
(Ｖ)とする。これにより、Ｃ11〜Ｃm1とＣ12〜Ｃm2の計
２ｍ個のメモリセル(６４ビット＝８バイト)が消去でき
る。Erasing Method and Disturb Suppression Method during Erasing: Erasing is performed by applying a positive voltage to the selected drain bit line and applying a negative voltage to the control gate electrode to extract electrons from the floating gate electrode. The threshold voltage after erasing increases the read current (approx.
For A), it is preferable to be about -4 (V). First, 9 is set to BSj1 and BSj2 of the block select transistors.
After applying the voltage of (V), 6.5 (V) is applied to the drain bit line (for example, DBL12) to be erased. At this time, the other drain bit line and source bit line S
BL is in a floating state, and the select gate electrode is 0.
(V). As a result, a total of 2 m memory cells (64 bits = 8 bytes) of C11 to Cm1 and C12 to Cm2 can be erased.

【００５３】図５はドレイン電圧６.５(Ｖ)で消去を行
った場合の消去特性の制御ゲート電圧Ｖcg依存である。
従来の一括消去のように制御ゲート電圧の絶対値が大き
な例としてＶcg＝−１０(Ｖ)、本発明における制御ゲー
ト電圧例としてＶcg＝−７(Ｖ)を比較する。消去後のし
きい値電圧をＶth＝−４(Ｖ)にするための消去時間は、
Ｖcg＝−１０(Ｖ)では０.７(ｍｓ)，Ｖcg＝−７(Ｖ)で
は１００(ｍｓ)となっている。ここで消去ばらつきによ
るしきい値電圧のベリファイが必要となるため、実際の
消去時間は約１０倍のＶcg＝−１０(Ｖ)では７(ｍｓ)，
Ｖcg＝−７(Ｖ)では１(ｓ)となる。FIG. 5 shows the dependence of the erase characteristics on the control gate voltage Vcg when erasing is performed at a drain voltage of 6.5 (V).
Vcg = −10 (V) as an example where the absolute value of the control gate voltage is large as in the conventional batch erase, and Vcg = −7 (V) as an example of the control gate voltage in the present invention. The erasing time for setting the threshold voltage after erasing to Vth = -4 (V) is:
When Vcg = −10 (V), it is 0.7 (ms), and when Vcg = −7 (V), it is 100 (ms). Here, since the threshold voltage needs to be verified due to erase variation, the actual erase time is 7 (ms) at Vcg = −10 (V), which is about 10 times, and
At Vcg = -7 (V), it is 1 (s).

【００５４】このときのゲートディスターブ特性を図４
から判断する。書込みビットが他ビットの読出し時に影
響を与えない最小しきい値電圧を２(Ｖ)とし、電荷保持
特性の劣化およびプロセスばらつきによる余裕を１(Ｖ)
考慮すると、消去時のゲートディスターブによるしきい
値低下は３(Ｖ)まで許容される。この場合の許容ストレ
ス時間は、Ｖcg＝−１０(Ｖ)では０.４(ｓ)，Ｖcg＝−
７(Ｖ)では１００００(ｓ)となる。従って消去時間から
得られるブロック内の消去可能回数は、Ｖcg＝−１０
(Ｖ)では５７回，Ｖcg＝−７(Ｖ)では１００００回とな
る。従来は一括消去であったため、この消去可能回数は
問題とならなかった。FIG. 4 shows the gate disturb characteristic at this time.
Judge from. The minimum threshold voltage at which the write bit does not affect the reading of other bits is 2 (V), and the margin due to the deterioration of the charge retention characteristics and the process variation is 1 (V).
Considering this, a threshold reduction due to gate disturb during erasing is allowed up to 3 (V). The allowable stress time in this case is 0.4 (s) at Vcg = -10 (V), and Vcg =-
At 7 (V), it is 10000 (s). Therefore, the number of erasable times in the block obtained from the erasing time is Vcg = −10
(V) is 57 times, and Vcg = -7 (V) is 10000 times. In the past, since batch erasure was performed, the erasable number did not matter.

【００５５】ところがビットライン単位の消去を行う場
合には、１回の最小消去単位は２ｍ個(６４ビット)であ
るから、ブロック内の消去を全て最小消去単位で行う
と、１０２４／２＝５１２回の消去が行われることにな
る。即ち、ブロック内のメモリセルを最小消去単位で書
換えを行うには、最低５１２回の消去ストレスに耐えら
れる電圧でなければならない。従って、５１２回程度の
ゲートディスターブ耐性があれば、その後ブロック内の
データ全てを書き換えることにより、ディスターブのな
い初期状態に戻すことができるため、比較的書き換えの
少ないデータ(例えば、名前や電話番号)に関しては十分
な実用条件といえる。However, in the case of performing erasing in bit line units, the minimum erasing unit for one time is 2m (64 bits). Therefore, if all erasing in a block is performed in the minimum erasing unit, 1024/2 = 512. Times of erasure will be performed. That is, in order to rewrite the memory cells in the block in the minimum erasing unit, the voltage must be able to withstand at least 512 erasing stresses. Therefore, if there is a gate disturb tolerance of about 512 times, since the initial state without disturb can be returned by rewriting all the data in the block thereafter, data with relatively little rewriting (for example, name and telephone number) Can be said to be sufficient practical conditions.

【００５６】また、一般に消去時間は数十〜数百(ｍｓ)
程度に設定されるため、少なくとも許容ストレス時間は
数百(ｓ)以上が好ましい。図６は制御ゲート電圧を一定
にし、書込み後のしきい値電圧をパラメータとしてゲー
トディスターブを示したものである。図６に示すように
許容ストレス時間は、書込み後のしきい値電圧には左右
されず、制御ゲート電圧により決まる。従ってビットラ
イン単位の消去が可能となる電圧は、図４から｜Ｖcg｜
＜８(Ｖ)となり、これを浮遊ゲートとシリコン基板間に
位置するトンネル酸化膜の電界強度に換算すると、浮遊
ゲートに電荷が存在しない状態で５(ＭＶ／ｃｍ)以下と
なる。Generally, the erasing time is several tens to several hundreds (ms).
Therefore, at least the allowable stress time is preferably several hundreds (s) or more. FIG. 6 shows the gate disturb with the control gate voltage kept constant and the threshold voltage after writing as a parameter. As shown in FIG. 6, the allowable stress time does not depend on the threshold voltage after writing, but is determined by the control gate voltage. Accordingly, the voltage at which erasing can be performed on a bit line basis is | Vcg |
<8 (V), which is converted to the electric field strength of the tunnel oxide film located between the floating gate and the silicon substrate, is 5 (MV / cm) or less when no charge is present in the floating gate.

【００５７】このトンネル酸化膜の電界強度は、次のよ
うに求めたものである。ドレイン電圧Ｖｄ＝０（Ｖ）
で、かつ浮遊ゲートに電荷が存在しない場合、トンネル
酸化膜の電解強度Ｅ_OXは次式で表わされる。 Ｅ_OX＝｛Ｃ_ONO／（Ｃ_ONO＋Ｃ_OX）｝×（Ｖcg／ｔ_OX） （１） ここで、本実施例における式（１）の各値は、以下の通
りであった。 制御ゲート／浮遊ゲート間容量：Ｃ_ONO＝７．３１×１０^-16（Ｆ） トンネル酸化膜容量 ：Ｃ_OX ＝６．６５×１０^-16（Ｆ） トンネル酸化膜厚 ：ｔ_OX ＝８．１×１０^-16（ｃｍ） 本実施例において、消去ディスターブを制御できる制御
ゲート電圧はＶｃｇ＜８（Ｖ）であるから、式（１）よ
り、Ｅ_OX＜５．１（ＭＶ／ｃｍ）が得られる。The electric field strength of this tunnel oxide film was obtained as follows. Drain voltage Vd = 0 (V)
When there is no charge in the floating gate, the electrolytic strength E _OX of the tunnel oxide film is expressed by the following equation. E _OX = {C _ONO / (C _ONO + C _OX )} × (Vcg / t _OX ) (1) Here, each value of the expression (1) in the present embodiment is as follows. Control gate / floating gate capacitance: C _ONO = 7.31 × 10 ^-16 (F) Tunnel oxide film capacitance: C _OX = 6.65 × 10 ^-16 (F) Tunnel oxide film thickness: t _OX = 8.1 × 10 ⁻¹⁶ (cm) In this embodiment, since the control gate voltage that can control erase disturbance is Vcg <8 (V), E _ox <5.1 (MV / cm) is obtained from the equation (1). Can be

【００５８】尚、前記消去条件の制御ゲート電圧をＶcg
＝−６(Ｖ)まで絶対値を低下させると、１００万回以上
の書換えが可能となるため、消去時のゲートディスター
ブがないのと同じになる。ここで、制御ゲート電圧の絶
対値低下による消去時間の増大は、図３に示したように
ドレイン電圧の増大で対応することができる。ビットラ
イン単位の消去を行うブロックのドレイン電圧とブロッ
ク一括消去を行う場合のドレイン電圧を同じ設定にする
ことにより、同じ昇圧回路を使用できる。It should be noted that the control gate voltage under the erase condition is Vcg
If the absolute value is reduced to −6 (V), rewriting can be performed one million times or more, which is equivalent to no gate disturbance at the time of erasing. Here, an increase in the erasing time due to a decrease in the absolute value of the control gate voltage can be dealt with by an increase in the drain voltage as shown in FIG. The same booster circuit can be used by setting the drain voltage of the block in which erasing is performed in bit line units and the drain voltage in the case of performing block erasing in the same manner.

【００５９】また、ビットライン単位の消去を行うブロ
ックのドレイン電圧をブロック一括消去を行う場合のド
レイン電圧より大きくすることにより、ビットライン単
位の書換えを高速に行うことが可能となる。ここで、ビ
ットライン単位の消去を行うブロックにドレイン電圧を
供給する昇圧回路は高電圧が必要であるが、消去するメ
モリ数が少ないため、昇圧回路の面積増大は少ない。以
上の方法により、信頼性の高いビットライン単位の消去
が可能な不揮発性半導体メモリを提供することができ
る。Further, by making the drain voltage of the block for erasing bit line units higher than the drain voltage for block erasing, the rewriting in bit line units can be performed at high speed. Here, a boosting circuit that supplies a drain voltage to a block that performs erasing in bit line units requires a high voltage, but the area of the boosting circuit is small because the number of memories to be erased is small. According to the above method, it is possible to provide a nonvolatile semiconductor memory which can be erased in units of bit lines with high reliability.

【００６０】書込み方法および書込み時のディスターブ
抑制方法：書込みは、選択ゲートとドレインビットライ
ンにより選ばれたメモリセルにホットエレクトロン注入
することにより行われる。メモリ単体に印加される電圧
設定は基本的に米国特許第５２８０４４６号のものと同
じである。各電極の電圧設定は、選択ゲート電圧Ｖsg＝
１(Ｖ)、制御ゲート電圧Ｖcg＝10(Ｖ)、ドレイン電圧Ｖ
d＝５(Ｖ)、ソース電圧Ｖs＝０(Ｖ)とする。ここで、ド
レインビットラインは２列のメモリセルに共通となって
いるため、選択ゲートとドレインビットラインにより選
ばれるメモリセルは２個となる。従って、非選択セルの
ソースビットラインにはドレイン電圧以上の電圧を印加
する必要がある。Writing Method and Disturb Suppression Method During Writing: Writing is performed by injecting hot electrons into a memory cell selected by a select gate and a drain bit line. The voltage settings applied to the memory alone are basically the same as in US Pat. No. 5,280,446. The voltage of each electrode is set by selecting gate voltage Vsg =
1 (V), control gate voltage Vcg = 10 (V), drain voltage V
It is assumed that d = 5 (V) and source voltage Vs = 0 (V). Here, since the drain bit line is common to the two columns of memory cells, two memory cells are selected by the selection gate and the drain bit line. Therefore, it is necessary to apply a voltage higher than the drain voltage to the source bit line of the unselected cell.

【００６１】以下に本発明の書込み時におけるディスタ
ーブ抑制方法を示す。従来の書込み方法は、図２に示す
セルアレイ構成においてＣ11を書き込む場合は、表１に
示すようにソース／ドレイン間に５(Ｖ)を印加するため
にＳＢＬ01＝０(Ｖ)，ＤＢＬ12＝５(Ｖ)とし、Ｃ12の書
き込みを防止するためにＳＢＬ23＝５(Ｖ)としていた。
また、他のビットラインにおけるメモリセルの制御ゲー
ト電極は書込みセルの制御ゲート電極と電気的に接続さ
れていないため、他のビットラインにおけるメモリセル
は書込み時のゲートディスターブの影響を受けなかっ
た。従って、他のビットラインは０(Ｖ)またはフローテ
ィングとなっていた。Hereinafter, a method for suppressing disturbance during writing according to the present invention will be described. In the conventional writing method, when C11 is written in the cell array configuration shown in FIG. 2, as shown in Table 1, 5 (V) is applied between the source and the drain so that SBL01 = 0 (V) and DBL12 = 5 ( V), and SBL23 = 5 (V) to prevent writing of C12.
Further, since the control gate electrodes of the memory cells in the other bit lines are not electrically connected to the control gate electrodes of the write cells, the memory cells in the other bit lines were not affected by the gate disturb at the time of writing. Therefore, the other bit lines were 0 (V) or floating.

【００６２】これに対し本発明における実施例図１０、
図１１のような場合、ブロック内の複数の制御ゲートを
電気的に接続しているため、他のビットライン上のメモ
リセルも書込み時にゲートディスターブの影響をうけ
る。しかしこの現象は、書込みを行わない他のビットラ
インにトンネル酸化膜の電界を緩和させるための電圧を
印加させることにより解決できる。図７にトンネル酸化
膜の電界緩和用電圧を印加した場合のゲートディスター
ブ特性を示す。書込み時間１０(μｓ)、ベリファイ動作
１０回、書込みビット数３２(キロビット)とすると、最
悪３．２秒のゲートディスターブを受ける。しかし、ビ
ットラインに電源電圧３．３(Ｖ)を印加することにより
ゲートディスターブを抑制できることがわかった。尚、
トンネル酸化膜の電界緩和はドレインビットラインのみ
の電圧印加でよいが、不要な電流を抑制するためソース
ビットラインも同電位とすることが望ましい。以上の方
法により、ビットライン単位の消去が可能なメモリアレ
イ構成においても、書込み時のゲートディスターブを抑
制できる不揮発性半導体メモリを提供できる。On the other hand, FIG.
In the case shown in FIG. 11, since a plurality of control gates in the block are electrically connected, memory cells on other bit lines are also affected by gate disturb at the time of writing. However, this phenomenon can be solved by applying a voltage to alleviate the electric field of the tunnel oxide film to another bit line where writing is not performed. FIG. 7 shows a gate disturb characteristic when a voltage for relaxing the electric field of the tunnel oxide film is applied. Assuming that the write time is 10 (μs), the verify operation is 10 times, and the number of write bits is 32 (kilobits), a gate disturb of 3.2 seconds at worst is received. However, it has been found that the gate disturbance can be suppressed by applying the power supply voltage 3.3 (V) to the bit line. still,
The electric field of the tunnel oxide film can be alleviated by applying a voltage only to the drain bit line, but it is desirable that the source bit line has the same potential in order to suppress unnecessary current. According to the above method, it is possible to provide a nonvolatile semiconductor memory capable of suppressing gate disturb at the time of writing even in a memory array configuration capable of erasing in bit line units.

【００６３】[0063]

【表１】 Ｆ：フローティング[Table 1] F: Floating

【００６４】[0064]

【発明の効果】本発明では、ビットラインをブロック選
択トランジスタによりビットライン方向の適当な数のメ
モリセル毎に分割し、メモリセルの消去は浮遊ゲートか
らビットラインに電子が引き抜くことにより行なうよう
にし、かつブロック選択トランジスタで選択されたブロ
ック内で１個のビットラインに隣接するメモリセルを最
小単位として消去するようにしたので、数バイト単位の
消去が可能なフラッシュメモリを提供できる。従来フラ
ッシュメモリの消去単位は、小さい場合でブロック単位
の消去、そして現在提案されている最も小さい消去単位
でもワードライン単位(例えば１０２４ビット＝１２８
バイト)となっている。これはフラッシュメモリが従来
のＥＥＰＲＯＭよりもセル面積を縮小するために一括消
去方法を採用しているためである。従って、更に小さい
消去単位を必要とする場合にはフラッシュメモリとＥＥ
ＰＲＯＭの両不揮発性半導体メモリを搭載する必要があ
った。一般にワードラインの小分割化は、読出し速度へ
の影響が小さく面積増大となるので行われないが、拡散
層で形成されるビットラインの小分割化は、拡散容量低
減による読み出し速度向上が著しいため行われる。従っ
て、ワードライン単位の消去よりもビットライン単位の
消去の方が、より小単位で消去が可能となる。最小の消
去単位としては、バイト(８ビット)単位が好ましく、小
分割されたビットライン単位の消去の場合、数バイト単
位の消去が可能となる。According to the present invention, the bit line is divided into a suitable number of memory cells in the bit line direction by the block selection transistor, and the memory cells are erased by extracting electrons from the floating gate to the bit lines. In addition, since a memory cell adjacent to one bit line is erased as a minimum unit in a block selected by the block selection transistor, it is possible to provide a flash memory capable of erasing several bytes. The erasing unit of the conventional flash memory is erasing in a block unit when the erasing unit is small, and a word line unit (for example, 1024 bits = 128 bits) even in the currently proposed smallest erasing unit.
Bytes). This is because the flash memory employs a batch erase method to reduce the cell area as compared with the conventional EEPROM. Therefore, when a smaller erase unit is required, the flash memory and EE
It was necessary to mount both nonvolatile semiconductor memories of the PROM. Generally, the word line is not divided into small parts because the influence on the reading speed is small and the area is increased. However, the subdivision of the bit line formed by the diffusion layer is remarkable because the reading speed is remarkably improved by reducing the diffusion capacitance. Done. Therefore, erasing in bit line units can be performed in smaller units than in word line units. The minimum erasing unit is preferably a byte (8 bits) unit. In the case of erasing in bit lines divided into small parts, erasing in units of several bytes is possible.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 従来のＮＯＲ型フラッシュメモリのメモリア
レイ構成の１ブロックを示す回路図である。FIG. 1 is a circuit diagram showing one block of a memory array configuration of a conventional NOR flash memory.

【図２】 従来のスプリットゲート型フラッシュメモリ
のメモリアレイ構成の１ブロックを示す回路図である。FIG. 2 is a circuit diagram showing one block of a memory array configuration of a conventional split gate flash memory.

【図３】 各種消去方法におけるビットライン電圧と制
御ゲート電圧を示す図である。FIG. 3 is a diagram showing a bit line voltage and a control gate voltage in various erasing methods.

【図４】 制御ゲートに負電圧を印加したときの非選択
メモリセルのしきい値電圧の変化（ゲートディスター
ブ）を制御ゲート電圧をパラメータとして示す図であ
る。FIG. 4 is a diagram showing a change (gate disturbance) of a threshold voltage of an unselected memory cell when a negative voltage is applied to a control gate, using the control gate voltage as a parameter.

【図５】 ドレイン電圧６.５(Ｖ)で消去を行った場合
の消去特性の制御ゲート電圧Ｖcg依存性を示す図であ
る。FIG. 5 is a diagram showing the dependence of erase characteristics on control gate voltage Vcg when erasing is performed at a drain voltage of 6.5 (V).

【図６】 制御ゲート電圧を一定にし、書込み後のしき
い値電圧をパラメータとしてゲートディスターブを示す
図である。FIG. 6 is a diagram showing gate disturb with a control gate voltage kept constant and a threshold voltage after writing as a parameter.

【図７】 トンネル酸化膜の電界緩和用電圧を印加した
場合のゲートディスターブ特性を示す図である。FIG. 7 is a diagram showing gate disturb characteristics when an electric field relaxation voltage of a tunnel oxide film is applied.

【図８】 本発明を仮想接地方式のスタックゲート型フ
ラッシュメモリに適用した一実施例のメモリアレイの一
ブロックを示す回路図である。FIG. 8 is a circuit diagram showing one block of a memory array according to an embodiment in which the present invention is applied to a stack gate type flash memory of a virtual ground system.

【図９】 本発明をスプリットゲート型フラッシュメモ
リに適用した一実施例のメモリアレイの２つのブロック
を示す回路図である。FIG. 9 is a circuit diagram showing two blocks of a memory array according to an embodiment in which the present invention is applied to a split gate flash memory.

【図１０】 本発明をスプリットゲート型フラッシュメ
モリに適用した他の実施例のメモリアレイの１つのブロ
ックを示す回路図である。FIG. 10 is a circuit diagram showing one block of a memory array according to another embodiment in which the present invention is applied to a split gate flash memory.

【図１１】 本発明をスプリットゲート型フラッシュメ
モリに適用したさらに他の実施例のメモリアレイの１つ
のブロックを示す回路図である。FIG. 11 is a circuit diagram showing one block of a memory array according to still another embodiment in which the present invention is applied to a split gate flash memory.

【符号の説明】[Explanation of symbols]

３２ 浮遊ゲート ３４ 制御ゲート ３６ 選択ゲート ＢＳ ブロック選択信号 Ｃ１１〜Ｃｍｎ メモリセル ＣＧ 制御ゲートライン ＤＢＬ ドレインビットライン ＳＢＬ ソースビットライン ＳＧ 制御ゲートライン 32 Floating gate 34 Control gate 36 Select gate BS Block select signal C11-Cmn Memory cell CG Control gate line DBL Drain bit line SBL Source bit line SG Control gate line

Claims (10)

【特許請求の範囲】[Claims] 【請求項１】 半導体基板にメモリセルのソースに電圧
を供給する不純物拡散層のソースビットラインとドレイ
ンに電圧を供給する不純物拡散層のドレインビットライ
ンが並列に交互に配置され、隣接するソースビットライ
ンとドレインビットライン間の半導体基板上にトンネル
酸化膜を介してメモリセルごとに分離された浮遊ゲート
をもつメモリセルがマトリクス状に配置されたメモリマ
トリクスを含む不揮発性半導体記憶装置において、 両ビットラインはビットライン方向のｍ（正の整数）個
のメモリセル毎に分割されており、分割された各ビット
ラインはブロック選択トランジスタを介してメタルビッ
トラインに接続されて、両ビットラインへの電圧供給が
ブロック選択トランジスタを通して行なわれるようにな
っており、 前記ブロック選択トランジスタは、ｍ×ｎ（正の偶数）
個のメモリセルで１ブロックを構成するようにそのブロ
ック内の全てのビットラインを同時に選択するように制
御され、 メモリセルの消去は両ビットラインのどちらか一方の不
純物拡散層に浮遊ゲートから電子が引き抜かれることに
より行なわれるものであり、かつ前記ブロック選択トラ
ンジスタで選択されたブロック内で１個のビットライン
に隣接するｍ個を最小単位とするｍ×ｊ（正の整数で、
ｊ＜ｎ）個のメモリセル単位で行なわれることを特徴と
する不揮発性半導体記憶装置。A source bit line of an impurity diffusion layer for supplying a voltage to a source of a memory cell on a semiconductor substrate and a drain bit line of an impurity diffusion layer for supplying a voltage to a drain are alternately arranged in parallel, and adjacent source bits In a nonvolatile semiconductor memory device including a memory matrix in which memory cells having floating gates separated for each memory cell via a tunnel oxide film on a semiconductor substrate between a line and a drain bit line are arranged in a matrix, The line is divided for every m (positive integer) memory cells in the bit line direction, and each divided bit line is connected to a metal bit line via a block selection transistor, and a voltage to both bit lines is applied. The supply is performed through a block selection transistor. Selection transistors, m × n (positive even number)
The memory cells are controlled so that all bit lines in the block are simultaneously selected so as to constitute one block, and the erasing of the memory cells is performed by using an electron diffusion from the floating gate to either one of the impurity diffusion layers of both bit lines. Is extracted, and m × j (m is a positive integer, with m as a minimum unit adjacent to one bit line in the block selected by the block selection transistor)
The nonvolatile semiconductor memory device is performed in units of j <n) memory cells. 【請求項２】 メモリセル構造がソース側とドレイン側
で異なる非対称構造で、ビットラインに隣接する２メモ
リセルがビットラインに対して対称に配置されており、
かつ、消去単位は選択トランジスタで選ばれたブロック
内でビットラインに隣接する２ｍ個を最小単位とするｍ
×ｋ(正の偶数で、ｋ＜ｎ)個のメモリセル単位で行なわ
れる請求項１に記載の不揮発性半導体記憶装置。2. A memory cell structure having an asymmetric structure in which a source side and a drain side are different from each other, wherein two memory cells adjacent to a bit line are arranged symmetrically with respect to the bit line.
In addition, the erase unit is m having a minimum unit of 2m adjacent to the bit line in the block selected by the selection transistor.
2. The nonvolatile semiconductor memory device according to claim 1, wherein the operation is performed in units of × k (positive even number, k <n) memory cells. 【請求項３】 消去は、制御ゲートには電圧が印加され
ず、浮遊ゲートから電子を引き抜くビットラインに正電
圧が印加されて行なわれる請求項１又は２に記載の不揮
発性半導体記憶装置。3. The nonvolatile semiconductor memory device according to claim 1, wherein the erasing is performed by applying no voltage to the control gate and applying a positive voltage to a bit line for extracting electrons from the floating gate. 【請求項４】 前記ブロック選択トランジスタで選択さ
れるブロックのｍ×ｎ個のメモリセルを一括消去する一
括消去メモリ領域と、前記ブロック選択トランジスタで
選択されるブロックでビットライン単位でメモリセルを
消去する一部消去メモリ領域とを同一シリコン基板上に
備え、 前記一括消去メモリ領域では制御ゲートに負電圧が印加
され、浮遊ゲートから電子を引き抜くビットラインに正
電圧が印加されるように消去動作が制御され、前記一部
消去メモリ領域では制御ゲートには電圧が印加されず、
浮遊ゲートから電子を引き抜くビットラインに正電圧が
印加されるように消去動作が制御される請求項１又は２
に記載の不揮発性半導体記憶装置。4. A batch erasing memory area for batch erasing m × n memory cells of a block selected by the block selection transistor, and erasing memory cells in bit lines by a block selected by the block selection transistor. And a partially erased memory area on the same silicon substrate. In the batch erased memory area, the erase operation is performed so that a negative voltage is applied to the control gate and a positive voltage is applied to the bit line that extracts electrons from the floating gate. In the partially erased memory area, no voltage is applied to the control gate,
3. The erase operation is controlled so that a positive voltage is applied to a bit line for extracting electrons from the floating gate.
3. The nonvolatile semiconductor memory device according to 1. 【請求項５】 消去時には、制御ゲートに負電圧が印加
され、浮遊ゲートから電子を引き抜くビットラインに正
電圧が印加され、そのときの制御ゲート電圧は、消去を
行う選択メモリセルの制御ゲートと電気的に接続された
制御ゲートを有する消去を行わない非選択メモリセルに
おいてトンネル酸化膜の電界強度が、浮遊ゲートに電荷
が存在しない状態で５ＭＶ／ｃｍ以下となるように設定
される請求項１又は２に記載の不揮発性半導体記憶装
置。5. During erasing, a negative voltage is applied to a control gate, and a positive voltage is applied to a bit line for extracting electrons from a floating gate. At this time, the control gate voltage is controlled by the control gate of a selected memory cell to be erased. 2. The non-erased non-selected memory cell having a control gate electrically connected thereto is set so that the electric field intensity of the tunnel oxide film is 5 MV / cm or less in a state where no electric charge exists in the floating gate. Or the nonvolatile semiconductor memory device according to 2. 【請求項６】 前記ブロック選択トランジスタで選択さ
れるブロックでビットライン単位でメモリセルを消去す
る一部消去メモリ領域と、電気的に接続された制御ゲー
トを共有する全てのメモリセルを一括消去する一括消去
メモリ領域と、を同一シリコン基板上に備え、 消去時には、両メモリ領域で制御ゲートに負電圧が印加
され、浮遊ゲートから電子を引き抜くビットラインに正
電圧が印加され、そのときの制御ゲート電圧は、消去を
行う選択メモリセルの制御ゲートと電気的に接続された
制御ゲートを有する消去を行わない非選択メモリセルに
おいてトンネル酸化膜の電界強度が、浮遊ゲートに電荷
が存在しない状態で５ＭＶ／ｃｍ以下となるように設定
され、 かつ、一部消去メモリ領域のビットラインに印加される
電圧の方が、一括消去メモリ領域のビットラインに印加
される電圧よりも大きく設定される請求項１又は２に記
載の不揮発性半導体記憶装置。6. A partially erased memory area for erasing a memory cell in a bit line unit in a block selected by the block selection transistor, and all memory cells sharing a control gate electrically connected are collectively erased. A batch erase memory area is provided on the same silicon substrate. At the time of erasure, a negative voltage is applied to the control gates in both memory areas, and a positive voltage is applied to the bit line that extracts electrons from the floating gate. In a non-erasing non-selected memory cell having a control gate electrically connected to the control gate of the selected memory cell to be erased, the electric field strength of the tunnel oxide film is 5 MV in a state where no charge exists in the floating gate. / Cm or less, and the voltage applied to the bit lines in the partially erased memory area is The nonvolatile semiconductor memory device according to claim 1 or 2 is set larger than the voltage applied to the bit lines of the memory area. 【請求項７】 消去時には、制御ゲートに負電圧が印加
され、浮遊ゲートから電子を引き抜くビットラインに正
電圧が印加され、そのときの制御ゲート電圧は、消去を
行う選択メモリセルの制御ゲートと電気的に接続された
制御ゲートを有する消去を行わない非選択メモリセルに
おいてトンネル酸化膜の電界強度が、浮遊ゲートに電荷
が存在しない状態で５ＭＶ／ｃｍ以下となるように設定
され、 電気的に接続された制御ゲートを共有するメモリ領域の
消去回数を計数する計数手段を備え、 電気的に接続された制御ゲートを共有する全メモリセル
の中で、書き換えの積算回数が５００回以上の一定回数
を越えた場合に、電気的に接続された制御ゲートを共有
する全メモリセルのデータが再書込みされる請求項１又
は２に記載の不揮発性半導体記憶装置。7. At the time of erasing, a negative voltage is applied to the control gate, and a positive voltage is applied to the bit line for extracting electrons from the floating gate. At this time, the control gate voltage is equal to the control gate of the selected memory cell to be erased. In a non-erased non-selected memory cell having an electrically connected control gate, the electric field strength of the tunnel oxide film is set to be 5 MV / cm or less in a state where no charge is present in the floating gate. Counting means for counting the number of erasures of the memory region sharing the connected control gate, wherein the total number of times of rewriting is equal to or more than 500 among all the memory cells sharing the electrically connected control gate. 3. The nonvolatile semiconductor memory according to claim 1, wherein data of all memory cells sharing a control gate electrically connected thereto is rewritten when the number of memory cells exceeds the threshold value. 4.憶 apparatus. 【請求項８】 メモリセル構造がソース／ドレイン間の
チャネルをメモリの記憶状態に関わらずオン／オフでき
る選択ゲートを有するスプリットゲート構造であり、か
つ書込み後のしきい値電圧が正で消去後のしきい値電圧
が負となるようにしきい値電圧が設定されている請求項
２に記載の不揮発性半導体記憶装置。8. The memory cell structure is a split gate structure having a select gate capable of turning on / off a channel between a source and a drain irrespective of the storage state of the memory, and the threshold voltage after writing is positive and the memory cell structure is after erasing. 3. The non-volatile semiconductor memory device according to claim 2, wherein the threshold voltage is set so that the threshold voltage becomes negative. 【請求項９】 消去用ビットラインに隣接する２ｍ個の
メモリセルの制御ゲートが電気的に接続された制御ゲー
ト対を形成し、かつ複数の制御ゲート対が電気的に接続
されている請求項８に記載の不揮発性半導体記憶装置。9. The control gates of 2m memory cells adjacent to the erase bit line form a control gate pair electrically connected, and a plurality of control gate pairs are electrically connected. 9. The nonvolatile semiconductor memory device according to item 8. 【請求項１０】 書込みは、消去用のドレインビットラ
イン、制御ゲート及び選択ゲートに正電圧が印加されて
浮遊ゲートに電子が注入されることにより行なわれ、書
込みが行われるメモリセルの制御ゲートと電気的に接続
された制御ゲートを有するメモリセルで、書込みが行わ
れるメモリセルのドレインビットラインと電気的に接続
されていないドレインビットラインとソースビットライ
ンに、書込み時のドレイン電圧よりも小さな電圧が印加
される請求項９に記載の不揮発性半導体記憶装置。10. Writing is performed by applying a positive voltage to a drain bit line for erasing, a control gate, and a selection gate to inject electrons into a floating gate. In a memory cell having a control gate electrically connected, a voltage lower than a drain voltage at the time of writing is applied to a drain bit line and a source bit line which are not electrically connected to a drain bit line of a memory cell to be written. The nonvolatile semiconductor memory device according to claim 9, wherein the voltage is applied.