KR100655434B1

KR100655434B1 - Memory devices and methods for forming the same

Info

Publication number: KR100655434B1
Application number: KR1020050063391A
Authority: KR
Inventors: 강성택; 한정욱; 전희석; 이창훈; 서보영
Original assignee: 삼성전자주식회사
Priority date: 2005-07-13
Filing date: 2005-07-13
Publication date: 2006-12-08
Also published as: CN1975932A

Abstract

A memory device is provided to eliminate the necessity of an additional space for a byte select transistor and reduce the size of a chip by forming the byte select transistor in an N-well used for isolating a P-well in which a memory cell transistor is formed. A memory array is prepared in which memory cells are arranged in a matrix type in a well of a second conductivity type within a well of a first conductivity type. A byte select transistor is operationally coupled to memory cells of a byte unit in a corresponding row, formed in the well of the first conductivity type. Each row of the memory array includes at least two bundles of byte unit memory cells that are operationally coupled with different byte select transistors by a byte unit. The memory cell includes a channel of the first conductivity type, and the byte select transistor includes a channel of the second conductivity type.

Description

메모리 장치 및 그 형성 방법{MEMORY DEVICES AND METHODS FOR FORMING THE SAME}MEMORY DEVICES AND METHODS FOR FORMING THE SAME}

도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에 대한 등가 회로도;1 is an equivalent circuit diagram of a nonvolatile memory device according to one embodiment of the present invention;

도 2는 도 1의 예시적인 메모리 장치에 대한 평면도;2 is a top view of the exemplary memory device of FIG. 1;

도 3a는 도 2의 예시적인 메모리 장치를 국소제어라인(2A-2A')을 따라 절단했을 때의 단면도;3A is a cross-sectional view of the exemplary memory device of FIG. 2 taken along the local control lines 2A-2A '.

도 3b는 도 2의 예시적인 메모리 장치를 비트라인 방향(2B-2B')을 따라 절단했을 때의 단면도;3B is a cross-sectional view of the example memory device of FIG. 2 taken along the bitline direction 2B-2B '.

도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에 대한 등가 회로도;4 is an equivalent circuit diagram of a nonvolatile memory device according to one embodiment of the present invention;

도 5는 2 트랜지스터 메모리 구조의 메모리 장치를 개략적으로 보여주는 평면;5 is a plan view schematically showing a memory device of a two transistor memory structure;

도 6은 단위 메모리 셀이 세 개의 트랜지스터로 구성되고 분할된 국소제어라인을 갖는 본 발명의 일 실시예에 따른 메모리 장치에 대한 등가 회로도;6 is an equivalent circuit diagram of a memory device according to an embodiment of the present invention in which a unit memory cell is composed of three transistors and has divided local control lines;

도 7은 도 6의 메모리 장치에서 메모리 셀에 대한 프로그램 동작 조건 및 그에 따른 여러 메모리 셀들의 바이어스 상태를 개략적으로 나타내는 도면;FIG. 7 schematically illustrates a program operating condition for a memory cell and a bias state of various memory cells in the memory device of FIG. 6; FIG.

도 8은 도 6의 메모리 장치에서 바이트 단위의 메모리 셀들에 대한 소거 동작 조건 및 그에 따른 여러 메모리 셀들의 바이어스 상태를 개략적으로 나타내는 도면;FIG. 8 is a diagram schematically illustrating an erase operation condition of memory cells in units of bytes in the memory device of FIG. 6 and a bias state of various memory cells accordingly; FIG.

도 9는 도 6의 메모리 장치에서 바이트 단위의 메모리 셀들에 대한 읽기 동작 조건을 나타내는 도면;9 is a diagram illustrating a read operation condition of memory cells in units of bytes in the memory device of FIG. 6;

도 10는 단위 메모리 셀이 두 개의 트랜지스터로 구성되고 분할된 국소제어라인을 갖는 본 발명의 일 실시예에 따른 메모리 장치에 대한 등가 회로도;10 is an equivalent circuit diagram of a memory device according to an embodiment of the present invention in which a unit memory cell is composed of two transistors and has a divided local control line;

도 11은 단위 메모리 셀이 하나의 트랜지스터로 구성되고 분할된 국소제어라인을 갖는 본 발명의 일 실시예에 따른 메모리 장치에 대한 등가 회로도;FIG. 11 is an equivalent circuit diagram of a memory device according to an embodiment of the present invention in which a unit memory cell is composed of one transistor and has a divided local control line; FIG.

도 12 도 10의 메모리 장치에서 메모리 셀에 대한 프로그램 동작 조건 및 그에 따른 여러 메모리 셀들의 바이어스 상태를 개략적으로 나타내는 도면; 그리고,12 schematically illustrates a program operating condition for a memory cell and a bias state of various memory cells according to the memory device of FIG. 10; And,

도 13은 도 10의 메모리 장치에서 바이트 단위 메모리 셀들에 대한 소거 동작 조건 및 그에 따른 여러 메모리 셀들의 바이어스 상태를 개략적으로 나타내는 도면이다.FIG. 13 is a view schematically illustrating an erase operation condition for byte memory cells and a bias state of various memory cells in the memory device of FIG. 10.

본 발명은 반도체 장치 및 그 형성 방법에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치 및 그 형성 방법에 관한 것이다.The present invention relates to a semiconductor device and a method of forming the same, and more particularly, to a nonvolatile memory device and a method of forming the same.

비휘발성 메모리 장치는 외부로부터의 전원 공급이 중단되어도 데이터를 계 속 보존하는 특성이 있다. 비휘발성 메모리 장치는 마스크 롬(Mask ROM), 이피롬(EPROM), 이이피롬(EEPROM) 등으로 구분될 수 있다. 페이지 단위, 블록 단위 또는 섹터 단위의 소거 동작이 가능한 이이피롬은 특히 플래쉬 메모리(flash memory) 또는 플래쉬 이이피롬(flash EEPROM) 등으로 불린다.A nonvolatile memory device has a characteristic of continuously retaining data even when power supply from the outside is interrupted. The nonvolatile memory device may be classified into a mask ROM, an EPROM, an EEPROM, and the like. EPIROM capable of erasing operations in units of pages, blocks, or sectors is particularly referred to as flash memory or flash EEPROM.

플래쉬 메모리는 페이지 단위 등으로 소거 동작이 진행되기 때문에, 데이터 일부분에 대한 프로그램(기입) 동작은 페이지 단위의 플래쉬 메모리 셀들로 부터 데이터를 읽어내어 레지스터에 저장하는 것으로부터 시작한다. 레지스터에서 원하는 데이터에 대한 프로그램 동작이 이루어진다. 이어서, 플래쉬 메모리 어레이에서 페이지 단위의 메모리 셀이 소거되고 레지스터에서 재프로그램된 내용이 소거된 페이지 단위의 플래쉬 메모리 셀들에 다시 기입된다.Since the flash memory performs an erase operation in units of pages or the like, a program (write) operation for a portion of data starts by reading data from flash memory cells in units of pages and storing the data in registers. The program operation is performed on the desired data in the register. Subsequently, the page-based memory cells in the flash memory array are erased, and the contents reprogrammed in the register are written back to the erased page-based flash memory cells.

이와 같은 플래쉬 메모리에서의 소거 및 프로그램 동작 특성상, 플래쉬 메모리 장치는 소거된 페이지 단위의 데이터를 저장하기 위한 레지스터를 필요로 하는 단점이 있다. 또한, 레지스터에서의 데이터 처리를 위해 마이크로프로세서가 필요하며, 대용량의 데이터를 처리할 경우 마이크로프로세서는 더 커지고 더 복잡해야 한다. 데이터의 읽어냄, 소거 및 재기입 동작으로 인해서 플래쉬 메모리 장치의 내구성(endurance)이 감소하는 단점도 있다.Due to the characteristics of the erase and program operations in the flash memory, a flash memory device requires a register for storing data in units of erased pages. In addition, microprocessors are required for data processing in registers, and microprocessors must be larger and more complex when processing large amounts of data. Another disadvantage is that the endurance of the flash memory device is reduced due to the data read, erase and rewrite operations.

이에 바이트 단위의 소거 동작이 가능한 EEPROM이 제안된 바 있다. 통상적인 바이트 단위 EEPROM은 메모리셀트랜지스터 및 바이트 단위의 메모리셀트랜지스터를 선택하기 위한 선택 트랜지스터를 포함한다. 그런데 이들 선택 트랜지스터 및 메모리셀트랜지스터는 동일한 도전형으로서 동일한 웰 내에 형성된다. 따라서, 이 같은 통상적인 바이트 동작을 지원하는 EEPROM은 프로그램/소거 동작을 위해서 높은 동작 전압을 요구하며, 이는 메모리셀트랜지스터 및 선택 트랜지스터의 크기를 줄이는 데 있어 방해 요소로 작용을 한다.Accordingly, an EEPROM capable of byte-based erase operations has been proposed. A typical byte unit EEPROM includes a memory cell transistor and a selection transistor for selecting a byte unit memory cell transistor. However, these select transistors and memory cell transistors are formed in the same well as the same conductivity type. Thus, EEPROMs that support these conventional byte operations require high operating voltages for program / erase operations, which can interfere with reducing the size of memory cell transistors and select transistors.

본 발명은 높은 집적도의 메모리 장치에 적합한 비휘발성 메모리 장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.An object of the present invention is to provide a nonvolatile memory device suitable for a high integration memory device and a method of forming the same.

상기 본 발명의 목적을 달성하기 위한 예시적인 실시예들은 메모리 장치를 제공한다.Exemplary embodiments for achieving the object of the present invention provide a memory device.

본 발명의 일 실시예에 따른 메모리 장치는 제1 도전형의 웰 내의 제2 도전형의 웰에 메모리 셀들이 행렬로 배열된 메모리 배열; 그리고, 상기 제1 도전형의 웰내에 형성되어 대응하는 행의 바이트 단위의 메모리 셀들에 동작상 결합하는 바이트선택트랜지스터들을 포함하며, 상기 메모리 배열의 각 행은 서로 다른 바이트선택트랜지스터에 바이트 단위로 동작상 결합하는 적어도 두 묶음(group)의 바이트 단위 메모리 셀들을 포함한다.In an embodiment, a memory device may include a memory array in which memory cells are arranged in a matrix in a well of a second conductivity type in a well of a first conductivity type; And byte select transistors formed in the well of the first conductivity type and operatively coupled to memory cells of byte units of a corresponding row, each row of the memory array being operatively coupled byte by byte to different byte select transistors. At least two groups of byte unit memory cells.

상기 메모리 장치에서, 상기 바이트선택트랜지스터들은 상기 제2 도전형의 웰 양측의 제1 도전형의 웰에 배치된 제1 바이트선택트랜지스터 및 제2 바이트선택트랜지스터를 포함할 수 있다.In the memory device, the byte select transistors may include a first byte select transistor and a second byte select transistor disposed in a first conductivity type well on both sides of the second conductivity type well.

상기 메모리 장치에서, 상기 메모리 배열의 각 행은 상기 제1 바이트선택트랜지스터에 동작상 결합하는 제1 바이트 단위 메모리 셀들 및 상기 제2 바이트선택 트랜지스터에 동작상 결합하는 제2 바이트 단위 메모리 셀들을 포함할 수 있다.In the memory device, each row of the memory array may include first byte unit memory cells operatively coupled to the first byte select transistor and second byte unit memory cells operatively coupled to the second byte select transistor. .

상기 메모리 장치에서, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형일 수 있다.In the memory device, the first conductivity type may be n-type and the second conductivity type may be p-type.

상기 메모리 장치에서, 상기 메모리 셀은 제1 도전형의 채널을 구비하고 상기 바이트선택트랜지스터들은 제2 도전형의 채널을 구비할 수 있다.In the memory device, the memory cell may include a channel of a first conductivity type, and the byte select transistors may include a channel of a second conductivity type.

상기 메모리 장치에서, 상기 메모리 셀들 각각은: 열 방향으로 직렬로 동작상 결합한 제1 비트선택트랜지스터, 메모리셀트랜지스터 및 제2 비트선택트랜지스터를 포함할 수 있다. 이때, 상기 메모리 배열의 각 행에서 제1 바이트 단위 메모리셀트랜지스터들의 제어 게이트들은 서로 연결되어 상기 제1 바이트선택트랜지스터에 동작상 결합하는 제1 국소제어라인들을 형성하며, 제2 바이트 단위 메모리셀트랜지스터들의 제어 게이트들은 서로 연결되어 상기 제2 바이트선택트랜지스터에 동작상 결합하는 제2 국소제어라인을 형성할 수 있다.In the memory device, each of the memory cells may include a first bit select transistor, a memory cell transistor, and a second bit select transistor, which are operatively coupled in series in a column direction. In this case, the control gates of the first byte unit memory cell transistors in each row of the memory array are connected to each other to form first local control lines operatively coupled to the first byte select transistor, and the second byte unit memory cell transistors Control gates may be connected to each other to form a second local control line operatively coupled to the second byte select transistor.

상기 메모리 장치에서, 상기 메모리 셀들 각각은: 열 방향으로 직렬로 동작상 결합한 메모리셀트랜지스터 및 비트선택트랜지스터를 포함할 수 있다. 이때, 상기 메모리 배열의 각 행에서 제1 묶음의 바이트 단위 메모리셀트랜지스터들의 제어 게이트들은 서로 연결되어 상기 제1 바이트선택트랜지스터에 동작상 결합하는 제1 국소제어라인들을 형성하며, 제2 묶음의 바이트 단위 메모리셀트랜지스터들의 제어 게이트들은 서로 연결되어 상기 제2 바이트선택트랜지스터에 동작상 결합하는 제2 국소제어라인을 형성할 수 있다.In the memory device, each of the memory cells may include: a memory cell transistor and a bit select transistor operatively coupled in series in a column direction. In this case, in each row of the memory array, the control gates of the first byte-byte memory cell transistors are connected to each other to form first local control lines operatively coupled to the first byte-selection transistor, and the second byte-by-byte unit The control gates of the memory cell transistors may be connected to each other to form a second local control line operatively coupled to the second byte select transistor.

상기 메모리 장치는 열 방향의 메모리셀트랜지스터들에 동작상 결합하는 비 트라인과, 열 방향의 비트선택트랜지스터들에 동작상 결합하는 공통소오스라인과, 열 방향의 바이트선택트랜지스터들에 동작상 결합하는 전역제어라인을 더 포함할 수 있다.The memory device includes a bit line operatively coupled to memory cell transistors in a column direction, a common source line operatively coupled to bit select transistors in a column direction, and a global control line operatively coupled to byte select transistors in a column direction. It may further include.

본 발명의 일 실시예에 따른 메모리 장치는, 기판의 제1 웰에 형성된 제2 웰에, 각각이 제1 도전형의 제1 비트선택트랜지스터, 메모리셀트랜지스터 및 제2 비트선택트랜지스터를 포함하는, 메모리 셀들이 행렬로 배치된 메모리 배열; 그리고, 대응하는 행의 메모리셀트랜지스터에 동작상 결합하도록 상기 제1 웰에 형성된 제2 도전형의 바이트선택트랜지스터들을 포함한다.In an embodiment, a memory device may include a first bit select transistor, a memory cell transistor, and a second bit select transistor of a first conductivity type in a second well formed in a first well of a substrate. A memory array in which memory cells are arranged in a matrix; And byte select transistors of a second conductivity type formed in the first well to be operatively coupled to the memory cell transistors of the corresponding row.

상기 메모리 장치에서, 상기 메모리 배열의 각 행에서 메모리셀트랜지스터들의 제어 게이트들은 바이트 단위로 연결되어 서로 다른 바이트 선택트랜지스터에 동작상 결합하는 제1 국소제어라인 및 제2 국소 제어라인을 형성할 수 있다.In the memory device, control gates of memory cell transistors in each row of the memory array may be connected in units of bytes to form a first local control line and a second local control line that are operatively coupled to different byte select transistors.

상기 메모리 장치에서, 각각이 행 방향으로 배치된 바이트선택트랜지스터들에 동작상 결합하는 전역제어라인들, 각각이 열 방향의 제1 비트선택트랜지스터에 동작상 결합하는 비트라인들, 그리고 각각이 행 방향의 제2 비트선택트랜지스터들에 동작상 결합하는 공통소오스라인들을 더 포함할 수 있다.In the memory device, global control lines operatively coupled to byte select transistors each arranged in a row direction, bit lines each operatively coupled to a first bit select transistor in a column direction, and each of the first in a row direction. The apparatus may further include common source lines operatively coupled to the 2 bit select transistors.

상기 메모리 장치에서, 상기 메모리셀트랜지스터는 F-N 터널링에 의해서 프로그램될 수 있다. 이때, 상기 프로그램은 선택된 제2 웰에 음의 전압을 인가하고, 선택된 전역제어라인에 양의 전압을 인가하고, 미선택된 전역제어라인에는 상기 선택된 전역제어라인에 인가되는 전압보다 작은 전압을 인가하거나 플로팅 시키고, 선택된 바이트선택트랜지스터를 도통 시키고, 미선택된 바이트선택트랜지스터를 차 단하고, 그리고, 신호센싱트랜지스터를 도통 시켜 선택된 비트라인에 상기 선택된 제2 웰에 인가되는 전압과 동일 전압을 인가하고, 미선택된 비트라인에 상기 선택된 제2 웰에 인가되는 전압보다 큰 전압을 인가하는 것을 포함할 수 있다.In the memory device, the memory cell transistor can be programmed by F-N tunneling. In this case, the program applies a negative voltage to the selected second well, applies a positive voltage to the selected global control line, and applies a voltage less than the voltage applied to the selected global control line to the unselected global control line. Float, turn on the selected byte select transistor, cut off the unselected byte select transistor, and conduct the signal sensing transistor to apply a voltage equal to the voltage applied to the selected second well to the selected bit line, and unselect. And applying a voltage greater than the voltage applied to the selected second well to the selected bit line.

상기 메모리 장치에서, 상기 메모리셀트랜지스터는 F-N 터널링에 의해서 소거될 수 있다. 이때, 상기 소거는 선택된 제2 웰에 양의 전압을 인가하고, 선택된 전역제어라인에 음의 전압을 인가하고, 미선택된 전역제어라인에는 상기 선택된 전역제어라인에 인가되는 전압보다 큰 전압을 인가하거나 플로팅 시키고, 선택된 바이트선택트랜지스터를 도통 시키고, 미선택된 바이트선택트랜지스터를 차단하고, 그리고, 상기 신호센싱트랜지스터 및 접지선택트랜지스터를 차단하는 것을 포함할 수 있다.In the memory device, the memory cell transistor may be erased by F-N tunneling. In this case, the erase applies a positive voltage to the selected second well, applies a negative voltage to the selected global control line, and applies a voltage greater than the voltage applied to the selected global control line to the unselected global control line. And floating the selected byte select transistor, blocking the unselected byte select transistor, and blocking the signal sensing transistor and the ground select transistor.

본 발명의 일 실시예에 따른 메모리 장치는 기판에 형성된 제1 도전형의 제1 웰과, 상기 제1 웰에 서로 떨어져서 형성되고, 각각이 메모리 셀들이 행렬로 배열된 메모리 배열을 포함하는 복수 개의 제2 도전형의 제2 웰들; 그리고, 상기 제2 웰들 각각의 양측의 제1 웰에 형성되고 대응하는 제2 웰의 메모리 배열의 각 행의 제1 바이트 단위의 메모리 셀들 및 제2 바이트 단위 메모리 셀들에 동작상 결합하는 제1 바이트선택트랜지스터 및 제2 바이트선택트랜지스터를 포함한다.A memory device according to an embodiment of the present invention includes a plurality of memory cells including a first well of a first conductivity type formed in a substrate, and a memory array formed apart from each other in the first well, each having memory cells arranged in a matrix. Second wells of a second conductivity type; And a first byte selection formed in the first wells on both sides of each of the second wells and operatively coupled to the first byte unit memory cells and the second byte unit memory cells of each row of the memory array of the corresponding second well. A transistor and a second byte select transistor.

상기 메모리 장치에서, 상기 메모리 셀들 각각은: 열 방향으로 직렬로 동작상 결합한 신호센싱트랜지스터, 메모리셀트랜지스터 및 접지선택트랜지스터를 포함할 수 있다. 이때, 상기 메모리 배열 각각에서 각 행의 제1 바이트 단위의 메모리셀트랜지스터들의 제어 게이트들은 서로 전기적으로 연결되어 상기 제1 바이트선택 트랜지스터에 동작상 결합하는 제1 국소제어라인을 형성하고, 제2 바이트 단위의 메모리셀트랜지스터들의 제어게이트들은 서로 연결되어 상기 제2 바이트선택트랜지스터에 동작상 결합하는 제2 국소제어라인을 형성할 수 있다.In the memory device, each of the memory cells may include a signal sensing transistor, a memory cell transistor, and a ground select transistor, which are operatively coupled in series in a column direction. In this case, the control gates of the memory cell transistors of the first byte unit of each row in each of the memory arrays are electrically connected to each other to form a first local control line that is operatively coupled to the first byte select transistor. Control gates of the memory cell transistors may be connected to each other to form a second local control line operatively coupled to the second byte select transistor.

상기 메모리 장치에서, 상기 메모리 셀들 각각은: 열 방향으로 직렬로 동작상 결합한 메모리셀트랜지스터 및 비트선택트랜지스터를 포함할 수 있다. 이때, 상기 메모리 배열 각각에서 각 행의 제1 바이트 단위의 메모리셀트랜지스터들의 제어 게이트들은 서로 전기적으로 연결되어 상기 제1 바이트선택트랜지스터에 동작상 결합하는 제1 국소제어라인을 형성하고, 제2 바이트 단위의 메모리셀트랜지스터들의 제어게이트들은 서로 연결되어 상기 제2 바이트선택트랜지스터에 동작상 결합하는 제2 국소제어라인을 형성할 수 있다.In the memory device, each of the memory cells may include: a memory cell transistor and a bit select transistor operatively coupled in series in a column direction. In this case, the control gates of the memory cell transistors of the first byte unit of each row in each of the memory arrays are electrically connected to each other to form a first local control line that is operatively coupled to the first byte select transistor. Control gates of the memory cell transistors may be connected to each other to form a second local control line operatively coupled to the second byte select transistor.

상기 메모리 장치에서, 상기 메모리 셀은 제1 도전형의 채널을 구비하고, 상기 바이트선택트랜지스터들은 제2 도전형의 채널을 구비할 수 있다.In the memory device, the memory cell may include a channel of a first conductivity type, and the byte select transistors may include a channel of a second conductivity type.

본 발명의 일 실시예에 따른 메모리 장치 형성 방법은 제1 도전형의 웰 내의 제2 도전형의 웰에 메모리 셀들이 행렬로 배열된 메모리 배열을 형성하고; 그리고, 상기 제1 도전형의 웰내에 형성되어 대응하는 행의 바이트 단위의 메모리 셀들에 동작상 결합하는 바이트선택트랜지스터들을 형성하는 것을 포함하며, 상기 메모리 배열의 각 행은 서로 다른 바이트선택트랜지스터에 바이트 단위로 동작상 결합하는 적어도 두 개의 바이트 단위 메모리 셀들을 포함한다.A method of forming a memory device according to an embodiment of the present invention comprises forming a memory array in which memory cells are arranged in a matrix in a well of a second conductivity type in a well of a first conductivity type; And forming byte select transistors formed in the well of the first conductivity type to be operatively coupled to the memory cells of the byte unit of the corresponding row, wherein each row of the memory array has byte units in different byte select transistors. At least two byte unit memory cells that are operatively coupled together.

이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.Objects, other objects, features and advantages of the present invention will be readily understood through the following preferred embodiments associated with the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosure may be made thorough and complete, and to fully convey the spirit of the invention to those skilled in the art.

본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 또한, 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.In the present specification, when it is mentioned that a film is on another film or substrate, it means that it may be formed directly on another film or substrate or a third film may be interposed therebetween. In the drawings, the thicknesses of films and regions are exaggerated for clarity. In addition, in various embodiments of the present specification, terms such as first, second, and third are used to describe various regions, films, and the like, but these regions and films should not be limited by these terms. . Also, these terms are only used to distinguish any given region or film from other regions or films. Thus, the film quality referred to as the first film quality in one embodiment may be referred to as the second film quality in other embodiments. Each embodiment described and illustrated herein also includes its complementary embodiment.

또한, 본 명세서에서 "동작상 결합한다"는 것이 가리키는 의미는 예를 들어 제1 트랜지스터의 게이트소자에 인가된 미리 정한 전압이 직접적으로 또는 제3 트랜지스터를 통해서 간접적으로 제2 트랜지스터의 단자에 전달된다 것을 의미할 수 있다. 또는 제1 트랜지스터의 특정 단자와 제2 트랜지스터 (메모리 셀)의 특정 단 자가 서로 전기적으로 연결 또는 결합한다는 것을 의미한다.In addition, the meaning of "operating coupling" in the present specification means that a predetermined voltage applied to the gate element of the first transistor, for example, is transmitted to the terminal of the second transistor directly or indirectly through the third transistor. Can mean. Alternatively, it means that a specific terminal of the first transistor and a specific terminal of the second transistor (memory cell) are electrically connected or coupled to each other.

본 발명은 비휘발성 메모리 장치에 관련된 것으로서, 특히 바이트 단위 프로그램/소거 동작이 가능한 비휘발성 메모리 장치에 관련된 것이다. 본 발명의 비휘발성 메모리 장치는 행렬로 배열된 비휘발성 메모리 셀 및 바이트선택트랜지스터를 포함한다. 본 발명의 비휘발성메모리 장치에 따르면, 메모리셀트랜지스터와 바이트선택트랜지스터가 서로 다른 도전형의 웰에 형성된다. 예를 들면, 메모리셀트랜지스터는 p형 웰에 형성되고 바이트선택트랜지스터는 n형 웰에 형성될 수 있다. 메모리셀트랜지스터가 형성된 p형 웰은 바이트선택트랜지스터가 형성된 n형 웰 내에 형성될 수 있다. The present invention relates to a nonvolatile memory device, and more particularly, to a nonvolatile memory device capable of byte-by-byte program / erase operations. The nonvolatile memory device of the present invention includes a nonvolatile memory cell and a byte select transistor arranged in a matrix. According to the nonvolatile memory device of the present invention, a memory cell transistor and a byte select transistor are formed in wells of different conductivity types. For example, the memory cell transistor may be formed in the p-type well and the byte select transistor may be formed in the n-type well. The p-type well in which the memory cell transistor is formed may be formed in the n-type well in which the byte select transistor is formed.

또는, 메모리셀트랜지스터의 채널의 도전형과 바이트선택트랜지스터의 채널의 도전형이 서로 반대 도전형일 수 있다. 예를 들면 메모리셀트랜지스터들의 채널은 n형 채널이고, 바이트선택트랜지스터의 채널은 p형 채널일 수 있다.Alternatively, the conductivity type of the channel of the memory cell transistor and the conductivity type of the channel of the byte select transistor may be opposite conductivity types. For example, the channel of the memory cell transistors may be an n-type channel, and the channel of the byte select transistor may be a p-type channel.

본 발명에서 비휘발성 메모리 셀은 하나 또는 그 이상의 트랜지스터들로 구성될 수 있다. 예를 들어, 비휘발성 메모리 셀은 단일의 메모리셀트랜지스터로 구성되거나 (단일 트랜지스터 메모리 셀), 메모리셀트랜지스터와 하나의 비트 선택 트랜지스터로 구성되거나 (2 트랜지스터 메모리 셀), 메모리셀트랜지스터와 두 개의 비트 선택 트랜지스터들로 구성될 수 있다 (3 트랜지스터 메모리 셀). 이하에서 설명의 편의상 2 트랜지스터 메모리 셀 및 3 트랜지스터 메모리 셀에서 비트라인에 연결되는 비트 선택 트랜지스터를 신호센싱트랜지스터라 부르고, 공통 소오스 라인에 연결되는 비트 선택 트랜지스터를 접지선택트랜지스터라 부르기로 한다.In the present invention, a nonvolatile memory cell may be composed of one or more transistors. For example, a nonvolatile memory cell may consist of a single memory cell transistor (single transistor memory cell), a memory cell transistor and one bit select transistor (two transistor memory cell), or a memory cell transistor and two bits. Select transistors (three transistor memory cells). For convenience of description, a bit select transistor connected to a bit line in a two transistor memory cell and a three transistor memory cell will be referred to as a signal sensing transistor, and a bit select transistor connected to a common source line will be referred to as a ground select transistor.

메모리셀트랜지스터는 적층 게이트 구조를 포함한다. 적층 게이트 구조는 기판과 절연된 메모리층, 게이트간 절연막에 의해 메모리층과 절연된 제어 게이트를 포함한다. 기판으로부터 절연된 메모리층으로 전하가 이동하거나 또는 그 반대 방향으로 전하가 이동하는 것에 의해 메모리셀트랜지스터의 문턱전압이 변하며 이에 따라 정보의 저장이 가능하다. 메모리층으로서 다양한 물질이 사용될 수 있으며, 사용되는 메모리층이 도전층일 경우 플로팅 게이트라 부르며, 이 경우 인접한 메모리 셀의 플로팅 게이트는 서로 전기적으로 분리되는 것이 좋다. 플로팅 게이트로서 폴리실리콘이 사용될 수 있다. 메모리층으로서 폴리실리콘 뿐만 아니라 실리콘질화막 같은 트랩 밀도가 큰 절연물질이 사용될 수 있다. 또한, 메모리층으로서, 폴리실리콘, 질화막 뿐만 아니라 전하를 저장할 수 있는 모든 물질, 즉, 알루미늄산화막(Al₂O₃), 하프늄산화막(HfO), 하프늄알루미늄산화막(HfAlO), 하프늄실리콘산화막(HfSiO) 등과 같이 전하에 대한 트랩 밀도(trap density)가 높은 절연체가 사용되거나, 금속(Metal) 같은 도전체, 그리고 이 물질들의 나노크리스탈 또는 위에서 열거된 물질들의 조합이 사용될 수 있다.The memory cell transistor includes a stacked gate structure. The stacked gate structure includes a memory layer insulated from the substrate and a control gate insulated from the memory layer by an inter-gate insulating film. As the charges move from the substrate to the insulated memory layer or the charges move in the opposite direction, the threshold voltage of the memory cell transistor is changed, thereby storing information. Various materials may be used as the memory layer, and when the memory layer used is a conductive layer, it is called a floating gate. In this case, the floating gates of adjacent memory cells may be electrically separated from each other. Polysilicon may be used as the floating gate. In addition to polysilicon, an insulating material having a high trap density such as silicon nitride may be used as the memory layer. In addition, as the memory layer, not only polysilicon, a nitride film, but also any material capable of storing charge, that is, aluminum oxide film (Al ₂ O ₃ ), hafnium oxide film (HfO), hafnium aluminum oxide film (HfAlO), and hafnium silicon oxide film (HfSiO) Insulators with a high trap density for charges may be used, or conductors such as metal, and nanocrystals of these materials or combinations of the materials listed above may be used.

접지선택트랜지스터 및 신호센싱트랜지스터의 게이트는 메모리셀트랜지스터와 동일하게 적층 게이트 구조를 나타낼 수 있다. 또는 접지선택트랜지스터 및 신호센싱트랜지스터의 게이트는 메모리셀트랜지스터와 다른 구조를 나타낼 수 도 있다. 예컨대, 접지선택트랜지스터 및 신호센싱트랜지스터의 게이트는 메모리셀트랜지스터의 제어 게이트와 동일한 물질로 형성될 수 있다. 여기서 동일한 물질로 형 성된다는 것은 메모리셀트랜지스터의 제어 게이트가 패터닝될 때, 이들 접지선택트랜지스터 및 신호센싱트랜지스터의 게이트도 동시에 패터닝된다는 것을 포함한다.The gates of the ground select transistor and the signal sensing transistor may have a stacked gate structure in the same manner as the memory cell transistor. Alternatively, the gates of the ground select transistor and the signal sensing transistor may have a different structure from that of the memory cell transistor. For example, the gates of the ground select transistor and the signal sensing transistor may be formed of the same material as the control gate of the memory cell transistor. Forming the same material here includes that when the control gates of the memory cell transistors are patterned, the gates of these ground select transistors and signal sensing transistors are also patterned at the same time.

한편, 바이트선택트랜지스터의 게이트 역시 메모리셀트랜지스터와 동일한 구조를 나타낼수 있다. 바람직하게는 바이트선택트랜지스터의 게이트는 메모리셀트랜지스터의 제어 게이트와 동일한 물질로 형성된다. 바이트선택트랜지스터의 제어 게이트가 패터닝될 때, 바이트선택트랜지스터의 게이트도 동시에 패터닝된다.On the other hand, the gate of the byte select transistor can also represent the same structure as the memory cell transistor. Preferably, the gate of the byte select transistor is formed of the same material as the control gate of the memory cell transistor. When the control gate of the byte select transistor is patterned, the gate of the byte select transistor is also patterned at the same time.

도 1은 본 발명의 제1 실시예에 따른 3개 트랜지스터가 단위 메모리 셀을 구성하는 비휘발성 메모리 장치에 대한 등가 회로도이다. 도 1에는 본 발명에 대한 더욱 명확한 이해를 위해서 그리고 도면의 간략화를 위해서 N-웰(13)에는 메모리 트랜지스터가 행렬로 형성되는 P-웰(15) 하나가 나타나 있다. 또, 하나의 P-웰에는 예를 들면 메모리셀트랜지스터 1024행이 형성될 수 있지만, 메모리셀트랜지스터 8행 만이 도시되어 있다. 또한, 메모리 배열의 한 행에 다수의 바이트의 메모리 트랜지스터들이 형성될 수 있지만, 단지 1 바이트의 메모리셀트랜지스터들 (예를 들어 8개의 메모리셀트랜지스터들)이 도시되어 있다.1 is an equivalent circuit diagram of a nonvolatile memory device in which three transistors according to the first embodiment of the present invention constitute a unit memory cell. 1 shows a P-well 15 in which the memory transistors are formed in a matrix in the N-well 13 for a clearer understanding of the present invention and for the sake of simplicity. Further, for example, 1024 rows of memory cell transistors may be formed in one P-well, but only 8 rows of memory cell transistors are shown. Also, although many bytes of memory transistors can be formed in one row of a memory arrangement, only one byte of memory cell transistors (eg eight memory cell transistors) is shown.

도 1을 참조하면 메모리셀트랜지스터들(MCT11~MCT1_8, MCT2_1~2_8, ..., MCG8_1~MCT8_8, )이 격자 형태로 P-웰(15)에 배열되어 있다. 각각의 메모리셀트랜지스터 양측에는 신호센싱트랜지스터(SST1_1~SST1_8, SST2_1~SST2_8, ..., SST8_1~SST8_8) 및 접지선택트랜지스터(GST1_1~GST1_8, GST2_1~GST2_8, ..., GST8_1~GST8_8)가 동작상 결합하여 있다. 하나의 메모리셀트랜지스터(MST1_1), 신호센싱트랜지스터(SST1_1), 그리고 접지선택트랜지스터(GST1_1)가 단위 메모리 셀 (UMC1_1)을 구성한다. 이들 접지선택트랜지스터들, 신호센싱트랜지스터들 및 메모리셀트랜지스터들은 모두 P-웰(15)에 형성되어 있다.Referring to FIG. 1, memory cell transistors MCT11 to MCT1_8, MCT2_1 to 2_8,..., MCG8_1 to MCT8_8, are arranged in the P-well 15 in a lattice form. Signal sensing transistors (SST1_1 to SST1_8, SST2_1 to SST2_8, ..., SST8_1 to SST8_8) and ground select transistors (GST1_1 to GST1_8, GST2_1 to GST2_8, ..., GST8_1 to GST8_8) on both sides of each memory cell transistor In combination. One memory cell transistor MST1_1, a signal sensing transistor SST1_1, and a ground select transistor GST1_1 constitute a unit memory cell UMC1_1. These ground select transistors, signal sensing transistors, and memory cell transistors are all formed in the P-well 15.

각각의 메모리셀트랜지스터는 기판과의 사이에 터널 절연막을 개재하여 플로팅 게이트, 게이트간 절연막 및 제어 게이트가 적층된 구조를 나타낸다. 제1 방향 (예를 들어 행 방향)으로 인접한 바이트 단위의 메모리셀트랜지스터들의 제어 게이트가 서로 연결되어 국소제어라인(LCL0, LCL1, ..., LCL7)을 형성한다. 예를 들면 도면에서는 제1 행에 배열된 8개의 메모리셀트랜지스터들(MCT1_1, MCT1_2, ..., MCT1_8)의 제어 게이트가 서로 연결되어 국소제어라인(LCL0)을 형성한다. 또한, 별도의 낮은 저항의 국소제어라인이 바이트 단위의 제어 게이트들에 전기적으로 결합할 수 있다.Each memory cell transistor has a structure in which a floating gate, an inter-gate insulating film, and a control gate are stacked between a substrate and a tunnel insulating film. Control gates of adjacent memory cell transistors in a first direction (eg, row direction) are connected to each other to form local control lines LCL0, LCL1,..., LCL7. For example, in the drawing, control gates of the eight memory cell transistors MCT1_1, MCT1_2,..., MCT1_8 arranged in the first row are connected to each other to form a local control line LCL0. In addition, a separate low resistance local control line can be electrically coupled to the control gates in bytes.

마찬가지로, 행 방향으로 인접한 신호센싱트랜지스터들의 게이트들이 서로 연결되어 신호센싱라인(SSL0, SSL1, ..., SSL7)을 형성한다. 예를 들면 도면에서는 제1 행에 배열된 8개의 신호센싱트랜지스터들(SST1_1, SST1_2, ..., SST1_8)의 게이트가 서로 연결되어 신호 선택 라인(SSL0)을 형성한다. 또한, 별도의 낮은 저항의 신호센싱라인이 신호센싱트랜지스터들의 게이트들에 전기적으로 결합할 수 있다.Similarly, gates of adjacent signal sensing transistors in a row direction are connected to each other to form signal sensing lines SSL0, SSL1,..., SSL7. For example, in the drawing, gates of the eight signal sensing transistors SST1_1, SST1_2,..., SST1_8 arranged in the first row are connected to each other to form a signal select line SSL0. In addition, a separate low resistance signal sensing line may be electrically coupled to the gates of the signal sensing transistors.

또, 행 방향으로 인접한 접지선택트랜지스터들의 게이트들 서로 연결되어 접지선택라인(GSL0, GSL1, ..., GSL7)을 형성한다. 예를 들면 도면에서는 제1 행에 배열된 8개의 접지선택트랜지스터들(GST1_1, GST1_2, ..., GST1_8)의 게이트들이 서로 연결되어 접지선택라인(GSL0)을 형성한다. 또한, 별도의 낮은 저항의 접지선 택라인이 접지선택트랜지스터들의 게이트들에 전기적으로 결합할 수 있다.In addition, the gates of the ground selection transistors adjacent in the row direction are connected to each other to form ground selection lines GSL0, GSL1, ..., GSL7. For example, in the drawing, gates of the eight ground selection transistors GST1_1, GST1_2,..., And GST1_8 arranged in the first row are connected to each other to form a ground selection line GSL0. In addition, a separate low resistance ground select line may be electrically coupled to the gates of the ground select transistors.

제2 방향(예를 들면 열 방향)으로 배열된 신호센싱트랜지스터들은 동일한 비트라인에 동작상 결합한다. 예를 들면, 제1 열의 신호센싱트랜지스터들(SST1_1, SST2_1, ..., SST8_1)의 제2 불순물 확산 영역(예를 들면 드레인)은 비트라인(BL0)에 전기적으로 연결되고, 제8 열의 신호센싱트랜지스터들(SST1_8, SST2_8, ..., SST8_8)의 제2 불순물 확산 영역(예를 들면 드레인)은 비트라인(BL7)에 전기적으로 연결된다. 한편, 열 방향으로 배열된 신호센싱트랜지스터들의 제1 불순물 확산 영역(예를 들면 소오스)는 대응하는 메모리셀트랜지스터의 제1 불순물 확산 영역에 연결된다.Signal sensing transistors arranged in a second direction (eg column direction) are operatively coupled to the same bit line. For example, the second impurity diffusion region (eg, drain) of the signal sensing transistors SST1_1, SST2_1,..., SST8_1 of the first column is electrically connected to the bit line BL0, and the signal of the eighth column. Second impurity diffusion regions (eg, drains) of the sensing transistors SST1_8, SST2_8,..., SST8_8 are electrically connected to the bit line BL7. Meanwhile, the first impurity diffusion regions (eg, sources) of the signal sensing transistors arranged in the column direction are connected to the first impurity diffusion regions of the corresponding memory cell transistors.

접지선택트랜지스터들의 제2 불순물 확산 영역(예를 들면 드레인)은 대응하는 메모리셀트랜지스터의 제2 불순물 확산 영역에 연결되고, 접지선택트랜지스터들의 제1 불순물 확산 영역(예를 들면 소오스)은 접지된다.The second impurity diffusion region (eg, drain) of the ground selection transistors is connected to the second impurity diffusion region of the corresponding memory cell transistor, and the first impurity diffusion region (eg, source) of the ground selection transistors is grounded.

한편, 대응하는 행의 바이트 단위 메모리셀트랜지스터들(MST1_1, MST2_1, ..., MST8_1)에는 바이트선택트랜지스터들(BST1_1, BST2_1, ..., BST8_1)이 각각 동작상 결합되어 있다. 예를 들면, 제1 행의 바이트선택트랜지스터(BST1_1)는 국소제어라인(LCL1_1)에 동작상 결합하여 메모리셀트랜지스터들(MCT1_1 ~ MCT1_8)를 선택한다. 제2 행의 바이트선택트랜지스터(BST2_1)는 국소제어라인(LCL2_1)에 동작상 결합하여 메모리셀트랜지스터들(MCT2_1 ~ MCT2_8)을 선택한다. 즉, 바이트선택트랜지스터들 각각의 제1 불순물 확산 영역(소오스)은 대응하는 국소제어라인에 전기적으로 연결된다. 한편, 바이트선택트랜지스터들 각각의 제2 불순물 확산 영역(드레 인)에는 전역제어라인(GCL)이 전기적으로 연결된다. 예를 들어 제1 행의 바이트선택트랜지스터(BST1_1)에는 전역제어라인(GCL0)이 동작상 결합하고 제2 행의 바이트선택트랜지스터(BST2_1)에는 전역제어라인(GCL1)이 동작상 결합한다. 따라서, 바이트선택트랜지스터(BST1_1)에는 8개의 메모리셀트랜지스터들(MCT1_1, MCT1_2, ..., MCT1_8)이 동작상 결합한다. 열 방향으로 배열된 바이트선택트랜지스터들의 게이트들은 서로 연결되어 바이트선택라인(BSL0)을 형성한다. 또는 별도의 낮은 저항의 바이트선택라인이 열 방향으로 인접한 바이트선택트랜지스터들의 게이트들에 전기적으로 결합할 수 있다.On the other hand, byte selection transistors BST1_1, BST2_1, ..., BST8_1 are operatively coupled to the byte unit memory cell transistors MST1_1, MST2_1, ..., MST8_1 of the corresponding row, respectively. For example, the byte selection transistor BST1_1 of the first row is operatively coupled to the local control line LCL1_1 to select the memory cell transistors MCT1_1 to MCT1_8. The byte selection transistor BST2_1 of the second row is operatively coupled to the local control line LCL2_1 to select the memory cell transistors MCT2_1 to MCT2_8. That is, the first impurity diffusion region (source) of each of the byte select transistors is electrically connected to a corresponding local control line. Meanwhile, the global control line GCL is electrically connected to the second impurity diffusion region (drain) of each of the byte select transistors. For example, the global control line GCL0 is operatively coupled to the byte selection transistor BST1_1 of the first row, and the global control line GCL1 is operatively coupled to the byte selection transistor BST2_1 of the second row. Therefore, eight memory cell transistors MCT1_1, MCT1_2,..., MCT1_8 are operatively coupled to the byte select transistor BST1_1. Gates of the byte select transistors arranged in the column direction are connected to each other to form a byte select line BSL0. Alternatively, a separate low resistance byte select line may be electrically coupled to the gates of adjacent byte select transistors in the column direction.

전역제어라인에 동작전압을 인가하고 바이트선택트랜지스터에 적절한 전압을 인가하면, 전역제어라인에 인가된 동작전압이 바이트 단위의 메모리셀트랜지스터들의 제어 게이트들에 동시에 인가된다.When an operating voltage is applied to the global control line and an appropriate voltage is applied to the byte select transistor, the operating voltage applied to the global control line is simultaneously applied to the control gates of the memory cell transistors in bytes.

이들 바이트선택트랜지스터들은 메모리셀트랜지스터들이 형성된 P-웰(15)과는 다른 웰에, 즉, N-웰(13)에 형성되어 있다. N-웰(13)은 P-웰(15)을 감싸도록, 다시 말하면 P-웰(15)은 N-웰(13)내에 형성된다.These byte select transistors are formed in a different well from the P-well 15 in which the memory cell transistors are formed, that is, in the N-well 13. N-well 13 encloses P-well 15, that is, P-well 15 is formed in N-well 13.

또는, 바이트선택트랜지스터들의 채널의 도전형은 메모리셀트랜지스터들의 채널의 도전형과 다르다. 예를 들면, 바이트선택트랜지스터들의 채널의 도전형은 p형이고, 메모리셀트랜지스터들의 채널의 도전형은 n형이다.Alternatively, the conductivity type of the channel of the byte select transistors is different from that of the channel of the memory cell transistors. For example, the conductivity type of the channel of the byte select transistors is p type, and the conductivity type of the channel of the memory cell transistors is n type.

바이트선택트랜지스터들이 형성되는 N-웰(13)은 인접하는 P-웰들을 전기적으로 격리하는 기능을 한다. 따라서, 바이트선택트랜지스터가 메모리셀트랜지스터와 동일한 웰에 형성되는 것과 비교해서, 본 발명에 따르면, N-웰에 바이트선택트랜지 스터가 형성되기 때문에, 메모리트랜지스터들이 형성되는 P-웰의 면적을 줄일 수 있는 장점이 있다. 또한, 바이트선택트랜지스터들이 인접한 P-웰의 전기적인 분리에 필요한 N-웰 내부에 형성되기 때문에 바이트선택트랜지스터들을 위한 별도의 공간이 필요치 않게 된다. 따라서 높은 집적도의 메모리 장치를 구현할 수 있다.The N-well 13 in which the byte select transistors are formed serves to electrically isolate adjacent P-wells. Therefore, in comparison with the byte select transistor formed in the same well as the memory cell transistor, according to the present invention, since the byte select transistor is formed in the N-well, the area of the P-well in which the memory transistors are formed is reduced. There are advantages to it. In addition, since the byte select transistors are formed inside the N-well necessary for the electrical separation of adjacent P-wells, no space for byte select transistors is required. Therefore, a high integration memory device can be implemented.

도 1에서 열 방향으로 인접한 접지선택트랜지스터들은 제1 불순물 확산 영역(예를 들면 소오스)을 공유할 수 있다. 마찬가지로 열 방향으로 인접한 신호센싱트랜지스터들은 제2 불순물 확산 영역(예를 들면 드레인)을 공유할 수 있다. 또한, 행 방향으로 인접한 접지선택트랜지스터들의 소오스들은 라인형(line)형 공통 소오스를 형성할 수 있다. 또한, 행 방향의 공통 소오스 또는 라인형 공통 소오스는 별도의 배선인 공통소오스라인(CSL)에 전기적으로 연결될 수 있다.In FIG. 1, the ground selection transistors adjacent in the column direction may share a first impurity diffusion region (eg, a source). Similarly, the signal sensing transistors adjacent in the column direction may share the second impurity diffusion region (eg, drain). In addition, the sources of the ground selection transistors adjacent in the row direction may form a line type common source. In addition, the common source or the line-type common source in the row direction may be electrically connected to the common source line CSL which is a separate wiring.

도 2는 도 1의 예시적인 메모리 장치에 대한 평면도이고 도 3a는 도 2의 국소제어라인 (2A-2A'선)을 따라 절단했을 때의 단면도이고 도 3b는 도 2의 비트라인(BL) 방향(2B-2B')을 따라 절단했을 때의 단면도이다. 도 2, 도 3a 및 도 3b로부터 메모리셀트랜지스터들, 신호센싱트랜지스터들, 접지선택트랜지스터들 및 바이트선택트랜지스터들이 형성되는 예시적인 활성영역의 모양과 P-웰과 N-웰 사이의 예시적인 관계, 바이트선택트랜지스터와 메모리셀트랜지스터 사이의 예시적인 결합관계 등을 알 수 있다.FIG. 2 is a plan view of the exemplary memory device of FIG. 1, FIG. 3A is a cross-sectional view taken along the local control line 2A-2A ′ of FIG. 2, and FIG. 3B is a bit line BL direction of FIG. 2. It is sectional drawing when it cuts along (2B-2B '). 2, 3A and 3B, the shape of an exemplary active region in which memory cell transistors, signal sensing transistors, ground select transistors and byte select transistors are formed, and an exemplary relationship between a P-well and an N-well, An example coupling relationship between a byte select transistor and a memory cell transistor can be seen.

도 2, 도 3a 및 도 3b를 참조하면, 기판(11)의 N-웰(13)에는 P-웰(15)이 형성되어 있으며, P-웰(15)에는 예를 들면 제2 향(열 방향)으로 신장하는 라인 형태(line)의 제1 활성영역(33)이 형성되어 있고, P-웰(15) 밖의 N-웰(13)에는 바이트 선택트랜지스터를 위한, 예를 들면 사각형 형태의 제2 활성영역(35)이 형성되어 있다. 소자분리막(19)이 활성영역들을 한정하고 활성영역들을 서로 전기적으로 분리한다. 도 2를 참조하면, 제1 활성영역(33)을 가로질러 신호센싱라인(SSL), 국소제어라인(LCL) 그리고 접지 선택 라인(GSL)이 지나가며 이들이 제2 방향으로 거울 대칭으로 배치된다. 신호 센싱 라인(SSL)은 제1 방향(예를 들면 행 방향)으로 배치된 신호센싱트랜지스터들의 게이트들이 서로 연결되어 형성될 수 있으며, 국소제어라인(LCL)은 제1 방향(행 방향)으로 배치된 메모리셀트랜지스터들(29)의 제어 게이트들(27)이 서로 연결되어 형성될 수 있고, 접지 선택 라인(GSL)은 제1 방향으로 배치된 접지선택트랜지스터들의 게이트들이 서로 연결되어 형성될 수 있다. 메모리셀트랜지스터는 터널 절연막(21), 메모리층으로서 플로팅 게이트(23), 게이트간 절연막(25), 그리고 제어 게이트(27)를 포함한다. 접지선택트랜지스터 및 신호센싱트랜지스터는 메모리셀트랜지스터의 게이트는 메모리셀트랜지스터와 동일한 적층 구조를 나타낼 수 있다. 바이트선택트랜지스터의 게이트는 메모리셀트랜지스터의 제어 게이트와 동일한 물질로 형성될 수 있다.2, 3A and 3B, a P-well 15 is formed in the N-well 13 of the substrate 11, and a second fragrance (heat) is formed in the P-well 15, for example. Direction, the first active region 33 extending in the form of a line is formed, and the N-well 13 outside the P-well 15 is formed in a rectangular-shaped transistor, for example, in the form of a rectangular shape. 2 active regions 35 are formed. An isolation layer 19 defines active regions and electrically separates the active regions from each other. Referring to FIG. 2, the signal sensing line SSL, the local control line LCL, and the ground select line GSL pass across the first active region 33 and are disposed mirror symmetrically in the second direction. The signal sensing line SSL may be formed by connecting gates of signal sensing transistors arranged in a first direction (eg, a row direction), and the local control line LCL may be arranged in a first direction (row direction). The control gates 27 of the memory cell transistors 29 may be connected to each other, and the ground select line GSL may be formed by connecting the gates of the ground select transistors arranged in the first direction to each other. . The memory cell transistor includes a tunnel insulating film 21, a floating gate 23 as a memory layer, an inter-gate insulating film 25, and a control gate 27. In the ground selection transistor and the signal sensing transistor, the gate of the memory cell transistor may have the same stacked structure as that of the memory cell transistor. The gate of the byte select transistor may be formed of the same material as the control gate of the memory cell transistor.

여기서, 제2 방향(예를 들면 열 방향)으로 인접한 신호센싱트랜지스터들은 공통 드레인 영역을 공유한다. 마찬가지로 제2 방향으로 인접한 접지선택트랜지스터들은 공통 소오스 영역을 공유하며, 또한 공통 소오스 영역이 제1 방향(행 방향)으로 연장하여 인접한 공통 소오스 영역과 연결되어 라인 형태를 나타낸다. 라인 형태의 공통 소오스 영역은 공통 소오스 라인(CSL)에 전기적으로 연결된다. 공통 드레인 영역에는 드레인 콘택트(CDC)를 통해서 비트라인이 전기적으로 연결된다.Here, the signal sensing transistors adjacent in the second direction (eg, the column direction) share a common drain region. Similarly, the ground selection transistors adjacent in the second direction share a common source region, and the common source region extends in the first direction (row direction) to be connected to the adjacent common source region to form a line. The common source region in the form of a line is electrically connected to the common source line CSL. The bit line is electrically connected to the common drain region through the drain contact CDC.

제2 활성영역(35)을 가로질러 제2 방향(열 방향)으로 바이트선택라인(BSL)이 지나간다. 바이트선택라인(BL)은 제2 방향으로 배치된 바이트선택트랜지스터들의 게이트들(39)이 서로 연결되어 형성될 수 있다. 바이트선택트랜지스터(BST)의 소오스(36S)는 국소 배선(37)을 통해서 대응하는 국소제어라인(LCL)에 전기적으로 연결된다. 바이트선택트랜지스터(BST)의 드레인(36D)에는 전역제어라인(GCL)이 전기적으로 연결된다.The bite selection line BSL passes in the second direction (column direction) across the second active region 35. The byte select line BL may be formed by connecting the gates 39 of the byte select transistors arranged in the second direction to each other. The source 36S of the byte select transistor BST is electrically connected to the corresponding local control line LCL through the local wiring 37. The global control line GCL is electrically connected to the drain 36D of the byte select transistor BST.

도 2를 참조하면, 메모리셀트랜지스터의 선폭, 예컨대, 국소제어라인(LCL)의 폭은 신호센싱라인(SSL) 및 접지선택라인(GSL)의 선폭, 예컨대 신호센싱트랜지스터 및 접지선택트랜지스터의 게이트의 폭보다 좁을 수 있다. 제조 공정상 동일한 선폭으로 설계(design)하는 것이 좋으나, 신뢰성 있는 소자 형성을 위해서 접지선택트랜지스터 및 신호센싱트랜지스터의 선폭이 메모리셀트랜지스터의 선폭보다 넓게 형성될 수 있다. 하지만, 메모리셀트랜지스터의 선폭은 가능한 작게 형성되는 것이 높은 집적도 구현을 위해서 좋다. 또한 메모리셀트랜지스터의 선폭이 좁으면 좁을 수록 프로그램/소거 동작을 낮출 수 있다.Referring to FIG. 2, the line width of the memory cell transistor, for example, the width of the local control line LCL, is determined by the line widths of the signal sensing line SSL and the ground selection line GSL, such as the gates of the signal sensing transistor and the ground selection transistor. It may be narrower than the width. It is preferable to design the same line width in the manufacturing process, but the line widths of the ground selection transistor and the signal sensing transistor may be wider than the line width of the memory cell transistor in order to form a reliable device. However, the line width of the memory cell transistors should be as small as possible to achieve high integration. In addition, the narrower the line width of the memory cell transistor, the lower the program / erase operation.

바이트선택트랜지스터의 게이트가 제어 게이트와 동일한 단계에서 형성될 경우에 있어서, 신호센싱라인(SSL) 및 접지선택라인(GSL)은 웰 단위로 분리되어 형성되며 인접한 웰 사이의 신호센싱라인 및 접지선택라인과 각각 국소연결배선(local interconnection)을 통해서 서로 전기적으로 연결될 수 있다. 이때, 인접한 신호선택라인들 사이 및 인접한 접지선택라인들 사이의 국소연결배선을 위한 콘택트는 인접한 P-웰들 사이의 N-웰내에 위치한다. 추가적인 공간의 필요없이 인접한 신호센 싱라인들 사이의 전기적인 연결 및 인접한 접지선택라인들 사이의 전기적인 연결을 구현할 수 있다.In the case where the gate of the byte select transistor is formed in the same step as the control gate, the signal sensing line SSL and the ground select line GSL are formed in a well unit, and the signal sensing line and the ground select line between adjacent wells are formed. And each may be electrically connected to each other through local interconnection. At this time, a contact for local connection wiring between adjacent signal selection lines and adjacent ground selection lines is located in an N-well between adjacent P-wells. Electrical connection between adjacent signal sensing lines and electrical connection between adjacent ground selection lines can be implemented without the need for additional space.

하지만, 실시예에 따라서는 접지선택라인 및 신호센싱라인이 웰 단위로 끊어지지 않을 수 도 있다.However, in some embodiments, the ground selection line and the signal sensing line may not be cut in units of wells.

이하에서는 본 실시예에 따른 메모리 장치의 동작에 대해서 설명을 하기로 한다. 본 발명에서 프로그램/소거 동작은 예를 들어 F-N(Fouler-Nordheim) 터널링을 사용한다. F-N 터널링은 기판(P-웰)과 메모리셀트랜지스터의 메모리층 사이에 개재하는 터널 절연막을 통해서 이루어진다. F-N 터널링이 일어나기 위해서는 기판(P-웰)과 메모리셀트랜지스터 사이에 높은 전압차가 발생되어야 한다. 본 실시예에서는 단지 설명정이고 예시적인 관점에서 프로그램/소거 동작시 요구되는 높은 전압차를 약 18볼트 정도로 가정한다.Hereinafter, the operation of the memory device according to the present embodiment will be described. The program / erase operation in the present invention uses, for example, Fouler-Nordheim (F-N) tunneling. F-N tunneling is performed through a tunnel insulating film interposed between the substrate (P-well) and the memory layer of the memory cell transistor. In order for F-N tunneling to occur, a high voltage difference must be generated between the substrate (P-well) and the memory cell transistor. In this embodiment, it is assumed that the high voltage difference required for the program / erase operation is about 18 volts for illustrative purposes only.

프로그램은 메모리셀트랜지스터의 메모리층에 전자를 주입하는 것을 가리킬 수 있다. 반대로 소거는 메모리층으로부터 기판으로 전자를 방출하는 것을 가리킬 수 있다. 한편, 정공(hole)의 경우 그 반대의 경우를 가리킬 수 있다. 또한, 프로그램은 메모리셀트랜지스터의 문턱전압을 증가시키는 것을 가리킬 수 있으며, 소거는 메모리셀트랜지스터의 문턱전압을 감소시키는 것을 가리킬 수 있다.The program can refer to the injection of electrons into the memory layer of the memory cell transistor. In contrast, erasure may refer to the release of electrons from the memory layer to the substrate. On the other hand, in the case of a hole (hole) may refer to the reverse case. Further, the program may refer to increasing the threshold voltage of the memory cell transistor, and erasing may refer to decreasing the threshold voltage of the memory cell transistor.

본 발명에 따르면 바이트 메모리셀트랜지스터, 신호센싱트랜지스터 및 접지선택트랜지스터가 바이트선택트랜지스터와는 다른 도전형의 웰에 형성되기 때문에, 음의 전압 및 양의 전압의 적절한 조합을 통해서 프로그램/소거 동작시 요구되는 전압 크기를 낮출 수 있어 낮은 전압 동작이 가능해지고 메모리 장치의 크기를 줄 일 수 있다. 예를 들어 프로그램 동작시 요구되는 높은 양의 전압을 서로 다른 극성의 전압으로 적절히 분배하는 것에 의해서 프로그램 동작 전압을 낮출 수 있다.According to the present invention, since the byte memory cell transistor, the signal sensing transistor, and the ground select transistor are formed in a well of a conductivity type different from that of the byte select transistor, the program / erase operation is required through an appropriate combination of negative voltage and positive voltage. The voltage level can be lowered to enable lower voltage operation and to reduce the size of the memory device. For example, the program operating voltage can be lowered by appropriately distributing a high amount of voltage required for the program operation to voltages of different polarities.

프로그램/소거 동작시 메모리셀트랜지스터와 채널 사이에 예를 들어 18볼트 정도의 전압차가 필요할 경우를 생각해 보자. 통상적인 경우, 프로그램 동작시 메모리셀트랜지스터의 제어 게이트에 18볼트 정도의 높은 전압이 인가되어야 하고, 소거 동작시 기판에 18볼트 정도의 높은 전압이 인가되어야 한다. 하지만, 본 발명의 경우, 기판과 메모리셀트랜지스터에 반대 극성의 전압을 인가하는 방식을 사용함으로써, 기판과 메모리셀트랜지스터에 높은 전압이 인가되는 것을 방지한다. 예를 들어 본 발명에 따르면, 프로그램 동작시 메모리셀트랜지스터의 제어 게이트에는 예를 들면 약 10볼트를 인가하고 기판(P-웰)에는 약 -8볼트를 인가하는 것에 의해서 메모리셀트랜지스터와 그 아래의 채널 사이에 약 18볼트의 전압차를 생성한다. 소거 동작시에는 기판(P-웰)에 약 10볼트의 전압이, 제어 게이트에 약 -8볼트의 전압이 인가된다. 기판( P-웰)에 음의 전압이 인가됨에 따라, 그에 맞게 신호센싱트랜지스터의 게이트(신호 센싱 라인), 접지선택트랜지스터의 게이트(접지 선택 라인), 그리고 비트라인에 인가되는 전압이 적절히 조절되며, 경우에 따라서 이들에 음의 전압이 인가될 수 있다.Consider a case where a voltage difference of, for example, 18 volts is required between a memory cell transistor and a channel during a program / erase operation. In a typical case, a high voltage of about 18 volts should be applied to a control gate of a memory cell transistor during a program operation, and a high voltage of about 18 volts should be applied to a substrate during an erase operation. However, in the case of the present invention, by applying a voltage of opposite polarity to the substrate and the memory cell transistor, a high voltage is prevented from being applied to the substrate and the memory cell transistor. For example, in accordance with the present invention, a memory cell transistor and the underlying device may be applied by applying about 10 volts to the control gate of the memory cell transistor and about -8 volts to the substrate P-well during the program operation. Create a voltage difference of about 18 volts between the channels. In the erase operation, a voltage of about 10 volts is applied to the substrate P-well, and a voltage of about -8 volts is applied to the control gate. As the negative voltage is applied to the substrate (P-well), the voltage applied to the gate (signal sensing line) of the signal sensing transistor, the gate (ground select line) of the ground select transistor, and the bit line is appropriately adjusted accordingly. In some cases, negative voltages may be applied to them.

본 발명에서 프로그램하고자 하는 메모리셀트랜지스터(선택 메모리셀트랜지스터)에 인접한 메모리셀트랜지스터들(미선택 메모리셀트랜지스터들)의 프로그램 방지를 위해서, 예를 들어 자가 부스팅(self-boosting) 기법을 사용할 수 있다. 자가 부스팅 기법은, 미선택 메모리셀트랜지스터의 불순물 확산 영역의 전위를 기판 (P-웰)보다 다소 높게 플로팅 시킨 상태에서 높은 프로그램 전압이 미선택 메모리셀트랜지스터(제어 게이트)에 인가될 때, 불순물 확산 영역과 채널 사이의 용량성 결합(capacitive coupling)에 의해서 미선택 메모리셀트랜지스터 하부의 채널의 전위가 부스팅하는 것을 이용한다. 반면 선택 메모리셀트랜지스터의 불순물 확산 영역의 전위를 기판(P-웰)과 동일하게 유지시킨 상태에서, 높은 프로그램 전압이 선택 메모리셀트랜지스터에 인가되면, 불순물 확산 영역과 선택 메모리셀트랜지스터의 채널 사이에 용량성 결합은 발생하지 않고 채널의 전위가 그대로 유지된다. 자가 부스팅 기법을 사용할 경우, 2 트랜지스터 메모리 셀과 달리, 신호센싱트랜지스터에 높은 전압이 인가될 필요가 없기 때문에 2 트랜지스터 메모리 셀과 비교해서 신호센싱트랜지스터의 크기를 더 작게 조작하는 것이 가능하며, 높은 집적도의 메모리 장치 구현에 보다 용이하다.In the present invention, for example, a self-boosting technique may be used to prevent the memory cell transistors (unselected memory cell transistors) adjacent to the memory cell transistors (selected memory cell transistors) to be programmed. The self-boosting technique uses an impurity diffusion region when a high program voltage is applied to the unselected memory cell transistor (control gate) while the potential of the impurity diffusion region of the unselected memory cell transistor is floated slightly higher than that of the substrate (P-well). The potential of the channel under the unselected memory cell transistor is boosted by capacitive coupling between the channels. On the other hand, if a high program voltage is applied to the selection memory cell transistor while the potential of the impurity diffusion region of the selection memory cell transistor is kept the same as the substrate (P-well), between the impurity diffusion region and the channel of the selection memory cell transistor. No capacitive coupling occurs and the potential of the channel remains intact. When using the self-boosting technique, unlike the two-transistor memory cell, since the high voltage does not need to be applied to the signal sensing transistor, it is possible to manipulate the size of the signal sensing transistor smaller than the two-transistor memory cell, It is easier to implement the memory device.

이하에서는 상술한 본 발명의 제1 실시예에 따른 메모리 장치의 동작에 대해서 아래 표 1 및 표 2 그리고 도 4를 참조하여 보다 상세히 설명을 하기로 한다. 도 4에는 도 1과 달리 P-웰(17)이 하나 더 추가되어 있다. 추가된 P-웰(17)은 도 1의 P-웰(15)과 동일한 구조를 나타낸다. 다만, 바이트선택트랜지스터(BST)는 반드시 그럴 필요는 없지만 두 P-웰(15, 17) 사이에 위치하여 드레인을 공유하며 여기에 전역제어라인이 전기적으로 연결된다.Hereinafter, the operation of the memory device according to the first embodiment of the present invention will be described in more detail with reference to Tables 1, 2, and 4 below. Unlike FIG. 1, another P-well 17 is added to FIG. 4. The added P-well 17 shows the same structure as the P-well 15 of FIG. However, the byte select transistor (BST) is not necessarily, but is located between the two P-wells (15, 17) to share the drain and the global control line is electrically connected thereto.

아래 표 1에 도 4의 메모리셀트랜지스터(MCT1_1)에 대한 예시적인 프로그램 동작 조건이 개략적으로 나타나 있고, 아래 표 2에는 바이트 단위의 메모리셀트랜지스터들(MCT1_1, MCT1_2, ..., MCT1_8)에 대한 소거 동작 조건이 개략적으로 나타 나 있다.Exemplary program operating conditions for the memory cell transistor MCT1_1 of FIG. 4 are schematically shown in Table 1 below, and Table 2 below shows memory cell transistors MCT1_1, MCT1_2, ..., MCT1_8 in byte units. The erase operation condition is shown schematically.

아래 표 1 및 표 2에서 "소오스"는 접지선택트랜지스터(GST)의 소오스를 가리킨다.In Tables 1 and 2 below, "source" refers to the source of the ground select transistor (GST).

표 1 (프로그램 동작 조건)Table 1 (Program Operating Conditions)

소오스Source 접지선택라인 (GSL)Ground Selection Line (GSL) 바이트 선택라인 (BSL)Byte select line (BSL) 전역 제어 라인 (GCL)Global control line (GCL) P-웰 P-well 비트라인(BL)Bit line BL 신호센싱라인 (SSL)Signal Sensing Line (SSL) N-웰N-well 플로팅Floating -8 볼트 -8 volts 선택된 바이트 선택라인(BSL0)에 0볼트 인가Apply 0 volt to selected byte select line (BSL0) 선택된 전역 제어 라인(GCL0)에 10볼트 인가10 volts applied to the selected global control line (GCL0) 선택된 P-웰 (15)에 -8볼트 인가Apply -8 Volts to Selected P-Well 15 선택된 비트라인(BL0)에 P-웰(15)에 인가되는 전압과 동일한 전압(-8볼트)을 인가Apply a voltage (-8 volts) equal to the voltage applied to the P-well 15 to the selected bit line BL0 선택된 신호센싱라인(SSL0) 및 미선택된 신호센싱라인SSL1~7)에에 비트라인에 인가되는 전압보다 큰 전압(-5볼트) 인가 Apply a voltage (-5 volts) greater than the voltage applied to the bit line to the selected signal sensing line SSL0 and the unselected signal sensing lines SSL1-7. 10 볼트10 volts 미선택된 바이트 선택라인(BSL1)에 10볼트 인가10 volts applied to unselected byte select line (BSL1) 미선택된 전역제어라인(GCL1~GCL7, )에 선택된 전역제어라인(GCL0)에 인가되는 전압보다 작은 전압(-5볼트) 또는 플로팅Voltage (-5 volts) or less than the voltage applied to the selected global control line (GCL0) to the unselected global control lines (GCL1 to GCL7,) 미선택된 P-웰(17)에 0볼트 인가 Apply 0 volts to unselected P-well 17 미선택된 비트라인(BL1~BL7)에 선택된 비트라인(BL0)에 인가되는 전압보다 큰 전압(-5볼트)을 인가, 미선택된 비트라인(BL8~15)를 플로팅Applying a voltage (-5 volts) greater than the voltage applied to the selected bit line BL0 to the unselected bit lines BL1 to BL7, and floating the unselected bit lines BL8 to 15.

도 4 및 표 1을 참조하면, 메모리셀트랜지스터(MCT1_1)에 대한 프로그램을 위해서, 선택된 P-웰(15)에 음의 전압(예를 들어 약 -8볼트)을 인가하고 선택된 전역제어라인(GCL0)에 양의 전압(예를 들어 약 10볼트)을 인가하고 선택된 바이트 선택 라인(BSL0)에는 바이트선택트랜지스터(BST1_1)를 도통 시킬 수 있도록 0볼트를 인가한다. 신호센싱트랜지스터들이 도통 되어 비트라인 전압이 메모리셀트랜지스터에 전달되도록 신호 센싱 라인(SSL0)에 -5볼트를 인가한다. 선택된 메모리셀트랜지 스터(MCT1_1)에 연결된 선택된 비트라인(BL0)에 선택된 P-웰(15)에 인가되는 전압과 동일한 전압(예를 들어 약 -8볼트)을 인가한다. 이 같은 조건에서 선택된 메모리셀트랜지스터(MCT1_1)의 채널의 전위는 메모리셀트랜지스터(MCT1_1)과 신호센싱트랜지스터(SST1_1) 사이의 불순물 확산 영역과 동일하게 된다. 이에 따라 선택된 메모리셀트랜지스터(MCT1_1)와 그 아래의 선택된 P-웰(15)의 채널 사이에 높은 전압차(예를 들어 약 18볼트)가 발생하게 되어 전하가 선택된 메모리셀트랜지스터(MCT1_1)로 이동한다.Referring to FIG. 4 and Table 1, for programming the memory cell transistor MCT1_1, a negative voltage (for example, about -8 volts) is applied to the selected P-well 15 and the selected global control line GCL0. ) Is applied to the selected byte select line BSL0, and 0 volts is applied to conduct the byte select transistor BST1_1 to the selected byte select line BSL0. The signal sensing transistors are turned on to apply -5 volts to the signal sensing line SSL0 so that the bit line voltage is transferred to the memory cell transistor. A voltage (for example, about −8 volts) equal to the voltage applied to the selected P-well 15 is applied to the selected bit line BL0 connected to the selected memory cell transistor MCT1_1. Under such a condition, the potential of the channel of the selected memory cell transistor MCT1_1 is equal to the impurity diffusion region between the memory cell transistor MCT1_1 and the signal sensing transistor SST1_1. As a result, a high voltage difference (for example, about 18 volts) occurs between the selected memory cell transistor MCT1_1 and the channel of the selected P-well 15 below, and the charge is moved to the selected memory cell transistor MCT1_1. do.

한편, 선택된 메모리셀트랜지스터(MCT1_1)과 동일한 바이트 행에 속한 메모리셀트랜지스터들(MCT1_2 ~ MCT1_8)에 의한 프로그램 교란(program disturbance)를 방지하기 위해서, 이들에 연결된 미선택된 비트라인들(BL1 ~ BL7)에는 선택된 P-웰(15)에 인가되는 전압(예를 들어 -8볼트)보다 높은 전압, 예를 들어 -5볼트를 인가한다. 이 같은 조건에서 미선택된 메모리셀트랜지스터들(MCT1_2~MCT1_8)과 신호센싱트랜지스터(SST1_2~SST1_8) 사이의 불순물 확산 영역이 P-웰(15)보다 다소 높은 상태로 플로팅된다. 따라서 메모리셀트랜지스터들(MCT1_2~MCT1_8)에 높은 양의 전압(10볼트)이 인가되더라도, 불순물 확산 영역과 채널 사이의 용량성 결합에 의해서, 이들 미선택된 메모리셀트랜지스터들(MCT1_2~MCT1_8)와 채널 사이에는 전하의 F-N 터널링을 유발하는 높은 전압차(약 18볼트)는 발생하지 않는다. 따라서 선택된 메모리셀트랜지스터(MCT1_1)과 동일한 바이트에 속하는 메모리셀트랜지스터들(MCT1_2 ~ MCT1_8)에 의한 프로그램 교란은 발생하지 않는다.Meanwhile, in order to prevent program disturbance caused by memory cell transistors MCT1_2 to MCT1_8 belonging to the same byte row as the selected memory cell transistor MCT1_1, unselected bit lines BL1 to BL7 connected to the selected memory cell transistors MCT1_1. Is applied a voltage higher than the voltage applied to the selected P-well 15 (eg -8 volts), for example -5 volts. Under these conditions, the impurity diffusion region between the unselected memory cell transistors MCT1_2 to MCT1_8 and the signal sensing transistors SST1_2 to SST1_8 is floated to a somewhat higher state than the P-well 15. Therefore, even when a high amount of voltage (10 volts) is applied to the memory cell transistors MCT1_2 to MCT1_8, due to the capacitive coupling between the impurity diffusion region and the channel, these unselected memory cell transistors MCT1_2 to MCT1_8 and the channel are applied. There is no high voltage difference (about 18 volts) that causes the FN tunneling of the charge. Therefore, program disturb by memory cell transistors MCT1_2 to MCT1_8 belonging to the same byte as the selected memory cell transistor MCT1_1 does not occur.

또, 선택된 메모리셀트랜지스터(MCT1_1)와 동일한 P-웰(15)에 속하지만 다른 바이트 행에 속하는 미선택된 메모리 셀들(MCT2_1 ~ MCT2_8, ..., MCT8_1 ~ MCT8_8)에 의한 프로그램 교란을 방지하기 위해서 이들에 결합한 전역제어라인들(GCL1 ~ GCL7)은 플로팅 되거나 선택된 P-웰(15)에 인가되는 전압과 동일 극성의 낮은 전압 예를 들어 약 -5볼트가 인가된다. 따라서, 비록 선택된 P-웰(15)이 -8볼트이더라도, 대응하는 전역제어라인들(GCL1 ~ GCL7)으로부터 -5볼트를 받거나 또는 전역제어라인들(GCL1 ~ GCL7)이 플로팅되기 때문에, 메모리셀트랜지스터들(MCT2_1~MCT2_8, ..., MCT8_1~MCT8_8)과 그 아래의 채널 사이에는 F-N 터널링을 유발할 수 있는 높은 전압차가 발생하지 않는다.Also, in order to prevent program disturb by unselected memory cells MCT2_1 to MCT2_8, ..., MCT8_1 to MCT8_8 belonging to the same P-well 15 as the selected memory cell transistor MCT1_1 but belonging to another byte row. The global control lines GCL1 to GCL7 coupled thereto are applied with a low voltage, for example about -5 volts, of the same polarity as the voltage applied to the floating or selected P-well 15. Thus, even if the selected P-well 15 is -8 volts, the memory cell is received -5 volts from the corresponding global control lines GCL1-GCL7 or the global control lines GCL1-GCL7 are floated. There is no high voltage difference that may cause FN tunneling between the transistors MCT2_1 to MCT2_8, ..., MCT8_1 to MCT8_8 and the channel beneath it.

그리고 선택된 메모리셀트랜지스터(MCT1_1)와는 다른 P-웰(17) 및 다른 바이트에 속하는 미선택된 메모리 셀들(MCT1_9 ~ MCT1_16, MCT2_9 ~ MCT2_16, ..., MCT8_9 ~ MCT8_16)에 의한 프로그램 교란을 방지하기 위해서, 미선택된 P-웰(17)에 결합된 바이트선택트랜지스터들(BST1_2, BST2_2, ..., BST8_2)은 차단된다. 바이트선택트랜지스터들(BST1_2~ BST8_2)의 차단은 N-웰(13)에 인가되는 전압(예를 들어 10볼트)과 동일한 전압을 바이트 선택 라인(BL1)에 인가하는 것에 의해 달성될 수 있다. 이때, 미선택된 P-웰(17)에 결합된 미선택된 비트라인들(BL8 ~ BL15)은 다른 단자들에 인가되는 전압이 사용되어도 무방하지만 동작의 안정성을 위해서 플로팅되는 것이 바람직하다. 또 바이트선택트랜지스터들(BST1_2~ BST8_2)이 차단되었기 때문에 미선택된 P-웰(17)에는 다른 단자들에 인가되는 전압, 예를 들어 선택된 P-웰(15)에 인가되는 전압이 인가되어도 무방하지만, 동작의 안정성을 위해서 미선택된 P-웰(17)에는 0볼트가 인가된다.In order to prevent program disturb by unselected memory cells (MCT1_9 to MCT1_16, MCT2_9 to MCT2_16, ..., MCT8_9 to MCT8_16) belonging to different P-wells and different bytes from the selected memory cell transistor MCT1_1. The byte select transistors BST1_2, BST2_2,..., BST8_2 coupled to the unselected P-well 17 are blocked. The blocking of the byte select transistors BST1_2 to BST8_2 may be achieved by applying a voltage equal to the voltage applied to the N-well 13 (for example, 10 volts) to the byte select line BL1. At this time, the unselected bit lines BL8 to BL15 coupled to the unselected P-well 17 may be floated for stability of operation although voltages applied to other terminals may be used. In addition, since the byte select transistors BST1_2 to BST8_2 are blocked, a voltage applied to other terminals, for example, a voltage applied to the selected P-well 15 may be applied to the unselected P-well 17. For the stability of the operation, 0 volts is applied to the unselected P-well 17.

위에서 설명을 한 프로그램 동작에서 동시에 여러 비트 또는 바이트 단위, 또는 다수의 바이트 단위에 대한 프로그램 동작이 이루어질 수도 있다.In the above-described program operation, a program operation for several bits or bytes or a plurality of bytes may be simultaneously performed.

아래 표 2는 P-웰(15)의 메모리셀트랜지스터들(MCT1_1 ~ MCT1_8)에 대한 예시적인 소거 동작 조건이 나타나 있다.Table 2 below shows exemplary erase operation conditions for the memory cell transistors MCT1_1 to MCT1_8 of the P-well 15.

표 2(소거 동작 조건)Table 2 (Erase Operation Conditions)

소오스Source 접지선택라인 (GSL)Ground Selection Line (GSL) 바이트 선택라인(BSL)Byte select line (BSL) 전역제어라인(GCL)Global Control Line (GCL) P-웰P-well 비트라인(BL)Bit line BL 신호센싱라인(SSL)Signal Sensing Line (SSL) N-웰N-well 플로팅Floating Vcc 인가 Vcc Accreditation 선택된 바이트선택라인(BSL0)에 -10볼트 인가Apply -10 Volts to Selected Byte Selection Line (BSL0) 선택된 전역제어라인(GCL0)에 -8볼트 인가-8 volts applied to the selected global control line (GCL0) 선택된 P-웰(15)에 10볼트 인가10 volts applied to selected P-wells 15 선택된 비트라인들(BL0~BL7)을 플로팅Plot the selected bit lines BL0 to BL7 4 ~ 5 볼트 인가 4 to 5 volts 10볼트10 volts 미선택된 바이트 선택라인(BSL1)에 10볼트 인가10 volts applied to unselected byte select line (BSL1) 미선택된 전역제어라인들(GCL1~GCL7)에 선택된 전역제어라인(GCL0)에 인가되는 전압보다 큰 전압(4 ~ 5 볼트) 또는 플로팅Voltage (4 to 5 volts) or floating greater than the voltage applied to the selected global control lines (GCL0) to the unselected global control lines (GCL1 to GCL7) 미선택된 P-웰(17)에 0볼트 인가Apply 0 volts to unselected P-well 17 미선택된 비트라인들 (BL8~BL15)을 플로팅Plot unselected bit lines BL8 to BL15

도 4 및 표 2를 참조하면, 바이트 단위의 메모리셀트랜지스터들(MCT1_1 ~ MCT1_8)에 대한 소거 동작에서는 메모리셀트랜지스터(MCT1_1)에 대한 프로그램 동작과 달리, 선택된 P-웰(15)에 양의 전압(예를 들어 약 10볼트)이 인가되고 선택된 전역제어라인(GCL0)에 음의 전압(예를 들어 약 -8볼트)이 인가되고 선택된 바이트 선택 라인(BSL0)에는 바이트선택트랜지스터(BST1_1)를 도통 시킬 수 있도록 음의 전압(예를 들어 약 -10볼트)이 인가된다. 그리고 선택된 신호 센싱 라인(SSL0) 및 선택된 접지 선택 라인(GSL0)에는 이들에 각각 결합된 신호센싱트랜지스터들 및 접 지선택트랜지스터들이 차단되도록 선택된 P-웰(15)에 인가되는 양의 전압보다 낮은 양의 전압 예를 들면 약 4 ~ 5볼트가 인가된다. 따라서, 선택된 전역제어라인(GCL0)을 통해서 메모리셀트랜지스터들(MCT1_1 ~ MCT1_8)에는 약 -8볼트의 음의 전압이 인가되어 약 10볼트의 양의 전압이 인가된 P-웰(15)의 채널과의 사이에 높은 전압차가 발생하고 이에 따라 바이트 단위의 메모리셀트랜지스터들(MCT1_1 ~ MCT1_8)에 대한 소거 동작이 이루어진다.4 and 2, in the erase operation for the memory cell transistors MCT1_1 to MCT1_8 in byte units, unlike the program operation for the memory cell transistor MCT1_1, a positive voltage is applied to the selected P-well 15. (E.g., about 10 volts) is applied, a negative voltage (e.g., about -8 volts) is applied to the selected global control line (GCL0) and a byte select transistor (BST1_1) is conducted to the selected byte select line (BSL0). A negative voltage (e.g. about -10 volts) is applied. The selected signal sensing line SSL0 and the selected ground select line GSL0 have an amount lower than the amount of voltage applied to the selected P-well 15 such that the signal sensing transistors and the ground selection transistors coupled thereto are blocked. For example, a voltage of about 4 to 5 volts is applied. Therefore, a negative voltage of about -8 volts is applied to the memory cell transistors MCT1_1 to MCT1_8 through the selected global control line GCL0, so that a positive voltage of about 10 volts is applied to the channel of the P-well 15. A high voltage difference occurs between and, and accordingly, an erase operation is performed on the memory cell transistors MCT1_1 to MCT1_8 in a byte unit.

한편, 바이트 단위의 선택된 메모리셀트랜지스터들(MCT1_1 ~ MCT1_8)과 동일한 P-웰(15)에 속하지만 다른 바이트 행에 속하는 미선택된 메모리 셀들(MCT2_1 ~ MCT2_8, ..., MCT8_1 ~ MCT8_8)에 대한 소거 동작이 이루어지지 않도록, 이들에 결합된 전역제어라인들(GCL1 ~ GCL7)은 플로팅 되거나 선택된 P-웰(15)에 인가되는 전압과 동일 극성의 낮은 전압 예를 들어 약 5볼트가 인가된다. 따라서, 비록 선택된 P-웰(15)이 10볼트이더라도, 대응하는 전역제어라인들(GCL1 ~ GCL7)으로부터 5볼트를 받거나 또는 전역제어라인들(GCL1 ~ C7)이 플로팅되기 때문에, 메모리셀트랜지스터들(MCT2_1~MCT2_8, ..., MCT8_1~MCT8_8)과 채널 사이에는 F-N 터널링을 유발할 수 있는 높은 전압차가 발생하지 않는다.On the other hand, for the unselected memory cells MCT2_1 to MCT2_8, ..., MCT8_1 to MCT8_8 belonging to the same P-well 15 as the byte-selected memory cell transistors MCT1_1 to MCT1_8 but belonging to another byte row. In order to prevent the erase operation, the global control lines GCL1 to GCL7 coupled thereto are applied with a low voltage, for example about 5 Volts, having the same polarity as the voltage applied to the floating or selected P-well 15. Thus, even if the selected P-well 15 is 10 volts, the memory cell transistors may receive 5 volts from the corresponding global control lines GCL1 to GCL7 or the global control lines GCL1 to C7 are floated. There is no high voltage difference that can cause FN tunneling between (MCT2_1 ~ MCT2_8, ..., MCT8_1 ~ MCT8_8) and the channel.

또한, 바이트 단위의 선택된 메모리셀트랜지스터들(MCT1_1 ~ MCT1_8)과는 다른 P-웰(17)에 속하는 메모리셀트랜지스터들에 대한 소거 동작이 이루어지지 않도록 하기 위해서, 미선택된 P-웰(17)에 결합된 바이트선택트랜지스터들(BST1_2 ~ BST8_2)을 차단한다. 바이트선택트랜지스터들(BST1_2~ BST8_2)의 차단은 N-웰(13)에 인가되는 전압(예를 들어 10볼트)과 동일한 전압을 바이트 선택 라인(BL1)에 인 가하는 것에 의해 달성될 수 있다. 이때, 미선택된 P-웰(17)에 결합된 미선택된 비트라인들(BL8 ~ BL15)은 다른 단자들에 인가되는 전압이 사용되어도 무방하지만 동작의 안정성을 위해서 플로팅되는 것이 바람직하다. 또 바이트선택트랜지스터들(BST1_2~ BST8_2)이 차단되었기 때문에 미선택된 P-웰(17)에는 다른 단자들에 인가되는 전압, 예를 들어 선택된 P-웰(15)에 인가되는 전압이 인가되어도 무방하지만, 동작의 안정성을 위해서 미선택된 P-웰(17)에는 0볼트가 인가된다.In addition, in order not to perform an erase operation on the memory cell transistors belonging to the P-well 17 different from the selected memory cell transistors MCT1_1 to MCT1_8 in units of bytes, the unselected P-well 17 may be erased. Blocks the combined byte select transistors BST1_2 to BST8_2. The blocking of the byte select transistors BST1_2 to BST8_2 may be achieved by applying a voltage equal to the voltage (for example, 10 volts) applied to the N-well 13 to the byte select line BL1. At this time, the unselected bit lines BL8 to BL15 coupled to the unselected P-well 17 may be floated for stability of operation although voltages applied to other terminals may be used. In addition, since the byte select transistors BST1_2 to BST8_2 are blocked, a voltage applied to other terminals, for example, a voltage applied to the selected P-well 15 may be applied to the unselected P-well 17. For the stability of the operation, 0 volts is applied to the unselected P-well 17.

소거 동작에서 P-웰, 바이트 선택 라인, 그리고 전역제어라인에 인가되는 전압을 적절히 변경하면, 동일한 P-웰 내에서 소거되는 바이트 수를 적절히 조절할 수 있다. 예컨대, 전역제어라인(GCL1)에도 음의 전압을 인가하면 메모리셀트랜지스터들(MCT2_1 ~ MCT2_8)에 대해서도 소거 동작이 이루어진다.By properly changing the voltages applied to the P-well, the byte select line, and the global control line in the erase operation, the number of bytes erased in the same P-well can be adjusted appropriately. For example, when a negative voltage is applied to the global control line GCL1, the erase operation is performed on the memory cell transistors MCT2_1 to MCT2_8.

또한, 동시에 두 개 이상의 P-웰에서 바이트 단위의 소거 동작이 일어나도록 할 수 있다. 예컨대, P-웰(17)에 10볼트를 인가하고 바이트 선택 라인(BSL1)에 -10 볼트를 인가하면 P-웰(17)의 메모리셀트랜지스터들(MCT1_9 ~ MCT1_16)에 대해서도 소거 동작이 이루어진다.In addition, it is possible to cause the erase operation in bytes in two or more P-wells at the same time. For example, if 10 volts is applied to the P-well 17 and −10 volts is applied to the byte select line BSL1, the erase operation is performed on the memory cell transistors MCT1_9 to MCT1_16 of the P-well 17.

읽기 동작은 비트 단위, 바이트 단위, 페이지 단위, 블록 단위의 읽기 동작이 가능하다. 읽기 동작을 위해서, 선택 P-웰에 0볼트를, N-웰에는 약 2 ~ 3 볼트의 동작전압(Vcc)을 인가한다. 선택 전역제어라인(GCL)을 통해서 프로그램 동작이 이루어진 메모리셀트랜지스터의 문턱전압 및 소거 동작이 이루어진 메모리셀트랜지스터의 문턱전압 사이의 전압을 인가한다. 예를 들어 프로그램된 메모리셀트랜지스터의 문턱전압이 약 4볼트이고 소거된 상태의 메모리셀트랜지스터의 문턱전압이 약 0.5볼트라고 가정하면, 선택 전역제어라인(GCL)에는 약 2 ~ 3 볼트의 동작 전압(Vcc)을 인가한다. 선택 바이트선택라인(BSL)에 0볼트를 인가하여 선택 메모리셀트랜지스터들에 연결된 선택 바이트선택트랜지스터를 도통 시킨다. 선택 접지선택라인(GSL) 및 선택 신호센싱라인(SSL)에 동작전압(Vcc)을 인가하여 선택 메모리셀트랜지스터들에 연결된 접지선택트랜지스터들 및 신호센싱트랜지스터들을 도통 시킨다. 선택 공통 소오스 라인(CSL)에는 0볼트를 인가하고, 선택 비트라인에는 사전충전 전압(precharge voltage)으로 낮은 양의 전압, 예를 들어 0.5-0.8볼트를 인가한다. 이와 같은 조건에서, 만약 메모리셀트랜지스터가 프로그램된 상태(문턱전압이 높아진 상태)라면, 메모리셀트랜지스터는 도통 되지 않고 따라서 비트라인에 인가된 전압은 크게 변하지 않는다. 반면, 메모리셀트랜지스터가 소거된 상태(문턱전압이 낮아진 상태)라면 메모리셀트랜지스터는 도통 되고 따라서 비트라인의 전압이 0볼트를 향해 떨어질 것이다. 따라서 비트라인의 전압 변화를 감지하면 메모리셀트랜지스터의 상태를 확인할 수 있다.Read operation can be performed by bit unit, byte unit, page unit, or block unit. For read operations, zero volts is applied to the selected P-well and an operating voltage (Vcc) of about 2 to 3 volts to the N-well. A voltage is applied between the threshold voltage of the memory cell transistor where the program operation is performed and the threshold voltage of the memory cell transistor where the erase operation is performed through the selection global control line GCL. For example, assuming that the threshold voltage of the programmed memory cell transistor is about 4 volts and the erased memory cell transistor is about 0.5 volt, the selected global control line (GCL) has an operating voltage of about 2 to 3 volts. Apply (Vcc). A 0 volt is applied to the selection byte selection line BSL to conduct the selection byte selection transistor connected to the selection memory cell transistors. The operating voltage Vcc is applied to the selection ground selection line GSL and the selection signal sensing line SSL to conduct ground selection transistors and signal sensing transistors connected to the selection memory cell transistors. 0 volts is applied to the selection common source line CSL, and a low positive voltage, such as 0.5-0.8 volts, is applied to the selection bit line as a precharge voltage. Under these conditions, if the memory cell transistor is in the programmed state (the threshold voltage is high), the memory cell transistor is not conductive and thus the voltage applied to the bit line does not change significantly. On the other hand, if the memory cell transistor is in an erased state (a threshold voltage is low), the memory cell transistor is turned on, and thus the voltage of the bit line will drop toward 0 volt. Therefore, when the voltage change of the bit line is detected, the state of the memory cell transistor can be checked.

한편, 미선택 메모리셀트랜지스터들의 읽기 교란을 피하기 위해서, 미선택 바이트선택라인(BSL)을 플로팅시키고, 미선택 접지선택라인(GSL) 및 미선택 신호센싱라인(SSL)에 0볼트를 인가하고 미선택 전역제어라인(GCL)에는 이들에 연결된 미선택 메모리셀트랜지스터들의 문턱 전압보다 낮은 전압, 가령 0볼트를 인가한다. On the other hand, in order to avoid read disturb of the unselected memory cell transistors, the unselected byte select line (BSL) is floated, 0 volts are applied to the unselected ground select line (GSL) and the unselected signal sensing line (SSL), and the unselected global control line ( GCL) is applied with a voltage lower than the threshold voltage of the unselected memory cell transistors connected thereto, for example, 0 volts.

위에서 설명을 한 프로그램/소거 동작에서 P-웰과 메모리셀트랜지스터 사이에 요구되는 전압차를 18볼트를 일 예로 들어서 설명을 하였지만, 요구되는 전압차는 더 낮을 수 있으며 그에 따라 P-웰과 메모리셀트랜지스터에 인가되는 전압 역시 적절히 낮게 설정될 것이다.In the program / erase operation described above, the voltage difference required between the P-well and the memory cell transistor is described as an example of 18 volts, but the required voltage difference may be lower, and accordingly, the P-well and the memory cell transistor are The voltage applied to will also be set to an appropriately low level.

도 1 내지 도 4에 나타난 것 같은 메모리 장치는 2개의 트랜지스터가 단위 메모리 셀을 구성하는 메모리 장치 또는 하나의 트랜지스터가 단위 메모리 셀을 구성하는 메모리 장치에도 동일하게 적용될 수 있을 것이다. 특히 2 트랜지스터 메모리 셀 구조의 메모리 장치에 있어서, 메모리셀트랜지스터의 채널의 폭은 접지선택트랜지스터의 채널의 폭보다 좁게 형성된다. 도 5는 2 트랜지스터 메모리 장치를 개략적으로 보여주는 평면도이다.1 to 4 may be equally applicable to a memory device in which two transistors constitute a unit memory cell or a memory device in which one transistor constitutes a unit memory cell. In particular, in a memory device having a two transistor memory cell structure, the channel width of the memory cell transistor is formed to be smaller than the channel width of the ground select transistor. 5 is a plan view schematically illustrating a two transistor memory device.

도 5를 참조하면, 기판(11)의 N-웰(13)에는 P-웰들(15, 17)이 형성되어 있으며, 각 P-웰(15, 17)에는 예를 들면 제2 향(열 방향)으로 신장하는 라인 형태(line)의 제1 활성영역(33)이 형성되어 있고, P-웰들(15, 17) 사이의 N-웰(13)에는 바이트선택트랜지스터를 위한, 예를 들면 사각형 형태의 제2 활성영역(35)이 형성되어 있다. 소자분리막(19)이 활성영역들을 한정하고 활성영역들을 서로 전기적으로 분리한다. 제1 활성영역(33)을 가로질러 국소제어라인(LCL) 그리고 접지 선택 라인(GSL)이 지나가며 이들이 제2 방향으로 거울 대칭으로 배치된다. 국소제어라인(LCL)은 행 방향으로 배치된 메모리셀트랜지스터들의 제어 게이트들이 서로 연결되어 형성될 수 있고, 접지 선택 라인(GSL)은 행 방향으로 배치된 접지선택트랜지스터들의 게이트들이 서로 연결되어 형성될 수 있다. 메모리셀트랜지스터들 각각은 터널 절연막, 메모리층으로서 플로팅 게이트, 게이트간 절연막, 그리고 제어 게이트를 포함한다. 접지선택트랜지스터의 게이트는 메모리셀트랜지스터와 동일하게 적층 구조를 나타낸다. 한편, 바이트선택트랜지스터의 게이트는 메모리셀트랜지스터 의 제어 게이트와 동일한 물질로 형성될 수 있다.Referring to FIG. 5, P-wells 15 and 17 are formed in the N-well 13 of the substrate 11, and each of the P-wells 15 and 17 has a second direction (column direction, for example). The first active region 33 is formed to extend in the form of a line, and the N-well 13 between the P-wells 15 and 17 is formed in a rectangular shape, for example, for a byte select transistor. The second active region 35 of is formed. An isolation layer 19 defines active regions and electrically separates the active regions from each other. The local control line LCL and the ground select line GSL pass across the first active region 33 and are arranged mirror symmetrically in the second direction. The local control line LCL may be formed by connecting control gates of memory cell transistors arranged in a row direction, and the ground select line GSL may be formed by connecting gates of ground select transistors arranged in a row direction to each other. Can be. Each of the memory cell transistors includes a tunnel insulating film, a floating gate as a memory layer, an inter-gate insulating film, and a control gate. The gate of the ground select transistor has the same stacked structure as the memory cell transistor. The gate of the byte select transistor may be formed of the same material as the control gate of the memory cell transistor.

여기서, 열 방향으로 인접한 접지선택트랜지스터들은 공통 소오스 영역을 공유한다. 또, 소오스 영역이 행 방향으로 연장하여 인접한 공통 소오스 영역과 연결되어 라인 형태를 나타낼 수 있다. 라인 형태의 공통 소오스 영역은 공통 소오스 라인(CSL)에 전기적으로 연결된다. 열 방향으로 인접한 메모리셀트랜지스터들은 공통 드레인 영역을 공유하며 여기에 드레인 콘택트(CDC)를 통해서 비트라인이 전기적으로 연결된다.Here, the ground select transistors adjacent in the column direction share a common source region. In addition, the source region may extend in the row direction and be connected to an adjacent common source region to form a line shape. The common source region in the form of a line is electrically connected to the common source line CSL. Memory cell transistors adjacent in the column direction share a common drain region, and bit lines are electrically connected to each other through a drain contact (CDC).

제2 활성영역(35)을 가로질러 제2 방향 열 방향으로 바이트선택라인(BSL)이 지나간다. 바이트선택라인(BL)은 제2 방향으로 배치된 바이트선택트랜지스터들의 게이트들이 서로 연결되어 형성될 수 있다. 바이트선택트랜지스터(BST)의 소오스(36S)는 국소 배선(37)을 통해서 대응하는 국소제어라인(LCL)에 전기적으로 연결된다. 바이트선택트랜지스터(BST)의 드레인(36D)에는 전역제어라인(GCL)이 전기적으로 연결된다.The bite selection line BSL crosses the second active region 35 in the second direction column direction. The byte select line BL may be formed by connecting gates of byte select transistors arranged in a second direction to each other. The source 36S of the byte select transistor BST is electrically connected to the corresponding local control line LCL through the local wiring 37. The global control line GCL is electrically connected to the drain 36D of the byte select transistor BST.

메모리셀트랜지스터의 선폭, 예컨대, 국소제어라인(LCL)의 폭은 접지선택라인(GSL)의 선폭, 예컨대 접지선택라인의 게이트의 폭보다 좁을 수 있다. 제조 공정상 동일한 선폭으로 설계하는 것이 좋으나, 신뢰성 있는 소자 특성 확보를 위해서 접지선택트랜지스터의 선폭이 메모리셀트랜지스터의 선폭보다 넓게 형성될 수 있다. 한편, 메모리셀트랜지스터의 선폭은 가능한 작게 형성되는 것이 높은 집적도를 위해서 좋다. 또한 메모리셀트랜지스터의 선폭이 좁으면 좁을 수록 프로그램/소거 동작을 낮출 수 있다.The line width of the memory cell transistor, for example, the width of the local control line LCL, may be narrower than the line width of the ground select line GSL, for example, the width of the gate of the ground select line. Although it is preferable to design the same line width in the manufacturing process, the line width of the ground select transistor may be wider than the line width of the memory cell transistor in order to secure reliable device characteristics. On the other hand, the line width of the memory cell transistors should be formed as small as possible for high integration. In addition, the narrower the line width of the memory cell transistor, the lower the program / erase operation.

접지선택트랜지스터의 게이트가 메모리셀트랜지스터와 동일한 구조를 나타내고, 바이트선택트랜지스터의 게이트가 메모리셀트랜지스터의 제어 게이트와 동일한 물질로 형성될 경우, 접지선택라인(GSL)은 웰 단위로 분리되어 형성될 수 있다. 이 경우 인접한 접지선택라인들은 국소연결배선(39)을 통해서 서로 전기적으로 연결되며, 이를 위한 콘택트(38)는 인접한 P-웰들(15, 17) 사이의 N-웰(13)내에 위치한다. 추가적인 공간의 필요없이 인접한 접지선택라인들 사이의 전기적인 연결을 구현할 수 있다.When the gate of the ground select transistor has the same structure as that of the memory cell transistor, and the gate of the byte select transistor is formed of the same material as that of the control cell of the memory cell transistor, the ground select line GSL may be formed by separating wells. have. In this case, the adjacent ground selection lines are electrically connected to each other through the local connection wiring 39, and a contact 38 for this is located in the N-well 13 between the adjacent P-wells 15 and 17. Electrical connections between adjacent ground select lines can be implemented without the need for additional space.

도 6은 본 발명의 또 다른 실시예에 따른 메모리 장치에 대한 개략적인 등가 회로도이다. 도 1 내지 도 4를 참조하여 설명을 한 메모리 장치와 달리, 하나의 P-웰(15)에 서로 다른 바이트 선택 라인에 의해 제어되는 두 그룹의 바이트 단위 메모리셀트랜지스터들이 형성된다. 도 4의 경우, 예를 들어 특정 행에 있어서 1 바이트의 메모리셀트랜지스터들이 서로 다른 P-웰에 형성되어 동일한 행에서 인접한 바이트 단위 메모리셀트랜지스터들이 P-웰에 의해 분리되었으나, 도 6의 메모리 장치의 경우 동일한 P-웰 내에서 바이트 단위로 제어 게이트를 분리하는 것에 의해 바이트 단위의 메모리셀트렌지스터들이 분리된다. 본 실시예에 따르면, 동일한 P-웰 내에서, 각 행에 바이트 단위로 구분된 서로 떨어진 두 개의 국소제어라인들이 배치되며 각각의 국소제어라인에는 서로 다른 바이트 선택 라인이 동작상 결합한다. 그리고 동일한 P-웰 내에서 서로 떨어진 두 개의 국소제어라인들 사이의 거리는 인접한 P-웰들 사이의 거리보다 더 좁다. 따라서 도 1 내지 도 4에 보인 것 같은 메모리 장치에 비해서 보다 높은 집적도를 달성할 수 있다.6 is a schematic equivalent circuit diagram of a memory device according to still another embodiment of the present invention. Unlike the memory device described with reference to FIGS. 1 through 4, two groups of byte unit memory cell transistors are formed in one P-well 15 controlled by different byte select lines. In the case of FIG. 4, for example, one byte of memory cell transistors is formed in different P-wells in a specific row so that adjacent byte-by-byte memory cell transistors are separated by P-wells in the same row. In this case, memory cell transistors of byte units are separated by separating control gates of units of bytes within the same P-well. According to the present embodiment, in the same P-well, two local control lines separated by bytes are arranged in each row, and different byte selection lines are operatively coupled to each local control line. And the distance between two local control lines separated from each other in the same P-well is smaller than the distance between adjacent P-wells. Thus, a higher degree of integration can be achieved compared to the memory device as shown in Figs.

도 6을 참조하면, 기판의 N-웰(13)에 다수 개의 P-웰들이 형성되어 있다. 도의 간략화를 위해서 두 개의 P-웰들(15, 17)이 도시되어 있다. 각각의 P-웰에는 신호센싱트랜지스터(SST), 메모리셀트랜지스터(MCT) 및 접지선택트랜지스터(GST)를 포함하는 단위 메모리 셀(UMC)이 행렬로 배치되어 있다. 도의 간략화를 위해서 각 P-웰에 8행, 16열의 단위 메모리 셀이 도시되어 있다. 인접한 P-웰들(15, 17) 사이의 N-웰(13)에는 바이트선택트랜지스터(BST)들이 배치되어 있다. P-웰들을 분리하기 위해 사용되는 N-웰에 바이트선택트랜지스터들(BST)이 형성되기 때문에, 바이트선택트랜지스터(BST)들을 위한 별도의 추가적인 공간이 필요치 않게 된다.Referring to FIG. 6, a plurality of P-wells are formed in the N-well 13 of the substrate. Two P-wells 15 and 17 are shown for simplicity of the figure. In each P-well, unit memory cells UMC including a signal sensing transistor SST, a memory cell transistor MCT, and a ground select transistor GST are arranged in a matrix. For the sake of simplicity, 8 rows and 16 columns of unit memory cells are shown in each P-well. Byte select transistors BST are arranged in the N-well 13 between adjacent P-wells 15 and 17. Since byte select transistors BST are formed in the N-well used to separate the P-wells, no additional space is needed for the byte select transistors BST.

각각의 열에 배치된 바이트선택트랜지스터들의 게이트들이 서로 연결되어 바이트선택라인들(BSL0 ~ BSL3)을 형성한다.Gates of the byte select transistors arranged in each column are connected to each other to form byte select lines BSL0 to BSL3.

각각의 P-웰에서 각 행에 배열된 신호센싱트랜지스터들의 게이트가 서로 전기적으로 연결되어 신호센싱라인들(SSL0 ~ SSL7)을 형성하고, 각 행에 배열된 접지선택트랜지스터들의 게이트는 서로 전기적으로 연결되어 접지선택라인들(GSL0 ~ GSL7)을 형성한다.In each P-well, the gates of the signal sensing transistors arranged in each row are electrically connected to each other to form signal sensing lines SSL0 to SSL7, and the gates of the ground selection transistors arranged in each row are electrically connected to each other. To form ground selection lines GSL0 to GSL7.

동일한 열의 신호센싱트랜지스터들의 드레인들은 동일한 비트라인에 전기적으로 연결되고, 열 방향으로 인접한 2개의 신호센싱트랜지스터들은 드레인을 공유하여 공통 드레인을 형성한다. 열 방향으로 인접한 2개의 접지선택트랜지스터들은 소오스를 공유하여 공통 소오스 영역을 형성한다. 동일한 행의 공통 소오스 영역은 인접한 공통 소오스 영역과 서로 연결되어 라인 형태를 나타낼 수 있다. 또한 각 행의 공통 소오스 영역 (또는 라인 형태의 공통 소오스 영역)은 대응하는 공통 소 오스 라인들(CSL0 ~ CSL3)에 전기적으로 연결된다.Drains of the signal sensing transistors of the same column are electrically connected to the same bit line, and two signal sensing transistors adjacent in the column direction share the drain to form a common drain. Two adjacent ground select transistors in the column direction share a source to form a common source region. Common source regions of the same row may be connected to adjacent common source regions to form a line shape. In addition, the common source region (or common source region in the form of a line) of each row is electrically connected to the corresponding common source lines CSL0 to CSL3.

각각의 메모리셀트랜지스터는 신호센싱트랜지스터 및 접지선택트랜지스터 사이에 위치하면서 이들 신호센싱트랜지스터 및 접지선택트랜지스터에 동작상 결합한다.Each memory cell transistor is located between the signal sensing transistor and the ground select transistor and is operatively coupled to these signal sensing transistors and the ground select transistor.

한편, 각 P-웰에서 동일한 행에 배열된 메모리셀트랜지스터들의 제어 게이트들은 바이트 단위로 서로 연결되어 다수 개의 분할된 국소제어라인을 형성한다. 예를 들어, P-웰(15)의 제1 행의 첫 번째 바이트 단위의 메모리셀트랜지스터들(MCT1_1 ~ MCT1_8)의 제어 게이트들은 서로 연결되어 국소제어라인(LCL1_1)을 형성하고, 제1 행의 두 번째 바이트 단위의 메모리셀트랜지스터들(MCT1_9 ~ MCT1_16)의 제어 게이트들은 서로 연결되어 또 다른 국소제어라인(LCL1_2)를 형성한다. 각 P-웰의 동일한 행에서 서로 떨어진 국소제어라인들은 서로 다른 바이트선택라인에 동작상 결합한다. 예를 들어, 제1 P-웰(15)의 제1 행의 국소제어라인(LCL1_1)은 바이트 선택 라인(BSL0)에 동작상 결합하고, 제1 행의 국소제어라인(LCL1_2)는 바이트 선택 라인(BSL1)에 동작상 결합한다.Meanwhile, the control gates of the memory cell transistors arranged in the same row in each P-well are connected to each other by byte to form a plurality of divided local control lines. For example, the control gates of the memory cell transistors MCT1_1 to MCT1_8 in the first byte of the first row of the P-well 15 are connected to each other to form a local control line LCL1_1, and Control gates of the memory cell transistors MCT1_9 to MCT1_16 of the second byte unit are connected to each other to form another local control line LCL1_2. Local control lines separated from each other in the same row of each P-well are operatively coupled to different byte select lines. For example, the local control line LCL1_1 of the first row of the first P-well 15 is operatively coupled to the byte select line BSL0, and the local control line LCL1_2 of the first row is the byte select line ( Operationally couple to BSL1).

마찬가지로 제2 P-웰(17)의 제1 행의 첫 번째 바이트 단위의 메모리셀트랜지스터들의 제어 게이트들은 서로 연결되어 국소제어라인(LCL1_3)을 형성하고, 두 번째 바이트 단위의 메모리셀트랜지스터들의 전역제어라인들은 서로 연결되어 국소제어라인(LCL1_4)을 형성한다. 제2 P-웰(17)의 제1 행의 국소제어라인(LCL1_3)은 바이트 선택 라인(BSL2)에 동작상 결합하고, 국소제어라인(LCL1_4)은 바이트 선택 라인(BSL3)에 동작상 결합한다.Similarly, the control gates of the memory cell transistors in the first byte unit of the first row of the second P-well 17 are connected to each other to form a local control line LCL1_3, and the global control of the memory cell transistors in the second byte unit. The lines are connected to each other to form a local control line LCL1_4. The local control line LCL1_3 of the first row of the second P-well 17 is operatively coupled to the byte select line BSL2, and the local control line LCL1_4 is operatively coupled to the byte select line BSL3.

본 실시예에서 공통 소오스 라인과 공통 소오스 영역 사이의 전기적인 연결을 위한 콘택트는 각각의 P-웰에서 서로 다른 바이트에 속하는 메모리셀트랜지스터 사이의 영역 즉, 서로 인접한 국소제어라인들 사이의 영역에 위치할 수 있다. 따라서 공통 소오스 영역 및 공통 소오스 라인 사이의 전기적 연결을 위한 콘택트를 위해서 별도의 공간이 필요치 않으며, 본 발명에 따르면 더욱 높은 집적도의 메모리 장치를 구현할 수 있다.In this embodiment, the contact for electrical connection between the common source line and the common source region is located in the region between memory cell transistors belonging to different bytes in each P-well, that is, in the region between adjacent local control lines. can do. Therefore, a separate space is not required for a contact for electrical connection between the common source region and the common source line, and according to the present invention, a memory device having a higher degree of integration can be realized.

또한, 앞서 언급하였듯이, 각 행의 서로 떨어진 두 개의 국소제어라인들 사이의 거리는 인접한 P-웰들 사이의 거리보다 좁다. 따라서 본 실시예에 따르면, 메모리 칩 크기를 더욱더 줄일 수 있다. 예를 들어 인접한 P-웰들 사이의 거리가 대략 3.4 마이크로 미터라고 가정할 경우, 한 P-웰 내에서 인접한 국소제어라인들 사이의 거리는 대략 0.14 마이크로 미터이다.Also, as mentioned above, the distance between two local control lines apart from each other in each row is smaller than the distance between adjacent P-wells. Therefore, according to the present embodiment, the memory chip size can be further reduced. For example, assuming that the distance between adjacent P-wells is approximately 3.4 micrometers, the distance between adjacent local control lines in one P-well is approximately 0.14 micrometers.

본 실시예에서 보다 효율적인 메모리 셀 배치를 위해서, P-웰들(15, 17) 사이에 서로 인접한 P-웰의 국소제어라인들에 각각 동작상 결합하는 두 개의 바이트 선택 라인들이 위치한다. 또한, 인접한 바이트 선택트랜지스터들은 드레인을 공유할 수 있으며, 여기에 전역제어라인이 전기적으로 연결된다. 가령 제1 P-웰(15)의 제1 행의 두 번째 국소제어라인(LCL1_2)에는 바이트선택트랜지스터(BST1_2)가 동작상 결합하고, 제2 P-웰(17)의 제1 행의 첫 번째 국소제어라인(LCL1_3)에는 바이트선택트랜지스터(BST1_3)가 동작상 결합한다. 그리고 제1 P-웰(15) 및 제2 P-웰(17) 사이의 바이트선택트랜지스터(BST1_2) 및 바이트선택트랜지스터(BST1_3)는 드레인을 서로 공유하며 여기에 전역제어라인(GCL0)이 전기적으로 연결된다.For more efficient memory cell placement in this embodiment, two byte select lines are placed between P-wells 15 and 17 that are operatively coupled to local control lines of the P-well adjacent to each other. In addition, adjacent byte select transistors may share a drain, to which a global control line is electrically connected. For example, the byte select transistor BST1_2 is operatively coupled to the second local control line LCL1_2 of the first row of the first P-well 15, and the first local of the first row of the second P-well 17 is coupled. The byte select transistor BST1_3 is coupled to the control line LCL1_3 in operation. The byte select transistor BST1_2 and the byte select transistor BST1_3 between the first P-well 15 and the second P-well 17 share a drain, and the global control line GCL0 is electrically connected to each other. Connected.

또한, 본 실시예에 있어서, 동일한 행의 분할된 두 국소제어라인들에 서로 다른 바이트의 메모리셀트랜지스터들이 연결될 수도 있다. 예를 들어, 각 P-웰의 각 행에서 첫 번째 국소제어라인(LCL1_1)에는 제1 바이트의 메모리셀트랜지스터들이 동작상 결합하고, 두 번째 국소제어라인( LCL1_2)에는 제2 바이트의 메모리셀트랜지스터들이 동작상 결합할 수 있다.Also, in the present embodiment, memory cell transistors of different bytes may be connected to two divided local control lines of the same row. For example, in each row of each P-well, a first byte of memory cell transistors are operatively coupled to the first local control line (LCL1_1), and a second byte of memory cell transistors are connected to the second local control line (LCL1_2). Can be combined in operation.

또한, 본 실시예에서, 동일한 P-웰의 동일한 행에서 국소제어라인이 4개 배치될 수도 있으며, 각각의 국소제어라인에 동작상 결합하는 서로 다른 4개의 바이트 선택 라인들이 P-웰의 상하좌우에 배치될 수도 있다.Also, in the present embodiment, four local control lines may be arranged in the same row of the same P-well, and four different byte select lines which are operatively coupled to each local control line are arranged on the top, bottom, left, and right sides of the P-well. It may be arranged.

본 실시예의 메모리 장치에 대한 프로그램 동작은 도 1 내지 도 4를 참조하여 설명을 한 메모리 장치의 동작 조건과 거의 동일하다. 즉, N-웰(13)에 10볼트를, 선택 P-웰(15)에 -8볼트를 인가하고; 선택 전역제어라인에 10볼트를, 미선택 전역제어라인에 -5볼트 또는 플로팅 시키고; 선택 바이트선택라인에 0볼트를, 미선택 바이트선택라인들에 10볼트를 인가하고; 선택 및 미선택 신호센싱라인들에 -5볼트를 인가하고; 선택 및 미선택 접지선택라인에 -8볼트를 인가하고; 선택 메모리셀트랜지스터에 연결된 비트라인(선택 비트라인)에는 -8볼트를 인가하고, 선택 메모리셀트랜지스터와 동일 바이트의 행의 다른 열의 미선택 메모리셀트랜지스터에 연결된 미선택 비트라인에는 -5볼트를, 그외의 미선택 비트라인들을 플로팅시킨다.The program operation for the memory device of this embodiment is almost the same as the operation condition of the memory device described with reference to FIGS. 1 to 4. That is, 10 volts is applied to the N-well 13 and -8 volts to the selected P-well 15; 10 volts to the selected global control line and -5 volts or to the unselected global control line; Apply 0 volts to the selection byte selection lines and 10 volts to the unselected byte selection lines; Applying -5 volts to the selected and unselected signal sensing lines; -8 volts are applied to the selected and unselected ground selection lines; -8 volts is applied to the bit line (selection bit line) connected to the selected memory cell transistor, -5 volts is applied to the unselected bit line connected to the unselected memory cell transistor of another column of the same byte row as the selected memory cell transistor. Plot the unselected bit lines.

본 실시예의 경우, 동일한 P-웰에서 같은 행에 바이트 단위로 분리된 2 바이트의 메모리셀트랜지스터들이 위치하며, 각 메모리 셀 바이트는 서로 다른 바이트 선택 라인에 의해 제어된다. 따라서, 본 실시예의 프로그램 동작은, 도 1 내지 도 4의 메모리 장치에 대한 프로그램 동작과 달리, 프로그램하고자 하는 메모리셀트랜지스터, 가령 메모리셀트랜지스터(MCT1_1)이 속한 선택된 P-웰(15)에서 국소제어라인들(LCL1_2, LCL2_2, ...., LCL8_2)에 결합된 우측에 위치하는 메모리 셀들과 인접한 다른 P-웰(17)의 메모리셀트랜지스터들이 서로 다른 바이어스 조건에 놓인다는 것이다. 즉 선택된 P-웰(13)에는 -8볼트가 인가되나 미선택된 P-웰(17)에는 0볼트가 인가되기 때문이다. 하지만, 바이트선택트랜지스터들(BST1_2, BST2_2, ...., 8_2)이 차단되기 때문에, 선택된 P-웰(15)에서 국소제어라인들(LCL1_2, LCL2_2, ...., LCL8_2)에 결합된 우측에 위치하는 메모리 셀들에는 전역제어라인(GCL0)으로부터 10볼트의 전압이 전달되지 않으며, 인접한 P-웰(17)의 메모리셀트랜지스터와 동일하게 이들 메모리셀트랜지스터들은 프로그램되지 않는다.In the present embodiment, two bytes of memory cell transistors separated by bytes are located in the same row in the same P-well, and each memory cell byte is controlled by a different byte select line. Therefore, the program operation of the present embodiment, unlike the program operation for the memory device of FIGS. 1 to 4, is local control in the selected P-well 15 to which the memory cell transistor to be programmed, for example, the memory cell transistor MCT1_1 belongs. The memory cells located on the right side coupled to the lines LCL1_2, LCL2_2,..., LCL8_2 and the memory cell transistors of the other P-well 17 adjacent to each other are placed under different bias conditions. That is, -8 volts is applied to the selected P-well 13, but 0 volts is applied to the unselected P-well 17. However, since the byte select transistors BST1_2, BST2_2,..., 8_2 are blocked, they are coupled to the local control lines LCL1_2, LCL2_2,..., LCL8_2 in the selected P-well 15. No voltage of 10 volts is transmitted from the global control line GCL0 to the memory cells located on the right side, and these memory cell transistors are not programmed in the same way as the memory cell transistors of the adjacent P-well 17.

위에서 설명을 한 본 실시예의 메모리 장치에 대한 프로그램 동작을 아래 표 3에 정리하였다. 표 3에는 도 6의 메모리 장치에서 제1 P-웰(15)의 제1 행 제 1열의 메모리셀트랜지스터(MCT1_1)에 대한 프로그램 동작 조건을 나타낸 것이다.Program operations for the memory device of the present embodiment described above are summarized in Table 3 below. Table 3 shows program operating conditions for the memory cell transistors MCT1_1 of the first row and the first column of the first P-well 15 in the memory device of FIG. 6.

표 3 (프로그램 동작 조건)Table 3 (Program Operating Conditions)

공통 소오스라인 (CSL)Common Source Line (CSL) 접지선택라인 (GSL)Ground Selection Line (GSL) 바이트 선택라인 (BSL)Byte select line (BSL) 전역 제어 라인 (GCL)Global control line (GCL) P-웰 P-well 비트라인(BL)Bit line BL 신호센싱라인 (SSL)Signal Sensing Line (SSL) N-웰N-well 플로팅Floating -8 볼트 -8 volts 선택된 바이트 선택라인(BSL0)에 0볼트 인가Apply 0 volt to selected byte select line (BSL0) 선택된 전역 제어 라인(GCL0)에 10볼트 인가10 volts applied to the selected global control line (GCL0) 선택된 P-웰 (15)에 -8볼트 인가Apply -8 Volts to Selected P-Well 15 선택된 비트라인(BL0)에 P-웰(15)에 인가되는 전압과 동일한 전압(-8볼트)을 인가Apply a voltage (-8 volts) equal to the voltage applied to the P-well 15 to the selected bit line BL0 선택된 신호센싱라인(SSL0) 및 미선택된 신호센싱라인들(SSL1 ~ SSL7)에 비트라인에 인가되는 전압보다 높은 전압(-5볼트) 인가 Applying a voltage (-5 volts) higher than the voltage applied to the bit line to the selected signal sensing line SSL0 and the unselected signal sensing lines SSL1 to SSL7 10 볼트10 volts 미선택된 바이트 선택라인들(BSL1 ~ BSL3)에 10볼트 인가Apply 10 volts to unselected byte select lines (BSL1 to BSL3) 미선택된 전역제어라인들들(GCL1~GCL7)에 선택된 전역제어라인(GCL0)에 인가되는 전압보다 작은 전압( -5볼트) 또는 플로팅Voltage (-5 volts) or less than the voltage applied to the selected global control line GCL0 in the unselected global control lines GCL1 to GCL7 미선택된 P-웰(17)에 0볼트 인가 Apply 0 volts to unselected P-well 17 선택된 메모리셀트랜지스터가 속한 바이트에 연결된 미선택된 비트라인(BL1~BL7)에 선택된 비트라인(BL0)에 인가되는 전압보다 높은 전압(-5볼트)을 인가하고, 다른 바이트에 연결된 미선택된 비트라인들(BL8~31)를 플로팅The non-selected bit lines connected to other bytes by applying a voltage (-5 volts) higher than the voltage applied to the selected bit line BL0 to the unselected bit lines BL1 to BL7 connected to the byte to which the selected memory cell transistor belongs. Plot (BL8 ~ 31)

도 7은 본 실시예에 따른 메모리 장치에서 메모리 셀에 대한 프로그램 동작 조건 및 그에 따른 여러 메모리 셀들의 바이어스 상태를 개략적으로 도시한다. 도 7을 참조하면, 메모리 셀(A)이 선택적으로 프로그램되고, 메모리 셀(A) 과 동일한 바이트에 속하는 인접한 메모리 셀들(B), 동일한 P-웰의 다른 바이트 행의 메모리 셀들(D, E), 그리고 동일한 P-웰의 동일한 행의 다른 바이트에 속하는 메모리 셀들(C) 및 다른 P-웰의 메모리셀들(F)은 프로그램되지 않는다는 것을 확인할 수 있다.FIG. 7 schematically illustrates a program operating condition for a memory cell and a bias state of various memory cells in the memory device according to the present embodiment. Referring to FIG. 7, memory cell A is selectively programmed, adjacent memory cells B belonging to the same byte as memory cell A, and memory cells D and E of another byte row of the same P-well. And it can be seen that memory cells C belonging to different bytes of the same row of the same P-well and memory cells F of another P-well are not programmed.

도 6에 나타난 본 실시예의 메모리 장치의 소거 동작은 앞서 도 1 내지 도 4를 참조하여 설명을 한 메모리 장치의 소거 동작과 동일하다. 바이트 단위의 소거 동작을 위해서, N-웰(13)에 10볼트를, 선택 P-웰(15)에 10볼트를, 미선택 P-웰(17)에 0볼트를 인가하고; 선택 전역제어라인에 -8볼트를, 미선택 전역제어라인에 5볼트 또는 플로팅 시키고; 선택 바이트선택라인에 -10볼트를, 미선택 바이트선택라인 들에 10볼트를 인가하고; 선택 및 미선택 신호센싱라인들에 5볼트를 인가하고; 선택 및 미선택 접지선택라인에 5볼트를 인가하고; 선택 및 미선택 비트라인을 플로팅시킨다.The erase operation of the memory device of the present embodiment illustrated in FIG. 6 is the same as the erase operation of the memory device described above with reference to FIGS. 1 to 4. 10 volts is applied to the N-well 13, 10 volts to the selected P-well 15, and 0 volts to the unselected P-well 17 for byte erase operations; -8 volts to the selected global control line and 5 volts or to the unselected global control line; Apply -10 volts to the selection byte selection lines and 10 volts to the unselected byte selection lines; Applying 5 volts to the selected and unselected signal sensing lines; 5 volts are applied to the selected and unselected ground selection lines; Plot the selected and unselected bit lines.

본 실시예의 경우, 동일한 P-웰에서 같은 행에 바이트 단위로 분리된 2 바이트의 메모리셀트랜지스터들이 위치하며, 각 메모리 셀 바이트는 서로 다른 바이트 선택 라인에 의해 제어된다. 따라서, 본 실시예의 프로그램 동작은, 도 1 내지 도 4의 메모리 장치에 대한 프로그램 동작과 달리, 선택된 P-웰(13)에는 10볼트가 인가되나 미선택된 P-웰(17)에는 0볼트가 인가될 수 있다. 하지만, 바이트선택트랜지스터들(BST1_2, BST2_2, ...., 8_2)이 차단되기 때문에, 선택된 P-웰(15)에서 국소제어라인들(LCL1_2, LCL2_2, ...., LCL8_2)에 결합된 우측에 위치하는 메모리 셀들에는 전역제어라인(GCL0)으로부터 -8볼트의 전압이 전달되지 않으며, 인접한 P-웰(17)의 메모리셀트랜지스터와 동일하게 이들 메모리셀트랜지스터들은 소거되지 않는다.In the present embodiment, two bytes of memory cell transistors separated by bytes are located in the same row in the same P-well, and each memory cell byte is controlled by a different byte select line. Therefore, in the program operation of the present embodiment, unlike the program operation for the memory device of FIGS. 1 to 4, 10 volts is applied to the selected P-well 13, but 0 volts is applied to the unselected P-well 17. Can be. However, since the byte select transistors BST1_2, BST2_2,..., 8_2 are blocked, they are coupled to the local control lines LCL1_2, LCL2_2,..., LCL8_2 in the selected P-well 15. The memory cells located on the right side do not receive a voltage of -8 volts from the global control line GCL0 and are not erased like the memory cell transistors of the adjacent P-wells 17.

위에서 설명한 본 실시예에 따른 소거 동작을 아래 표 4에 정리하였다. 표 4는 도 6의 메모리 장치에서 제1 P-웰(15)의 제1 행의 첫 번째 8개의 메모리셀트랜지스터들(MCT1_1 ~ MCT1_8)에 대한 소거 동작 조건을 나타낸다.The erase operation according to the present embodiment described above is summarized in Table 4 below. Table 4 shows the erase operation conditions for the first eight memory cell transistors MCT1_1 to MCT1_8 of the first row of the first P-well 15 in the memory device of FIG. 6.

표 4(소거 동작 조건)Table 4 (Erase Operation Conditions)

공통 소오스라인 (CSL)Common Source Line (CSL) 접지선택라인 (GSL)Ground Selection Line (GSL) 바이트 선택라인(BSL)Byte select line (BSL) 전역제어라인(GCL)Global Control Line (GCL) P-웰P-well 비트라인(BL)Bit line BL 신호센싱라인(SSL)Signal Sensing Line (SSL) N-웰N-well 플로팅Floating Vcc 인가 Vcc Accreditation 선택된 바이트선택라인(BSL0)에 -10볼트 인가Apply -10 Volts to Selected Byte Selection Line (BSL0) 선택된 전역제어라인(GCL0)에 -8볼트 인가-8 volts applied to the selected global control line (GCL0) 선택된 P-웰(15)에 10볼트 인가10 volts applied to selected P-wells 15 선택된 비트라인들(BL0~BL7) 및 미선택된 비트라인들 (BL8~BL31)을 플로팅 Floating selected bit lines BL0 to BL7 and unselected bit lines BL8 to BL31 약 4 ~ 5 볼트About 4-5V 10볼트10 volts 미선택된 바이트 선택라인들(BSL1~ 3)에 10볼트 인가Apply 10 volts to unselected byte select lines (BSL1 to 3) 미선택된 전역제어라인들 (GCL1~GCL7) 선택된 전역제어라인(GCL0)에 인가되는 전압보다 큰 전압(예를 들어 약 4 ~ 5볼트) 또는 플로팅Unselected global control lines (GCL1 to GCL7) Voltages greater than the voltage applied to the selected global control line (GCL0) (for example about 4 to 5 volts) or floating 미선택된 P-웰(17)에 0볼트 인가Apply 0 volts to unselected P-well 17

도 8은 본 실시예에 따른 메모리 장치에서 바이트 단위 메모리 셀에 대한 소거 동작 조건 및 그에 따른 여러 메모리 셀들의 바이어스 상태를 개략적으로 나타낸다. 도 8을 참조하면 바이트 단위의 메모리 셀들(A)에 대해서는 소거 동작이 이루어지고, 메모리 셀들(A)와는 다른 행의 바이트 단위 메모리 셀들(C), 동일한 행의 다른 바이트 단위 메모리 셀들(B), 그리고 다른 P-웰의 동일한 행의 메모리 셀들(D) 및 다른 행의 메모리 셀들(E)에 대해서는 소거 동작이 일어나지 않는다는 것을 확인할 수 있다.FIG. 8 schematically illustrates an erase operation condition for a byte unit memory cell and a bias state of various memory cells in the memory device according to the present embodiment. Referring to FIG. 8, an erase operation is performed on the memory cells A in the byte unit, the byte unit memory cells C in a row different from the memory cells A, the other byte unit memory cells B in the same row, In addition, it may be confirmed that the erase operation does not occur with respect to the memory cells D of the same row and the memory cells E of the other row of the other P-well.

본 실시예의 읽기 동작은 도 1 내지 도 4를 참조하여 설명을 한 메모리 장치의 읽기 동작과 동일하다. 즉, 선택 전역제어라인에 동작전압(Vcc)을 인가하고, 미선택 전역제어라인에 0볼트를 인가하고, 선택 바이트선택라인에 0볼트를 인가하고, 미선택 바이트선택라인에 동작전압을 인가하고, 선택 비트라인에 양의 낮은 사전충전 전압을 인가하고 미선택 비트라인을 플로팅시키고, 접지선택라인에 0볼트를 인 가하고, N-웰에 동작전압을 인가하고 P-웰에 0볼트를 인가한다. The read operation of this embodiment is the same as the read operation of the memory device described with reference to FIGS. 1 to 4. That is, the operating voltage Vcc is applied to the selected global control line, 0 volts is applied to the unselected global control line, 0 volts is applied to the selected byte selection line, and the operating voltage is applied to the unselected byte selection line. Apply a positive low precharge voltage to the bit line, float the unselected bit line, apply zero volts to the ground select line, apply an operating voltage to the N-well and zero volts to the P-well.

도 9는 위에서 설명을 한 본 실시예에 따른 메모리 장치에서 바이트 단위 메모리 셀에 대한 읽기 동작 조건을 개략적으로 도시한다.FIG. 9 schematically illustrates a read operation condition for a byte unit memory cell in a memory device according to the present embodiment described above.

본 실시예에 따르면, 양의 전압 및 음의 전압의 적절한 조합을 P-웰 및 메모리셀트랜지스터에 인가하는 것에 의해서 높은 전압차를 발생할 수 있기 때문에, 통상적으로 프로그램 동작 및 소거 동작을 위해 메모리셀트랜지스터 또는 기판에 높은 전압을 인가할 필요가 없다. 또한, 본 실시예에 따르면, 바이트선택트랜지스터가 인접한 P-웰 사이의 전기적인 분리를 위해 필요한 N-웰에 형성되기 때문에, 메모리셀트랜지스터가 형성되는 P-웰의 크기를 줄일 수 있다. 또한, 본 실시예에 따르면, 제어 게이트를 분할하는 것에 의해서 하나의 P-웰에 바이트 단위로 메모리셀트랜지스터들이 인접한 바이트 단위의 메모리셀트랜지스터들과 동작상 분리되기 때문에, P-웰을 사용하여 분리하는 것과 비교해서, 보다 높은 집적도로 반도체 장치를 집적화할 수 있다. 또한, 본 실시예에 따르면, 공통 소오스 라인과 공통 소오스 영역 사이의 전기적인 연결을 위한 콘택트가 P-웰 내의 인접한 두 바이트 단위의 메모리셀트랜지스터 사이의 공간에 형성되기 때문에 추가적인 공간이 필요치 않다.According to this embodiment, since a high voltage difference can be generated by applying an appropriate combination of positive and negative voltages to the P-well and the memory cell transistor, the memory cell transistor is typically used for program operation and erase operation. Or there is no need to apply a high voltage to the substrate. Further, according to the present embodiment, since the byte select transistor is formed in the N-well necessary for the electrical separation between adjacent P-wells, the size of the P-well in which the memory cell transistor is formed can be reduced. In addition, according to the present embodiment, since memory cell transistors are operatively separated from memory cell transistors of adjacent byte units by byte in one P-well by dividing the control gate, the P-well is separated. In comparison with this, the semiconductor device can be integrated at a higher density. In addition, according to the present embodiment, no additional space is required since a contact for electrical connection between the common source line and the common source region is formed in the space between two adjacent byte-cell memory transistors in the P-well.

도 6의 분할된 국소제어라인 구조는 2 트랜지스터 메모리 셀 구조의 메모리 장치 및 1 트랜지스터 메모리 셀 구조의 메모리 장치에도 적용이 가능하며 이에 대한 등가 회로도가 도 10 및 도 11에 나타나 있다.The divided local control line structure of FIG. 6 may be applied to a memory device having a two transistor memory cell structure and a memory device having a one transistor memory cell structure, and an equivalent circuit diagram thereof is shown in FIGS. 10 and 11.

본 실시예의 메모리 장치는 도 6의 메모리 장치에서 단위 메모리 셀을 구성하는 트랜지스터들 중 신호센싱트랜지스터 또는 접지선택트랜지스터가 생략되어 두 개의 트랜지스터가 단위 메모리 셀을 형성한다. 도 10에는 예시적으로 메모리셀트랜지스터 및 접지선택트랜지스터가 단위 메모리 셀을 구성하는 것을 도시한다.In the memory device of FIG. 6, in the memory device of FIG. 6, a signal sensing transistor or a ground select transistor of the transistors constituting the unit memory cell is omitted so that two transistors form the unit memory cell. 10 exemplarily shows a memory cell transistor and a ground select transistor constituting a unit memory cell.

도 10을 참조하면, 기판의 N-웰(13)에 다수 개의 P-웰들이 형성되어 있다. 도의 간략화를 위해서 두 개의 P-웰들(15, 17)이 도시되어 있다. 각각의 P-웰에는 메모리셀트랜지스터(MCT) 및 접지선택트랜지스터(GST)를 포함하는 단위 메모리 셀(UMC)이 행렬로 배치되어 있다. 도의 간략화를 위해서 각 P-웰에 8행, 16열의 단위 메모리 셀이 도시되어 있다. 인접한 P-웰들(15, 17) 사이의 N-웰(13)에는 바이트선택트랜지스터(BST)들이 배치되어 있다. P-웰들을 분리하기 위해 사용되는 N-웰에 바이트선택트랜지스터들(BST)이 형성되기 때문에, 바이트선택트랜지스터(BST)들을 위한 별도의 추가적인 공간이 필요치 않게 된다.Referring to FIG. 10, a plurality of P-wells are formed in the N-well 13 of the substrate. Two P-wells 15 and 17 are shown for simplicity of the figure. In each P-well, unit memory cells UMC including a memory cell transistor MCT and a ground select transistor GST are arranged in a matrix. For the sake of simplicity, 8 rows and 16 columns of unit memory cells are shown in each P-well. Byte select transistors BST are arranged in the N-well 13 between adjacent P-wells 15 and 17. Since byte select transistors BST are formed in the N-well used to separate the P-wells, no additional space is needed for the byte select transistors BST.

각각의 열에 배치된 바이트선택트랜지스터들의 게이트들이 서로 연결되어 바이트선택라인들(BSL0 ~ BSL3)을 형성한다. 각각의 P-웰에서 각 행에 배열된 접지선택트랜지스터들의 게이트는 서로 전기적으로 연결되어 접지선택라인들(GSL0 ~ GSL7)을 형성한다.Gates of the byte select transistors arranged in each column are connected to each other to form byte select lines BSL0 to BSL3. The gates of the ground select transistors arranged in each row in each P-well are electrically connected to each other to form ground select lines GSL0 to GSL7.

열 방향으로 인접한 2개의 접지선택트랜지스터들은 소오스를 공유하여 공통 소오스를 형성한다. 동일한 행의 공통 소오스는 인접한 공통 소오스와 서로 연결되어 공통 소오스 영역을 형성할 수 있으며, 각 행의 공통 소오스 영역은 대응하는 공통 소오스 라인들(CSL0 ~ CSL3)에 전기적으로 연결된다.Two adjacent ground select transistors in the column direction share a source to form a common source. Common sources of the same row may be connected to adjacent common sources to form a common source region, and the common source region of each row is electrically connected to the corresponding common source lines CSL0 to CSL3.

본 실시예에서 공통 소오스 라인과 공통 소오스 영역 사이의 전기적인 연결을 위한 콘택트는 각각의 P-웰에서 서로 다른 바이트에 속하는 메모리셀트랜지스터 사이의 영역에 위치한다. 따라서 공통 소오스 영역 및 공통 소오스 라인 사이의 전기적 연결을 위한 콘택트를 위해서 별도의 공간이 필요치 않으며, 본 발명에 따르면 보다 높은 집적도의 메모리 장치를 구현할 수 있다.In this embodiment, the contact for electrical connection between the common source line and the common source region is located in the region between the memory cell transistors belonging to different bytes in each P-well. Therefore, a separate space is not required for a contact for electrical connection between the common source region and the common source line, and according to the present invention, a memory device having a higher integration can be realized.

열 방향으로 인접한 메모리셀트랜지스터들은 불순물 영역 (예를 들면 드레인)을 공유할 수 있다. 열 방향으로 인접한 메모리셀트랜지스터들은 동일한 비트라인에 동작상 결합한다. 열 방향의 인접한 메모리셀트랜지스터들이 드레인을 공유할 경우, 비트라인은 드레인에 전기적으로 연결된다.Memory cell transistors adjacent in the column direction may share an impurity region (eg, a drain). Memory cell transistors adjacent in the column direction are operatively coupled to the same bit line. When adjacent memory cell transistors in the column direction share a drain, the bit line is electrically connected to the drain.

한편, 각 P-웰에서 동일한 행에 배열된 메모리셀트랜지스터들의 제어 게이트들은 바이트 단위로 서로 연결되어 다수 개의 분할된 국소제어라인을 형성한다. 각 P-웰에서, 각 행의 첫 번째 바이트 단위의 메모리셀트랜지스터들의 제어 게이트들은 서로 연결되어 제1 국소제어라인을 형성하고, 두 번째 바이트 단위의 메모리셀트랜지스터들의 제어 게이트들은 서로 연결되어 제1 국소제어라인과 떨어진 제2 국소제어라인을 형성한다. 그리고 각 행의 제1 국소제어라인 및 제2 국소제어라인은 서로 다른 바이트선택라인에 동작상 결합한다.On the other hand, the control gates of the memory cell transistors arranged in the same row in each P-well are connected to each other in byte units to form a plurality of divided local control lines. In each P-well, the control gates of the memory cell transistors in the first byte unit of each row are connected to each other to form a first local control line, and the control gates of the memory cell transistors in the second byte unit are connected to each other so as to be connected to each other. A second local control line is formed away from the local control line. The first local control line and the second local control line of each row are operatively coupled to different byte selection lines.

예를 들어 P-웰(13)에서 제1 행의 첫 번째 바이트 단위 메모리셀트랜지스터들(MCT1_1 ~ MCT1_8)의 제어 게이트들은 서로 연결되어 국소제어라인(LCL1_1)을 형성하고, 제1 행의 두 번째 바이트 단위의 메모리셀트랜지스터들(MCT1_9 ~ MCT1_16)의 제어 게이트들은 서로 연결되어 또 다른 국소제어라인(LCL1_2)를 형성한다. 각 P-웰의 동일한 행에서 서로 떨어진 국소제어라인들은 서로 다른 바이트선택라인에 동작상 결합한다. 예를 들어, 제1 P-웰(15)의 제1 행의 국소제어라인(LCL1_1)은 바 이트 선택 라인(BSL0)에 동작상 결합하고, 제1 행의 국소제어라인(LCL1_2)는 바이트 선택 라인(BSL1)에 동작상 결합한다.For example, in the P-well 13, the control gates of the first byte unit memory cell transistors MCT1_1 to MCT1_8 of the first row are connected to each other to form a local control line LCL1_1, and the second of the first row. The control gates of the memory cell transistors MCT1_9 to MCT1_16 in byte units are connected to each other to form another local control line LCL1_2. Local control lines separated from each other in the same row of each P-well are operatively coupled to different byte select lines. For example, the local control line LCL1_1 of the first row of the first P-well 15 is operatively coupled to the byte select line BSL0, and the local control line LCL1_2 of the first row is the byte select line. Operationally couple to (BSL1).

앞서 언급하였듯이, 각 행의 서로 떨어진 두 개의 국소제어라인들 사이의 거리는 인접한 P-웰들 사이의 거리보다 좁다. 따라서 메모리 칩 크기를 더욱 더 줄일 수 있다.As mentioned above, the distance between two local control lines apart from each other in each row is smaller than the distance between adjacent P-wells. Therefore, the memory chip size can be further reduced.

본 실시예에서 보다 효율적인 메모리 셀 배치를 위해서, P-웰들(15, 17) 사이에 서로 인접한 P-웰의 국소제어라인들에 각각 동작상 결합하는 두 개의 바이트 선택 라인들이 위치한다. 또한, 인접한 바이트 선택트랜지스터들은 드레인을 공유할 수 있으며, 여기에 전역제어라인이 전기적으로 연결된다.For more efficient memory cell placement in this embodiment, two byte select lines are placed between P-wells 15 and 17 that are operatively coupled to local control lines of the P-well adjacent to each other. In addition, adjacent byte select transistors may share a drain, to which a global control line is electrically connected.

메모리셀트랜지스터의 선폭은 접지선택트랜지스터의 선폭보다 넓을 수 있다. 제조 공정상 동일한 선폭으로 설계하는 것이 좋지만, 높은 집적도를 구현하고 누설 전류 등의 방지를 위해서 접지선택트랜지스터의 선폭을 메모리셀트랜지스터의 선폭보다 다소 크게 형성할 수 있다. 하지만, 메모리셀트랜지스터의 선폭은 가능한 작게 형성되는 것이 높은 집적도를 위해서 좋다. 또, 접지선택트랜지스터의 선폭 메모리셀트랜지스터의 선폭이상으로 설계하는 대신에 또는 설계함과 동시에, 접지선택트랜지스터의 게이트 절연막의 두께를 증가시킬 수도 있다.The line width of the memory cell transistor may be wider than the line width of the ground select transistor. It is recommended to design the same line width in the manufacturing process, but the line width of the ground select transistor can be formed somewhat larger than the line width of the memory cell transistor in order to realize high integration and prevent leakage current. However, the line width of the memory cell transistors should be as small as possible for high integration. Alternatively, the thickness of the gate insulating film of the ground selection transistor may be increased instead of or at the same time as the design of the line width of the ground selection transistor.

본 실시예에 따른 프로그램 동작을 간략히 설명을 한다. 본 실시예에 따른 프로그램 동작에서, 프로그램하고자 하는 메모리셀트랜지스터(선택 메모리셀트랜지스터)의 소오스측(공통 소오스 라인이 연결된 측)을 플로팅 시키고 드레인측(비트라인이 연결된 측)에는 선택 메모리셀트랜지스터가 형성된 P-웰과 동일한 음의 전압(약 -8볼트)을 인가하고, 선택 메모리셀트랜지스터에 결합한 바이트선택트랜지스터(선택 바이트선택트랜지스터)를 도통시키고 전역제어라인에 양의 높은 전압(약 10볼트)을 인가한다. 선택 메모리셀트랜지스터의 소오스측의 플로팅은 공통 소오스 라인을 플로팅시키고 접지선택라인에 -8볼트를 인가하고 P-웰에 -8볼트를 인가하는 것에 의해 달성될 수 있다. 선택 바이트선택트랜지스터의 도통은 N-웰에 약 10볼트를 인가하고 선택 바이트라인에 약 0볼트를 인가하는 것에 의해 달성될 수 있다. 이로써, 선택 메모리셀트랜지스터의 제어게이트에는 약 10볼트가 인가되고, 소오스측은 플로팅되고 드레인측 및 P-웰은 -8볼트가 인가되어 전하가 P-웰로부터 선택메모리트랜지스터의 메모리층으로 주입된다.The operation of the program according to the present embodiment will be briefly described. In the program operation according to the present embodiment, the source side (the side where the common source line is connected) of the memory cell transistor (the selected memory cell transistor) to be programmed is plotted, and the selection memory cell transistor is connected to the drain side (the side where the bit line is connected). Apply the same negative voltage (approximately -8 volts) to the formed P-well, conduct a byte select transistor (select byte select transistor) coupled to the selected memory cell transistor, and apply a positive high voltage (about 10 volts) to the global control line. Is applied. Floating on the source side of the select memory cell transistor can be accomplished by plotting a common source line, applying -8 volts to the ground select line and -8 volts to the P-well. The conduction of the select byte select transistor can be achieved by applying about 10 volts to the N-well and about 0 volts to the select byte line. Thus, about 10 volts is applied to the control gate of the selected memory cell transistor, the source side is floated, and -8 volts are applied to the drain side and the P-well so that charge is injected from the P-well into the memory layer of the selected memory transistor.

한편 선택 메모리셀트랜지스터가 속한 선택 P-웰에서 동일한 바이트 행에 속한 메모리셀트랜지스터들에 의한 프로그램 교란을 방지하기 위해서, 이들에 연결된 미선택된 비트라인들에는 선택된 P-웰에 인가되는 전압(예를 들어 -8볼트)보다 높은 전압, 예를 들어 2볼트 정도의 동작 전압(Vcc). 이 같은 조건에서 선택 메모리셀트랜지스터와 동일한 P-웰의 동일한 바이트 행의 미선택된 메모리셀트랜지스터들의 드레인측에는 동작전압이 인가되기 때문에, 이들 미선택 메모리셀트랜지스터들의 제어 게이트들에 높은 양의 전압(10볼트)이 인가되면 불순물 확산 영역과 채널 사이의 용량성 결합에 의해서, 이들 미선택된 메모리셀트랜지스터들와 채널 사이에는 전하의 F-N 터널링을 유발하는 높은 전압차(약 18볼트)는 발생되지 않는다. 따라서 선택된 메모리셀트랜지스터와 동일한 P-웰의 동일한 바이트에 속하는 메모리셀트랜지스터들에 의한 프로그램 교란은 발생하지 않는다.On the other hand, in order to prevent program disturb by memory cell transistors belonging to the same byte row in the selected P-well to which the selected memory cell transistor belongs, voltages applied to the selected P-well may be applied to unselected bit lines connected thereto. For example, -8 volts), for example an operating voltage of about 2 volts (Vcc). Under these conditions, a high voltage (10 volts) is applied to the control gates of the unselected memory cell transistors because an operating voltage is applied to the drain sides of unselected memory cell transistors of the same byte row of the same P-well as the selected memory cell transistor. Is applied, the capacitive coupling between the impurity diffusion region and the channel does not produce a high voltage difference (about 18 volts) causing FN tunneling of charge between these unselected memory cell transistors and the channel. Therefore, program disturb by memory cell transistors belonging to the same byte of the same P-well as the selected memory cell transistor does not occur.

또, 선택 메모리셀트랜지스터와 동일한 P-웰에 속하지만 다른 바이트 행에 속하는 미선택된 메모리 셀들에 의한 프로그램 교란을 방지하기 위해서, 이들에 결합된 전역제어라인들에는 0볼트 전압이 인가되고, 미선택 바이트선택트랜지스터들에는 N-웰에 인가되는 전압과 동일한 전압(약 10볼트)이 인가된다. 이로써, 이들 미선택 메모리셀트랜지스터들은 그 드레인측에는 -8볼트가 인가되고 제어 게이트에는 0볼트가 인가되거나, 드레인측에 동작전압(Vcc)가 인가되고 제어 게이트는 플로팅된다. 따라서 어느 경우라 하더라도 P-웰과 제어 게이트 사이에는 높은 전압차가 발생하지 않고 따라서 선택 메모리셀트랜지스터와 동일 P-웰의 다른 바이트 행에 속한 이들 미선택 메모리셀트랜지스터들에 의한 프로그램 교란은 발생하지 않는다.In addition, in order to prevent program disturb by unselected memory cells belonging to the same P-well as the selected memory cell transistor but belonging to another byte row, a 0 volt voltage is applied to the global control lines coupled to the unselected byte. Select transistors are applied with the same voltage (about 10 volts) as that applied to the N-well. Thus, these unselected memory cell transistors are applied with -8 volts on their drain side and 0 volts on their control gate, or an operating voltage Vcc is applied to their drain side and the control gate is floated. Thus, in either case, there is no high voltage difference between the P-well and the control gate and therefore no program disturb by these unselected memory cell transistors belonging to the other byte row of the same P-well as the selected memory cell transistor.

또, 선택 메모리셀트랜지스터와 다른 P-웰들(미선택 P-웰)의 미선택 메모리셀트랜지스터들의 경우, 다양한 방법으로 프로그램이 일어나지 않도록 할 수 있다. 예를 들어, 미선택 P-웰에 -8볼트를 인가하고, 미선택 바이트선택트랜지스터들이 차단하고 비트라인을 플로팅 또는 미선택 비트라인에 동작전압을 인가할 수 있다. 또는 미선택 P-웰에 0볼트를 인가하고 미선택 바이트선택트랜지스터들을 차단하고 미선택 비트라인을 플로팅 또는 비트라인에 동작 전압을 인가할 수 있다. 어느 경우이던지 이들 다른 P-웰에 속한 미선택 메모리셀트랜지스터들과 미선택 P-웰 사이에는 높은 전압차가 발생하지 않는다.In addition, in the case of the unselected memory cell transistors of the selected memory cell transistor and other P-wells (unselected P-well), the program may be prevented from occurring in various ways. For example, -8 volts may be applied to an unselected P-well, unselected byte select transistors may be blocked, and a bit line may be floated or an operating voltage may be applied to an unselected bit line. Alternatively, zero volts may be applied to the unselected P-well, the unselected byte select transistors may be blocked, and the unselected bit line may be floated or an operating voltage may be applied to the bit line. In either case, there is no high voltage difference between the unselected memory cell transistors belonging to these other P-wells and the unselected P-well.

아래 표 5에는 예시적으로 도 10의 제1 P-웰(15)의 제1 행, 제1 열의 메모리셀트랜지스터(MCT1_1)에 대한 프로그램 동작 조건이 정리되어 있다.In Table 5 below, program operating conditions for the memory cell transistors MCT1_1 of the first row and the first column of the first P-well 15 of FIG. 10 are summarized.

표 5 (프로그램 동작 조건)Table 5 (Program Operating Conditions)

공통 소오스라인 (CSL) Common Source Line (CSL) 바이트 선택라인 (BSL)Byte select line (BSL) 전역제어 라인 (GCL)Global Control Line (GCL) P-웰 P-well 비트라인(BL)Bit line BL 접지선택 라인 (GSL)Ground Select Line (GSL) N-웰N-well 플로팅 Floating 선택된 바이트 선택라인(BSL0)에 0볼트 인가Apply 0 volt to selected byte select line (BSL0) 선택된 전역 제어 라인(GCL0)에 10볼트 인가10 volts applied to the selected global control line (GCL0) 선택된 P-웰(15)에 -8볼트 인가Apply -8 Volts to Selected P-Well 15 선택된 비트라인(BL0)에 P-웰(15)에 인가되는 전압과 동일한 전압(-8볼트)을 인가Apply a voltage (-8 volts) equal to the voltage applied to the P-well 15 to the selected bit line BL0 접지선택라인들 (GSL0 ~ GSL7)에 선택된 P-웰(15)에 인가되는 전압과 동일한 전압을 인가Apply a voltage equal to the voltage applied to the selected P-well 15 to the ground selection lines GSL0 to GSL7. 10 볼트10 volts 미선택된 바이트 선택라인들(BSL1 ~ BSL3)에 10볼트 인가Apply 10 volts to unselected byte select lines (BSL1 to BSL3) 미선택된 전역제어라인들들(GCL1~GCL7)에 선택된 전역제어라인(GCL0)에 인가되는 전압보다 작은 전압(0볼트) 인가Applying a voltage (0 volt) less than the voltage applied to the selected global control line GCL0 to the unselected global control lines GCL1 to GCL7 미선택된 P-웰(17)에 -8볼트 인가 또는 0볼트 인가 -8 Volts or 0 Volts applied to unselected P-well 17 미선택된 비트라인(BL1~BL31)에 선택된 비트라인(BL0)에 인가되는 전압보다 높은 전압(Vcc) 인가 또는 플로팅Applying or floating a voltage Vcc higher than the voltage applied to the selected bit line BL0 to the unselected bit lines BL1 to BL31

도 12는 본 실시예에 따른 메모리 장치에서 메모리 셀에 대한 프로그램 동작 조건 및 이에 따른 여러 메모리 셀들의 바이어스 상태를 개략적으로 나타낸다. 도 12를 참조하면, 메모리 셀(A)가 선택적으로 프로그램되고, 메모리 셀(A)와 동일한 바이트에 속한 인접한 메모리 셀들(B), 동일한 P-웰의 다른 행의 바이트 단위 메모리 셀들(C), 동일한 행의 다른 바이트 단위 메모리 셀들(D), 다른 P-웰의 메모리 셀(E)는 프로그램되지 않는다는 것을 확인할 수 있다.12 schematically illustrates a program operation condition for a memory cell and a bias state of various memory cells in the memory device according to the present embodiment. Referring to FIG. 12, memory cell A is selectively programmed, adjacent memory cells B belonging to the same byte as memory cell A, byte unit memory cells C of other rows of the same P-well, It can be seen that other byte unit memory cells D of the same row and memory cells E of other P-wells are not programmed.

본 실시예에 따른 바이트 단위 소거 동작을 설명한다. 소거 동작은 프로그램 동작과 달리 선택 P-웰 및 선택 메모리셀트랜지스터의 제어 게이트에 인가되는 전압의 극성이 뒤집힌다. 선택 바이트 단위의 메모리셀트랜지스터들에 결합한 선택 바이트선택트랜지스터를 도통시키고, 선택 전역제어라인에 -8볼트를 인가하여 선택 바이트 단위 메모리셀트랜지스터들의 제어 게이트에 -8볼트를 인가한다. 선택 P-웰에는 10볼트를 인가한다. 바이트선택트랜지스터의 도통은 N-웰에 10볼트를 인가하 고 바이트선택트랜지스터의 게이트 (즉, 선택 바이트선택라인)에 -10볼트를 인가하는 것에 의해 달성될 수 있다. 선택 메모리셀트랜지스터들에 결합한 선택 비트라인들을 플로팅시키고, 공통 소오스 라인에 0볼트를 인가하고 선택 신호센싱라인에 동작전압을 인가한다. 이에 따라 선택 메모리셀트랜지스터들의 소오스측 및 드레인측은 플로팅 되고 P-웰 및 제어 게이트 사이에는 높은 전압차가 발생되어 소거 동작이 이루어진다.A byte erase operation according to the present embodiment will be described. Unlike the program operation, the erase operation inverts the polarity of the voltage applied to the control gate of the selection P-well and the selection memory cell transistor. The selection byte selection transistor coupled to the selection byte unit memory cell transistors is turned on, and -8 volts is applied to the selection global control line to apply -8 volts to the control gates of the selection byte unit memory cell transistors. 10 volts is applied to the selected P-well. The conduction of the byte select transistor can be achieved by applying 10 volts to the N-well and applying -10 volts to the gate of the byte select transistor (ie, the select byte select line). The select bit lines coupled to the select memory cell transistors are floated, zero volts are applied to the common source line, and an operating voltage is applied to the select signal sensing line. As a result, the source and drain sides of the selected memory cell transistors are floated, and a high voltage difference is generated between the P-well and the control gate, thereby performing an erase operation.

한편 선택 메모리셀트랜지스터들이 속한 선택 P-웰에서 다른 행에 속한 메모리셀트랜지스터들에 의한 프로그램 교란을 방지하기 위해서, 이들에 결합된 미선택 전역제어라인들에는 동작 전압(Vcc)이 인가되고, 미선택 바이트선택트랜지스터들에는 N-웰에 인가되는 전압과 동일한 전압(약 10볼트)이 인가되어 차단된다. 이로써, 이들 선택 P-웰 내의 미선택 메모리셀트랜지스터들의 제어 게이트에는 동작전압이 인가되거나 플로팅된다.On the other hand, in order to prevent program disturb by memory cell transistors belonging to another row in the selected P-well to which the selected memory cell transistors belong, the operating voltage Vcc is applied to the unselected global control lines coupled thereto, and the unselected byte Select transistors are applied with a voltage equal to the voltage applied to the N-well (about 10 volts) and shut off. Thus, an operating voltage is applied or floated to the control gates of the unselected memory cell transistors in these select P-wells.

또, 선택 메모리셀트랜지스터와 다른 P-웰들(미선택 P-웰)의 미선택 메모리셀트랜지스터들의 경우, 다양한 방법으로 소거 동작이 일어나지 않도록 할 수 있다. 예를 들어, 미선택 P-웰에 0볼트를 인가하고, 미선택 바이트선택트랜지스터들이 차단하고 비트라인을 플로팅시킨다. 이에 따라 미선택 P-웰의 미선택 메모리셀트랜지스터들의 제어 게이트는 플로팅되고 미선택 P-웰은 0볼트가 되어 이들 미선택 메모리셀트랜지스터들에 대해서는 소거 동작이 일어나지 않는다.In addition, in the case of the unselected memory cell transistors of the selected memory cell transistor and other P-wells (unselected P-well), the erase operation may be prevented from occurring in various ways. For example, applying zero volts to an unselected P-well, unselected byte select transistors block and float the bit line. As a result, the control gates of the unselected memory cell transistors of the unselected P-well are floated and the unselected P-well becomes 0 volts, so that the erase operation does not occur for these unselected memory cell transistors.

아래 표 6에 도 10의 제1 행의 첫 번째 바이트 단위 메모리셀트랜지스터들(MCT1_1 ~ MCT1_8)에 대한 소거 동작 조건이 정리되어 있다.Table 6 below shows the erase operation conditions for the first byte-based memory cell transistors MCT1_1 to MCT1_8 in the first row of FIG. 10.

표 6(소거 동작 조건)Table 6 (Erase Operation Conditions)

공통 소오스라인 (CSL)Common Source Line (CSL) 접지선택라인 (GSL)Ground Selection Line (GSL) 바이트 선택라인(BSL)Byte select line (BSL) 전역제어라인(GCL)Global Control Line (GCL) P-웰P-well 비트라인(BL)Bit line BL 신호센싱라인(SSL)Signal Sensing Line (SSL) N-웰N-well 플로팅Floating Vcc 인가 Vcc Accreditation 선택된 바이트선택라인(BSL0)에 -10볼트-10 volts on the selected byte selection line (BSL0) 선택된 전역제어라인(GCL0)에 -8볼트 인가-8 volts applied to the selected global control line (GCL0) 선택된 P-웰(15)에 10볼트10 volts to selected P-well 15 선택된 비트라인들(BL0~BL7) 및 미선택된 비트라인들 (BL8~BL31)을 플로팅 Floating selected bit lines BL0 to BL7 and unselected bit lines BL8 to BL31 Vcc 인가Vcc Accreditation 10볼트10 volts 미선택된 바이트 선택라인들(BSL1~ 3)에 10볼트 10 volts on unselected byte select lines (BSL1 to 3) 미선택된 전역제어라인들 (GCL1~GCL7) 선택된 전역제어라인(GCL0)에 인가되는 전압보다 큰 전압(Vcc) 인가 또는 플로팅Unselected global control lines GCL1 to GCL7 Apply or float a voltage Vcc greater than the voltage applied to the selected global control line GCL0. 미선택된 P-웰(17)에 0볼트0 volts in unselected P-well (17)

도 13은 본 실시예에 따른 메모리 장치에서 바이트 단위 메모리 셀(A)에 대한 소거 동작 조건 및 이에 따른 여러 메모리 셀들의 바이어스 상태를 개략적으로 도시한다. 도 13을 참조하면, 바이트 단위의 메모리 셀들(A)에 대해서는 소거 동작이 이루어지고, 메모리 셀들(A)와 동일한 행의 다른 바이트 단위 메모리 셀들(B), 동일한 P-웰의 다른 행의 바이트 단위 메모리 셀들(C), 그리고 다른 P-웰의 메모리 셀들(D)에 대해서는 소거 동작이 일어나지 않는다는 것을 확인할 수 있다.FIG. 13 schematically illustrates an erase operation condition for a byte unit memory cell A and a bias state of various memory cells in the memory device according to the present exemplary embodiment. Referring to FIG. 13, an erase operation is performed on the memory cells A in a byte unit, other byte units in the same row as the memory cells A, and byte units of another row in the same P-well. It can be seen that the erase operation does not occur with respect to the memory cells C and the memory cells D of other P-wells.

본 실시예의 읽기 동작은 앞서 도 1 내지 도 4를 참조하여 설명을 한 메모리 장치에서 신호센싱트랜지스터 및 신호센싱라인이 없는 것을 제외하고는 동일하다. 즉, 선택 전역제어라인에 동작전압(Vcc)을 인가하고, 미선택 전역제어라인에 0볼트를 인가하고, 선택 바이트선택라인에 0볼트를 인가하고, 미선택 바이트선택라인에 동작전압을 인가하고, 선택 비트라인에 양의 낮은 사전충전 전압을 인가하고 미선 택 비트라인을 플로팅시키고, 접지선택라인에 0볼트를 인가하고, N-웰에 동작전압을 인가하고 P-웰에 0볼트를 인가한다.The read operation of this embodiment is the same except that there is no signal sensing transistor and signal sensing line in the memory device described above with reference to FIGS. 1 to 4. That is, the operating voltage Vcc is applied to the selected global control line, 0 volts is applied to the unselected global control line, 0 volts is applied to the selected byte selection line, and the operating voltage is applied to the unselected byte selection line. Apply a positive low precharge voltage to the bit line, float the unselected bit line, apply zero volts to the ground select line, apply an operating voltage to the N-well and zero volts to the P-well.

상술한 본 발명의 실시예들에 따른 메모리 장치를 제조하는 방법은 다음과 같은 공정들; 소자분리 공정을 통한 활성영역 형성, 웰 공정(N-웰 공정 및 P-웰 공정), 게이트 절연막 공정(메모리셀트랜지스터를 위한 터널 절연막 공정, 바이트선택트랜지스터, 신호센싱트랜지스터 및 접지선택트랜지스터를 위한 게이트 절연막 공정), 게이트 공정(메모리셀트랜지스터의 플로팅 게이트를 위한 제1 도전막 증착 및 패터닝 공정, 게이트간 절연막 공정, 접지선택트랜지스터 및 신호센싱트랜지스터의 게이트 및 메모리셀트랜지스터의 제어 게이트를 위한 제2 도전막 증착 및 패터닝 공정), 층간절연막 공정, 소오스/드레인 공정, 바이트선택트랜지스터의 소오스와 메모리셀트랜지스터의 제어 게이트를 전기적으로 연결하기 위한 국소연결배선 공정, 인접한 신호센싱라인들 사이의 연결 및 인접한 접지선택라인들 사이의 연결을 위한 국소연결배선 공정, 공통 소오스 라인 형성 공정 등을 포함한다.The method of manufacturing a memory device according to the embodiments of the present invention described above includes the following processes; Formation of active region through device isolation process, well process (N-well process and P-well process), gate insulation process (tunnel insulation process for memory cell transistor, byte select transistor, signal sensing transistor, and gate for ground select transistor) Insulating film process), gate process (first conductive film deposition and patterning process for floating gate of memory cell transistor, inter-gate insulating film process, gate of ground select transistor and signal sensing transistor and control gate of memory cell transistor Film deposition and patterning process), interlayer insulating film process, source / drain process, local interconnection process for electrically connecting the source of the byte select transistor and the control gate of the memory cell transistor, the connection between adjacent signal sensing lines and adjacent ground Local interconnection process for connection between select lines, A common source line forming step and the like.

앞에서 이미 언급하였듯이, 하나의 P-웰이 분할된 국소제어라인을 포함하는 경우에 있어서, 공통 소오스 라인 공정을 위한 콘택트는 분할된 국소제어라인들 사이에 위치하는 공통 소오스 영역에서 형성된다.As already mentioned above, in the case where one P-well includes a divided local control line, a contact for a common source line process is formed in a common source region located between the divided local control lines.

이제까지 본 발명에 대하여 그 바람직한 실시예(들)를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 본 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.So far, the present invention has been described with reference to the preferred embodiment (s). Those skilled in the art will appreciate that the present invention can be implemented in a modified form without departing from the essential features of the present invention. Therefore, the disclosed embodiments should be considered in descriptive sense only and not for purposes of limitation. The scope of the present invention is shown in the claims rather than the foregoing description, and all differences within the scope will be construed as being included in the present invention.

본 발명에 따르면, 바이트선택트랜지스터가 메모리셀트랜지스터가 형성되는 P-웰 분리에 사용되는 N-웰에 형성되기 때문에, 바이트선택트랜지스터를 위한 추가적인 공간이 필요치 않아 칩의 크기를 줄일 수 있다. 또한, 높은 집적도의 메모리 장치를 구현할 수 있다.According to the present invention, since the byte select transistor is formed in the N-well used for P-well separation in which the memory cell transistor is formed, no additional space for the byte select transistor is required, thereby reducing the size of the chip. In addition, a high integration memory device may be implemented.

본 발명에 따르면, 바이트선택트랜지스터와 메모리셀트랜지스터를 서로 다른 도전형으로 형성함으로써, 프로그램/소거에 요구되는 높은 동작전압을 낮출 수 있고, 낮은 전압 동작이 가능하고 전력소모를 줄일 수 있다.According to the present invention, by forming the byte select transistor and the memory cell transistor in different conductivity types, it is possible to lower the high operating voltage required for program / erase, to enable low voltage operation, and to reduce power consumption.

본 발명에 따르면, 하나의 P-웰이 분할된 국소제어라인을 포함할 경우, 동일 행의 바이트 단위의 메모리 셀들이 웰에 의하지 않고서도 분리될 수도 있어, 보다 높은 메모리 집적도를 구현할 수 있다.According to the present invention, when one P-well includes a divided local control line, memory cells of a byte unit in the same row may be separated without depending on the wells, thereby achieving a higher memory density.

본 발명의 메모리 장치는 높은 보안성이 요구되는 스마트 카드의 비휘발성 메모리로 유용하게 적용될 수 있다.The memory device of the present invention can be usefully applied as a nonvolatile memory of a smart card requiring high security.

Claims

제1 도전형의 웰내의 제2 도전형의 웰에 메모리 셀들이 행렬로 배열된 메모리 배열; 그리고,A memory arrangement in which memory cells are arranged in a matrix in a second conductivity type well in a first conductivity type well; And,

상기 제1 도전형의 웰내에 형성되어 대응하는 행의 바이트 단위의 메모리 셀들에 동작상 결합하는 바이트선택트랜지스터들을 포함하되,Byte select transistors formed in the well of the first conductivity type and operatively coupled to the memory cells of the byte unit of the corresponding row;

상기 메모리 배열의 각 행은 서로 다른 바이트선택트랜지스터에 바이트 단위로 동작상 결합하는 적어도 두 묶음의 바이트 단위 메모리 셀들을 포함하는 하는 메모리 장치.Wherein each row of the memory array comprises at least two sets of byte unit memory cells that are operatively coupled byte by byte to different byte select transistors.

청구항 1에서.In claim 1.

상기 바이트선택트랜지스터들은 상기 제2 도전형의 웰 양측의 제1 도전형의 웰에 배치된 제1 바이트선택트랜지스터 및 제2 바이트선택트랜지스터를 포함하고,The byte select transistors include a first byte select transistor and a second byte select transistor disposed in a well of a first conductivity type on both sides of the well of the second conductivity type,

상기 메모리 배열의 각 행은 상기 제1 바이트선택트랜지스터에 동작상 결합하는 제1 묶음의 바이트 단위 메모리 셀들 및 상기 제2 바이트선택트랜지스터에 동작상 결합하는 제2 묶음의 바이트 단위 메모리 셀들을 포함하는 메모리 장치.Each row of the memory array comprises a first set of byte unit memory cells operatively coupled to the first byte select transistor and a second set of byte unit memory cells operatively coupled to the second byte select transistor.

청구항 1 또는 청구항 2에 있어서,The method according to claim 1 or 2,

상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 메모리 장치.And the first conductivity type is n type and the second conductivity type is p type.

상기 메모리 셀은 제1 도전형의 채널을 구비하고 상기 바이트선택트랜지스터는 제2 도전형의 채널을 구비하는 메모리 장치.And the memory cell has a channel of a first conductivity type and the byte select transistor has a channel of a second conductivity type.

청구항 2에 있어서,The method according to claim 2,

상기 메모리 셀들 각각은:Each of the memory cells is:

열 방향으로 직렬로 동작상 결합한 제1 비트선택트랜지스터, 메모리셀트랜지스터 및 제2 비트선택트랜지스터를 포함하며,A first bit select transistor, a memory cell transistor, and a second bit select transistor, operatively coupled in series in a column direction,

상기 메모리 배열의 각 행에서 제1 묶음의 바이트 단위 메모리셀트랜지스터들의 제어 게이트들은 서로 연결되어 상기 제1 바이트선택트랜지스터에 동작상 결합하는 제1 국소제어라인들을 형성하며, In each row of the memory array, the control gates of the first set of byte unit memory cell transistors are connected to each other to form first local control lines that are operatively coupled to the first byte select transistor,

제2 묶음의 바이트 단위 메모리셀트랜지스터들의 제어 게이트들은 서로 연결되어 상기 제2 바이트선택트랜지스터에 동작상 결합하는 제2 국소제어라인을 형성하는 메모리 장치.And control gates of the second byte-byte memory cell transistors are connected to each other to form a second local control line operatively coupled to the second byte select transistor.

청구항 2에 있어서,The method according to claim 2,

상기 메모리 셀들 각각은:Each of the memory cells is:

열 방향으로 직렬로 동작상 결합한 메모리셀트랜지스터 및 비트선택트랜지스터를 포함하며,A memory cell transistor and a bit select transistor operatively coupled in series in a column direction,

상기 메모리 배열의 각 행에서 제1 묶음의 바이트 단위 메모리셀트랜지스터 들의 제어 게이트들은 서로 연결되어 상기 제1 바이트선택트랜지스터에 동작상 결합하는 제1 국소제어라인들을 형성하며, In each row of the memory array, the control gates of the first set of byte unit memory cell transistors are connected to each other to form first local control lines that are operatively coupled to the first byte select transistor,

청구항 5에 있어서,The method according to claim 5,

열 방향의 제1 비트선택트랜지스터들에 동작상 결합하는 비트라인;A bit line operatively coupled to the first bit select transistors in the column direction;

열 방향의 제2 비트선택트랜지스터들에 동작상 결합하는 공통소오스라인; 그리고,A common source line operatively coupled to the second bit select transistors in the column direction; And,

열 방향의 바이트선택트랜지스터들에 동작상 결합하는 전역제어라인을 더 포함하는 메모리 장치.And a global control line operatively coupled to the byte select transistors in the column direction.

청구항 6에 있어서,The method according to claim 6,

열 방향의 메모리셀트랜지스터들에 동작상 결합하는 비트라인;A bit line operatively coupled to the memory cell transistors in the column direction;

열 방향의 비트선택트랜지스터들에 동작상 결합하는 공통소오스라인; 그리고,A common source line operatively coupled to the bit select transistors in the column direction; And,

청구항 7항의 메모리셀트랜지스터는 F-N 터널링에 의해 프로그램되고, 상기 프로그램은:The memory cell transistor of claim 7 is programmed by F-N tunneling, the program comprising:

상기 제2 웰에 음의 전압을 인가하고,Applying a negative voltage to the second well,

선택된 전역제어라인에 양의 전압을 인가하고, 미선택된 전역제어라인에는 상기 선택된 전역제어라인에 인가되는 전압보다 작은 전압을 인가하거나 플로팅 시키고;Applying a positive voltage to the selected global control line and applying or plotting a voltage less than the voltage applied to the selected global control line;

선택된 바이트선택트랜지스터를 도통시키고, 미선택된 바이트선택트랜지스터를 차단시키고; 그리고,Conduct the selected byte select transistor, and block the unselected byte select transistor; And,

상기 제2 비트선택트랜지스터를 차단시키고;Blocking the second bit select transistor;

상기 제1 비트선택트랜지스터를 도통시켜 선택된 비트라인에 상기 제2 웰에 인가되는 전압과 동일 전압을 인가하고, 미선택된 비트라인에 상기 선택된 제2 웰에 인가되는 전압보다 큰 전압을 인가하는 것을 포함하는 메모리 장치.Conducting the first bit select transistor to apply a voltage equal to a voltage applied to the second well to a selected bit line, and applying a voltage greater than a voltage applied to the selected second well to an unselected bit line; Memory device.

청구항 7항의 메모리셀트랜지스터는 F-N 터널링에 의해 소거되고, 상기 소거는:The memory cell transistor of claim 7 is erased by F-N tunneling, and the erase is:

상기 제2 웰에 양의 전압을 인가하고,Applying a positive voltage to the second well,

선택된 전역제어라인에 음의 전압을 인가하고, 미선택된 전역제어라인에는 상기 선택된 전역제어라인에 인가되는 전압보다 큰 전압을 인가하거나 플로팅 시키고;Applying a negative voltage to the selected global control line and applying or plotting a voltage greater than the voltage applied to the selected global control line;

선택된 바이트선택트랜지스터를 도통시키고, 미선택된 바이트선택트랜지스터 를 차단시키고; 그리고, Conduct the selected byte select transistor, and block the unselected byte select transistor; And,

상기 제1 비트선택트랜지스터 및 상기 제2 비트선택트랜지스터를 차단하는 것을 포함하는 메모리 장치.And blocking the first bit select transistor and the second bit select transistor.

청구항 8항의 메모리셀트랜지스터는 F-N 터널링에 의해 프로그램되고, 상기 프로그램은:The memory cell transistor of claim 8 is programmed by F-N tunneling, the program comprising:

선택된 전역제어라인에 양의 전압을 인가하고, 미선택된 전역제어라인에는 상기 선택된 전역제어라인에 인가되는 전압보다 작은 전압을 인가하거나, 0볼트를 인가하거나 플로팅 시키고;Applying a positive voltage to the selected global control line, applying a voltage less than the voltage applied to the selected global control line, or applying or floating zero volts;

선택된 바이트선택트랜지스터를 도통시키고, 미선택된 바이트선택트랜지스터를 차단시키고; Conduct the selected byte select transistor, and block the unselected byte select transistor;

상기 비트선택트랜지스터를 차단시키고; 그리고,Blocking the bit select transistor; And,

선택된 비트라인에 상기 제2 웰에 인가되는 전압과 동일 전압을 인가하고, 미선택된 비트라인에 상기 선택된 제2 웰에 인가되는 전압보다 큰 전압 또는 동작전압을 인가하는 것을 포함하는 메모리 장치.And applying a voltage equal to a voltage applied to the second well to a selected bit line, and applying a voltage or an operating voltage greater than the voltage applied to the selected second well to an unselected bit line.

청구항 8항의 메모리셀트랜지스터는 F-N 터널링에 의해 소거되고, 상기 소거는:The memory cell transistor of claim 8 is erased by F-N tunneling, and the erase is:

선택된 전역제어라인에 음의 전압을 인가하고, 미선택된 전역제어라인에는 상기 선택된 전역제어라인에 인가되는 전압보다 큰 전압을 인가하거나 동작전압을 인가하고;Applying a negative voltage to the selected global control line and applying a voltage greater than the voltage applied to the selected global control line or an operating voltage to the unselected global control line;

상기 비트선택트랜지스터를 차단시키고; 그리고, Blocking the bit select transistor; And,

상기 비트라인을 플로팅시키는 것을 포함하는 메모리 장치.And plotting the bit line.

기판에 형성된 제1 웰;A first well formed in the substrate;

상기 제1 웰 내에 형성된 제2 웰;A second well formed in the first well;

상기 제2 웰내에 메모리 셀들이 행렬로 배열된 메모리 배열, 상기 메모리 셀들 각각은 열 방향으로 직렬로 결합한 제1 도전형의 제1 비트선택트랜지스터, 메모리셀트랜지스터 및 제2 비트선택트랜지스터를 포함하고; 그리고,A memory array in which memory cells are arranged in a matrix in the second well, each of the memory cells including a first bit select transistor, a memory cell transistor, and a second bit select transistor of a first conductivity type coupled in series in a column direction; And,

대응하는 행의 메모리셀트랜지스터에 동작상 결합하도록 상기 제1 웰내에 형성된 제2 도전형의 바이트선택트랜지스터들을 포함하는 메모리 장치.And byte select transistors of a second conductivity type formed in said first well to operatively couple to memory cell transistors in corresponding rows.

청구항 13에 있어서,The method according to claim 13,

상기 메모리 배열의 각 행에서 메모리셀트랜지스터들의 제어 게이트들은 바이트 단위로 연결되어 서로 다른 바이트 선택트랜지스터에 동작상 결합하는 제1 국소제어라인 및 제2 국소 제어라인을 형성하는 메모리 장치.And control gates of the memory cell transistors in each row of the memory array to form a first local control line and a second local control line operatively coupled to different byte select transistors.

청구항 13 또는 청구항 14에 있어서,The method according to claim 13 or 14,

각각이 행 방향으로 배치된 바이트선택트랜지스터들에 동작상 결합하는 전역제어라인들;Global control lines operatively coupled to byte select transistors each arranged in a row direction;

각각이 열 방향의 제1 비트선택트랜지스터에 동작상 결합하는 비트라인들; 그리고,Bit lines each operatively coupled to a first bit select transistor in a column direction; And,

각각이 행 방향의 제2 비트선택트랜지스터들에 동작상 결합하는 공통소오스라인들을 더 포함하는 메모리 장치.And a common source line each operatively coupled to second bit select transistors in a row direction.

청구항 15의 메모리셀트랜지스터는 F-N 터널링에 의해서 프로그램되고, 상기 프로그램은:The memory cell transistor of claim 15 is programmed by F-N tunneling, the program comprising:

선택된 제2 웰에 음의 전압을 인가하고;Applying a negative voltage to the selected second well;

선택된 전역제어라인에 양의 전압을 인가하고, 미선택된 전역제어라인에는 상기 선택된 전역제어라인에 인가되는 전압보다 작은 전압을 인가하거나 플로팅 시키고 ;Applying a positive voltage to the selected global control line and applying or plotting a voltage less than the voltage applied to the selected global control line;

선택된 바이트선택트랜지스터를 도통시키고, 미선택된 바이트선택트랜지스터를 차단시키고; 그리고, Conduct the selected byte select transistor, and block the unselected byte select transistor; And,

상기 제1 비트선택트랜지스터를 도통시켜 선택된 비트라인에 상기 선택된 제2 웰에 인가되는 전압과 동일 전압을 인가하고, 미선택된 비트라인에 상기 선택된 제2 웰에 인가되는 전압보다 큰 전압을 인가하는 것을 포함하는 메모리 장치.Conducting the first bit select transistor to apply a voltage equal to the voltage applied to the selected second well to the selected bit line, and applying a voltage greater than the voltage applied to the selected second well to the unselected bit line. Memory device comprising.

청구항 15의 메모리셀트랜지스터는 F-N 터널링에 의해서 소거되고, 상기 소거는:The memory cell transistor of claim 15 is erased by F-N tunneling, and the erase is:

선택된 제2 웰에 양의 전압을 인가하고,Applying a positive voltage to the selected second well,

선택된 전역제어라인에 음의 전압을 인가하고, 미선택된 전역제어라인에는 상기 선택된 전역제어라인에 인가되는 전압보다 큰 전압을 인가하거나 플로팅 시키고 ;Applying a negative voltage to the selected global control line and applying or plotting a voltage greater than the voltage applied to the selected global control line;

기판에 형성된 제1 도전형의 제1 웰;A first well of a first conductivity type formed in the substrate;

상기 제1 웰내에 서로 떨어져서 형성된 복수 개의 제2 도전형의 제2 웰들, 상기 제2 웰들 각각은 메모리 셀들이 행렬로 배열된 메모리 배열을 포함하며; 그리고,A plurality of second wells of a second conductivity type formed apart from each other in the first well, each of the second wells comprising a memory array in which memory cells are arranged in a matrix; And,

상기 제2 웰들 각각의 양측의 제1 웰에 형성되고 대응하는 제2 웰의 메모리 배열의 각 행의 제1 바이트 단위의 메모리 셀들 및 제2 바이트 단위 메모리 셀들에 동작상 결합하는 제1 바이트선택트랜지스터 및 제2 바이트선택트랜지스터를 포함하는 메모리 장치.A first byte selection transistor formed in the first wells on both sides of each of the second wells and operatively coupled to the first byte unit memory cells and the second byte unit memory cells of each row of the memory array of the corresponding second well; And a second byte select transistor.

청구항 15에 있어서,The method according to claim 15,

상기 메모리 셀들 각각은:Each of the memory cells is:

상기 메모리 배열 각각에서 각 행의 제1 바이트 단위의 메모리셀트랜지스터들의 제어 게이트들은 서로 전기적으로 연결되어 상기 제1 바이트선택트랜지스터에 동작상 결합하는 제1 국소제어라인을 형성하고, 제2 바이트 단위의 메모리셀트랜지스터들의 제어게이트들은 서로 연결되어 상기 제2 바이트선택트랜지스터에 동작상 결합하는 제2 국소제어라인을 형성하는 메모리 장치.In each of the memory arrays, control gates of the memory cell transistors of the first byte unit of each row are electrically connected to each other to form a first local control line operatively coupled to the first byte select transistor, and the memory of the second byte unit The control gates of the cell transistors are connected to each other to form a second local control line operatively coupled to the second byte select transistor.

청구항 18에 있어서,The method according to claim 18,

상기 메모리 셀들 각각은:Each of the memory cells is:

청구항 18 내지 청구항 20 중 어느 한 항에 있어서,The method according to any one of claims 18 to 20,

상기 메모리 셀은 제1 도전형의 채널을 구비하고, 상기 바이트선택트랜지스터들은 제2 도전형의 채널을 구비하는 메모리 장치.And the memory cell has a channel of a first conductivity type and the byte select transistors have a channel of a second conductivity type.

청구항 19 또는 청구항 20에 있어서,The method according to claim 19 or 20,

상기 각 행의 제1 국소제어라인 및 제2 국소제어라인 사이의 거리는 인접한 제2 도전형의 제2 웰들 사이의 거리보다 좁은 메모리 장치.And the distance between the first local control line and the second local control line in each row is smaller than the distance between second wells of an adjacent second conductivity type.

청구항 19에 있어서,The method according to claim 19,

상기 제1 비트선택트랜지스터 및 제2 비트선택트랜지스터의 게이트의 선폭은 상기 메모리셀트랜지스터의 제어게이트의 선폭보다 넓은 메모리 장치.And a line width of the gates of the first bit select transistor and the second bit select transistor is wider than that of the control gate of the memory cell transistor.

청구항 20에 있어서,The method of claim 20,

상기 비트선택트랜지스터의 게이트의 선폭은 상기 메모리셀트랜지스터의 제어게이트의 선폭보다 넓은 메모리 장치.And a line width of a gate of the bit select transistor is wider than a line width of a control gate of the memory cell transistor.

제1 도전형의 웰 내의 제2 도전형의 웰에 메모리 셀들이 행렬로 배열된 메모리 배열을 형성하고, 그리고,Forming a memory array in which memory cells are arranged in a matrix in a well of a second conductivity type in a well of a first conductivity type, and

상기 제1 도전형의 웰내에 형성되어 대응하는 행의 바이트 단위의 메모리 셀들에 동작상 결합하는 바이트선택트랜지스터들을 형성하는 것을 포함하되,Forming byte select transistors formed in the well of the first conductivity type and operatively coupled to the memory cells of the byte unit of the corresponding row;

상기 메모리 배열의 각 행은 서로 다른 바이트선택트랜지스터에 바이트 단위로 동작상 결합하는 적어도 두 개의 바이트 단위 메모리 셀들을 포함하는 메모리 장치 형성 방법.Wherein each row of the memory array comprises at least two byte unit memory cells operatively coupled byte by byte to different byte select transistors.

상기 제1 웰내에 서로 떨어져서 형성된 복수 개의 제2 도전형의 제2 웰들;A plurality of second wells of a second conductivity type formed apart from each other in the first well;

상기 제2 웰들 각각에 행렬로 배열된 메모리 셀들, 상기 메모리셀들 각각은 열 방향으로 직렬로 연결되며 서로 다른 선폭을 갖는 메모리셀트랜지스터 및 비트선택트랜지스터를 포함하며; 그리고,Memory cells arranged in a matrix in each of the second wells, each of the memory cells including a memory cell transistor and a bit selection transistor connected in series in a column direction and having different line widths; And,

상기 제1 웰내에 대응하는 행의 메모리셀트랜지스터에 동작상 결합하는 바이트선택트랜지스터를 포함하는 메모리 장치.And a byte select transistor operatively coupled to memory cell transistors of a corresponding row in the first well.

청구항 27에 있어서,The method of claim 27,

상기 메모리셀트랜지스터의 선폭은 상기 비트선택트랜지스터의 선폭보다 작은 메모리 장치.And a line width of the memory cell transistor is smaller than a line width of the bit select transistor.

청구항 27 또는 청구항 28에 있어서,The method according to claim 27 or 28,

상기 제2 웰들 각각에서 행 방향으로 배열된 비트선택트랜지스터들의 게이트들은 서로 연결되어 비트선택라인을 형성하고, 메모리셀트랜지스터덜의 제어 게이트들은 서로 연결되어 국소제어라인을 형성하며,The gates of the bit select transistors arranged in the row direction in each of the second wells are connected to each other to form a bit select line, and the control gates of the memory cell transistors are connected to each other to form a local control line,

행 방향으로 인접한 비트선택라인들은 국소연결배선에 의해서 서로 전기적으로 연결되며, 상기 국소연결배선과 비트선택라인 사이의 콘택트는 상기 제1 웰내에서 이루어지는 메모리 장치.And the bit select lines adjacent in the row direction are electrically connected to each other by a local connection line, and a contact between the local connection line and the bit select line is made in the first well.