JPH0528778A - Nonvolatile semiconductor memory - Google Patents

Abstract

PURPOSE:To suppress the increase of a leak electric current and a punch through by a nonselection cell at a write time without degrading a write efficiency of a selection cell in a nonvolatile semiconductor memory. CONSTITUTION:This nonvolatile semiconductor memory having a memory cell array arrayed in a matrix form memory cell transistors 11 having a laminated gate structure is constituted of source diffusion wirings 14 consisting of the diffusion layer wirings connected in common to the source of each cell transistor in the row direction of the cell array and the metallic wirings provided with one line ratio for one line or plural lines of a word line 12. And the memory is provided with source lines 15 electrically connected to the source diffusion wirings 14 selectively and a source decoder 8 giving a grounded potential to the source line connected to the source diffusion wirings 14 of the selected row of the cell array at a data write mode time.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、積層ゲート構造の不揮
発性メモリセルのアレイを用いた不揮発性半導体記憶装
置に係り、特に非選択セルのリーク、パンチスルーを抑
制する回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a non-volatile semiconductor memory device using an array of non-volatile memory cells having a stacked gate structure, and more particularly to a circuit for suppressing leak and punch through of unselected cells.

【０００２】[0002]

【従来の技術】ＥＰＲＯＭ（紫外線消去・再書込み可能
な読み出し専用メモリ）やＥＥＰＲＯＭ（電気的消去・
再書込み可能な読み出し専用メモリ）においては、メモ
リセルとして積層ゲート構造（スタック・ゲート）を有
する１個のＭＯＳトランジスタが用いられ、データの書
込みはドレイン側からホット・エレクトロン注入により
行われる。2. Description of the Related Art EPROM (ultraviolet erasable / rewritable read-only memory) and EEPROM (electrical erasable / rewritable memory)
In the rewritable read-only memory), one MOS transistor having a stacked gate structure (stack gate) is used as a memory cell, and data writing is performed by hot electron injection from the drain side.

【０００３】なお、ＥＥＰＲＯＭのメモリセルとして
は、ＥＴＯＸ（米国インテル社登録商標）型セルと呼ば
れるトンネル・オキサイド型ＥＰＲＯＭ（EPROM with T
unnelOxide ）セルが知られている。このＥＴＯＸ型セ
ルを使用したＥＥＰＲＯＭは、書込みはビット単位で行
なわれ、消去は全セルのソースに同時に高電圧を印加し
て全ビット一括で行なわれる（フラッシュ消去）、また
は、選択されたブロックのセルのソースに同時に高電圧
を印加してブロック単位で行なわれる。As a memory cell of the EEPROM, a tunnel oxide type EPROM (EPROM with T) called an ETOX (registered trademark of Intel Corporation in the United States) type cell is used.
unnelOxide) cell is known. In an EEPROM using this ETOX type cell, writing is performed in bit units, and erasing is performed in batch for all bits by simultaneously applying a high voltage to the sources of all cells (flash erase), or in a selected block. It is performed in block units by simultaneously applying a high voltage to the sources of the cells.

【０００４】図７は積層ゲート構造を有する不揮発性メ
モリセルの一例として、ＥＴＯＸ型セルの断面構造を示
している。71は第１導電型の半導体基板、72および73は
この半導体基板71の表面に選択的に設けられ、半導体基
板とは逆の第２導電型の第１不純物領域（ソース）およ
び第２不純物領域（ドレイン）、74は上記半導体基板表
面上に形成されたゲート絶縁膜（トンネル絶縁膜）、75
は上記半導体基板上のソース・ドレイン間で上記ゲート
絶縁膜74を介して設けられたフローティングゲート（浮
遊ゲート電極）、76は上記フローティングゲート上に層
間絶縁膜77を介して設けられたコントロールゲート（制
御ゲート電極）である。FIG. 7 shows a sectional structure of an ETOX type cell as an example of a nonvolatile memory cell having a laminated gate structure. 71 is a semiconductor substrate of the first conductivity type, and 72 and 73 are selectively provided on the surface of the semiconductor substrate 71. The first impurity region (source) and the second impurity region of the second conductivity type opposite to the semiconductor substrate. (Drain), 74 is a gate insulating film (tunnel insulating film) formed on the surface of the semiconductor substrate, 75
Is a floating gate (floating gate electrode) provided between the source and drain on the semiconductor substrate via the gate insulating film 74, and 76 is a control gate provided on the floating gate via an interlayer insulating film 77 ( Control gate electrode).

【０００５】上記ＥＴＯＸ型セルのデータ書込み（プロ
グラム）時には、ソース電圧ＶS として低電圧（例えば
０Ｖ）が与えられ、基板71に低電圧（例えば０Ｖ）が与
えられ、コントロールゲート電圧ＶCGとして外部から供
給される高電圧（あるいは内部昇圧電圧）である書込み
電圧Ｖppが与えられ、ドレイン電圧ＶD として高電圧が
与えられる。すると、ドレイン・ソース間にオン電流が
流れ、ドレイン近傍でホット・エレクトロンおよびホッ
ト・ホールの対が発生する。そして、ホールは基板電流
として基板71に流れるが、ホット・エレクトロンがフロ
ーティングゲート75に注入されることにより、トランジ
スタのコントロールゲート76からみた閾値が上昇し、書
込みが完了する。At the time of writing (programming) data in the ETOX type cell, a low voltage (for example, 0V) is applied as a source voltage VS, a low voltage (for example, 0V) is applied to the substrate 71, and a control gate voltage VCG is externally supplied. The write voltage Vpp, which is a high voltage (or internal boost voltage), is applied, and the high voltage is applied as the drain voltage VD. Then, an on-current flows between the drain and source, and a pair of hot electrons and hot holes is generated near the drain. Then, the holes flow into the substrate 71 as a substrate current, but by injecting hot electrons into the floating gate 75, the threshold value seen from the control gate 76 of the transistor rises, and the writing is completed.

【０００６】上記ＥＴＯＸ型セルのデータ消去は、ソー
ス72に高電圧Ｖpp、コントロールゲート76に低電圧（例
えば０Ｖ）がそれぞれ与えられ、ドレイン73が例えばフ
ローティング状態に設定されることにより行なわれる。
この時、コントロールゲート76・フローティングゲート
75間の容量とフローティングゲート75・ソース72間の容
量との容量比およびソース電圧ＶS に応じてフローティ
ングゲート電位ＶFGが設定され、ソース72とフローティ
ングゲート75との間のトンネル絶縁膜74にフゥラー・ノ
ルトハイム（Fowler−Nordheim）トンネル電流が流れる
ことによりフローティングゲート75からエレクトロンが
抜かれ、消去が完了する（閾値が書込み前の状態にな
る）。ところで、前記した積層ゲート構造を有するメモ
リセルは、微細化に伴ってチャネル長がスケーリングさ
れることにより、 （ａ）データ書込み時の非選択セルによるリーク電流が
増大する、Data erasing of the ETOX type cell is performed by applying a high voltage Vpp to the source 72 and a low voltage (eg 0V) to the control gate 76 and setting the drain 73 to a floating state, for example.
At this time, control gate 76 and floating gate
The floating gate potential VFG is set according to the capacitance ratio between the capacitance between 75 and the capacitance between the floating gate 75 and the source 72 and the source voltage VS, and the tunnel insulating film 74 between the source 72 and the floating gate 75 is filled with a fuller voltage. When a Fowler-Nordheim tunnel current flows, electrons are extracted from the floating gate 75, and erasing is completed (threshold becomes the state before programming). By the way, in the memory cell having the above-described stacked gate structure, the channel length is scaled along with the miniaturization, and (a) the leak current due to the non-selected cell at the time of data writing is increased.

【０００７】（ｂ）データ書込み時の非選択セルのパン
チスルー時におけるホットホールの注入によりメモリの
信頼性が劣化し、場合によれば非選択セルがデプレッシ
ョン化する、という問題が生じる。以下、上記問題点
（ａ）について詳述する。(B) The reliability of the memory deteriorates due to the injection of hot holes during punch-through of the non-selected cells during data writing, and in some cases the non-selected cells become depleted. Hereinafter, the above problem (a) will be described in detail.

【０００８】図８は、前記した積層ゲート構造を有する
メモリセルの各部の容量成分Ｃ1 〜Ｃ4 を示している。
Ｃ1 はコントロールゲート・フローティングゲート間容
量、Ｃ2 はフローティングゲート・ソース間容量、Ｃ3
はフローティングゲート・基板間容量、Ｃ4 はフローテ
ィングゲート・ドレイン間容量である。データ書込み時
には、通常、非選択セルのコントロールゲート76、ソー
ス72、基板には接地電位が与えられる。この場合、選択
セルと同じビット線を共有する非選択セルのドレイン73
には高電位ＶD （例えば６〜７Ｖ）が印加される。この
時、この非選択セルが非書込み状態であると、そのフロ
ーティングゲート75の電位ＶFGは、 ＶFG＝ＶD ・Ｃ4 ／（Ｃ1 ＋Ｃ2 ＋Ｃ3 ＋Ｃ4 ） になる。なお、上記非選択セルが書込み状態であると、
フローティングゲート75に電子が蓄積されているので、
この分だけ上記電位ＶFGが下がる。FIG. 8 shows the capacitance components C1 to C4 of each portion of the memory cell having the above-mentioned stacked gate structure.
C1 is the control gate-floating gate capacitance, C2 is the floating gate-source capacitance, and C3
Is a floating gate-substrate capacitance, and C4 is a floating gate-drain capacitance. When writing data, the ground potential is normally applied to the control gate 76, the source 72, and the substrate of the non-selected cell. In this case, the drain of the non-selected cell that shares the same bit line as the selected cell 73
A high potential VD (for example, 6 to 7V) is applied to. At this time, if the non-selected cell is in the non-written state, the potential VFG of the floating gate 75 becomes VFG = VD.multidot.C4 / (C1 + C2 + C3 + C4). When the non-selected cell is in the written state,
Since electrons are accumulated in the floating gate 75,
The potential VFG drops by this amount.

【０００９】ここで、メモリセルのスケーリングにした
がってチャネル長が短くなってくると、上式中のフロー
ティングゲート・ドレイン間容量Ｃ4 が相対的に大きく
なるので、上式で表わされる電位ＶFGは高くなる。When the channel length is shortened as the memory cell is scaled, the floating gate-drain capacitance C4 in the above equation becomes relatively large, and the potential VFG expressed in the above equation becomes high. .

【００１０】従って、データ書込み時には、選択セルと
同じビット線を共有する非選択セルがオンし易くなり、
そのリーク電流が増大する。また、セルアレイの大容量
化に伴って１本のビット線を共有するセルの個数が多く
なるので、１本のビット線から非選択セルによってリー
クする電流の合計量が多くなる。Therefore, at the time of data writing, a non-selected cell that shares the same bit line as the selected cell is easily turned on,
The leak current increases. In addition, as the capacity of the cell array increases, the number of cells sharing one bit line increases, so that the total amount of current leaked from one bit line by unselected cells increases.

【００１１】このようにデータ書込み時の非選択セルに
よるリーク電流が増大すると、選択されたビット線の電
位（セルのドレイン電位）は上記リーク電流によって低
下する。これにより、選択セルのドレイン近傍の電界が
弱まることになり、チャネル・ホット・エレクトロンの
発生量が低下し、書込み速度の低下など、書込み特性が
劣化する。従って、データ書込み時の非選択セルによる
リーク電流は、メモリセルのチャネル長Ｌのスケーリン
グにとって障害となる。When the leak current due to the non-selected cell at the time of data writing is increased, the potential of the selected bit line (drain potential of the cell) is lowered by the leak current. As a result, the electric field in the vicinity of the drain of the selected cell is weakened, the amount of channel hot electrons generated is reduced, and the writing characteristics are deteriorated, such as a reduction in the writing speed. Therefore, the leakage current due to the non-selected cell at the time of writing data becomes an obstacle to the scaling of the channel length L of the memory cell.

【００１２】なお、図９（ａ）は、ＥＥＰＲＯＭやＥＰ
ＲＯＭにおける書込み系を示しており、91はメモリセ
ル、92は列選択トランジスタ、93は書込みトランジス
タ、ＳＷは書込み時に高電圧Ｖppが与えられる内部電源
ノードである。Incidentally, FIG. 9A shows an EEPROM and an EP.
A write system in a ROM is shown, where 91 is a memory cell, 92 is a column selection transistor, 93 is a write transistor, and SW is an internal power supply node to which a high voltage Vpp is applied at the time of writing.

【００１３】図９（ｂ）は、図９（ａ）中の列選択トラ
ンジスタ92および書込みトランジスタ93がそれぞれオン
している場合の等価回路を示しており、Ｒは列選択トラ
ンジスタ92の抵抗成分、Ｖthは書込みトランジスタ93の
閾値電圧である。この図から分かるように、書込み時に
は選択された列のセル群の各ドレインには、Ｖpp−Ｖth
の電位を有するノードから抵抗成分Ｒを介した電位が与
えられ、書込み時のドレイン電位は非選択セルによるリ
ーク電流によって低下する。次に、前記問題点（ｂ）に
ついて詳述する。FIG. 9B shows an equivalent circuit in the case where the column selection transistor 92 and the write transistor 93 in FIG. 9A are both turned on, where R is the resistance component of the column selection transistor 92, Vth is a threshold voltage of the writing transistor 93. As can be seen from this figure, at the time of writing, Vpp-Vth is applied to each drain of the cell group of the selected column.
An electric potential is applied from the node having the electric potential of 2 through the resistance component R, and the drain electric potential at the time of writing decreases due to the leak current due to the non-selected cell. Next, the problem (b) will be described in detail.

【００１４】メモリセルのチャネル長Ｌがスケーリング
されると、データ書込み時の非選択セルのパンチスルー
が起り易くなるが、パンチスルーによる影響は、上述し
たようなリーク電流の問題だけでなく、メモリの信頼性
にかかわることもある。即ち、パンチスルー時にもホッ
ト・エレクトロンおよびホット・ホールの対が発生し、
それらのうちでセルのゲート酸化膜の障壁を越えるエネ
ルギーを持ったものがセルのフローティングゲートに飛
び込むことがある。このように書込み時にフローティン
グゲートにホットホールが注入すると、コントロールゲ
ートからみたセルの閾値を下げ、セルの誤消去が生じる
ことになる。甚だしい場合には、上記非選択セルがデプ
レッション化し、この非選択セルと同じビット線に接続
されている選択セルの読み出し時に読み出しが不能にな
る。If the channel length L of the memory cell is scaled, punch-through of non-selected cells during data writing is likely to occur. The effect of punch-through is not only the problem of leak current as described above, but also memory. May be involved in the reliability of. That is, a pair of hot electrons and hot holes is generated even during punch through,
Of these, those having energy exceeding the barrier of the gate oxide film of the cell may jump into the floating gate of the cell. If hot holes are injected into the floating gate at the time of writing in this way, the threshold value of the cell seen from the control gate is lowered, and erroneous erasing of the cell occurs. In extreme cases, the non-selected cells become depleted, and reading becomes impossible when reading the selected cell connected to the same bit line as the non-selected cell.

【００１５】上記したような問題点（ａ）、（ｂ）を解
決するために、従来は、書込みモード時にセルアレイの
ソース電位を浮かせるようにしている。これは、例えば
図１０に示すような定電圧発生回路によりセルのソース
にほぼ１Ｖの電位を与えることにより、セルの閾値Ｖth
も上り、前記したような非選択セルによるリーク電流の
発生を防ぐことができ、前記したようなパンチスルーも
起り難くなり、ホット・ホールに起因する信頼性の劣化
を防ぐことができる。In order to solve the above problems (a) and (b), the source potential of the cell array is conventionally floated in the write mode. This is because, for example, by applying a potential of approximately 1 V to the source of the cell by a constant voltage generating circuit as shown in FIG.
Therefore, it is possible to prevent the generation of the leak current due to the non-selected cell as described above, the punch-through as described above is less likely to occur, and the deterioration of the reliability due to the hot holes can be prevented.

【００１６】なお、上記定電圧発生回路において、101
はエンハンスメント型のＰチャネルＭＯＳトランジス
タ、102 〜105 はエンハンスメント型のＮチャネルＭＯ
Ｓトランジスタ、106 〜108 はデプレッション型のＮチ
ャネルＭＯＳトランジスタである。In the above constant voltage generating circuit, 101
Is an enhancement type P-channel MOS transistor, and 102 to 105 are enhancement type N-channel MO transistors.
S transistors, 106 to 108 are depletion type N channel MOS transistors.

【００１７】しかし、上記したように書込みモード時に
セルアレイのソース電位を浮かせることは、セルのソー
ス電位が上がるので、セルのドレイン・ソース間の電界
が弱まり、選択セルの書込み効率が劣化するという問題
がある。However, floating the source potential of the cell array in the write mode as described above raises the source potential of the cell, which weakens the electric field between the drain and source of the cell and deteriorates the write efficiency of the selected cell. There is.

【００１８】[0018]

【発明が解決しようとする課題】上記したように従来の
ＥＥＰＲＯＭやＥＰＲＯＭは、データ書込み時の非選択
セルによるリーク電流の増大やパンチスルーを抑制する
ために書込みモード時にセルアレイのソース電位を浮か
せると、選択セルの書込み効率が劣化するという問題が
あった。As described above, in the conventional EEPROM or EPROM, when the source potential of the cell array is floated in the write mode in order to suppress the increase of the leak current and the punch through due to the non-selected cells at the time of the data write. However, there is a problem that the writing efficiency of the selected cell is deteriorated.

【００１９】本発明は上記の問題点を解決すべくなされ
たもので、選択セルの書込み効率を劣化させることな
く、書込み時の非選択セルによるリーク電流の増大やパ
ンチスルーを抑制し得る不揮発性半導体記憶装置を提供
することを目的とする。The present invention has been made to solve the above problems, and is a non-volatile memory which can suppress an increase in leak current and a punch through due to a non-selected cell at the time of writing without degrading the write efficiency of the selected cell. An object is to provide a semiconductor memory device.

【００２０】[0020]

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、それぞれ積層ゲート構造を有するメモリセ
ルトランジスタ群が行列状に配列されたメモリセルアレ
イと、このメモリセルアレイの行方向の各メモリセルト
ランジスタのゲートに接続されたワード線群と、このワ
ード線群に交差する方向に形成され、上記メモリセルア
レイの列方向の各メモリセルトランジスタのドレインに
接続されたビット線群と、上記ワード線群に平行な方向
に形成され、上記メモリセルアレイの行方向の各メモリ
セルトランジスタのソースに共通接続された拡散層配線
からなるソース拡散配線群と、前記ワード線群に平行な
方向に形成され、ワード線の１本あるいは複数本に対し
て１本の割合で設けられた金属配線からなり、上記ソー
ス拡散配線群に対して選択的に電気的に接続されたソー
ス線群と、データ書込みモード時に前記メモリセルアレ
イの選択されたメモリセルを含む行の前記ソース拡散配
線に接続されているソース線に接地電位を与えるソース
デコーダ回路とを具備することを特徴とする。A nonvolatile semiconductor memory device of the present invention is a memory cell array in which memory cell transistor groups each having a stacked gate structure are arranged in a matrix, and each memory cell in the row direction of the memory cell array. A word line group connected to the gate of the transistor, a bit line group formed in a direction intersecting the word line group and connected to the drain of each memory cell transistor in the column direction of the memory cell array, and the word line group And a source diffusion wiring group formed of diffusion layer wirings commonly connected to the sources of the memory cell transistors in the row direction of the memory cell array, and formed in a direction parallel to the word line group. It is composed of a metal wiring provided in a ratio of one to one or a plurality of lines, and is connected to the source diffusion wiring group. Source line group selectively and electrically connected to the source line, and a source decoder for applying a ground potential to the source line connected to the source diffusion line of the row including the selected memory cell of the memory cell array in the data write mode. And a circuit.

【００２１】[0021]

【作用】書込みモード時に、選択行のソース拡散配線に
接続されているソース線が接地されるので、選択セルの
書込み効率が劣化することはない。また、データ書込み
時に、非選択行のソース拡散配線に接続されているソー
ス線が電源電位と接地電位との中間レベル、あるいは、
フローティング状態に設定されることにより、選択セル
と同じビット線を共有する非選択セルによるリーク電流
の増大やパンチスルーが抑制される。In the write mode, since the source line connected to the source diffusion line of the selected row is grounded, the write efficiency of the selected cell does not deteriorate. Also, at the time of data writing, the source line connected to the source diffusion line of the non-selected row is at an intermediate level between the power supply potential and the ground potential, or
By setting the floating state, increase in leak current and punch through due to non-selected cells sharing the same bit line as the selected cell are suppressed.

【００２２】[0022]

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。Embodiments of the present invention will now be described in detail with reference to the drawings.

【００２３】図１は、本発明の第１実施例に係るＥＥＰ
ＲＯＭを示すブロック回路図である。1 はメモリセルア
レイ、2 はロウデコーダ回路、3はカラムデコーダ回
路、４はモード切り換え回路、５ はモード設定信号発
生回路、6 は書込み用中間電位発生回路、7 は読み出し
用中間電位発生回路、8 はソースデコーダ回路である。FIG. 1 shows an EEP according to a first embodiment of the present invention.
It is a block circuit diagram which shows ROM. 1 is a memory cell array, 2 is a row decoder circuit, 3 is a column decoder circuit, 4 is a mode switching circuit, 5 is a mode setting signal generating circuit, 6 is a writing intermediate potential generating circuit, 7 is a reading intermediate potential generating circuit, 8 Is a source decoder circuit.

【００２４】図２は、メモリセルアレイ１の一部を示し
ている。11，…，11はそれぞれ積層ゲート構造を有する
メモリセル（例えばＥＴＯＸ型セル）であり、行列状に
配列されている。12，…，12はそれぞれ少なくとも１層
が多結晶シリコン層（例えば多結晶シリコン層のみもし
くはシリサイド層やポリサイド層）からなり、それぞれ
同一行に配置された複数個のメモリセル11のゲートが共
通に接続されたワード線である。13，…，13はそれぞれ
同一列に配置された複数個のメモリセル11のドレインが
共通に接続され、一層目の金属配線（アルミニウム等）
からなるビット線であり、ワード線12，…，12と交差す
る方向に延長して配置されている。14，…，14はそれぞ
れ同じ行のメモリセル11のソースが共通に接続され、拡
散層領域で構成された共通ソース拡散配線であり、ワー
ド線12，…，12と並行する方向に延長して配置されてい
る。15，…，15は二層目の金属配線を用いて構成された
ソース線であり、それぞれ一層目の金属配線（図示せ
ず、例えば前記ビット線13，…，13と並行する方向に延
長して配置されている。）を介して上記共通ソース拡散
配線14，…，14に電気的に接続されている。FIG. 2 shows a part of the memory cell array 1. 11, ..., 11 are memory cells (eg, ETOX type cells) each having a stacked gate structure, and are arranged in a matrix. At least one layer of each of 12, ... It is a connected word line. 13, ..., 13 are commonly connected to the drains of a plurality of memory cells 11 arranged in the same column, and the first-layer metal wiring (aluminum or the like)
, And are arranged so as to extend in the direction crossing the word lines 12 ,. 14, ..., 14 are common source diffusion wirings, each of which is connected in common to the sources of the memory cells 11 in the same row and formed of diffusion layer regions, and extended in the direction parallel to the word lines 12 ,. It is arranged. 15, ..., 15 are source lines formed by using the second-layer metal wiring, and extend in the direction parallel to the first-layer metal wiring (not shown, for example, the bit lines 13, ..., 13). , And are electrically connected to the common source diffusion wirings 14, ...

【００２５】また、図１のＥＥＰＲＯＭは複数ビット構
成（複数ビット並列にデータの読み出し／書込みが行わ
れる構成）を想定しており、前記メモリセル11，…，11
はビット線単位でその並列ビット数分に分割されてお
り、各分割された領域では複数のビット線13，…，13が
列選択用のトランジスタ16…を介してセンスアンプに共
通に接続されている。The EEPROM of FIG. 1 is assumed to have a multi-bit configuration (a configuration in which data is read / written in parallel for a plurality of bits), and the memory cells 11, ...
Are divided in bit line units by the number of parallel bits. In each divided region, a plurality of bit lines 13, ..., 13 are commonly connected to a sense amplifier via a column selecting transistor 16 ... There is.

【００２６】前記ロウデコーダ回路 2は、書込み時に
は、１本のワード線12を選択して高電圧を与え、読み出
し時には、１本のワード線12を選択して読み出し電源電
圧Ｖcc（例えば５Ｖ）を与え、消去時には、全てのワー
ド線12に接地電圧を与える。The row decoder circuit 2 selects one word line 12 to apply a high voltage at the time of writing, and selects one word line 12 at the time of reading to set the read power supply voltage Vcc (for example, 5 V). At the time of applying and erasing, the ground voltage is applied to all word lines 12.

【００２７】前記カラムデコーダ回路 3は、書込み時に
は、１本のビット線13を選択して高電圧を与え、読み出
し時には、１本のビット線13を選択して読み出し中間電
圧（例えば１Ｖ）を与え、消去時には、全てのビット線
13を例えばフローティング状態に設定する。The column decoder circuit 3 selects one bit line 13 to give a high voltage at the time of writing, and selects one bit line 13 to give a read intermediate voltage (for example, 1 V) at the time of reading. , When erasing all bit lines
13 is set to a floating state, for example.

【００２８】前記ソースデコーダ回路 8は、書込み時に
は、１本のソース線15を選択して接地電位Ｖssを与え、
それ以外のソース線15には電源電位と接地電位との中間
レベル（書込み中間電位）を与え、読み出し時には、１
本のソース線15を選択して接地電位Ｖssを与え、消去時
には、ソース線15に高電圧を与える。次に、上記実施例
のＥＥＰＲＯＭにおける各動作モードについて説明す
る。At the time of writing, the source decoder circuit 8 selects one source line 15 to apply the ground potential Vss,
The other source line 15 is supplied with an intermediate level (write intermediate potential) between the power supply potential and the ground potential, and is 1 when reading.
The source line 15 of the book is selected to supply the ground potential Vss, and at the time of erasing, a high voltage is applied to the source line 15. Next, each operation mode in the EEPROM of the above embodiment will be described.

【００２９】書込みは、選択されたメモリセルを含む列
（選択列）のビット線13に高電圧を与えると共に選択さ
れたメモリセルを含む行（選択行）のワード線12に高電
圧Ｖppを与え、かつ、選択行のソース線15に接地電位を
与えることにより、前述したような原理で行われる。な
お、選択されたメモリセルを含まない列（非選択列）の
ビット線13は０Ｖが与えられ、選択されたメモリセルを
含まない行（非選択行）のワード線12は０Ｖが与えら
れ、非選択行のソース線15は書込み中間電位が与えられ
る。この書込み中間電位として、前記したような非選択
セルによるリーク電流の増大やパンチスルーを抑制し、
誤消去が生じるおそれのない値、例えば３Ｖが設定され
る。In writing, a high voltage is applied to the bit line 13 of the column containing the selected memory cell (selected column) and a high voltage Vpp is applied to the word line 12 of the row containing the selected memory cell (selected row). Further, by applying the ground potential to the source line 15 of the selected row, the principle as described above is performed. Note that 0 V is applied to the bit line 13 in the column (non-selected column) that does not include the selected memory cell, and 0 V is applied to the word line 12 in the row that does not include the selected memory cell (non-selected row). A write intermediate potential is applied to the source line 15 of the non-selected row. As the write intermediate potential, the increase of the leak current and the punch through due to the non-selected cells as described above are suppressed,
A value that does not cause erroneous erasure, for example, 3V is set.

【００３０】読み出しは、選択行のワード線12に電源電
圧Ｖccを与え、選択列のビット線13に読み出し中間電圧
を与えことにより、前述したような原理で行われる。な
お、非選択列のビット線13は電圧が印加されず（フロー
ティング状態）、非選択行のワード線12は０Ｖが与えら
れる。The read operation is performed by applying the power supply voltage Vcc to the word line 12 of the selected row and the read intermediate voltage to the bit line 13 of the selected column according to the principle described above. No voltage is applied to the bit line 13 in the non-selected column (floating state), and 0 V is applied to the word line 12 in the non-selected row.

【００３１】消去は、全てのワード線12を接地し、全て
の列選択用のトランジスタ16をオフ状態にして全てのビ
ット線13を例えばフローティング状態にし、全てのソー
ス線15に高電圧を与えることにより、前述したような原
理で行われる。For erasing, all the word lines 12 are grounded, all the column selecting transistors 16 are turned off, all the bit lines 13 are made into a floating state, and all the source lines 15 are supplied with a high voltage. The principle is as described above.

【００３２】上記実施例のＥＥＰＲＯＭによれば、書込
みモード時に、メモリセルアレイ１の選択行のソース拡
散配線14に接続されているソース線15には接地電位を与
えるので、選択セルの書込み効率が劣化することはな
い。また、非選択行のソース拡散配線14に接続されてい
るソース線15には書込み中間電位を与えるので、データ
書込み時の非選択セルによるリーク電流の増大とパンチ
スルーを抑制できる。これにより、メモリセルの設計上
の自由度が増すことになる。According to the EEPROM of the above-mentioned embodiment, since the ground potential is applied to the source line 15 connected to the source diffusion wiring 14 of the selected row of the memory cell array 1 in the write mode, the writing efficiency of the selected cell is deteriorated. There is nothing to do. Further, since the write intermediate potential is applied to the source line 15 connected to the source diffusion wiring 14 of the non-selected row, it is possible to suppress the increase of the leak current and the punch through due to the non-selected cell at the time of data writing. As a result, the degree of freedom in designing the memory cell is increased.

【００３３】次に、前記ソースデコーダ 8について詳細
に説明する。このソースデコーダ 8は、ワード線12に並
行に延長されるソース線15に電位を与えるものであるか
ら、メモリセルアレイ１に隣接して配置するか、また
は、メモリセルアレイ１の近傍に配置することが望まし
い。しかも、ソース線15はワード線12と同じ行アドレス
で選択されるのであるから、パターン設計上の効率を考
えた場合、ソースデコーダ 8は前記ロウデコーダ 2と同
じ場所にレイアウトすることが望ましい。Next, the source decoder 8 will be described in detail. Since the source decoder 8 applies a potential to the source line 15 extending in parallel with the word line 12, it may be arranged adjacent to the memory cell array 1 or in the vicinity of the memory cell array 1. desirable. Moreover, since the source line 15 is selected by the same row address as the word line 12, it is desirable to lay out the source decoder 8 in the same place as the row decoder 2 in consideration of efficiency in pattern design.

【００３４】図３は、上記ソースデコーダ 8およびロウ
デコーダ 2の一具体例として、書込みモード動作のみに
着目して回路例を示している。Ｖccは電源電圧、ＳＷ１
およびＳＷ２はそれぞれ動作モードに応じて電位が変化
する内部電源である。上記内部電源ＳＷ１は、書込み時
に高電圧（例えば12Ｖ、これは外部から与えられるＶpp
電圧である。）になり、前記内部電源ＳＷ２は、書込み
時に書込み中間電位（例えば３Ｖ、これはチップ上で作
られる。）になる。31はワード線選択信号が入力するＶ
cc電源系のナンドゲート、32は上記ナンドゲート31の出
力が入力するＳＷ１系のインバータ、33はこのインバー
タ32の出力および書込みモード信号／write が入力する
ＳＷ２系のノアゲートであり、その出力をソース線15に
供給する。34は上記ナンドゲート31の出力が入力するＳ
Ｗ１系のインバータ、35はこのインバータ34の出力を反
転させるＳＷ１系のインバータであり、その出力をワー
ド線12に供給する。FIG. 3 shows a circuit example as a specific example of the source decoder 8 and the row decoder 2, focusing only on the write mode operation. Vcc is the power supply voltage, SW1
And SW2 are internal power supplies whose potential changes according to the operation mode. The internal power supply SW1 has a high voltage (for example, 12 V, which is externally applied to Vpp during writing).
Voltage. ), The internal power supply SW2 becomes a write intermediate potential (for example, 3 V, which is created on the chip) at the time of writing. 31 is V input by the word line selection signal
cc power supply system NAND gate, 32 is a SW1 system inverter to which the output of the NAND gate 31 is input, 33 is a SW2 system NOR gate to which the output of the inverter 32 and the write mode signal / write is input, and the output thereof is the source line 15 Supply to. 34 is the S to which the output of the NAND gate 31 is input.
A W1-system inverter, 35 is a SW1-system inverter for inverting the output of the inverter 34, and supplies its output to the word line 12.

【００３５】書込みモード時には、書込みモード信号／
write がロウレベル“Ｌ”になる。そして、選択行で
は、ナンドゲート31の論理が成立してその出力が“Ｌ”
レベルになり、インバータ32の出力はＶpp電圧になる。
これにより、この時のノアゲート33の出力である０Ｖが
ソース線15に与えられ、この時のインバータ35の出力で
あるＶpp電圧がワード線12に与えられる。これに対し
て、非選択行では、ナンドゲート31の論理が成立せずに
その出力が“Ｈ”レベルになり、インバータ32の出力は
０Ｖになる。これにより、この時のノアゲート33の出力
である書込み中間電位がソース線15に与えられ、この時
のインバータ35の出力である０Ｖがワード線12に与えら
れる。In the write mode, the write mode signal /
write goes low level "L". Then, in the selected row, the logic of the NAND gate 31 is established and its output is "L".
And the output of the inverter 32 becomes the Vpp voltage.
As a result, 0 V which is the output of the NOR gate 33 at this time is applied to the source line 15, and the Vpp voltage which is the output of the inverter 35 at this time is applied to the word line 12. On the other hand, in the non-selected row, the output of the NAND gate 31 becomes "H" level without the logic of the NAND gate 31 being established, and the output of the inverter 32 becomes 0V. As a result, the write intermediate potential which is the output of the NOR gate 33 at this time is applied to the source line 15, and 0 V which is the output of the inverter 35 at this time is applied to the word line 12.

【００３６】なお、上記実施例では、データ書込み時に
非選択行のソース線15を書込み中間電位に設定したが、
データ書込み時に非選択行のソース線15をフローティン
グ状態にするようにしても前記したような非選択セルに
よるリーク電流の増大とパンチスルーを抑制できる。In the above embodiment, the source line 15 in the non-selected row is set to the write intermediate potential when writing data.
Even if the source line 15 of the non-selected row is set to the floating state at the time of data writing, the increase of the leak current and the punch through due to the non-selected cell as described above can be suppressed.

【００３７】ところで、上記実施例では、１本のワード
線12に１本のソース線15が対応している場合を示した
が、例えば図４に示す第２実施例のように、複数本のワ
ード線12…に対して１本のソース線15が対応するように
レイアウトしてもよい。In the above embodiment, one source line 15 corresponds to one word line 12; however, a plurality of word lines 12 are provided, as in the second embodiment shown in FIG. The layout may be such that one source line 15 corresponds to the word lines 12 ...

【００３８】図４は、本発明の第２実施例に係るＥＰＲ
ＯＭの一部を示す回路図である。この実施例において
は、前記ワード線12がメインワード線ＭＷＬとセクショ
ンワード線ＳＷＬからなり、これら二重ワード線の選択
がメインロウデコーダとセクションロウデコーダの二段
階で行われる二重ワード線方式が採用されている。ここ
で、31はメインロウデコーダ用のＶcc系のナンドゲー
ト、32および34はＳＷ１系のインバータ、41…はセクシ
ョンロウデコーダ用のＳＷ１系のノアゲートである。33
は前記インバータ32の出力および書込みモード信号／Wr
ite が入力するＳＷ２系のノアゲートであり、その出力
信号は複数本のワード線12…を単位とするブロック内の
共通ソース拡散配線14, …,14 に供給される。FIG. 4 shows an EPR according to the second embodiment of the present invention.
It is a circuit diagram which shows a part of OM. In this embodiment, the word line 12 is composed of a main word line MWL and a section word line SWL, and the double word line is selected in two stages of a main row decoder and a section row decoder. Has been adopted. Here, 31 is a Vcc type NAND gate for the main row decoder, 32 and 34 are SW1 type inverters, and 41 ... are SW1 type NOR gates for the section row decoder. 33
Is the output of the inverter 32 and the write mode signal / Wr
It is a SW2-system NOR gate to which ite is input, and its output signal is supplied to common source diffusion wirings 14, ..., 14 in a block in units of a plurality of word lines 12.

【００３９】上記第２実施例の場合には、書込み時に選
択セルと同じビット線を共有する非選択セルが複数個存
在することになる。しかし、その個数は、４本のワード
線12…に対して１本のソース線15を設けた場合に３個、
８本のワード線12…に対して１本のソース線15を設けた
場合に７個の如く非常に少ない（従来例では、データ書
込み時に選択セルと同じビット線13を共有する非選択セ
ルが数千個存在する。）ので、非選択セルによるリーク
電流量やホットホール注入の確率は殆んど支障がないレ
ベルである。In the case of the second embodiment, there are a plurality of non-selected cells that share the same bit line as the selected cell at the time of writing. However, the number is three when one source line 15 is provided for four word lines 12 ...
When one source line 15 is provided for eight word lines 12, the number is very small like seven (in the conventional example, the unselected cells that share the same bit line 13 as the selected cell at the time of data writing are There are thousands of them.) Therefore, the amount of leak current and the probability of hot hole injection due to non-selected cells are at a level where there is almost no problem.

【００４０】なお、上記各実施例では、書込み時に選択
セルと同じビット線13を共有する非選択セルのリーク対
策、ホットホール対策について述べたが、例えば図５に
示す第３実施例のように、読み出しモード時にＥＴＯＸ
型セルの過消去に対するマージンを拡大することができ
る。In each of the above-described embodiments, measures against leaks and hot holes of non-selected cells sharing the same bit line 13 as the selected cell at the time of writing have been described. For example, as in the third embodiment shown in FIG. , ETOX in read mode
It is possible to increase the margin for over-erasing the mold cell.

【００４１】ここで、ＥＴＯＸ型セルの過消去の問題に
ついて説明しておく。即ち、ＥＴＯＸ型セルの特性には
ばらつきがあり、同じ時間だけソースに高電圧を印加し
た後の閾値のばらつきはかなり大きい。例えば最も閾値
の高いセルと最も閾値の低いセルとの閾値の差は２Ｖに
もなる。今後、大容量化が進み、一括消去時の閾値のば
らつきはさらに大きくなることが予想される。一方、Ｅ
ＴＯＸ型セルを使用したＥＥＰＲＯＭの一括消去時に
は、従来はインテリジェント・イレーズ・シーケンスが
採用されている。これは、一括消去時に、最も消去しに
くいセルの閾値が所定のレベルまで低下するまでソース
に高電圧を印加する方式であり、全ビットが消去される
まで、消去→ベリファイ→消去のループを繰り返してい
く。しかし、このインテリジェント・イレーズ・シーケ
ンスは、最も消去しにくいセルの消去に要する時間で消
去時間が決まるので、消去し易いセルに対しては過度な
電気的ストレスが印加され、フローティングゲートから
電荷を引き抜き過ぎてメモリセルがデプレッション化し
てしまうという過消去が発生する。Here, the problem of over-erasing of the ETOX type cell will be described. That is, there are variations in the characteristics of the ETOX type cell, and the variations in the threshold value after applying a high voltage to the source for the same period of time are quite large. For example, the threshold difference between the highest threshold cell and the lowest threshold cell is as high as 2V. In the future, as the capacity increases, it is expected that the variation in the threshold value at the time of batch erasing will further increase. On the other hand, E
At the time of batch erasing of an EEPROM using a TOX type cell, an intelligent erase sequence has been conventionally used. This is a method of applying a high voltage to the source at the time of batch erasing until the threshold of the cell that is the most difficult to erase drops to a predetermined level, and repeats the loop of erase → verify → erase until all bits are erased. To go. However, this intelligent erase sequence determines the erase time by the time required to erase the cell that is the most difficult to erase, so excessive electrical stress is applied to cells that are easy to erase, and charges are extracted from the floating gate. Over-erasing occurs in which the memory cells are depleted and pass.

【００４２】このような過消去により、アクセスタイム
の劣化を招き、最悪の場合には、デプレッション化した
メモリセルとビット線を共有するメモリセル群の全てが
オン状態であると判定されてしまうことになり、正常に
機能することが不可能になる。このような過消去の問題
は、ＥＥＰＲＯＭの大容量化に伴って、セルの閾値のば
らつきが大きくなると、ますます発生し易くなる。Due to such over-erasure, the access time is deteriorated, and in the worst case, it is determined that all the memory cell groups sharing the bit line with the depleted memory cells are in the ON state. It becomes impossible to function normally. The problem of such over-erasure is more likely to occur as the variation in cell threshold increases as the capacity of the EEPROM increases.

【００４３】図５は、本発明の第３実施例に係るＥＴＯ
Ｘ型セルを用いたＥＥＰＲＯＭに使用されるソースデコ
ーダおよびロウデコーダを示す回路図である。この回路
は、図３を参照して前述した回路と比べて、ノアゲート
33の一方の入力の書込みモード信号／write に代えて、
読み出しモードあるいは書込みモードの時に“Ｌ”レベ
ルになる読み出し・書込みモード信号／read・write が
入力している点が異なり、その他は同じであるので図３
中と同一符号を付している。FIG. 5 shows an ETO according to the third embodiment of the present invention.
FIG. 11 is a circuit diagram showing a source decoder and a row decoder used in an EEPROM using X-type cells. This circuit has a NOR gate compared to the circuit described above with reference to FIG.
In place of the write mode signal / write of one input of 33,
The difference is that the read / write mode signals / read / write that go to the “L” level in the read mode or the write mode are input, and the others are the same, so FIG.
The same symbols as in the inside are attached.

【００４４】なお、前記内部電源ＳＷ１は、書込み時に
Ｖpp電圧、読み出し時にＶccとなる。また、前記内部電
源ＳＷ２は、書込み時に書込み中間電位、読み出し時に
読み出し中間電位（例えば３Ｖ、これはチップ上で作ら
れる。）となる。The internal power supply SW1 has a Vpp voltage when writing and Vcc when reading. The internal power supply SW2 has a write intermediate potential at the time of writing and a read intermediate potential (for example, 3 V, which is formed on the chip) at the time of reading.

【００４５】図５の回路において、書込みモード時に
は、図３の回路を参照して前述した書込みモード時と同
様な動作が行われる。読み出しモード時には、選択行で
は、ナンドゲート31の出力が“Ｌ”レベルになり、イン
バータ32の出力はＶpp電圧になる。これにより、この時
のノアゲート33の出力である０Ｖがソース線15に与えら
れ、この時のインバータ35の出力であるＶcc電圧がワー
ド線12に与えられる。これに対して、非選択行では、ナ
ンドゲート31の出力が“Ｈ”レベルになり、インバータ
32の出力は０Ｖになる。これにより、この時のノアゲー
ト33の出力である読み出し中間電位がソース線15に与え
られ、この時のインバータ35の出力である０Ｖがワード
線12に与えられる。In the circuit of FIG. 5, in the write mode, the same operation as in the write mode described above with reference to the circuit of FIG. 3 is performed. In the read mode, the output of the NAND gate 31 becomes "L" level and the output of the inverter 32 becomes Vpp voltage in the selected row. As a result, 0 V which is the output of the NOR gate 33 at this time is applied to the source line 15, and the Vcc voltage which is the output of the inverter 35 at this time is applied to the word line 12. On the other hand, in the non-selected row, the output of the NAND gate 31 becomes "H" level and the inverter
The output of 32 becomes 0V. As a result, the read intermediate potential which is the output of the NOR gate 33 at this time is applied to the source line 15, and 0 V which is the output of the inverter 35 at this time is applied to the word line 12.

【００４６】このように読み出しモード時に非選択行の
ソース線15に読み出し中間電位が与えられるので、仮
に、選択セルとビット線を共有する非選択セルがデプレ
ッション化していたとしても、よほど強くデプレッショ
ン化していた場合でないとリーク電流が流れない。従っ
て、ＥＴＯＸ型セルを用いたＥＥＰＲＯＭにおける読み
出しモード時に、ＥＴＯＸ型セルの過消去に対するマー
ジンを拡大できる。As described above, since the read intermediate potential is applied to the source line 15 of the non-selected row in the read mode, even if the non-selected cell sharing the bit line with the selected cell is depleted, the depletion becomes very strong. Unless otherwise, the leak current will not flow. Therefore, in the read mode in the EEPROM using the ETOX type cell, the margin for over-erasing the ETOX type cell can be expanded.

【００４７】なお、上記第３実施例では、読み出し時に
非選択行のソース線を読み出し中間電位に設定したが、
読み出し時に非選択行のソース線をフローティング状態
にするようにしても前記したようなＥＴＯＸ型セルの過
消去に対するマージンを拡大できる。In the third embodiment described above, the source line of the non-selected row is set to the read intermediate potential during the read.
Even if the source line of the non-selected row is set to the floating state at the time of reading, the margin for overerasing the ETOX type cell as described above can be expanded.

【００４８】また、本発明は、例えば図６に示す第４実
施例のように、本願発明者が提案した特願平２−２５９
０４１号「半導体記憶装置」の発明と組み合わせること
も可能である。上記提案の「半導体記憶装置」は、所定
の方向に延長された共通ソース拡散領域を有する複数個
のメモリセルと、上記共通ソース拡散領域と並行して延
長され、上記複数個のメモリセルの各ゲートが接続され
る少なくとも１層の多結晶シリコン層を含むワード線
と、上記共通ソース拡散領域と電気的に接続された１層
目の金属配線層からなる第１ソース配線と、上記ワード
線と並行して延長され、上記第１ソース配線と電気的に
接続された２層目の金属配線層からなる第２ソース配線
とを具備したことを特徴する。この「半導体記憶装置」
によれば、いくつかの第１ソース配線に対して第２ソー
ス配線を接続し、複数の第２ソース配線に対して選択的
に電圧を与えることにより、ブロック単位でメモリセル
のデータ消去が可能になる。この場合、第１ソース配線
と第２ソース配線は異なる層の金属配線層で構成される
ため、第２ソース配線を自由にレイアウトすることがで
き、チップサイズの増加を伴わずに細かなブロック単位
の消去が可能になる。Further, the present invention is, for example, as in a fourth embodiment shown in FIG. 6, a Japanese Patent Application No. 2-259 proposed by the inventor of the present application.
It is also possible to combine with the invention of No. 041 “semiconductor memory device”. The “semiconductor memory device” proposed above includes a plurality of memory cells having a common source diffusion region extended in a predetermined direction and a plurality of memory cells extended in parallel with the common source diffusion region. A word line including at least one polycrystalline silicon layer to which a gate is connected, a first source wiring formed of a first metal wiring layer electrically connected to the common source diffusion region, and the word line It is characterized by including a second source wiring which is extended in parallel and is formed of a second metal wiring layer electrically connected to the first source wiring. This "semiconductor memory device"
According to the above, by connecting the second source wiring to some of the first source wirings and selectively applying a voltage to the plurality of second source wirings, it is possible to erase the data of the memory cells in block units. become. In this case, since the first source wiring and the second source wiring are composed of different metal wiring layers, the second source wiring can be freely laid out, and a fine block unit can be obtained without increasing the chip size. Can be erased.

【００４９】図６は、本発明の第４実施例に係るＥＴＯ
Ｘ型セルを用いたＥＥＰＲＯＭに使用されるソースデコ
ーダを示す回路図である。この回路は、図５を参照して
前述したソースデコーダと比べて、次の点（ａ）、
（ｂ）、（ｃ）が異なり、その他は同じであるので図５
中と同一符号を付している。FIG. 6 shows an ETO according to the fourth embodiment of the present invention.
FIG. 7 is a circuit diagram showing a source decoder used in an EEPROM using X-type cells. This circuit has the following points (a) as compared with the source decoder described above with reference to FIG.
Since (b) and (c) are different and the others are the same, FIG.
The same symbols as in the inside are attached.

【００５０】（ａ）ノアゲート33の一方の入力の書込み
モード信号／write に代えて、読み出しモードあるいは
書込みモードあるいは消去モードの時に“Ｌ”レベルに
なる読み出し・書込み・消去モード信号／read・write
・erase が入力する。(A) Instead of the write mode signal / write of one input of the NOR gate 33, a read / write / erase mode signal / read / write which becomes "L" level in the read mode or the write mode or the erase mode.
・ Erase is input.

【００５１】（ｂ）インバータ32とノアゲート33の他方
の入力端との間に、Ｐチャネルトランジスタ61およびＮ
チャネルトランジスタ62が並列接続されてなる第１のＣ
ＭＯＳトランスファゲート63が直列に挿入されており、
上記Ｐチャネルトランジスタ61のゲートには読み出しモ
ードあるいは書込みモードの時に“Ｌ”レベルになる読
み出し・書込み信号／read・write が入力し、上記Ｎチ
ャネルトランジスタ62のゲートには読み出しモードある
いは書込みモードの時に“Ｈ”レベルになる読み出し・
書込み信号read・write が入力する。(B) Between the inverter 32 and the other input terminal of the NOR gate 33, a P-channel transistor 61 and an N-channel transistor 61 are provided.
The first C formed by connecting the channel transistors 62 in parallel
MOS transfer gate 63 is inserted in series,
The gate of the P-channel transistor 61 receives a read / write signal / read / write which becomes "L" level in the read mode or the write mode, and the gate of the N-channel transistor 62 receives the read or write mode. Read to "H" level
Write signals read and write are input.

【００５２】（ｃ）インバータ32とノアゲート33の他方
の入力端との間に、ＳＷ１系のインバータ36および第２
のＣＭＯＳトランスファゲート64が直列に挿入されてお
り、この第２のＣＭＯＳトランスファゲート64のＰチャ
ネルトランジスタ65のゲートには消去モードの時に
“Ｌ”レベルになる消去モード信号／erase が入力し、
上記第２のＣＭＯＳトランスファゲート64のＮチャネル
トランジスタ66のゲートには消去モードの時に“Ｈ”レ
ベルになる消去モード信号erase が入力する。(C) Between the inverter 32 and the other input end of the NOR gate 33, the SW1 system inverter 36 and the second
The CMOS transfer gate 64 is inserted in series, and the erase mode signal / erase which becomes "L" level in the erase mode is input to the gate of the P-channel transistor 65 of the second CMOS transfer gate 64,
An erase mode signal erase, which becomes "H" level in the erase mode, is input to the gate of the N channel transistor 66 of the second CMOS transfer gate 64.

【００５３】なお、前記内部電源ＳＷ１は、書込み時に
Ｖpp電圧、読み出し時にＶcc、消去時にＶpp電圧とな
る。また、前記内部電源ＳＷ２は、書込み時に書込み中
間電位、読み出し時に読み出し中間電位、消去時にＶpp
電圧となる。The internal power source SW1 has a Vpp voltage during writing, Vcc during reading, and Vpp during erasing. Further, the internal power source SW2 has a write intermediate potential at the time of writing, a read intermediate potential at the time of reading, and Vpp at the time of erasing.
It becomes a voltage.

【００５４】図６のソースデコーダにおいて、書込みモ
ード時には、第１のＣＭＯＳトランスファゲート63がオ
ン状態、第２のＣＭＯＳトランスファゲート64がオフ状
態になり、図５の回路を参照して前述した書込みモード
時と同様な動作が行われる。読み出しモード時にも、第
１のＣＭＯＳトランスファゲート63がオン状態、第２の
ＣＭＯＳトランスファゲート64がオフ状態になり、図５
の回路を参照して前述した読み出しモード時と同様な動
作が行われる。In the source decoder of FIG. 6, in the write mode, the first CMOS transfer gate 63 is turned on and the second CMOS transfer gate 64 is turned off, and the write mode described above with reference to the circuit of FIG. The same operation as at time is performed. Even in the read mode, the first CMOS transfer gate 63 is turned on and the second CMOS transfer gate 64 is turned off.
The same operation as in the read mode described above with reference to the circuit of FIG.

【００５５】消去モード時には、第１のＣＭＯＳトラン
スファゲート63がオフ状態、第２のＣＭＯＳトランスフ
ァゲート64がオン状態になる。そして、選択行では、ナ
ンドゲート31の出力が“Ｌ”レベルになり、インバータ
32の出力はＶpp電圧になり、インバータ36の出力は０Ｖ
になる。これにより、この時のノアゲート33の出力であ
るＶpp電圧がソース線に与えられる。なお、選択行のワ
ード線12には接地電圧が与えられ、ビット線13は例えば
フローティング状態に設定される。これに対して、非選
択行では、ナンドゲート31の出力が“Ｈ”レベルにな
り、インバータ32の出力は０Ｖになり、インバータ36の
出力はＶpp電圧になる。これにより、この時のノアゲー
ト33の出力である０Ｖがソース線15に与えられる。In the erase mode, the first CMOS transfer gate 63 is turned off and the second CMOS transfer gate 64 is turned on. Then, in the selected row, the output of the NAND gate 31 becomes “L” level, and the inverter
The output of 32 becomes Vpp voltage and the output of inverter 36 is 0V.
become. As a result, the Vpp voltage which is the output of the NOR gate 33 at this time is applied to the source line. A ground voltage is applied to the word line 12 in the selected row, and the bit line 13 is set in a floating state, for example. On the other hand, in the non-selected row, the output of the NAND gate 31 becomes "H" level, the output of the inverter 32 becomes 0V, and the output of the inverter 36 becomes Vpp voltage. As a result, 0 V which is the output of the NOR gate 33 at this time is applied to the source line 15.

【００５６】上記第４実施例によれば、チップサイズの
増加を伴わずに、消去モード時には、細かなブロック単
位の消去が可能になり、書込みモード時には、選択セル
の書込み効率が劣化することなく、非選択セルによるリ
ーク電流の増大とパンチスルーを抑制でき、読み出しモ
ード時には、ＥＴＯＸ型セルの過消去に対するマージン
を拡大できる。なお、この発明は上記各実施例に限定さ
れるものではなく、種々の変形が可能であり、ＥＰＲＯ
ＭやＥＥＰＲＯＭに対して一般的に適用することができ
る。According to the fourth embodiment described above, it is possible to perform fine block-unit erase in the erase mode without increasing the chip size, and in the write mode, the write efficiency of the selected cell does not deteriorate. In addition, it is possible to suppress an increase in leak current and punch through due to non-selected cells, and it is possible to expand a margin for over-erasing of ETOX type cells in the read mode. The present invention is not limited to the above embodiments, but various modifications can be made.
It can be generally applied to M and EEPROM.

【００５７】[0057]

【発明の効果】上述したように本発明の不揮発性半導体
記憶装置によれば、積層ゲート構造を有するメモリセル
の微細化に伴ってチャネル長がスケーリングされること
によってデータ書込み時の非選択セルによるリーク電流
およびパンチスルーが生じ易くなったとしても、選択セ
ルの書込み効率を劣化させることなく、非選択セルによ
るリーク電流の増大およびパンチスルーを抑制すること
ができる。As described above, according to the nonvolatile semiconductor memory device of the present invention, the channel length is scaled along with the miniaturization of the memory cell having the stacked gate structure, so that the non-selected cell at the time of data writing can be obtained. Even if the leak current and punch through easily occur, the increase in the leak current and the punch through due to the non-selected cell can be suppressed without deteriorating the write efficiency of the selected cell.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１実施例に係るＥＥＰＲＯＭを示す
ブロック回路図。FIG. 1 is a block circuit diagram showing an EEPROM according to a first embodiment of the present invention.

【図２】図１のＥＥＰＲＯＭにおけるメモリセルアレイ
の一部を示す回路図。2 is a circuit diagram showing a part of a memory cell array in the EEPROM of FIG.

【図３】図２中のソースデコーダおよび図１中のロウデ
コーダ回路の一例を示す回路図。3 is a circuit diagram showing an example of a source decoder in FIG. 2 and a row decoder circuit in FIG.

【図４】本発明の第２実施例に係るＥＥＰＲＯＭの一部
を示す回路図。FIG. 4 is a circuit diagram showing a part of the EEPROM according to the second embodiment of the present invention.

【図５】本発明の第３実施例に係るＥＴＯＸ型セルを用
いたＥＥＰＲＯＭに使用されるソースデコーダおよびロ
ウデコーダの一例を示す回路図。FIG. 5 is a circuit diagram showing an example of a source decoder and a row decoder used in an EEPROM using an ETOX type cell according to a third embodiment of the present invention.

【図６】本発明の第４実施例に係るＥＥＰＲＯＭに使用
されるソースデコーダの一例を示す回路図。FIG. 6 is a circuit diagram showing an example of a source decoder used in an EEPROM according to a fourth embodiment of the present invention.

【図７】積層ゲート構造を有する不揮発性メモリセルの
一例としてＥＴＯＸ型セルの断面構造を示す図。FIG. 7 is a diagram showing a cross-sectional structure of an ETOX type cell as an example of a nonvolatile memory cell having a stacked gate structure.

【図８】図７中のトランジスタの各部の容量成分を示す
図。FIG. 8 is a diagram showing capacitance components of respective parts of the transistor in FIG.

【図９】ＥＥＰＲＯＭやＥＰＲＯＭにおける書込み回路
を示す回路図その列選択トランジスタおよび書込みトラ
ンジスタがそれぞれオンしている場合の等価回路を示す
回路図。FIG. 9 is a circuit diagram showing a writing circuit in an EEPROM or EPROM, and a circuit diagram showing an equivalent circuit when the column selection transistor and the writing transistor are turned on.

【図１０】従来のＥＥＰＲＯＭやＥＰＲＯＭにおける書
込み時の非選択セルによるリーク電流およびパンチスル
ーを抑制するための定電圧発生回路を示す回路図。FIG. 10 is a circuit diagram showing a constant voltage generating circuit for suppressing a leak current and a punch through due to a non-selected cell at the time of writing in a conventional EEPROM or EPROM.

【符号の説明】[Explanation of symbols]

1 …メモリセルアレイ、2 …行デコーダ回路、3 …列デ
コーダ回路、4 …モード切り換え回路、5 …モード設定
信号発生回路、6 …書込み用中間電位発生回路、7 …読
み出し用中間電位発生回路、8 …ソースデコーダ回路、
11…ＥＴＯＸ型セル、12…ワード線、13…ビット線、14
…共通ソース拡散配線、15…ソース配線、16…列選択用
のトランジスタ、31…ナンドゲート、32,34,35,36 …イ
ンバータ、33…ノアゲート、63…第１のＣＭＯＳトラン
スファゲート、64…第２のＣＭＯＳトランスファゲー
ト、ＳＷ１、ＳＷ２…内部電源。1 ... Memory cell array, 2 ... Row decoder circuit, 3 ... Column decoder circuit, 4 ... Mode switching circuit, 5 ... Mode setting signal generation circuit, 6 ... Write intermediate potential generation circuit, 7 ... Read intermediate potential generation circuit, 8 ... source decoder circuit,
11 ... ETOX type cell, 12 ... word line, 13 ... bit line, 14
... common source diffusion wiring, 15 ... source wiring, 16 ... column selection transistor, 31 ... NAND gate, 32, 34, 35, 36 ... inverter, 33 ... NOR gate, 63 ... first CMOS transfer gate, 64 ... second CMOS transfer gates, SW1, SW2 ... Internal power supply.

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 それぞれ積層ゲート構造を有するメモリ
セルトランジスタ群が行列状に配列されたメモリセルア
レイと、 このメモリセルアレイの行方向の各メモリセルトランジ
スタのゲートに接続されたワード線群と、 このワード線群に交差する方向に形成され、上記メモリ
セルアレイの列方向の各メモリセルトランジスタのドレ
インに接続されたビット線群と、 上記ワード線群に平行な方向に形成され、上記メモリセ
ルアレイの行方向の各メモリセルトランジスタのソース
に共通接続された拡散層配線からなるソース拡散配線群
と、 前記ワード線群に平行な方向に形成され、ワード線の１
本あるいは複数本に対して１本の割合で設けられた金属
配線からなり、上記ソース拡散配線群に対して選択的に
電気的に接続されたソース線群と、 データ書込みモード時に、前記メモリセルアレイの選択
されたメモリセルを含む行の前記ソース拡散配線に接続
されているソース線に接地電位を与えるソースデコーダ
回路とを具備することを特徴する不揮発性半導体記憶装
置。1. A memory cell array in which memory cell transistor groups each having a stacked gate structure are arranged in a matrix, a word line group connected to the gates of the memory cell transistors in the row direction of the memory cell array, and the word A bit line group formed in a direction intersecting the line group and connected to the drains of the memory cell transistors in the column direction of the memory cell array, and a direction parallel to the word line group, and in the row direction of the memory cell array. And a source diffusion wiring group formed of diffusion layer wirings commonly connected to the sources of the memory cell transistors and a word line formed in a direction parallel to the word line group.
A plurality of source lines, or a plurality of metal lines provided at a ratio of one to a plurality of source lines and selectively electrically connected to the source diffusion line group, and the memory cell array in the data write mode. A non-volatile semiconductor memory device for supplying a ground potential to a source line connected to the source diffusion line of a row including the selected memory cell. 【請求項２】 請求項１記載の不揮発性半導体記憶装置
において、前記ソースデコーダ回路は、データ書込みモ
ード時に、前記メモリセルアレイの選択されたメモリセ
ルを含む行以外の行のソース拡散配線に接続されている
ソース線には電源電位と接地電位との中間レベルである
書込み中間電位を与えることを特徴する不揮発性半導体
記憶装置。2. The non-volatile semiconductor memory device according to claim 1, wherein the source decoder circuit is connected to a source diffusion wiring of a row other than a row including a selected memory cell of the memory cell array in a data write mode. A non-volatile semiconductor memory device characterized in that a write intermediate potential which is an intermediate level between a power supply potential and a ground potential is applied to the source line. 【請求項３】 請求項１または２記載の不揮発性半導体
記憶装置において、前記ソースデコーダ回路は、データ
読み出しモード時に、前記メモリセルアレイの選択され
たメモリセルを含む行の前記ソース拡散配線に接続され
ているソース線には接地電位を与えることを特徴する不
揮発性半導体記憶装置。3. The nonvolatile semiconductor memory device according to claim 1, wherein the source decoder circuit is connected to the source diffusion wiring of a row including a selected memory cell of the memory cell array in a data read mode. A non-volatile semiconductor memory device characterized in that a ground potential is applied to the source line. 【請求項４】 請求項１乃至３のいずれか１項に記載の
不揮発性半導体記憶装置において、前記ソースデコーダ
回路は、データ読み出しモード時に、前記メモリセルア
レイの選択されたメモリセルを含む行以外の行のソース
拡散配線に接続されているソース線には電源電位と接地
電位との中間レベルである読み出し中間電位を与えるこ
とを特徴する不揮発性半導体記憶装置。4. The nonvolatile semiconductor memory device according to claim 1, wherein the source decoder circuit is in a row other than a row including a selected memory cell of the memory cell array in a data read mode. A nonvolatile semiconductor memory device characterized in that a read intermediate potential which is an intermediate level between a power supply potential and a ground potential is applied to a source line connected to a source diffusion wiring of a row. 【請求項５】 請求項１乃至４のいずれか１項に記載の
不揮発性半導体記憶装置において、前記メモリセルアレ
イは複数個のブロックに分割され、前記ソース線群は上
記メモリセルアレイの各ブロック別に設けられており、
前記ソースデコーダ回路は、データ消去モード時に、上
記ソース線群のうちでアドレス信号によって選択された
ブロックのソース線にのみ高電圧を印加し、それ以外の
ブロックのソース線には接地電位を与えることを特徴す
る不揮発性半導体記憶装置。5. The nonvolatile semiconductor memory device according to claim 1, wherein the memory cell array is divided into a plurality of blocks, and the source line group is provided for each block of the memory cell array. Has been
In the data erase mode, the source decoder circuit applies a high voltage only to a source line of a block selected by an address signal in the source line group and applies a ground potential to the source lines of other blocks. And a nonvolatile semiconductor memory device.