JPH11289253A - Ｐｌｌ回路 - Google Patents

Ｐｌｌ回路

Info

Publication number
JPH11289253A
JPH11289253A JP10090146A JP9014698A JPH11289253A JP H11289253 A JPH11289253 A JP H11289253A JP 10090146 A JP10090146 A JP 10090146A JP 9014698 A JP9014698 A JP 9014698A JP H11289253 A JPH11289253 A JP H11289253A
Authority
JP
Japan
Prior art keywords
phase
signal
clock signal
output
phase shift
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10090146A
Other languages
English (en)
Other versions
JP3171162B2 (ja
Inventor
Hiroshi Sugano
浩 菅野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP09014698A priority Critical patent/JP3171162B2/ja
Priority to US09/285,073 priority patent/US6411141B1/en
Publication of JPH11289253A publication Critical patent/JPH11289253A/ja
Application granted granted Critical
Publication of JP3171162B2 publication Critical patent/JP3171162B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S331/00—Oscillators
    • Y10S331/02—Phase locked loop having lock indicating or detecting means

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】 ノイズ等に起因する不必要な位相ロック信号
の解除を防止することにより、機能ブロックのスループ
ットの低下を防止するＰＬＬ回路を提供する。 【解決手段】 位相ロック信号生成部２０は、基準クロ
ック信号ＲＣＬＫと内部クロック信号ＩＣＬＫの位相差
信号を発生する位相差信号生成部２１と、位相差信号に
所定間隔で連続して位相ずれが２回発生すると、位相ロ
ック信号ＬＯＣＫの解除を指示する信号を発生する位相
ずれ検出部２２と、位相ずれ検出部２２の出力によって
制御され、位相ロック信号ＬＯＣＫを解除する待機時間
カウント部２３とを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、位相同期回路（Ｐ
ＬＬ回路）に関し、更に詳しくは、ＰＬＬ回路の位相ロ
ック信号生成部の構造に関する。
【０００２】
【従来の技術】ＰＬＬ回路は、例えば半導体装置に配置
され、外部から入力される基準周波数を持つ基準クロッ
ク信号から、その基準クロック信号と同期し、且つ、基
準周波数と所定の比率関係にある周波数を持つ内部クロ
ック信号を生成する。ＰＬＬ回路では、電源が投入され
ると動作を開始し、過渡期間が終了して基準クロック信
号と同期した所定の内部クロック信号が得られると、そ
の旨を示す位相同期信号（位相ロック信号）を発生す
る。半導体装置内に配設され、内部クロック信号を利用
する各機能ブロックは、位相ロック信号を受領した後
に、内部クロック信号の利用による信号処理を開始す
る。
【０００３】図５は、特開平８−３１６８３２号公報に
記載された従来のＰＬＬ回路を示す。ＰＬＬ回路は、内
部クロック信号生成部３１と、位相ロック信号生成部３
８とを備え、外部から入力する基準クロック信号ＲＣＬ
Ｋの位相と、内部クロック信号生成部３０で生成された
比較クロック信号ＶＣＬＫの位相とを位相比較回路３２
で比較し、基準クロック信号ＲＣＬＫと内部クロック信
号ＩＣＬＫとの間の位相差が所定範囲内に収まると、位
相ロック信号生成部３８で位相ロック信号ＬＯＣＫを発
生する。
【０００４】内部クロック信号生成部３１では、位相比
較回路３２の一対の出力であるＵＰ出力及びＤＯＷＮ出
力が、チャージポンプ回路３３に入力され、チャージポ
ンプ回路３３の出力電位を制御する。チャージポンプ回
路３３の出力は、低域通過フィルタ（ＬＰＦ）３４を経
由して電圧制御発信器（ＶＣＯ）３５に入力されて、そ
の出力である内部クロック信号ＩＣＬＫの周波数を制御
する。内部クロック信号ＩＣＬＫは所定の設定値を有す
るカウンタ３６でカウントされ、そのカウント結果が、
前記比較クロック信号として位相比較器３２にフィード
バックされる。カウンタ３６の設定値は、基準周波数と
内部クロック信号ＩＣＬＫの周波数との比率で定めら
れ、基準周波数と比較クロック信号ＶＣＬＫの周波数と
を同じ値にする。
【０００５】ＰＬＬ回路に電源が投入された直後は、基
準クロック信号ＲＣＬＫと内部クロック信号ＩＣＬＫと
は非同期であり、ＰＬＬ回路は同期に向けて動作を開始
する。位相比較器３２は、基準周クロック信号ＲＣＬＫ
の立上り位相ＲＨと比較クロック信号ＶＣＬＫの立上り
位相ＶＨとを比較し、ＲＨが進んでいれば、出力ＵＰ及
び出力ＤＯＷＮをいずれも“Ｌ"にし、チャージポンプ
３３の出力を上げて比較クロック信号ＶＣＬＫの周波数
を上げる。また、ＲＨが遅れていれば出力ＵＰ及び出力
ＤＯＷＮをいずれも“Ｈ"にして、チャージポンプ３３
の出力を下げて比較クロック信号ＶＣＬＫの周波数を下
げる。このようにして、双方の信号の位相差を０にする
ように同期動作を行う。双方の信号が同期し、その間の
位相差が０になると、位相比較器３２は、出力ＵＰを
“Ｈ"に出力ＤＯＷＮを“Ｌ"にして、チャージポンプ３
３の出力をそのまま固定する。これにより、双方のクロ
ック信号ＲＣＬＫ、ＶＣＬＫは同期を維持する。
【０００６】位相ロック信号生成部３８では、位相比較
器３２の出力ＵＰが“Ｈ"に、出力ＤＯＷＮが“Ｌ"にな
ると、ＡＮＤゲート７１の出力が“Ｈ"になり、その出
力が多段に縱続接続されたフリップフロップＦＦ１〜Ｆ
Ｆ３から成るフリップフロップ回路７２を通過する。位
相比較器３２の出力がこの状態で安定し、所定期間その
状態を継続すると、すべてのフリップフロップＦＦ１〜
ＦＦ３の出力が“Ｈ"になるので、ＡＮＤゲート７３の
出力が“Ｈ"になり、位相ロック信号ＬＯＣＫが出力さ
れる。内部クロック信号ＩＣＬＫを使用する各機能ブロ
ックは、この位相ロック信号を検出すると、その動作を
開始する。
【０００７】
【発明が解決しようとする課題】上記位相ロック信号生
成部を有する従来のＰＬＬ回路では、基準クロック信号
ＲＣＬＫと内部クロック信号ＩＣＬＫの同期が一定期間
継続して始めて、安定な内部クロック信号ＩＣＬＫが得
られたものとして、位相ロック信号ＬＯＣＫを出力して
いる。
【０００８】ところで、内部クロック信号ＩＣＬＫは、
生成された集積回路以外に他の集積回路で使用されるこ
とも多くあり、この場合、内部クロック信号は、複数の
集積回路にまたがる長い亘長を有する。このような長い
亘長のクロック信号配線では、往々にして他の系統のク
ロック信号配線等からのノイズによって影響を受け、こ
れに起因して、内部クロック信号の立ち上がりが遅れる
等の信号誤りが発生することがある。この場合、実際は
ＰＬＬ回路では正常な同期を維持しているのに、位相比
較器３２の出力のみに位相同期外れが発生する。このよ
うな同期はずれは、電源電圧の変動によっても生ずる。
【０００９】位相比較器の出力が一瞬でも同期はずれを
示すと、位相ロック信号生成部３８は、位相ロック信号
ＬＯＣＫを一旦解除し、その後一定の期間安定な位相同
期が継続した後に再び位相ロック信号を発生する。この
期間中は、実際は安定な内部クロック信号ＩＣＬＫが生
成されているのにも拘わらず、各機能ブロックは、その
動作を停止して位相ロック信号の発生を待つことにな
る。この機能ブロックの停止期間中は、集積回路では信
号処理が進行せず、信号処理のスループットが低下す
る。
【００１０】本発明は、上記に鑑み、ＰＬＬ回路が正常
な同期を継続していれば、ノイズ等によって位相比較器
の出力に短時間の信号誤りが発生しても位相ロック信号
を解除することがないため、機能ブロックの動作を長い
時間停止させることがなく、機能ブロックにおける信号
処理のスループットを低下させないＰＬＬ回路を提供す
ることを目的とする。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明のＰＬＬ回路は、基準周波数を有する基準ク
ロック信号に基づいて、前記基準周波数と所定の比率関
係にある周波数を有する内部クロック信号を生成するＰ
ＬＬ回路において、前記基準クロック信号の位相と、前
記内部クロック信号又は該内部クロック信号と同期する
比較クロック信号の位相とを所定の時間間隔毎に比較
し、双方の位相が一致すると位相一致信号を発生すると
共に、双方の位相にずれを検出すると位相ずれ信号を発
生する位相ずれ検出部と、前記位相一致信号に応答して
位相ロック信号を発生し、前記位相ずれ信号が複数回連
続して発生すると前記位相ロック信号を解除する位相ロ
ック信号発生手段とを備えることを特徴とする。
【００１２】本発明のＰＬＬ回路では、位相ずれが複数
回連続して発生しなければ位相ロック信号を解除しない
ので、集積回路に無害な単なるノイズによって機能ブロ
ックの信号処理が停止する不具合が防止できる。
【００１３】ここで、前記位相ロック信号発生手段は、
位相一致信号が発生した後に所定の時間が経過した後に
位相ロック信号を発生することが好ましい。この場合、
電源投入後等に一旦位相同期が発生しても、その後のリ
バウンドで位相同期が外れることによって、機能ブロッ
クの動作に生ずる不具合が防止できる。
【００１４】また、前記位相ずれ検出部は、所定周期間
隔でアクティブになる複数の位相ずれ検出用クロック信
号に基づいて、前記連続する複数回の位相ずれを検出す
ることが好ましい。複数回の連続する位相ずれの発生を
漏れなく検出することが出来る。
【００１５】更に、前記所定周期間隔は、基準クロック
信号又は内部クロック信号のクロック周期に基づいて定
められることが好ましい。この場合、他のクロック信号
を用いることによる回路の複雑化が避けられる。
【００１６】
【発明の実施の形態】図面を参照し、本発明の実施形態
例に基づいて、本発明を更に詳細に説明する。図１は、
本発明の一実施形態例のＰＬＬ回路の構成を示すブロッ
ク図である。本実施形態例のＰＬＬ回路は、内部クロッ
ク信号生成部１０と、位相ロック信号生成部２０とを有
する。
【００１７】内部クロック信号生成部１０は、基準クロ
ック信号ＲＣＬＫの基準位相と比較クロック信号ＶＣＬ
Ｋの位相とを比較してＵＰ出力及びＤＯＷＮ出力に
“Ｈ"又は“Ｌ"の信号を出力する位相比較器１１と、位
相比較器１１のＵＰ出力を反転するインバータ１２と、
インバータ１２の出力及びＤＯＷＮ出力で夫々制御され
るｐチャンネルトランジスタ及びｎチャンネルトランジ
スタを有するチャージポンプ１３と、チャージポンプ１
３の出力の低域周波数成分を通過させる低域通過フィル
タ（ＬＰＦ）１４と、低域通過フィルタ１４からの出力
で出力信号の周波数が制御される電圧制御発信器（ＶＣ
Ｏ）１５と、ＶＣＯ１５の出力信号を分周して比較クロ
ック信号ＶＣＬＫを生成して位相比較器１１にフィード
バックする分周回路１６とを有する。ＶＣＯ１５の出力
信号が内部クロック信号ＩＣＬＫとして集積回路内で利
用される。なお、本実施形態例では、位相比較器のＵＰ
出力及びＤＯＷＮ出力はいずれもアクティブハイの信号
であって、ＵＰ出力がアクティブであればチャージポン
プの出力電圧が上昇し、ＤＯＷＮ出力がアクティブであ
ればチャージポンプの出力電圧は低下する。
【００１８】位相ロック信号生成部２０は、基準クロッ
ク信号ＲＣＬＫと比較クロック信号ＶＣＬＫの立下がり
位相を比較してその位相ずれに対応する信号を発生する
位相差信号生成部２１と、位相差信号生成部２１からの
信号を処理し、所定数の位相ずれパルスをカウントする
位相ずれ検出部２２と、位相ずれ検出部２２の出力によ
って制御され、位相ずれが０になった時点から所定時間
が経過すると位相ロック信号ＬＯＣＫを発生する待機時
間カウント部（ウエイトカウンタ部）２３とを有する。
位相差信号生成部２１は、例えば論理回路の組合せから
構成され、基準クロックの立ち下がりと、比較クロック
の立ち下がりとの間に時間差があると、その立ち下がり
の時間のずれの間だけ立ち上がるパルスを生成する公知
の回路である。
【００１９】図２は、位相クロック信号生成部２０の位
相ずれ検出部２２及び待機時間カウント部２３の詳細を
示す。位相ずれ検出部２２は、位相差信号生成部２１の
出力を受けて所定時間以上の位相ずれの有無を判定する
位相ずれ判定部２２１と、位相ずれの発生をカウント
し、所定数以上の位相ずれが連続して発生すると、アク
ティブ（“Ｈ“）信号を出力する位相ずれ連続検出部２
２２とから成る。位相ずれ判定部２２１は、位相差信号
生成部２１の出力をデータ入力、内部クロック信号ＩＣ
ＬＫをクロック入力とする第１及び第２のフリップフロ
ップＦＦ０１、ＦＦ０２を有する。
【００２０】第１のフリップフロップＦＦ０１はデータ
入力をクロック入力の立ち上がりで、第２のフリップフ
ロップＦＦ０２はデータ入力をクロック入力の立ち下が
りで夫々ラッチして、その出力をＮＡＮＤゲートＮＡＮ
Ｄ１に与える。ＮＡＮＤ１の出力は、インバータＩＮＶ
１を介して位相ずれ連続検出部２２２に与えられる。位
相ずれ検出部２２１は、位相差信号生成部２１の出力パ
ルスのパルス幅が内部クロック信号のクロック幅よりも
大きいか否かを検出し、所定以上の位相ずれが発生した
場合にその旨のパルスを次段の連続位相ずれ検出部２２
２に与える。このように、位相ずれ検出部２２１は、位
相差信号生成部２１が基準クロック信号ＲＣＬＫと比較
クロック信号ＶＣＬＫの位相ずれを検出しても、これが
内部クロック信号のクロック幅より小さい僅かなずれで
あれば、これをカットする働きをする。つまり、このよ
うな僅かなずれをも全て検出すると回路動作が不安定に
なることから、これを除去しているのである。従って、
そのような僅かなずれをも検出する必要がある場合には
位相ずれ検出部２２１は不要であり、この場合には、位
相差信号生成部２１の出力は、直接連続位相検出部２２
２に供給されることになる。
【００２１】位相ずれ連続検出部２２２は、３つのフリ
ップフロップＦＦ０３〜ＦＦ５から構成されて基準クロ
ック信号ＲＣＬＫから４相の位相ずれ検出用クロック信
号ＴＣＬＫ１〜ＴＣＬＫ４を生成する位相ずれ検出用ク
ロック信号生成部Ａ１、並びに、夫々が２つのフリップ
フロップＦＦ０６、ＦＦ０７及びＡＮＤゲートＡＮＤ１
から成り、対応する位相ずれ検出用クロック信号のアク
ティブ期間中に位相ずれを検出する４つの検出ブロック
Ｂ１〜Ｂ４からなる。位相ずれ連続検出部２２２は、位
相ずれ検出部２２１で検出したパルスが２回連続して発
生したパルスであるか否か、つまり、ノイズに起因する
ものであるか、或いは、同期ずれが実際に発生したもの
かを検出するために設けられる。
【００２２】図３は、基準クロック信号ＲＣＬＫ及び位
相ずれ検出用クロック信号ＴＣＬＫ１〜ＴＣＬＫ４を示
すタイミングチャートである。各位相ずれ検出用クロッ
ク信号は、基準クロック信号ＲＣＬＫの連続する４クロ
ック周期を１周期とし、基準クロックＲＣＬＫの１周期
だけ順次にずれた周期で、基準クロックの２クロック周
期の間にＨレベルとなる信号である。各位相差検出信号
ＴＣＬＫ１〜ＴＣＬＫ４は、Ｈレベルでアクティブとな
り、そのアクティブ期間中に２回連続して位相ずれが発
生すると、対応する検出ブロックは位相ずれ連続検出信
号を発生する。
【００２３】図２に戻り、各検出ブロックＢ１〜Ｂ４の
検出出力は、ＯＲゲートＯＲ１に入力される。ＯＲ１の
出力は、内部クロック信号ＩＣＬＫをクロック入力とす
るフリップフロップＦＦ０８でラッチされ、位相ずれ検
出部２２の出力として待機時間カウント部２３に与えら
れる。
【００２４】待機時間カウント部２３は、インバータＩ
ＮＶ２、多数個（例えば、１３個）の縱続接続されたフ
リップフロップＦＦ０９及びこれらから信号を受ける４
個のＡＮＤゲートＡＮＤ２〜ＡＮＤ５から構成される。
初段のフリップフロップには、基準クロック信号ＲＣＬ
Ｋが入力され、次段以降のフリップフロップは、夫々、
前段のフリップフロップの反転出力信号／Ｑ（／は反転
を示す）を受けて、次段のフリップフロップに自身の反
転出力信号／Ｑを転送する。各フリップフロップには、
位相ずれ検出部２２の出力がＩＮＶ２を介してリセット
入力として与えられる。各フリップフロップＦＦ０９の
信号Ｑは、各ＡＮＤゲートＡＮＤ２〜ＡＮＤ５で順次に
論理和がとられ、全てのフリップフロップＦの出力が
“Ｈ"となった時点で位相ロック信号ＬＯＣＫが“Ｈ"に
なり、位相ロック信号生成部２０から出力される。
【００２５】上記ＰＬＬ回路の全体動作について説明す
る。図１において、電源が投入されると、内部クロック
信号生成部１０が動作し、基準クロック信号ＲＣＬＫと
比較クロック信号ＶＣＬＫの位相が一致するようにフィ
ードバック制御が行われ、内部クロック信号ＩＣＯＫが
基準クロック信号ＲＣＬＫに同期する。これを受けて、
位相ロック信号生成部２０では、位相差信号生成部２１
の出力を受ける位相ずれ検出部２２の出力が“Ｈ"にな
り、待機時間カウント部２３が、基準クロック信号ＲＣ
ＬＫの所定数のクロックをカウントした後に、位相ロッ
ク信号ＬＯＣＫを“Ｈ"レベルにする。この時、ＬＯＣ
Ｋ信号が解除されていないことに注目すべきである。こ
れにより、一旦位相が同期した直後に発生するリバウン
ドによる同期外れが回避できる。
【００２６】半導体装置内の各機能ブロックは、この位
相ロック信号に応答して信号処理を開始する。その後、
何らかの原因で内部クロック信号ＩＣＬＫの同期はずれ
が生ずると、その旨が位相ずれ検出部２２で検知され、
待機時間カウント部２３を介して位相ロック信号ＬＯＣ
Ｋ信号が解除される。この後、再び位相ロック信号が発
生するまで、各機能ブロックはその動作を一時停止す
る。
【００２７】図４は、位相ずれ検出部２２内の信号を示
すタイミングチャートである。基準クロック信号ＲＣＬ
Ｋと分周器１６の出力である比較クロック信号ＶＣＬＫ
が示されており、ＶＣＬＫの立ち下がり位相がＲＣＬＫ
の立ち下がり位相よりも遅れる例が示されている。同図
及び図２を参照して位相ずれ検出部２２の動作を説明す
る。
【００２８】位相差信号生成部２１の出力Ｓ１は、ＲＣ
ＬＫが“Ｌ"になった後に立ち上がり、ＶＣＬＫが“Ｌ"
になるまでの期間“Ｈ"を出力する。位相ずれ検出部２
２の位相ずれ判定回路２２１では、第１及び第２のフリ
ップフロップＦＦ０１、ＦＦ０２は、例えば２ｎｓのク
ロックパルスを有する内部クロック信号ＩＣＬＫの立ち
上がり及び立ち下がりで夫々位相差信号生成部２１の出
力をラッチする。第１及び第２のフリップフロップＦＦ
０１、ＦＦ０２の出力Ｓ２−１、Ｓ２−２がいずれも
“Ｈ"となる期間があると、位相ずれ判定部２２１で
は、内部クロック信号ＩＣＬＫに単なる瞬間的ノイズで
はない位相ずれがあったものと判定し、ＩＮＶ１の出力
Ｓ３を“Ｈ"とする。位相連続ずれ検出部２２２は、各
検出ブロックＢ１〜Ｂ４の１アクティブ期間中に、位相
ずれが２回連続して発生した旨の信号が検知されると、
同期はずれがあったものと判定する。
【００２９】図４の例では、第１の検出ブロックＢ１に
供給される位相差検出クロック信号ＴＣＬＫ１のアクテ
ィブ期間中に、ＩＮＶの出力Ｓ３に２回の位相ずれを示
す“Ｈ"が発生している。最初の位相ずれは、位相ずれ
検出用クロックＴＣＬＫ１を第１の検出ブロックＢ１の
ＦＦ０６でラッチすることで検出され、その出力Ｓ４を
“Ｈ"にする。２回目の位相ずれは、ＦＦ０６を経由し
てＦＦ０７で検出され、更にＦＦ０７の出力Ｓ５を
“Ｈ"にする。これにより、ＡＮＤ１の出力Ｓ６は、
“Ｈ"になる。フリップフロップＦＦ０８は、ＯＲ１を
経由してこの“Ｈ"を受け、その出力Ｓ７を“Ｈ"とし
て、ＩＮＶ２を経由して待機時間カウント部２３の全て
のフリップフロップＦＦ０９をリセットする。このた
め、位相ロック信号ＬＯＣＫは、“Ｌ"となり、位相同
期がはずれたことを各機能ブロックに伝える。
【００３０】上記のように同期が外れると、その後ある
期間が経過する迄、同期外れが継続する。待機時間カウ
ント部２３は、同期の回復を前提として、再び最初から
基準クロック信号ＲＣＬＫをカウントして、所定のカウ
ント数（２13）の後に再び位相ロック信号ＬＯＣＫを発
生させる。この待機時間は、例えば、２13(４０ｎｓ=３
２０μｓである。電源投入直後等のように、基準クロッ
ク信号ＲＣＬＫと内部クロック信号ＩＣＬＫとの間で大
きくずれていた位相が同期した直後には、一般に、この
一旦同期した位相が再びずれるリバウンド事象が知られ
ている。このようなリバウンド現象は一般には３２０μ
ｓ以下であり、待機時間カウント部２３は、このような
リバウンド現象が生じ得る時間の経過後に位相ロック信
号ＬＯＣＫを発生させ、無用な位相ロック信号ＬＯＣＫ
の発生及びその解除を除いている。従って、リバウンド
の収束が遅いＰＬＬ回路では、待機時間カウント部２３
によるカウント時間が長くなるように構成すればよく、
リバウンドの収束が速いＰＬＬ回路では、逆に待機時間
カウント部２３によるカウント時間が短くなるように構
成すればよい。
【００３１】本実施形態例では、連続する２回の同期ず
れの発生で位相ロック信号を解除する構成を採用してい
る。従来は、本実施形態例とは異なり、単に１回の同期
ずれを検出して位相ロック信号を解除していたので、内
部クロック信号等に侵入するノイズで位相ロック信号が
解除される例があった。このような場合には、実際には
同期がとれていた内部クロック信号の周波数を変えるた
めにかえって位相同期が外れ、しかも、その後に内部ク
ロック信号生成部１０の機能に従って同期が回復して
も、待機時間カウント部２３がカウントアップするまで
は位相ロック信号が発生しなかった。このため、内部ク
ロック信号で動作する機能ブロックにおけるスループッ
トプットが低下するという問題があった。本実施形態例
では、ノイズそのものが連続して２回の同期ずれを発生
させることは殆どあり得ないことに鑑み、上記のように
連続する２回の位相ずれを検出して始めて位相ロック信
号を解除するので、単にノイズに起因する位相ロック信
号の解除が防止でき、機能ブロックにおけるスループッ
トプットの低下が防止できる。
【００３２】本実施形態例のＰＬＬ回路では、位相ずれ
発生のパルスが所定間隔で２回連続して発生するまで
は、一旦発生した位相ロック信号を解除せず、従って、
信号ノイズ等に起因する瞬間的な位相ずれ信号では位相
ロック信号の解除をしない。このため、ＰＬＬ回路が正
常な動作をしているにも拘わらず、位相ロック信号を解
除して待機時間カウント部２３によるカウントが完了す
る迄待つことによって生ずる機能ブロックの停止は避け
られ、信号処理のスループットの低下が防止できる。従
って、待機時間カウント部２３によるカウント時間が長
く設定されていればいるほど、すなわち、リバウンドの
収束が遅いＰＬＬ回路ほど、その効果は顕著である。
【００３３】本実施の形態においては、連続位相ずれ検
出部２２２は、連続した２回の位相ずれを検出して位相
ロック信号を解除しているが、これを連続３回や連続４
回の位相ずれを検出するように構成してもよい。すなわ
ち、位相ずれが何回連続して発生すればノイズではない
本来の位相ずれであると判断するかは、発生が予測され
るノイズの質や、予想される位相ずれの特徴により決定
すればよい。しかし、ノイズに起因する位相ずれ検出は
通常１回限りであること、多数回の連続位相ずれを検出
するよう構成するとそれだけ回路規模が大きくなること
を鑑みれば、本実施の形態の如く２回が最適である。
【００３４】なお、上記実施形態例では、基準クロック
信号と比較クロック信号の位相を比較する例を挙げた
が、これに代えて、基準クロック信号と内部クロック信
号とを直接比較して位相ずれを検出してもよい。また、
上記実施形態例では、４相の検出用クロック信号を採用
した例を挙げたが、２回の連続する同期ずれが検出でき
れば、２相又は３相等の検出用クロック信号を採用して
もよい。しかし、４相のクロック信号は、フリップフロ
ップを利用して容易に形成できること、及び、連続する
２回の同期ずれの発生を漏れなく検出できることから、
特に好ましい。
【００３５】
【発明の効果】以上説明したように、本発明のＰＬＬ回
路によると、ＰＬＬ回路が正常に動作している際に、信
号ノイズに起因して位相ロック信号が解除される不具合
が防止でき、信号処理のスループットの低下を防止でき
る。
【図面の簡単な説明】
【図１】本発明の一実施形態例のＰＬＬ回路のブロック
図。
【図２】図１の位相ロック信号生成部の詳細を示すブロ
ック図。
【図３】位相ずれ連続検出用クロック信号のタイミング
チャート。
【図４】位相ずれ検出部の内部信号のタイミングチャー
ト。
【図５】従来のＰＬＬ回路のブロック図。
【符号の説明】
１０：内部クロック信号生成部 １１：位相比較器 １２：インバータ １３：チャージポンプ １４：低域通過フィルタ（ＬＰＦ） １５：電圧制御発信器（ＶＣＯ） １６：分周器 ２０：位相ロック信号生成部 ２１：位相差信号生成部 ２２：位相ずれ検出部 ２２１：位相ずれ判定部 ２２２：位相ずれ連続検出部 ２３：待機時間カウント部 ＲＣＬＫ：基準クロック信号 ＶＣＬＫ：比較クロック信号 ＩＣＬＫ：内部クロック信号 ＴＣＬＫ１〜ＴＣＬＫ４：位相ずれ検出用クロック信号 ＦＦ０１〜ＦＦ０９：フリップフロップ ＡＮＤ１〜ＡＮＤ５：ＡＮＤゲート ＮＡＮＤ１：ＮＡＮＤゲート ＯＲ１：ＯＲゲート

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 基準周波数を有する基準クロック信号に
    基づいて、前記基準周波数と所定の比率関係にある周波
    数を有する内部クロック信号を生成するＰＬＬ回路にお
    いて、 前記基準クロック信号の位相と、前記内部クロック信号
    又は該内部クロック信号と同期する比較クロック信号の
    位相とを所定の時間間隔毎に比較し、双方の位相が一致
    すると位相一致信号を発生すると共に、双方の位相にず
    れを検出すると位相ずれ信号を発生する位相ずれ検出部
    と、 前記位相一致信号に応答して位相ロック信号を発生し、
    前記位相ずれ信号が複数回連続して発生すると前記位相
    ロック信号を解除する位相ロック信号発生手段とを備え
    ることを特徴とするＰＬＬ回路。
  2. 【請求項２】 前記位相ロック信号発生手段は、前記位
    相一致信号が発生した後に所定の時間が経過すると前記
    位相ロック信号を発生する、請求項１に記載のＰＬＬ回
    路。
  3. 【請求項３】 前記位相ずれ検出部は、所定周期間隔で
    アクティブになる複数の位相ずれ検出用クロック信号に
    基づいて、前記連続する複数回の位相ずれを検出する、
    請求項１又は２に記載のＰＬＬ回路。
  4. 【請求項４】 前記所定周期間隔は、前記基準クロック
    信号又は内部クロック信号のクロック周期に基づいて定
    められる、請求項３に記載のＰＬＬ回路。
JP09014698A 1998-04-02 1998-04-02 Ｐｌｌ回路 Expired - Fee Related JP3171162B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP09014698A JP3171162B2 (ja) 1998-04-02 1998-04-02 Ｐｌｌ回路
US09/285,073 US6411141B1 (en) 1998-04-02 1999-04-02 PLL circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP09014698A JP3171162B2 (ja) 1998-04-02 1998-04-02 Ｐｌｌ回路

Publications (2)

Publication Number Publication Date
JPH11289253A true JPH11289253A (ja) 1999-10-19
JP3171162B2 JP3171162B2 (ja) 2001-05-28

Family

ID=13990372

Family Applications (1)

Application Number Title Priority Date Filing Date
JP09014698A Expired - Fee Related JP3171162B2 (ja) 1998-04-02 1998-04-02 Ｐｌｌ回路

Country Status (2)

Country Link
US (1) US6411141B1 (ja)
JP (1) JP3171162B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005086353A1 (ja) * 2004-03-02 2005-09-15 Sanyo Electric Co., Ltd. ロック検出回路、ロック検出方法
JP2010020754A (ja) * 2008-07-10 2010-01-28 Hynix Semiconductor Inc 半導体装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3415574B2 (ja) * 2000-08-10 2003-06-09 Ｎｅｃエレクトロニクス株式会社 Ｐｌｌ回路
US6754147B2 (en) * 2002-11-18 2004-06-22 Mediatek Incorporation Phase locked loop for controlling recordable optical disk drive
JP6117644B2 (ja) * 2013-07-31 2017-04-19 京セラ株式会社 セラミック製刃物
GB2612367A (en) * 2021-11-01 2023-05-03 Alam Masood Methods for applying environmental forces to the total force acting upon the kitchen knife when it is moving forward

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5537771A (en) 1978-09-09 1980-03-15 Tokyo Shibaura Electric Co Gapless arrester
MX157636A (es) 1984-01-03 1988-12-07 Motorola Inc Mejoras en circuito de sincronizacion de fase digital de frecuencia multiple
JPH03206725A (ja) 1990-01-08 1991-09-10 Sharp Corp Ｐｌｌロック検出回路
US5260979A (en) * 1991-05-28 1993-11-09 Codex Corp. Circuit and method of switching between redundant clocks for a phase lock loop
JPH0715325A (ja) 1992-07-31 1995-01-17 Hitachi Ltd 同期外れ検出回路
JP3079943B2 (ja) 1995-05-17 2000-08-21 松下電器産業株式会社 Ｐｌｌ回路
US5680076A (en) * 1996-01-05 1997-10-21 International Business Machines Corporation Phase-lock indicator circuit with phase-only detection

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005086353A1 (ja) * 2004-03-02 2005-09-15 Sanyo Electric Co., Ltd. ロック検出回路、ロック検出方法
JP2010020754A (ja) * 2008-07-10 2010-01-28 Hynix Semiconductor Inc 半導体装置

Also Published As

Publication number Publication date
US6411141B1 (en) 2002-06-25
JP3171162B2 (ja) 2001-05-28

Similar Documents

Publication Publication Date Title
US7759990B2 (en) Clock switching circuit
JP3665536B2 (ja) 広帯域遅延ロックループ回路
US6119242A (en) Synchronous clock generator including a false lock detector
US7656988B2 (en) Start up circuit for delay locked loop
US5909130A (en) Digital lock detector for phase-locked loop
KR940005934B1 (ko) 위상차 검출회로
EP1792399B1 (en) False-lock-free delay locked loop circuit and method
KR100668360B1 (ko) 위상 주파수 검출기
JPH06224754A (ja) 位相同期回路の位相同期検出
JP2003204261A (ja) 遅延同期ループ
EP0651517B1 (en) Clock signal generation circuit having detective circuit detecting loss of reference clock
KR100682830B1 (ko) 락 검출기 및 이를 구비하는 지연 동기 루프
US5357204A (en) One-shot clock generator circuit
US6496554B1 (en) Phase lock detection circuit for phase-locked loop circuit
JP4545985B2 (ja) ロック検出回路および位相同期ループ回路
US7061287B2 (en) Delay locked loop
JP4504580B2 (ja) 逓倍ｐｌｌ回路
JP3171162B2 (ja) Ｐｌｌ回路
US7154304B2 (en) Enhanced phase and frequency detector that improves performance in the presence of a failing clock
US5506531A (en) Phase locked loop circuit providing increase locking operation speed using an unlock detector
US20020175769A1 (en) Variable lock window for a phase locked loop
US6954510B2 (en) Phase-locked loop lock detector circuit and method of lock detection
JPH09214333A (ja) 半導体集積回路
JP2013197692A (ja) Ｐｌｌクロック発生回路
JP2000278120A (ja) ミスロック防止機能を有するｄｌｌ回路

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080323

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090323

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100323

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100323

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110323

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110323

Year of fee payment: 10

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110323

Year of fee payment: 10

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110323

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120323

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130323

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130323

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140323

Year of fee payment: 13

LAPS Cancellation because of no payment of annual fees